JP2009206284A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧を保ちつつ、チップ面積の小さい半導体装置を提案すること。
【解決手段】同一半導体基板上に設けられた低電位ゲート駆動回路３２と電気的に分離するために、高電位ゲート駆動回路３３の周縁部に高耐圧接合終端構造部３６が設けられている。そして、この高耐圧接合終端構造部３６と、高電位ゲート駆動回路３３の一部に設けられたレベルシフト回路部３４のｎ+ソース層６とｎ+ドレイン層７の間と、にトレンチ３が設けられている。また、トレンチ３内に酸化膜などが充填され、誘電体領域となっている。
【選択図】図１

Description

この発明は、高耐圧ＭＯＳＦＥＴを有するパワーＩＣなどの半導体装置に関する。
従来、電源装置等の制御駆動用に高耐圧ドライバとして使用される集積回路では、低コスト化のため、またはチップ面積の縮小化のために、同一基板上に高電位部と低電位部を設けている。同一基板上の高電位部と低電位部とを分離する構造としては、ｐｎ接合を用いる接合分離構造と、酸化シリコン（ＳｉＯ2）などの誘電体を用いる誘電体分離構造が一般的である。
接合分離構造は、例えば、ｐ型基板を用いて作製する場合、基板表面に低濃度のｎ型のエピタキシャル層を形成する。そして、エピタキシャル層の深い位置まで、ｐ型層を拡散処理によって形成する。このため、ｐｎ接合によってｐ型層に３次元的にｎ層の島が形成され、このｎ層の島の中にＣＭＯＳなどによって構成されるドライバ回路などが設けられる。このｎ層の島と、ｐ型基板と、に逆バイアス電圧を印加することで接合部に空乏層が形成され、空乏層に生じる静電容量によってｎ層の島を電気的に分離して、高耐圧を実現することができる。
また、誘電体分離構造は、例えば、シリコン基板上に選択的にＳｉＯ2を形成し、このＳｉＯ2によって電気的に分離されたシリコン領域に回路を設ける。誘電体分離構造では、ＳｉＯ2によって分離されたシリコン領域毎に異なる基準電位で動作をさせて、高耐圧を実現することができる。
しかしながら、接合分離構造においては、基板にエピタキシャルウェハを用いるため、製造コストがかかるといった問題がある。これに対し、通常のシリコンウェハを用いて、プレーナ接合のみによって接合分離を行う方法が公知である（例えば、下記特許文献１参照。）。また、同様に、通常のシリコンウェハ上の高電位部と低電位部とを、接合分離構造と、高電位部および低電位部の各素子をトレンチによって分離するトレンチ分離構造と、を組み合わせた構造によって分離する方法が公知である（例えば、下記特許文献２参照。）。
図４は、照明用インバータ装置などに用いられる制御装置の要部の構成を示す回路図である。図４に示すように、制御装置は、高耐圧ＩＣ３０と、ＩＧＢＴＱ１，Ｑ２と、ダイオードＤ１，Ｄ２と、を備えている。ＩＧＢＴＱ１，Ｑ２には、ダイオードＤ１、Ｄ２がそれぞれ並列に接続されて、ハーフブリッジ回路を構成している。これは、ＩＧＢＴＱ１、Ｑ２に、インダクタンスに発生する逆起電流を流すためである。
図４に示す高耐圧ＩＣ３０は、ハーフブリッジ回路の一相分の、制御回路３１と、低電位ゲート駆動回路（ＧＤＵＬ：低電位側低耐圧回路部分）３２と、高耐圧部３５と、を同一半導体基板上に集積したものである。なお、実際のＩＣ基板においては、三相分のハーフブリッジ回路が集積される。
制御回路３１は、図示しない入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）からの信号を受けて、パワーデバイスである２個のＩＧＢＴＱ１、Ｑ２のオン、オフのタイミングを決める。低電位ゲート駆動回路３２は、電源の低電位側に接続されたＩＧＢＴＱ２を駆動する。高耐圧部３５は、高電位ゲート駆動回路（ＧＤＵＨ：高電位側低耐圧回路部分）３３と、レベルシフト回路部３４と、を備えている。高電位ゲート駆動回路３３は、電源の高電位側に接続されたＩＧＢＴＱ１を駆動する。レベルシフト回路部３４は、制御回路３１から高電位ゲート駆動回路３３への制御信号の電位レベルをシフトする。
図４の制御装置において、主電源の電圧ＶCCが、例えば、６００Ｖとする。この場合、電源の高電位側に接続されたＩＧＢＴＱ１のゲート電極に、例えばＶCCにゲート電圧ＶDD１５Ｖを加えた６１５Ｖが印加された時に、ＩＧＢＴＱ１がオン状態となる。そして、ＩＧＢＴＱ１をオフ状態にした後に、電源の低電位側に接続されたＩＧＢＴＱ２をオン状態にすることで、出力端子ＶOUTには、例えばゲートのスイッチング周期に応じた交流の矩形波が生じる。
ＩＧＢＴＱ１がオン状態の時は出力端子ＶOUTの電位は主電源の電圧ＶCCの電位とほぼ等しくなる。また、ＩＧＢＴＱ２がオン状態の時は、出力端子ＶOUTの電位はＧＮＤ電位とほぼ等しくなる。従って、高耐圧部３５に含まれる高電位ゲート駆動回路３３と、低耐圧の信号処理回路やドライブ回路などの制御回路３１と、の間には、主電源の電圧ＶCCにゲート電圧ＶDDを加えた絶縁耐圧が必要である。
所要の信号処理回路やドライブ回路などの制御回路３１からの所定の制御信号がレベルシフト回路部３４によって電位レベルがシフトされ、高電位ゲート駆動回路３３に送られる。そして、高電位ゲート駆動回路３３からＩＧＢＴＱ１に制御信号を送り、この制御信号に従ってＩＧＢＴＱ１をオン・オフさせる。このように、高耐圧部３５が搭載される半導体基板内では、絶縁耐圧を可能にする高耐圧分離構造として、前述の誘電体分離構造、接合分離構造および高耐圧接合終端構造などを必要とする。
つぎに、高耐圧部３５の構造について説明する。図５は、従来の高耐圧部の要部の構造について示す平面図である。また、図５では、高耐圧部３５の構造を明確にするために、金属配線１０８（図６参照）を省略している。
なお、本明細書において、ｎまたはｐを冠した半導体は、それぞれ電子、正孔が多数キャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す「+」または「-」は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高濃度または比較的低濃度であることを表す。
図５に示すように、他の回路から高耐圧で分離される必要のある高電位ゲート駆動回路３３は、接続分離構造や誘電体分離構造により電気的に分離された島（の中に形成されており、その周縁部を高耐圧接合終端構造部３６により囲まれている。高耐圧接合終端構造部３６は、絶縁するために高電圧が印加される接合の終端部の構造である。
高耐圧接合終端構造部３６の一部には、レベルシフト回路部３４としての機能を果たす、ｐベース層１０３、ｎ+ドレイン層１０４、ｎ+ソース層１０５、ゲート電極１０７などからなる高耐圧ＭＯＳＦＥＴが設けられている。高電位ゲート駆動回路３３は、高電位側低耐圧回路部分であり、高耐圧接合終端構造部３６の周りの回路は、低電位側低耐圧回路部分である。
高電位ゲート駆動回路３３には、ＶDHパッド３８と、ＶDLパッド３９と、ＶQパッド４０と、が設けられており、それぞれボンディングワイヤ３７によって制御装置の他の部分と接続されている。ＶDHパッド３８は、ゲート電極の高電位側と接続され、ＶDL３９は、ゲート電極の低電位側と接続される。また、ＶQパッド４０は、ＩＧＢＴＱ１と接続され、高電位ゲート駆動回路３３からＩＧＢＴＱ１を駆動する制御信号を出力する。
図６は、図５の切断線Ｃ−Ｃ'における断面構造を示す断面図である。図６に示すように、高電位ゲート駆動回路３３は、フィールド酸化膜１１１によってレベルシフト回路部３４と電気的に分離されている。レベルシフト回路部３４には、高耐圧ＭＯＳＦＥＴ２１０が設けられている。高耐圧ＭＯＳＦＥＴ２１０においては、ｐ型基板１０１上の表面層にｎ-延長ウェル層１０２とｐベース層１０３とが離れて設けられている。ｎ-延長ウェル層１０２の表面層の一部には、ｎ+ドレイン層１０４が設けられている。ｎ+ドレイン層１０４は、例えば、高耐圧を実現するために、ｐ型基板１０１の接合面から距離をとったところに設けられている。また、ｐベース層１０３の表面層の一部には、ｎ+ソース層１０５が設けられている。
ｎ-延長ウェル層１０２とｐベース層１０３との間のｐ型基板１０１が表面層に露出している領域と、ｎ+ドレイン層１０４と、の間のｎ-延長ウェル層１０２の表面層には、フィールド酸化膜１１０が設けられている。ｎ+ソース層１０５とｎ-延長ウェル層１０２の上には、ゲート酸化膜１０６を介してゲート電極１０７が設けられている。ゲート電極１０７は、例えば、ポリシリコンである。ｎ-延長ウェル層１０２の表面層の一部には、ｎ+ドレイン層１０４と接するようにフィールド酸化膜１１１が設けられている。
また、高電位ゲート駆動回路３３の有する各素子は、ｎ-延長ウェル層１０２に接続されたｎウェル層１２２に設けられている。各素子は、例えば、ｐＭＯＳＦＥＴ２００やｎＭＯＳＦＥＴ２０１などである。ｐＭＯＳＦＥＴ２００においては、ｎウェル層１２２の表面層の一部に、第１のｐ+層１１２と第２のｐ+層１１３が離れて設けられている。第１のｐ+層１１２と第２のｐ+層１１３の間の上には、ゲート酸化膜１１４を介して、ゲート電極１１５が設けられている。
また、ｎウェル層１２２の表面層の一部にフィールド酸化膜１１６が設けられている。ｎＭＯＳＦＥＴ２０１は、ｐＭＯＳＦＥＴ２００とフィールド酸化膜１１６によって隔てられている。ｎＭＯＳＦＥＴ２０１においては、フィールド酸化膜１１６を挟んで、第２のｐ+層１１３と逆側の、ｎウェル層１２２の表面層の一部に、ｐウェル領域１１７が設けられている。ｐウェル領域１１７の表面層の一部には、第１のｎ+層１１８と第２のｎ+層１１９が離れて設けられている。第１のｎ+層１１８と第２のｎ+層１１９の間の上には、ゲート酸化膜１２０を介してゲート電極１２１が設けられている。
また、金属配線１０８は、レベルシフト回路部３４のｎ+ドレイン層１０４と、ｐＭＯＳＦＥＴ２００のゲート電極１１５と、ｎＭＯＳＦＥＴ２０１のゲート電極１２１と、に電気的に接続される。そして、この金属配線１０８によって、レベルシフト回路部３４において電位レベルが低電位から高電位にシフトされた制御信号を、高電位ゲート駆動回路３３に送る。さらに、金属配線１０８は、図示しない抵抗を介して、図５に示すＶDHパッド３８に接続される。
図７は、図５の切断線Ｄ−Ｄ'における断面構造を示す断面図である。図７に示すように、高電位ゲート駆動回路３３は、フィールド酸化膜１１１によって高耐圧接合終端構造部３６と電気的に分離されている。高電位ゲート駆動回路３３の構造は、図６と同様であるため説明を省略する。高耐圧接合終端構造部３６においては、高電位ゲート駆動回路３３の形成されたｐ基板１０１の表面層に、ｐベース層１０３がｎ-延長ウェル層１０２と離れて設けられている。
ここで、図６および図７に示す従来の高耐圧部３５の構造では、高電位ゲート駆動回路３３においてｎ-延長ウェル層１０２が０〜６００Ｖの間で変動する場合、高耐圧接合終端構造部３６は、６００Ｖ以上の耐圧を備える必要がある。この場合、フィールド酸化膜１１１の幅が６０μｍ以上必要であった。
特開平９−５５４９８号公報 特開２０００−５８６７３号公報
しかしながら、上述した特許文献１の技術では、所望の耐圧で高電位部を分離するためには、高耐圧接合終端構造部の幅が広くなければならず、チップ面積が増大するという問題がある。また、上述した特許文献２の技術では、チップ面積は増大しないが、同一半導体基板上の高電位部と低電位部とを、６００Ｖクラス以上の耐圧で分離することができないといった問題がある。
この発明は、上述した従来技術による問題点を解消するため、高耐圧を保ちつつ、チップ面積の小さい半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、主端子の一方が高電圧電源の高電位側に接続され、主端子の他方が負荷に接続された１つ以上のパワーデバイスを制御するためのものである。この半導体装置は、第１導電型の半導体基板に、高電圧電源の低電位側を基準とした低電圧電源により電流を供給される低電位側低耐圧回路部分が設けられている。また、同一の半導体基板に、低電位側低耐圧回路部分と離れて、パワーデバイスの主端子のどちらか一方を基準とした低電圧電源により電流を供給される高電位側低耐圧回路部分が設けられている。さらに、同一の半導体基板に、高電位側低耐圧回路部分の周縁部を囲むように、高電位側低耐圧回路部分と低電位側低耐圧回路部分とを電気的に分離するために、高電圧が印加される高耐圧接合終端構造部が設けられている。高耐圧接合終端構造部には、高電位側低耐圧回路部分を囲むようにトレンチが設けられている。そして、半導体基板の表面層の、トレンチの内側に沿って第２導電型の第１ウェル層が設けられ、トレンチの外側に沿って第１ウェル層と接する第２導電型の第２ウェル層が設けられていることを特徴とする。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、高電位側低耐圧回路部分の第１ウェル層に少なくとも１つ以上のＭＩＳトランジスタが設けられている。また、高耐圧接合終端構造部の内側にドレイン層が設けられ、高耐圧接合終端構造部の外側にゲート電極と、ソース層と、が設けられた高耐圧ＭＩＳトランジスタが設けられていることを特徴とする。
また、請求項３の発明にかかる半導体装置は、請求項２に記載の発明において、高耐圧ＭＩＳトランジスタは、第１ウェル層の表面層の一部に第２導電型のドレイン層が設けられている。また、半導体基板の表面層の、第２ウェル層の周囲に第１導電型のベース層が設けられている。そしてこのベース層の表面層の一部に、第２ウェル層と離れて第２導電型のソース層が設けられている。また、ソース層の一部と、ソース層とトレンチとの間の、ベース層および第２ウェル層と、の上に絶縁膜を介してゲート電極が設けられていることを特徴とする。
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、高電位側低耐圧回路部分は、高電位側低耐圧回路部分に送られる制御信号の電位レベルをシフトするレベルシフト回路部を備えている。レベルシフト回路部は、半導体基板の表面層の一部に第１導電型のベース層が設けられている。そして、ベース層の表面層の一部には、第２導電型のソース層が設けられている。また、半導体基板の表面層の一部に、ソース層と離れて第２導電型の第２ウェル層が設けられている。第２ウェル層の表面層の一部には、第２導電型のドレイン層が設けられている。そして、第２ウェル層の表面層の一部の、ソース層と、ドレイン層と、の間にトレンチが設けられている。また、トレンチ内には、絶縁膜が充填されている。さらに、ソース層と、第２ウェル層と、トレンチのソース側の一部と、の上にゲート酸化膜を介してゲート電極が設けられている。そして、金属配線が、ドレイン層に接続されていることを特徴とする。
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、高耐圧接合終端構造部は、半導体基板の表面層の一部に第１導電型のベース層が設けられている。また、半導体基板の表面層の一部に、ベース層と接するように第２導電型の第２ウェル層が設けられている。第２ウェル層の表面層の一部には、ソース層と離れてトレンチが設けられ、トレンチ内には絶縁膜が充填されていることを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、高電位側低耐圧回路部分は、半導体基板の表面層の一部に、第２ウェル層と接するように、第２導電型の第１ウェル層が設けられている。この第１ウェル層の表面層の一部には、第１導電型の第１ＭＯＳＦＥＴが設けられている。また、第１ウェル層の表面層の一部に、第１ＭＯＳＦＥＴと離れて、第１導電型の第３ウェル層が設けられ、第３ウェル層の表面層の一部に、第２導電型の第２ＭＯＳＦＥＴが設けられている。第１のＭＯＳＦＥＴは、第１ウェル層の表面層の一部に、第１導電型の第１層と、この第１層と離れて第１導電型の第２層と、が設けられている。そして、第１層と、第２層と、の上にゲート酸化膜を介してゲート電極が設けられている。第２ＭＯＳＦＥＴは、第３ウェル層の表面層の一部に、第２導電型の第３層と、この第３層と離れて第２導電型の第４層と、が設けられている。そして、第３層と、第４層と、の上にゲート酸化膜を介してゲート電極が設けられている。また、金属配線が、第１ＭＯＳＦＥＴのゲート電極と、第２ＭＯＳＦＥＴのゲート電極と、に電気的に接続されることを特徴とする。
上記各発明によれば、高耐圧接合終端構造部にトレンチが設けられ、トレンチ内に誘電体が埋め込まれている。このトレンチ内の誘電体領域によって電荷を担うことができるため、高電位部と低電位部とを電気的に分離する酸化膜の幅を小さくすることができる。従って、高耐圧接合終端構造部の面積を縮小することができるため、チップ面積を縮小することができる。
本発明にかかる半導体装置によれば、高耐圧を保ちつつ、チップ面積を小さくすることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
（実施の形態）
図１は、本実施の形態にかかる半導体装置の構造を示す平面図である。図１に示す半導体装置は、照明用インバータ装置などに用いられる制御装置の高電位ゲート駆動回路３３としての機能を果たす。図１に示すように、実施の形態１にかかる半導体装置は、接続分離構造や誘電体分離構造により低電位ゲート駆動回路３２から電気的に分離された島の中に形成されており、その周縁部を高耐圧接合終端構造部３６により囲まれている。また、半導体装置の一部には、レベルシフト回路部３４としての機能を果たす、ｐベース層５、ｎ+ソース層６、ｎ+ドレイン層７、ゲート電極８などからなる横型高耐圧ＭＩＳトランジスタが設けられている。
高電位ゲート駆動回路３３には、ＶDHパッド３８と、ＶDLパッド３９と、ＶQパッド４０と、が設けられており、それぞれボンディングワイヤ３７によって制御装置の他の部分と接続されている。ＶDHパッド３８は、例えば、ゲート電極の高電位側と接続され、ＶDL３９は、例えば、ゲート電極の低電位側と接続される。また、ＶQパッド４０は、例えば、電源の高電位側に接続されたＩＧＢＴと接続され、高電位ゲート駆動回路３３からこのＩＧＢＴを駆動する制御信号を出力する。ここで、本実施の形態にかかる半導体装置は、図５〜７に示す従来構造と異なり、高耐圧接合終端構造部３６およびレベルシフト回路部３４にトレンチ３が設けられている。
図２は、図１の切断線Ａ−Ａ'における断面構造を示す断面図である。図２に示すように、実施の形態１にかかる半導体装置は、ｐ型半導体基板１を用いて作製されている。また、高電位ゲート駆動回路３３は、フィールド酸化膜１５によってレベルシフト回路部３４と電気的に分離されている。また、ｎ-延長ウェル層（第２ウェル層）２は、ｐ型半導体基板１の表面層の一部に設けられている。
レベルシフト回路部３４においては、ｐベース層５は、ｎ-延長ウェル層２と接するように、ｐ型半導体基板１の表面層の一部に設けられている。ｐベース層５の表面層の一部には、ｎ+ソース層６が設けられている。ｎ+ソース層６は、ｎ-延長ウェル層２よりも低い抵抗率を有する。また、ｎ+ドレイン層７は、ｎ-延長ウェル層２の表面層の一部に設けられている。ｎ+ドレイン層７は、ｎ-延長ウェル層２よりも低い抵抗率を有する。
トレンチ３は、ｎ-延長ウェル層２の表面層の一部の、ｐベース層５とｎ+ドレイン層７との間に設けられている。トレンチ３のドレイン側の側壁は、ｎ+ドレイン層７と接していてもよい。トレンチ３は、例えば、幅が２０μｍであり、深さが２０μｍである。トレンチ３には、酸化膜などの誘電体が充填され、誘電体領域４となる。誘電体領域４は、トレンチ３の内面に沿って誘電体を形成し、さらにトレンチ３の開口部を誘電体で塞ぐことで、トレンチ３の内部に空洞が形成されたものでもよい。この誘電体領域４において電位を担うことにより、小さい面積で高耐圧ＭＯＳＦＥＴを形成することができる。
ゲート電極８は、ｎ+ソース層６の一部と、ｐベース層５の、ｎ+ソース層６とｎ-延長ウェル層２に挟まれた領域と、トレンチ３のソース側に接するｎ-延長ウェル層２と、トレンチ３の一部と、の上にゲート酸化膜９を介して設けられている。このようにして、高耐圧ＭＩＳトランジスタである高耐圧ＭＯＳＦＥＴ２６が形成されている。
また、ｎウェル層（第１ウェル層）１１は、ｎ-延長ウェル層２にフィールド酸化膜１５の下で接続されている。ｎ-延長ウェル層２とｎウェル層１１とは、同電位である。高電位ゲート駆動回路３３においては、第１のｐ+層１３は、ｎウェル層１１の表面層の一部に設けられている。第２のｐ+層１４は、ｎウェル層１１の表面層の一部に第１のｐ+層１３と離れて設けられている。ｎ+ドレイン層７と第１のｐ+層１３は、フィールド酸化膜１５によって隔てられている。ゲート電極１６は、第１のｐ+層１３の一部と、ｎウェル層１１の、第１のｐ+層１３と第２のｐ+層１４に挟まれた領域と、第２のｐ+層１４の一部と、の上にゲート酸化膜１７を介して設けられている。これによって、ｎウェル層１１をベースとするＭＩＳトランジスタであるｐＭＯＳＦＥＴ２４が形成されている。
また、ｐウェル層（第３ウェル層）１８は、ｎウェル層１１の表面層の一部に、フィールド酸化膜２１により第２のｐ+層１４から隔てられて設けられている。第１のｎ+層１９は、ｐウェル層１８の表面層の一部に設けられている。第２のｎ+層２０は、ｐウェル層１８の表面層の一部に第１のｎ+層１９と離れて設けられている。ゲート電極２２は、第１のｎ+層１９の一部と、ｐウェル層１８の、第１のｎ+層１９と第２のｎ+層２０に挟まれた領域と、第２のｎ+層２０の一部と、の上にゲート酸化膜２３を介して設けられている。これによって、ｐウェル層１８をベースとするＭＩＳトランジスタであるｎＭＯＳＦＥＴ２５が形成されている。
また、金属配線１０は、レベルシフト回路部３４のｎ+ドレイン層７と、ｐＭＯＳＦＥＴ２４のゲート電極１６と、ｎＭＯＳＦＥＴ２５のゲート電極２２に電気的に接続されている。そして、レベルシフト回路部３４で電位レベルのシフトされた制御電圧が、高電位ゲート駆動回路３３に送られる。
図３は、図１の切断線Ｂ−Ｂ'における断面構造を示す断面図である。図３に示すように、高電位ゲート駆動回路３３は、高耐圧接合終端構造部３６とフィールド酸化膜１５によって電気的に分離されている。高電位ゲート駆動回路３３の構造は、図２と同様であるため説明を省略する。高耐圧接合終端構造部３６においては、ｐベース層５は、ｎ-延長ウェル層２と接するように、ｐ型半導体基板１の表面層の一部に設けられている。トレンチ３は、ｎ-延長ウェル層２の表面層の一部に、ｐベース層から離れて設けられている。トレンチ３は、例えば、幅が２０μｍであり、深さが２０μｍである。トレンチ３の内部には、図２に示すトレンチと同様に酸化膜などの誘電体が充填され、誘電体領域４となっている。
本実施の形態にかかる半導体装置によれば、トレンチ３内の誘電体領域４が電位を担うことによりレベルシフト回路部３４および高耐圧接合終端構造部３６の面積を小さくすることができる。例えば、従来のトレンチの無い構造の場合、６００Ｖの耐圧を得るためには、高電位ゲート駆動回路３３と、レベルシフト回路部３４および高耐圧接合終端構造部３６と、を電気的に分離するフィールド酸化膜１５の幅が、約６０μｍ必要であった。これに対し、本実施の形態によれば、幅が２０μｍであり、深さが２０μｍであるトレンチ３が設けられ、このトレンチ３内の誘電体領域４によって耐圧を得ることができるため、レベルシフト回路部３４および高耐圧接合終端構造部３６の面積を約１／３にすることができる。
以上説明したように、本発明にかかる半導体装置によれば、高耐圧を保ちつつ、チップ面積を小さくすることができるという効果を奏する。
以上のように、本発明にかかる半導体装置は、高耐圧ＭＯＳＦＥＴに有用であり、特に、高耐圧ＭＯＳＦＥＴを有するパワーＩＣに適している。
本実施の形態にかかる半導体装置の構造を示す平面図である。 図１の切断線Ａ−Ａ'における断面構造を示す断面図である。 図１の切断線Ｂ−Ｂ'における断面構造を示す断面図である。 照明用インバータ装置などに用いられる制御装置の要部の構成を示す回路図である。 従来の高耐圧部の要部の構造について示す平面図である。 図５の切断線Ｃ−Ｃ'における断面構造を示す断面図である。 図５の切断線Ｄ−Ｄ'における断面構造を示す断面図である。
符号の説明
２ ｎ-延長ウェル層（第２ウェル層）
３ トレンチ
５ ｐベース層
６ ｎ+ソース層
７ ｎ+ドレイン層
８ ゲート電極
１０ 金属配線
１５ フィールド酸化膜
３２ 低電位ゲート駆動回路
３３ 高電位ゲート駆動回路
３４ レベルシフト回路部
３５ 高耐圧部
３６ 高耐圧接合終端構造部

Claims (6)

  1. 主端子の一方が高電圧電源の高電位側に接続され、主端子の他方が負荷に接続された１つ以上のパワーデバイスを制御するための半導体装置であって、
    第１導電型の半導体基板に設けられた、前記高電圧電源の低電位側を基準とした低電圧電源により電流を供給される低電位側低耐圧回路部分と、
    前記半導体基板に、前記低電位側低耐圧回路部分と離れて設けられた、前記パワーデバイスの主端子のどちらか一方を基準とした低電圧電源により電流を供給される高電位側低耐圧回路部分と、
    前記半導体基板に、前記高電位側低耐圧回路部分の周縁部を囲むように設けられた、当該高電位側低耐圧回路部分と前記低電位側低耐圧回路部分とを電気的に分離するために、高電圧が印加される高耐圧接合終端構造部と、
    前記高耐圧接合終端構造部に前記高電位側低耐圧回路部分を囲むように設けられたトレンチと、
    前記半導体基板の表面層の、前記トレンチの内側に沿って設けられた第２導電型の第１ウェル層と、
    前記半導体基板の表面層に、前記トレンチの外側に沿って設けられた、前記第１ウェル層と接する第２導電型の第２ウェル層と、
    を備えることを特徴とする半導体装置。
  2. 前記高電位側低耐圧回路部分の前記第１ウェル層に設けられた少なくとも１つ以上のＭＩＳトランジスタと、
    前記高耐圧接合終端構造部の内側にドレイン層が設けられ、当該高耐圧接合終端構造部の外側にゲート電極と、ソース層と、が設けられた高耐圧ＭＩＳトランジスタと、
    を備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記高耐圧ＭＩＳトランジスタは、
    前記第１ウェル層の表面層の一部に設けられた第２導電型のドレイン層と、
    前記半導体基板の表面層の、前記第２ウェル層の周囲に設けられた第１導電型のベース層と、
    前記ベース層の表面層の一部に、前記第２ウェル層と離れて設けられた第２導電型のソース層と、
    前記ソース層の一部と、当該ソース層と前記トレンチとの間の、前記ベース層および前記第２ウェル層と、の上に絶縁膜を介して設けられたゲート電極と、
    を備えることを特徴とする請求項２に記載の半導体装置。
  4. 前記高電位側低耐圧回路部分は、当該高電位側低耐圧回路部分に送られる制御信号の電位レベルをシフトするレベルシフト回路部を備え、
    前記レベルシフト回路部は、
    前記半導体基板の表面層の一部に設けられた第１導電型のベース層と、
    前記ベース層の表面層の一部に設けられた第２導電型のソース層と、
    前記半導体基板の表面層の一部に、前記ソース層と離れて設けられた第２導電型の第２ウェル層と、
    前記第２ウェル層の表面層の一部に設けられた第２導電型のドレイン層と、
    前記第２ウェル層の表面層の一部の、前記ソース層と、前記ドレイン層と、の間に設けられたトレンチと、
    前記トレンチ内に充填された絶縁膜と、
    前記ソース層と、前記第２ウェル層と、前記トレンチのソース側の一部と、の上にゲート酸化膜を介して設けられたゲート電極と、
    前記ドレイン層に接続された金属配線と、
    を備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記高耐圧接合終端構造部は、前記半導体基板の表面層の一部に設けられた第１導電型のベース層と、
    前記半導体基板の表面層の一部に、前記ベース層と接するように設けられた第２導電型の第２ウェル層と、
    前記第２ウェル層の表面層の一部に、前記ソース層と離れて設けられたトレンチと、
    前記トレンチ内に充填された絶縁膜と、
    を備えることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記高電位側低耐圧回路部分は、
    前記半導体基板の表面層の一部に、前記第２ウェル層と接するように設けられた、第２導電型の第１ウェル層と、
    前記第１ウェル層の表面層の一部に設けられた第１導電型の第１ＭＯＳＦＥＴと、
    前記第１ウェル層の表面層の一部に、前記第１ＭＯＳＦＥＴと離れて設けられた第１導電型の第３ウェル層と、
    前記第３ウェル層の表面層の一部に設けられた第２導電型の第２ＭＯＳＦＥＴと、
    を備え、
    前記第１のＭＯＳＦＥＴは、
    前記第１ウェル層の表面層の一部に設けられた第１導電型の第１層と、
    前記第１ウェル層の表面層の一部に、前記第１層と離れて設けられた第１導電型の第２層と、
    前記第１層と、前記第２層と、の上にゲート酸化膜を介して設けられたゲート電極と、
    を有し、
    前記第２ＭＯＳＦＥＴは、
    前記第３ウェル層の表面層の一部に設けられた第２導電型の第３層と、
    前記第３ウェル層の表面層の一部に、前記第３層と離れて設けられた第２導電型の第４層と、
    前記第３層と、前記第４層と、の上にゲート酸化膜を介して設けられたゲート電極と、
    を有し、
    前記金属配線は、前記第１ＭＯＳＦＥＴのゲート電極と、前記第２ＭＯＳＦＥＴのゲート電極に電気的に接続されることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
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