WO2023149324A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2023149324A1
WO2023149324A1 PCT/JP2023/002372 JP2023002372W WO2023149324A1 WO 2023149324 A1 WO2023149324 A1 WO 2023149324A1 JP 2023002372 W JP2023002372 W JP 2023002372W WO 2023149324 A1 WO2023149324 A1 WO 2023149324A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
circuit
reference voltage
terminal
semiconductor device
Prior art date
Application number
PCT/JP2023/002372
Other languages
English (en)
French (fr)
Inventor
聡 遠藤
卓也 石井
仁 小林
万仁 伊東
秀一 尾方
Original Assignee
ヌヴォトンテクノロジージャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヌヴォトンテクノロジージャパン株式会社 filed Critical ヌヴォトンテクノロジージャパン株式会社
Publication of WO2023149324A1 publication Critical patent/WO2023149324A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • the present disclosure relates to semiconductor devices, and more particularly to techniques suitable for bandgap reference circuits and their peripheral circuits that suppress the effects of stress fluctuations.
  • a conventional bandgap reference circuit that suppresses the influence of stress fluctuations is disclosed in Patent Document 1, for example.
  • Stress fluctuation is stress fluctuation in a semiconductor package (hereinafter also simply referred to as "package") caused by fluctuations in external environmental conditions such as temperature and humidity.
  • a bandgap reference circuit is a circuit that outputs a constant voltage by canceling an output with a negative temperature coefficient and an output with a positive temperature coefficient using a bandgap voltage.
  • a plurality of reference voltage generation sources are connected in parallel, and the average value is used as an output.
  • high accuracy is realized by cutting off the output from the reference voltage generation source that outputs a value deviating from the desired output value of the bandgap reference circuit.
  • a plurality of reference voltage generation sources are arranged symmetrically over the entire chip during layout to provide a configuration that is resistant to stress fluctuations and thermal distribution fluctuations.
  • an object of the present disclosure is to provide a semiconductor device that is small in size as a whole, has a configuration that mitigates stress fluctuations in the package, and has a circuit that outputs a highly accurate and highly stable reference voltage. do.
  • a semiconductor device includes a lead frame, a first semiconductor chip mounted face up on the lead frame, and a semiconductor chip mounted face down on the first semiconductor chip. and a second semiconductor chip mounted and smaller in chip size than the first semiconductor chip, wherein the second semiconductor chip includes a bandgap element having a PN junction forming a bandgap reference circuit.
  • a semiconductor device that is small in size as a whole, has a configuration that mitigates stress fluctuations in the package, and has a circuit that outputs a highly accurate and highly stable reference voltage is realized.
  • FIG. 1 is a structural diagram of a semiconductor device according to an embodiment.
  • FIG. 2 is a circuit block diagram of the semiconductor device according to the first embodiment.
  • FIG. 3 is a circuit diagram showing the power supply circuit of the semiconductor device according to the first embodiment.
  • FIG. 4 is a circuit diagram showing an example of the bandgap reference circuit of the semiconductor device according to the first embodiment.
  • FIG. 5 is a diagram showing an example of melting of a part of the bandgap reference circuit and the e-fuse in the semiconductor device according to the second embodiment.
  • FIG. 6 is a circuit diagram showing a bandgap reference circuit in a semiconductor device according to a third embodiment.
  • FIG. 7 is an operation waveform diagram of the bandgap reference circuit in the semiconductor device according to the third embodiment.
  • FIG. 8A is a circuit block diagram showing a circuit mounted on the first semiconductor chip in the semiconductor device according to the third embodiment.
  • FIG. 8B is an operation waveform diagram of the semiconductor device according to the third embodiment.
  • FIG. 9 is a circuit block diagram showing a semiconductor device according to a fourth embodiment.
  • FIG. 10 is a main circuit block diagram of a second semiconductor chip of a semiconductor device according to a fifth embodiment.
  • FIG. 11 is a layout diagram of the second semiconductor chip of the semiconductor device according to the sixth embodiment.
  • FIG. 1 is a structural diagram of a semiconductor device according to an embodiment.
  • the semiconductor device according to this embodiment includes a lead frame 101, a conductive paste 102, a first semiconductor chip 103, bonding wires 104, pin terminals 105, connection terminals 106, a second semiconductor chip 107, a sealing It is configured with a stopping resin 108 .
  • a first semiconductor chip 103 is attached to the die pad of the lead frame 101 by applying a conductive paste 102 to the die pad of the lead frame 101 in a face-up state. Inputs and outputs signals.
  • the second semiconductor chip 107 is mounted face down on the first semiconductor chip 103 via the connection terminals 106 , is smaller in chip size than the first semiconductor chip 103 , and is mounted on the first semiconductor chip 103 via the connection terminals 106 . 103 and inputs/outputs signals. At least the first semiconductor chip 103 and the second semiconductor chip 107 are sealed in a single package with a sealing resin 108 .
  • the connection terminals 106 are terminals provided on each of the first semiconductor chip 103 and the second semiconductor chip 107 .
  • the number of connection terminals 106 is omitted in FIG. 1 and may be three or more.
  • FIG. 2 is a circuit block diagram of the semiconductor device according to the first embodiment. Pin terminals and wire bonds are omitted here.
  • FIG. 2 shows only the power supply circuit 110 provided on the first semiconductor chip 103, the bandgap reference circuit 120 provided on the second semiconductor chip 107, and their connection relationship as main circuit blocks. ing.
  • An input power supply voltage VDD hereinafter also referred to as "input DC voltage VDD”
  • a ground voltage VSS hereinafter also referred to as “ground VSS” input from a DC power supply 100 outside the semiconductor device are both connected to the first semiconductor chip 103.
  • the power supply terminal VDD and the power supply terminal VSS are examples of a power supply terminal and a first ground terminal, respectively, for supplying the input power supply voltage VDD.
  • the bandgap reference circuit 120 generates a reference voltage Vref from the input power supply voltage VDD.
  • the reference voltage Vref is output to the power supply circuit 110 on the first semiconductor chip 103 via another connection terminal 106 .
  • the power supply circuit 110 uses the reference voltage Vref to create the power supply voltage Vdd from the input power supply voltage VDD, and supplies power to other circuits provided on the first semiconductor chip 103 .
  • the reference voltage Vref is required to have small fluctuations and variations, and the bandgap reference circuit 120 has been devised in various ways to generate a stable reference voltage against temperature fluctuations.
  • factors other than temperature fluctuations that cause the reference voltage Vref to fluctuate include stress due to package warpage and the like. This is because the piezoresistive effect, in which the resistance changes due to stress, affects the characteristics of the bipolar transistor, which is the main circuit element of the bandgap reference circuit.
  • the piezoresistive effect in which the resistance changes due to stress, affects the characteristics of the bipolar transistor, which is the main circuit element of the bandgap reference circuit.
  • As a cause of package warpage and the like there is a difference in thermal expansion coefficient between the semiconductor chip and the sealing resin, and by reducing the contact area between the two, stress fluctuation can be expected to be alleviated.
  • the second semiconductor chip 107 has a minimum configuration including the bandgap reference circuit 120 to reduce the area, and has a flip-chip mounted structure facing the first semiconductor chip 103, thereby preventing package warpage and the like. Alleviates stress fluctuations caused by
  • FIG. 3 is a circuit diagram showing the power supply circuit 110 of the semiconductor device according to the first embodiment. More specifically, it is a circuit diagram showing an example of the power supply circuit 110 configured on the first semiconductor chip 103.
  • input power supply voltage VDD is received by capacitor 111 and applied to the collector terminal of NPN transistor 113 .
  • a reference voltage Vref is received by capacitor 112 and applied to the non-inverting input terminal of amplifier 114 .
  • a base current is supplied to the base terminal of the NPN transistor 113 from the input power supply voltage VDD through the resistor 115, and the power supply voltage Vdd is output from the emitter terminal of the NPN transistor 113.
  • the power supply voltage Vdd is smoothed by the capacitor 116 and supplied to each circuit on the first semiconductor chip 103 , divided by the resistors 117 and 118 and applied to the inverting input terminal of the amplifier 114 .
  • the power supply circuit 110 constitutes a series regulator. Assuming that the resistance value of the resistor 117 is R17 and the resistance value of the resistor 118 is R18, the output power supply voltage Vdd is expressed by the following equation and is proportional to the reference voltage Vref. do.
  • Vdd (1+R18/R17) Vref
  • the power supply voltage Vdd output by the power supply circuit 110 and supplied to each circuit on the first semiconductor chip 103 is similarly highly accurate if the reference voltage Vref is highly accurate and highly stable with little fluctuation. ⁇ It becomes highly stable, and the operation of each circuit to which power is supplied is stabilized.
  • FIG. 4 is a circuit diagram showing an example of the bandgap reference circuit 120 of the semiconductor device according to the first embodiment.
  • the current flowing through the current-supplying PMOS transistor 121 to which the input power supply voltage VDD is applied flows through the first series circuit of the resistor 122 and the NPN transistor 123 and the second series circuit of the resistor 124, the resistor 125, and the N parallel NPN transistor 126.
  • is diverted to NPN transistor 123 and N parallel NPN transistor 126 are examples of bandgap elements having PN junctions that constitute bandgap reference circuit 120 .
  • the NPN transistor 123 has a diode configuration in which the collector terminal and the base terminal are connected, and the voltage between the base and the emitter is Vbe1.
  • the N parallel NPN transistor 126 is constructed by connecting N transistors of the same configuration as the NPN transistor 123 in parallel, and the base-emitter voltage is Vbe2.
  • the inverting input terminal and non-inverting input terminal of the amplifier 127 are connected to the connection point between the resistor 122 and the NPN transistor 123 and the connection point between the resistor 124 and the resistor 125, respectively.
  • the second semiconductor chip 107 in which the bandgap reference circuit 120 is configured is suppressed from stress fluctuation due to package warpage or the like. That is, it is possible to provide the bandgap reference circuit 120 that supplies a stable reference voltage against temperature and stress that cause voltage fluctuations.
  • the bandgap reference circuit 120 is mounted on the second semiconductor chip 107 in the embodiment of the present disclosure, the configuration is not limited to this configuration in order to obtain the effect of alleviating stress fluctuations. At least the bandgap elements (the NPN transistor 123 and the N parallel NPN transistors 126 in the present disclosure) forming the bandgap reference circuit 120 should be mounted on the second semiconductor chip 107 .
  • the semiconductor device includes the lead frame 101, the first semiconductor chip 103 mounted face up on the lead frame 101, and the semiconductor chip 103 mounted face down on the first semiconductor chip 103. and a second semiconductor chip 107 having a chip size smaller than that of the first semiconductor chip 103, the second semiconductor chip 107 being a bandgap element having a PN junction constituting a bandgap reference circuit 120.
  • NPN transistor 123, N parallel NPN transistor 126 NPN transistor 123, N parallel NPN transistor 126.
  • the semiconductor device is composed of the first semiconductor chip 103 and the smaller second semiconductor chip 107 mounted thereon.
  • the second semiconductor chip 107 has a minimum configuration including a bandgap element to reduce the area, and is flip-chip mounted to face the first semiconductor chip 103 . Therefore, the overall size is reduced, stress fluctuations due to package warpage and the like are alleviated, and as a result, a semiconductor device having a circuit that outputs a highly accurate and highly stable reference voltage is realized.
  • the second semiconductor chip 107 includes a bandgap reference circuit 120 that receives an input DC voltage VDD and outputs a reference voltage Vref.
  • An input DC voltage VDD is supplied, and the second semiconductor chip 107 supplies a reference voltage Vref to the first semiconductor chip 103 .
  • the second semiconductor chip 107 has a minimum configuration including the bandgap reference circuit 120, is small in area, and relieves stress variations due to package warpage and the like.
  • the bandgap reference circuit of the present disclosure has stable characteristics with respect to temperature and stress, which are fluctuation factors of the reference voltage Vref that is the output.
  • a method for suppressing variations in the reference voltage Vref due to variations in the characteristics of constituent elements will be described.
  • FIG. 5 is a diagram showing a part of the bandgap reference circuit 120A (FIG. 5(a)) and an e-fuse melting example (FIG. 5(b)) in the semiconductor device according to the second embodiment.
  • the circuit shown in (a) of FIG. 5 is a circuit configuration example for finely adjusting the reference voltage Vref that is the output of the bandgap reference circuit 120 according to the first embodiment. To distinguish it from the reference circuit 120, it is referred to as a bandgap reference circuit 120A.
  • the bandgap reference circuit 120A in (a) of FIG. 5 has a resistor 125A that differs in configuration from the resistor 125 of the bandgap reference circuit 120 in FIG.
  • the resistance of resistor 125A is adjusted by eFuses F1-F4.
  • the resistor 125A is a series circuit of a resistor with a resistance value of R1 and an e-fuse F1 connected in series with a resistor with a resistance value of R0, and a resistor with a resistance value of 2R1 and an e-fuse F2.
  • the resistance value of the resistor 125A is calculated as shown in FIG. 5(b). That is, the resistance value of the resistor 125A can be set to 15 different resistance values from R0+8R1/15 to R0+8R1/1, except for the case of (1, 1, 1, 1) that blows all the eFuses that become infinite. .
  • the bandgap reference circuit 120A applies the input power supply voltage VDD to measure the output reference voltage Vref, and adjusts the fusing signals (F1, F2, F3 , F4) to a fusing circuit (not shown), trimming for fine adjustment of the reference voltage Vref is possible.
  • the second semiconductor chip 107 requires inspection terminals including trimming information input terminals (for example, I2C data terminals and clock terminals (input terminals Data and CLK to be described later with reference to FIG. 11)). These terminals for inspection are not connected to the first semiconductor chip 103 and are configured separately from the connection terminals 106 . Furthermore, a storage circuit is provided to hold the input trimming information (see Logic section in FIG. 11). A fusing circuit for fusing the e-fuses F1 to F4 according to the trimming information held in the memory circuit is also provided. This makes it possible to inspect and adjust only the second semiconductor chip 107 in the pre-connection process with the first semiconductor chip 103 . By completing the inspection and adjustment of the second semiconductor chip 107 by the second semiconductor chip 107 in this manner, the following two effects are obtained.
  • trimming information input terminals for example, I2C data terminals and clock terminals (input terminals Data and CLK to be described later with reference to FIG. 11)
  • These terminals for inspection are not connected to the first semiconductor chip
  • connection terminals One is relaxation of the stress caused by the difference in thermal expansion of the connection materials by not increasing the number of connection terminals between the first semiconductor chip 103 and the second semiconductor chip 107 . Suppression of fluctuations in the reference voltage and the like by stress relaxation is the essence of the present disclosure, but the difference in thermal expansion coefficient between the connection terminals and the inter-chip encapsulation resin is also one of the causes of stress on the second semiconductor chip 107 . , the number of connection terminals should be minimized.
  • Another effect is shortening of inspection time by simultaneously inspecting a plurality of second semiconductor chips 107 in the process prior to mounting the second semiconductor chip 107 on the first semiconductor chip 103 .
  • voltage information at a plurality of temperatures such as high temperature, normal temperature, and low temperature and optimum trimming information corresponding to the voltage information are set. If this is done in the package inspection after mounting on the first semiconductor chip 103, the inspection time will increase because it is impossible to measure a plurality of devices at the same time as in the chip inspection.
  • the illustration of the fusing circuit for fusing the designated eFuses upon receiving the fusing signal (F1, F2, F3, F4) is omitted because it is not the essence of the present disclosure and is complicated.
  • the e-fuse described above is an example of fine adjustment, and the present disclosure is not limited to this configuration. There are methods of using switch elements other than the e-fuse for adjusting each parameter including the resistance value, and even in such cases, means for holding inspection data including trimming information is effective.
  • the second semiconductor chip 107 includes the input terminal Data for inputting trimming information for adjusting the reference voltage Vref output by the bandgap reference circuit 120A, and the trimming terminal Data. and a storage circuit (logic portion) that holds information.
  • a plurality of second semiconductor chips 107 can be simultaneously inspected and the trimming information can be input, thereby shortening inspection/adjustment time.
  • FIG. 6 is a circuit diagram showing a bandgap reference circuit 120B in the semiconductor device according to the third embodiment. That is, FIG. 6 shows the bandgap reference circuit 120B according to the first embodiment by inputting a CLK signal that becomes an “H” pulse at a predetermined cycle from the first semiconductor chip 103 as the bandgap reference circuit 120B of the present disclosure.
  • a bandgap reference circuit 120 is subjected to a technique for suppressing variations in the base-emitter voltage Vbe is shown.
  • the bandgap reference circuit 120 in FIG. 4 has the configuration of the NPN transistor 123 and the N parallel NPN transistor 126 composed of N parallel transistors
  • the bandgap reference circuit 120B in FIG. A selection circuit 131 having switches S1 to S9 and T1 to T9 that are turned on and off by the frequency division signal output by the frequency division circuit 130, and NPN transistors Q1 to Q9 connected thereto, and a filter circuit 132.
  • Selection circuit 131 selects a combination of devices to be used among a plurality of devices (NPN transistors Q1 to Q9) according to a clock signal (more strictly, a frequency-divided signal output by frequency-dividing circuit 130 that operates according to the clock signal). It is an example of a circuit that switches periodically.
  • the input voltage to the filter circuit 132 be the previous reference voltage Vref1.
  • the previous reference voltage Vref1 passes through the filter circuit 132 and is input to the buffer circuit 133 on the first semiconductor chip 103, from which the reference voltage Vref is supplied.
  • the frequency-divided signal is given the same reference numeral as that of the switch to be driven.
  • FIG. 7 is an operation waveform diagram of the bandgap reference circuit 120B in the semiconductor device according to the third embodiment. More specifically, FIG. 7 shows the CLK signal input to frequency dividing circuit 130, the output frequency dividing signals S1-S9 and T1-T9, and the previous reference voltage Vref1 input to filter circuit 132.
  • the switches S1 to S9 and T1 to T9 are turned on when the frequency-divided signal is at "H" level. The operation of this embodiment will be described below with reference to FIGS. 6 and 7.
  • FIG. 7 shows the CLK signal input to frequency dividing circuit 130, the output frequency dividing signals S1-S9 and T1-T9, and the previous reference voltage Vref1 input to filter circuit 132.
  • FIG. Note that the frequency-divided signals S1-S9 and T1-T9 are control
  • the transistors are sequentially connected one by one to the resistor 122 and the other eight transistors are connected to the resistor 125 . That is, the selection circuit 131 sequentially connects nine transistor combinations of 1:8 using nine transistors.
  • the previous reference voltage Vref1 generated in each cycle slightly fluctuates according to variations in the characteristics of each transistor and has switching noise associated with switching of the switches.
  • the filter circuit 132 constitutes a low-pass filter composed of resistors and capacitors as shown in FIG. 6, for example.
  • the filter circuit 132 averages the previous reference voltage Vref1 and suppresses switching noise, and applies the reference voltage Vref to the connection terminal 106 as a differential voltage with respect to the dedicated ground voltage SVSS (hereinafter also referred to as “dedicated ground SVSS”). It outputs through the included output terminal Vref and its reference terminal, the output terminal SVSS.
  • the output terminal Vref and the output terminal SVSS are examples of a reference voltage terminal and a second ground terminal, respectively, for outputting the reference voltage Vref.
  • the reference voltage Vref output from the second semiconductor chip 107 is supplied to the first semiconductor chip 103 via the buffer circuit 133 .
  • the filter circuit 132 is provided in the second It is formed on the semiconductor chip 107 and the buffer circuit 133 is formed on the first semiconductor chip 103 side.
  • the variation can be suppressed.
  • a technique for compensating manufacturing variations of unit elements configured in this way by averaging the characteristics of a plurality of elements is called DEM (Dynamic Element Matching).
  • circuits necessary for the DEM in this embodiment, a frequency dividing circuit, a selection circuit, and a filter circuit
  • the CLK signal is transferred to the first semiconductor chip 103.
  • the reference voltage Vref having low noise and suppressed variations can be supplied to each circuit on the first semiconductor chip 103 .
  • the bandgap reference circuit 120B has a clock terminal (input terminal CLK in FIG. 11) for supplying a clock signal, and includes a plurality of devices (NPN transistors Q1 to Q9) used to output the reference voltage Vref and a plurality of and a selection circuit 131 for periodically switching the combination of devices to be used among the devices according to the clock signal CLK.
  • NPN transistors Q1 to Q9 used to output the reference voltage Vref
  • a selection circuit 131 for periodically switching the combination of devices to be used among the devices according to the clock signal CLK.
  • the first semiconductor chip 103 and the second semiconductor chip 107 are connected to each other as a power supply terminal (power supply terminal VDD), a first ground terminal (power supply terminal VSS), a reference voltage terminal (output terminal Vref), and a second ground terminal (output terminal SVSS), and the input DC voltage VDD is applied to the power supply terminal (power supply terminal VDD) and the first ground terminal (power supply terminal VDD) of the first semiconductor chip 103 and the second semiconductor chip 107, respectively.
  • the reference voltage Vref is supplied from the first semiconductor chip 103 to the second semiconductor chip 107 via the terminal VSS), and the reference voltage Vref is supplied to the reference voltage terminals (output terminals) of the first semiconductor chip 103 and the second semiconductor chip 107.
  • the reference voltage Vref is supplied using the second ground terminal (output terminal SVSS) as a reference terminal, which is different from the first ground terminal (power supply terminal VSS) where potential fluctuations and noise may be superimposed.
  • a low-noise reference voltage Vref can be obtained.
  • the bandgap reference circuit 120B also has a filter circuit 132 that outputs a reference voltage Vref. This suppresses the occurrence of noise caused by periodically switching the combination of devices used among the plurality of devices in accordance with the clock signal CLK.
  • FIG. 8A is a circuit block diagram showing a circuit mounted on the first semiconductor chip 103 in the semiconductor device according to the third embodiment.
  • ADC analog-to-digital conversion circuit
  • FIG. 8A ADC 140 receives sampling clock signal SCK from oscillator 141 , generates clock signal CLK that is synchronized with clock signal SCK and has a phase difference from clock signal SCK, and transmits the clock signal CLK to second semiconductor chip 107 . It is a configuration that
  • FIG. 8B is an operation waveform diagram of the semiconductor device according to the third embodiment.
  • the noise superimposed on the reference voltage Vref and dedicated ground SVSS occurs at the timing of the rise of the clock signal CLK. Therefore, the influence of noise superimposed on the reference voltage Vref and the dedicated ground SVSS in the ADC 140 can be suppressed.
  • the differential voltage between the reference voltage Vref and the dedicated ground SVSS may be used as the actual reference voltage, and both the reference voltage Vref and the dedicated ground SVSS may be configured as gate inputs.
  • a current supplied from the input power supply voltage VDD to the bandgap reference circuit 120B flows through the ground VSS, and includes noise current suppressed by the filter circuit 132 .
  • the filter circuit 132 is formed on the second semiconductor chip 107 with priority given to the noise suppression effect. It may be formed on one semiconductor chip 103 . In that case, it is preferable to arrange the filter circuit 132 near the connection terminal so as to reduce the pattern wiring on which noise is superimposed.
  • the first semiconductor chip 103 has the ADC 140 that receives the reference voltage Vref.
  • the clock signal CLK is synchronized with the sampling period of the ADC 140 with a phase difference.
  • the semiconductor device of the fourth embodiment it is possible to easily determine whether the bandgap reference circuit is abnormal.
  • this embodiment in order to determine whether or not the reference voltage output by the bandgap reference circuit is a normal value, another similar bandgap reference circuit is provided and the outputs of both are compared. ing. For example, if the difference between the reference voltages output from both circuits is equal to or less than a predetermined value, it is determined that the circuit is normal, and if it exceeds the predetermined value, it is determined that one of the circuits is abnormal.
  • FIG. 9 is a circuit block diagram showing a semiconductor device according to the fourth embodiment. More specifically, FIG. 9 is a circuit block diagram having a reference voltage abnormality determination function as a fourth embodiment of the present disclosure.
  • the additional bandgap reference circuit is assumed to be a sub-bandgap reference circuit 150, and its output is assumed to be a sub-reference voltage Vref'.
  • the abnormality determination circuit 151 is a circuit that compares the reference voltage Vref output by the bandgap reference circuit 120 and the sub-reference voltage Vref' to determine whether it is normal or abnormal.
  • the sub-bandgap reference circuit 150 has the same circuit configuration as the bandgap reference circuit 120 , but is configured on the first semiconductor chip 103 together with the abnormality determination circuit 151 . This is because the sub-reference voltage Vref' output by the sub-bandgap reference circuit 150 does not require the accuracy and stability of the reference voltage Vref. Assuming that the center values of the reference voltage Vref and the sub-reference voltage Vref' are Vr, the normal reference voltage Vref is Vr ⁇ Vr0 and the normal sub-reference voltage Vref' is Vr ⁇ Vr1. .DELTA.Vr0 and .DELTA.Vr1 are assumed from variations such as temperature, stress, aging, and characteristic variations of constituent elements.
  • the abnormality determination circuit 151 may determine that the voltage difference between the reference voltage Vref and the sub-reference voltage Vref' is normal if the voltage difference is ⁇ Vr1 or less, and that it is abnormal if it exceeds ⁇ Vr1.
  • the first semiconductor chip 103 has the sub bandgap reference circuit 150 .
  • the first semiconductor chip 103 has an abnormality determination circuit 151 that determines abnormality of the reference voltage Vref by comparing the reference voltage Vref and the output voltage from the sub-bandgap reference circuit 150 . This makes it possible to determine whether or not the reference voltage output by the bandgap reference circuit is a normal value.
  • the sub-bandgap reference circuit 150 which does not require high accuracy, is mounted on the first semiconductor chip 103, an increase in the area of the second semiconductor chip 107 is suppressed.
  • FIG. 10 is a main circuit block diagram of a second semiconductor chip 107 of a semiconductor device according to a fifth embodiment. More specifically, FIG. 10 shows a reference current source circuit that generates a reference current using a reference voltage Vref output by a bandgap reference circuit 120 provided on the second semiconductor chip 107 according to the first embodiment. 200 is a circuit configuration diagram.
  • a reference voltage Vref is applied to the non-inverting input terminal of amplifier 201 , the output terminal of amplifier 201 is connected to the base of NPN transistor 202 , and the inverting input terminal of amplifier 201 is connected to the emitter terminal of NPN transistor 202 .
  • the emitter terminal of NPN transistor 202 is connected to resistor 203, and the other end of resistor 203 is grounded to GND.
  • the collector of the NPN transistor 202 is connected to the drain and gate terminals of a current source PMOS transistor 204, and the source terminal of the current source PMOS transistor 204 is applied with the power supply voltage Vcc.
  • the PMOS transistors 205 and 206 share a gate terminal and a source terminal with the current source PMOS transistor 204 to form a current mirror.
  • the drain terminal of the PMOS transistor 205 is connected to the drain and gate terminals of the NMOS transistor 207, and the source terminal of the NMOS transistor 207 is grounded to GND.
  • the NMOS transistor 208 shares a gate terminal and a source terminal with the NMOS transistor 207 to form a current mirror.
  • the mirror ratio fluctuation is also suppressed.
  • the resistance value R3 of the resistor 203 can also be finely adjusted like the resistor 125A of the bandgap reference circuit 120A described above, so that fluctuations and variations can be suppressed with high accuracy.
  • Constant currents Ic1 and Ic2 can be supplied to the first semiconductor chip 103 .
  • the NMOS transistor 210 may be configured as a current mirror.
  • the second semiconductor chip 107 has the reference current source circuit 200 that generates the reference current using the reference voltage Vref.
  • the resulting reference current is supplied from the second semiconductor chip 107 to the first semiconductor chip 103 .
  • the second semiconductor chip 107 supplies a highly accurate and stable reference current as well as a highly accurate and highly stable reference voltage.
  • FIG. 11 is a layout diagram of the second semiconductor chip 107, and includes power supply terminals VDD and VSS, input terminals CLK and Data, output terminals Vref, SVSS, Ic1, and Ic2 as connection terminals to the first semiconductor chip 103.
  • the input terminal CLK is an example of a clock terminal for the second semiconductor chip 107 to receive a clock signal from the first semiconductor chip 103 .
  • the BGR section in the figure is a bandgap reference circuit, which creates a previous reference voltage Vref1 from the input power supply voltage VDD from the power supply terminal VDD, and outputs it to the Filter section, which is the filter circuit 132 described in FIG.
  • the filter unit outputs a reference voltage Vref obtained by suppressing noise with respect to the previous reference voltage Vref1 to the output terminals Vref and SVSS.
  • the LOGIC section has the switch section of the frequency dividing circuit 130 and the selection circuit 131 described in FIG. 6, receives the clock signal from the input terminal CLK, and transmits it to the NPN transistors Q1 to Q9 of the selection circuit 131 of the BGR section.
  • the LOGIC section has a memory circuit (for example, a register) for storing inspection data including trimming information input from the input terminal Data at the time of inspection. It has an adjustment function.
  • the Ibias section is the reference current source circuit 200 described with reference to FIG. 10, and outputs a constant current Ic1 from the output terminal Ic1 and receives a constant current Ic2 from the output terminal Ic2.
  • the LOGIC section performs a switching operation according to the clock signal CLK from the input terminal CLK, noise is generated. Also in order to enhance the noise suppression effect in the filter section, it is desirable that the output terminals Vref and SVSS are not close to the noise source but are spaced apart. Therefore, as shown in FIG. 11, the clock input terminal CLK and the output terminals Vref and SVSS or Ic1 and Ic2 are arranged on opposite sides or diagonals of the second semiconductor chip 107 .
  • the reference voltage terminal (output terminal Vref) and the second ground terminal (output terminal SVSS) of the second semiconductor chip 107 are connected to each other by the second semiconductor chip 107.
  • a clock terminal (input terminal CLK) is arranged on the opposite side or diagonal of the second semiconductor chip 107 .
  • the reference voltage terminal (output terminal Vref) and the second ground terminal (output terminal SVSS) are arranged away from the source of noise caused by the switching operation according to the clock signal CLK. accuracy deterioration is reduced.
  • the second semiconductor chip 107 may have a dielectric isolation structure.
  • a dielectric isolation structure is a structure in which a semiconductor device forming substrate is formed on a semiconductor supporting substrate with an inter-substrate insulating layer interposed therebetween.
  • the characteristics of bipolar transistors used in bandgap reference circuits are affected by leakage currents caused by thermal fluctuations. In other words, a dielectric isolation structure with little leakage current leads to high stabilization of the reference voltage, which is the output of the bandgap reference circuit.
  • the semiconductor device of the present disclosure has been described above based on the first to sixth embodiments, the present disclosure is not limited to these embodiments. As long as it does not depart from the gist of the present disclosure, various modifications that a person skilled in the art can think of are applied to the embodiments, and other forms constructed by combining some of the components of the embodiments are also within the scope of the present disclosure. include.
  • the ADC 140 according to the third embodiment, the sub-bandgap reference circuit 150 and the abnormality determination circuit 151 according to the fourth embodiment, and the fifth embodiment may be mounted.
  • the semiconductor device includes the bandgap reference circuit, but it is not necessary to include the bandgap reference circuit itself. Just do it.
  • the present disclosure can be used as a semiconductor device, particularly as a semiconductor device that is small in size as a whole, has a configuration that mitigates stress fluctuations in a package, and has a circuit that outputs a highly accurate and highly stable reference voltage. .

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

半導体装置は、リードフレーム（１０１）と、リードフレーム（１０１）上にフェースアップ状態で実装された第１の半導体チップ（１０３と、第１の半導体チップ（１０３）上にフェースダウン状態で実装され、第１の半導体チップ（１０３）よりチップサイズが小さい第２の半導体チップ（１０７）とを有し、第２の半導体チップ（１０７）は、バンドギャップリファレンス回路（１２０）を構成するＰＮ接合を有するバンドギャップ素子（ＮＰＮトランジスタ（１２３）、Ｎ並列ＮＰＮトランジスタ（１２６））を含む。

Description

半導体装置
　本開示は半導体装置に係わり、特に応力変動による影響を抑制するバンドギャップリファレンス回路及びその周辺回路に好適な技術に関する。
　従来の応力変動による影響を抑制するバンドギャップリファレンス回路は例えば特許文献１に開示されている。応力変動とは、温度、湿度等の外部環境条件の変動によって生じる半導体パッケージ（以下、単に「パッケージ」ともいう）における応力の変動である。バンドギャップリファレンス回路とは、バンドギャップ電圧を利用して負の温度係数をもつ出力と正の温度係数をもつ出力とをキャンセルして定電圧を出力する回路である。特許文献１では、複数の基準電圧発生源を並列接続し、その平均値を出力とする。加えて、複数の基準電圧発生源のうち、所望するバンドギャップリファレンス回路の出力値から逸脱する値を出力する基準電圧発生源からの出力を遮断することで高精度を実現する。また、複数の基準電圧発生源をレイアウトの際にチップ全体に対称配置して、応力変動、熱分布変動に強い構成としている。
特開平１１－４０７４９号公報
　上記従来技術では、複数個の基準電圧発生源が必要であり、チップ上に分散配置するため配線が複雑化し、半導体チップ面積も増大する。
　そこで、本開示は、全体として小さなサイズであり、かつ、パッケージにおける応力変動を緩和した構成を有し、高精度で高安定な基準電圧を出力する回路を有する半導体装置を提供することを目的とする。
　以上に鑑み、本開示の一形態に係る半導体装置は、リードフレームと、前記リードフレーム上にフェースアップ状態で実装された第１の半導体チップと、前記第１の半導体チップ上にフェースダウン状態で実装され、前記第１の半導体チップよりチップサイズが小さい第２の半導体チップとを有し、前記第２の半導体チップは、バンドギャップリファレンス回路を構成するＰＮ接合を有するバンドギャップ素子を含む。
　本開示によれば、全体として小さなサイズであり、かつ、パッケージにおける応力変動を緩和した構成を有し、高精度で高安定な基準電圧を出力する回路を有する半導体装置が実現される。
図１は、実施の形態に係る半導体装置の構造図である。 図２は、第１の実施の形態に係る半導体装置の回路ブロック図である。 図３は、第１の実施の形態に係る半導体装置の電源回路を示す回路図である。 図４は、第１の実施の形態に係る半導体装置のバンドギャップリファレンス回路の一例を示す回路図である。 図５は、第２の実施の形態に係る半導体装置におけるバンドギャップリファレンス回路の一部およびｅヒューズの溶断例を示す図である。 図６は、第３の実施の形態に係る半導体装置におけるバンドギャップリファレンス回路を示す回路図である。 図７は、第３の実施の形態に係る半導体装置におけるバンドギャップリファレンス回路の動作波形図である。 図８Ａは、第３の実施の形態に係る半導体装置における第１の半導体チップに実装される回路を示す回路ブロック図である。 図８Ｂは、第３の実施の形態に係る半導体装置の動作波形図である。 図９は、第４の実施の形態に係る半導体装置を示す回路ブロック図である。 図１０は、第５の実施の形態に係る半導体装置の第２の半導体チップの要部回路ブロック図である。 図１１は、第６の実施の形態に係る半導体装置の第２の半導体チップのレイアウト図である。
　以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、信号波形、信号タイミング等は、一例であり、本開示を限定する主旨ではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する。
　以下、実施の形態に係る半導体装置を、図面を参照して説明する。
　（第１の実施の形態）
　図１は、実施の形態に係る半導体装置の構造図である。なお、本図に示される半導体装置の構造は、第１の実施の形態～第６の実施の形態に係る半導体装置に共通する。図１において、本実施の形態に係る半導体装置は、リードフレーム１０１、導電性ペースト１０２、第１の半導体チップ１０３、ボンディングワイヤ１０４、ピン端子１０５、接続端子１０６、第２の半導体チップ１０７、封止樹脂１０８を有して構成される。第１の半導体チップ１０３は、リードフレーム１０１のダイパッドに導電性ペースト１０２を塗布し、その上にフェースアップ状態で固着され、ボンディングワイヤ１０４を用いてピン端子１０５と電気的に接続して外部と信号を入出力する。第２の半導体チップ１０７は、接続端子１０６によって第１の半導体チップ１０３上にフェースダウン状態で実装され、第１の半導体チップ１０３よりチップサイズが小さく、接続端子１０６を介して第１の半導体チップ１０３と信号を入出力する。少なくとも第１の半導体チップ１０３と第２の半導体チップ１０７は、封止樹脂１０８によって単一のパッケージに封止される。なお、接続端子１０６は、第１の半導体チップ１０３および第２の半導体チップ１０７のそれぞれに備えられる端子である。接続端子１０６の数は、図１では省略されており、３つ以上であってもよい。
　図２は第１の実施の形態に係る半導体装置の回路ブロック図である。ここでは、ピン端子やワイヤボンドは省略されている。図２では、主な回路ブロックとして第１の半導体チップ１０３上に設けられた電源回路１１０と、第２の半導体チップ１０７上に設けられたバンドギャップリファレンス回路１２０と、それらの接続関係のみを示している。半導体装置外部の直流電源１００から入力された入力電源電圧ＶＤＤ（以下、「入力直流電圧ＶＤＤ」ともいう）とグランド電圧ＶＳＳ（以下、「グランドＶＳＳ」ともいう）は、共に第１の半導体チップ１０３の電源回路１１０に供給されるとともに、第１の半導体チップ１０３から接続端子１０６（それぞれ、電源端子ＶＤＤ、および、その基準端子である電源端子ＶＳＳ）を介して第２の半導体チップ１０７上のバンドギャップリファレンス回路１２０に供給される。なお、電源端子ＶＤＤおよび電源端子ＶＳＳは、それぞれ、入力電源電圧ＶＤＤを供給するための電源端子および第１グランド端子の一例である。
　バンドギャップリファレンス回路１２０は入力電源電圧ＶＤＤから基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆは別の接続端子１０６を介して第１の半導体チップ１０３上の電源回路１１０へ出力される。電源回路１１０は基準電圧Ｖｒｅｆを用いて入力電源電圧ＶＤＤから電源電圧Ｖｄｄを創出し、第１の半導体チップ１０３上に設けられる他の各回路へ電力供給する。
　ここで、基準電圧Ｖｒｅｆは変動やバラツキが小さいことが要求され、バンドギャップリファレンス回路１２０には、温度変動に対して安定な基準電圧を生成するために、後述する各種工夫が施されている。一方、温度変動以外の基準電圧Ｖｒｅｆの変動要因には、パッケージ反り等による応力がある。応力により抵抗が変化するピエゾ抵抗効果が、バンドギャップリファレンス回路の主要回路素子であるバイポーラトランジスタの特性に影響するためである。パッケージ反り等の発生要因としては、半導体チップと封止樹脂との熱膨張係数の差異があり、両者の接触面積を小さくすることで応力変動の緩和が期待できる。本開示では、第２の半導体チップ１０７はバンドギャップリファレンス回路１２０を含む最小限の構成にして小面積化し、第１の半導体チップ１０３と向かい合うフリップチップ実装される構造とすることによって、パッケージ反り等による応力変動を緩和する。
　以下に電源回路１１０とバンドギャップリファレンス回路１２０の詳細について説明する。
　まず、電源回路１１０の構成例を、図３を用いて説明する。図３は、第１の実施の形態に係る半導体装置の電源回路１１０を示す回路図である。より詳しくは、第１の半導体チップ１０３上に構成された電源回路１１０の一例を示す回路図である。電源回路１１０において、入力電源電圧ＶＤＤはコンデンサ１１１で受電してＮＰＮトランジスタ１１３のコレクタ端子に印加される。基準電圧Ｖｒｅｆはコンデンサ１１２で受電して増幅器１１４の非反転入力端子に印加される。ＮＰＮトランジスタ１１３のベース端子には入力電源電圧ＶＤＤから抵抗１１５を介してベース電流が供給され、ＮＰＮトランジスタ１１３のエミッタ端子から電源電圧Ｖｄｄが出力される。電源電圧Ｖｄｄは、コンデンサ１１６で平滑されて第１の半導体チップ１０３上の各回路に供給されるとともに、抵抗１１７及び抵抗１１８によって分圧されて増幅器１１４の反転入力端子に印加される。以上のように電源回路１１０はシリーズレギュレータを構成し、抵抗１１７の抵抗値をＲ１７、抵抗１１８の抵抗値をＲ１８とすると、出力される電源電圧Ｖｄｄは次式で表され、基準電圧Ｖｒｅｆに比例する。
　Ｖｄｄ＝（１＋Ｒ１８／Ｒ１７）・Ｖｒｅｆ
　以上のように、電源回路１１０が出力して第１の半導体チップ１０３上の各回路に供給する電源電圧Ｖｄｄは、基準電圧Ｖｒｅｆが高精度で変動の少ない高安定であると、同様に高精度・高安定となり、電力供給される各回路の動作が安定する。
　次に、バンドギャップリファレンス回路１２０の構成例を、図４を用いて説明する。図４は、第１の実施の形態に係る半導体装置のバンドギャップリファレンス回路１２０の一例を示す回路図である。入力電源電圧ＶＤＤが印加される電流供給用ＰＭＯＳトランジスタ１２１を流れる電流が、抵抗１２２とＮＰＮトランジスタ１２３の第１の直列回路と、抵抗１２４と抵抗１２５とＮ並列ＮＰＮトランジスタ１２６の第２の直列回路とに分流される。なお、ＮＰＮトランジスタ１２３およびＮ並列ＮＰＮトランジスタ１２６は、バンドギャップリファレンス回路１２０を構成するＰＮ接合を有するバンドギャップ素子の一例である。
　いま、抵抗１２２と抵抗１２４の抵抗値は等しく（その抵抗値をｒとし）、抵抗１２５の抵抗値をＲとする。ＮＰＮトランジスタ１２３はコレクタ端子とベース端子とが接続されたダイオード構成で、そのベース－エミッタ間電圧をＶｂｅ１とする。Ｎ並列ＮＰＮトランジスタ１２６はＮＰＮトランジスタ１２３と同じ構成のものがＮ個並列接続されて構成されており、そのベース－エミッタ間電圧をＶｂｅ２とする。増幅器１２７の反転入力端子、非反転入力端子は夫々、抵抗１２２とＮＰＮトランジスタ１２３との接続点、抵抗１２４と抵抗１２５との接続点に接続され、増幅器１２７の出力端子は電流供給用ＰＭＯＳトランジスタ１２１のゲート端子に接続される。ここで、電流供給用ＰＭＯＳトランジスタ１２１、抵抗１２２、抵抗１２４、増幅器１２７は負帰還ループを構成し、増幅器１２７の反転入力端子と非反転入力端子は同電位となる。従って第１の直列回路と第２の直列回路とには同じ値の電流が流れる。ここで、ボルツマン定数ｋ、絶対温度Ｔ、電子電荷ｑとすると、
　Ｖｂｅ１－Ｖｂｅ２＝（ｋＴ／ｑ）ｌｎＮ
　となる。ｌｎは自然対数である。これよりバンドギャップリファレンス回路１２０の出力電圧Ｖｒｅｆは、
　Ｖｒｅｆ＝Ｖｂｅ１＋（ｒ／Ｒ）・（ｋＴ／ｑ）ｌｎＮ
　となることから、抵抗比ｒ／ＲおよびＮ並列ＮＰＮトランジスタ１２６の並列接続数Ｎを適切な値に設定することで、ＮＰＮトランジスタ１２３のベース－エミッタ間電圧Ｖｂｅ１の負の温度係数（例えば、－２ｍＶ／℃）をキャンセルし、温度の変動に対して安定な出力電圧を得ることができる。
　本開示においては、バンドギャップリファレンス回路１２０が構成された第２の半導体チップ１０７にはパッケージ反り等による応力変動が抑制される。即ち、電圧の変動要因となる温度と応力に対し、安定な基準電圧を供給するバンドギャップリファレンス回路１２０を提供できる。
　尚、本開示の実施の形態では、バンドギャップリファレンス回路１２０を第２の半導体チップ１０７上に搭載したが、応力変動緩和という効果を得るには、この構成に限定されるものではない。少なくともバンドギャップリファレンス回路１２０を構成するバンドギャップ素子（本開示においてはＮＰＮトランジスタ１２３およびＮ並列ＮＰＮトランジスタ１２６）が第２の半導体チップ１０７上に搭載されていればよい。
　以上のように、本実施の形態に係る半導体装置は、リードフレーム１０１と、リードフレーム１０１上にフェースアップ状態で実装された第１の半導体チップ１０３と、第１の半導体チップ１０３上にフェースダウン状態で実装され、第１の半導体チップ１０３よりチップサイズが小さい第２の半導体チップ１０７とを有し、第２の半導体チップ１０７は、バンドギャップリファレンス回路１２０を構成するＰＮ接合を有するバンドギャップ素子（ＮＰＮトランジスタ１２３、Ｎ並列ＮＰＮトランジスタ１２６）を含む。
　これにより、半導体装置は、第１の半導体チップ１０３、および、その上に実装される、より小さなサイズの第２の半導体チップ１０７で構成される。そして、第２の半導体チップ１０７は、バンドギャップ素子を含む最小限の構成にして小面積化され、第１の半導体チップ１０３と向かい合うフリップチップ実装される。よって、全体としてサイズが縮小化され、パッケージ反り等による応力変動が緩和され、その結果、高精度で高安定な基準電圧を出力する回路を有する半導体装置が実現される。
　具体的には、第２の半導体チップ１０７は、入力直流電圧ＶＤＤを入力されて基準電圧Ｖｒｅｆを出力するバンドギャップリファレンス回路１２０を含み、第１の半導体チップ１０３は、第２の半導体チップ１０７へ入力直流電圧ＶＤＤを供給し、第２の半導体チップ１０７は、第１の半導体チップ１０３へ基準電圧Ｖｒｅｆを供給する。これにより、第２の半導体チップ１０７は、バンドギャップリファレンス回路１２０を含む最小限の構成となり、小面積化され、パッケージ反り等による応力変動が緩和される。
　（第２の実施の形態）
　本開示のバンドギャップリファレンス回路は、出力である基準電圧Ｖｒｅｆの変動要因である温度と応力に対して安定な特性を有する。ここではさらに構成素子の特性バラツキに伴う基準電圧Ｖｒｅｆのバラツキを抑制する方法について説明する。
　図５は、第２の実施の形態に係る半導体装置におけるバンドギャップリファレンス回路１２０Ａの一部（図５の（ａ））およびｅヒューズの溶断例（図５の（ｂ））を示す図である。つまり、図５の（ａ）に示される回路は、第１の実施の形態に係るバンドギャップリファレンス回路１２０の出力である基準電圧Ｖｒｅｆを微調整する一回路構成例であり、図４のバンドギャップリファレンス回路１２０と区別するためにバンドギャップリファレンス回路１２０Ａとする。
　図５の（ａ）のバンドギャップリファレンス回路１２０Ａは、図４のバンドギャップリファレンス回路１２０の抵抗１２５と構成が異なる抵抗１２５Ａを有する。抵抗１２５Ａの抵抗値は、ｅヒューズＦ１～Ｆ４によって調整される。図５の（ａ）において、抵抗１２５Ａは、抵抗値Ｒ０の抵抗と直列に接続された、抵抗値Ｒ１の抵抗とｅヒューズＦ１との直列回路と、抵抗値２Ｒ１の抵抗とｅヒューズＦ２との直列回路と、抵抗値４Ｒ１の抵抗とｅヒューズＦ３との直列回路と、抵抗値８Ｒ１の抵抗とｅヒューズＦ４との直列回路との並列回路から構成される。抵抗１２５Ａの抵抗値Ｒは、例えば、ｅヒューズＦ１～Ｆ４のうちｅヒューズＦ３のみを溶断した場合、Ｒ＝Ｒ０＋１／｛１／Ｒ１＋１／（２Ｒ１）＋１／（８Ｒ１）｝＝Ｒ０＋８Ｒ１／１３となり、ｅヒューズＦ１～Ｆ４のうちｅヒューズＦ３以外を溶断した場合は、Ｒ＝Ｒ０＋４Ｒ１＝Ｒ０＋８Ｒ１／２となる。ｅヒューズＦ１～Ｆ４のそれぞれについて溶断しない場合を“０”、溶断する場合を“１”で表し、（Ｆ１，Ｆ２，Ｆ３，Ｆ４）＝（０，０，０，０）～（１，１，１，１）について抵抗１２５Ａの抵抗値を計算すると、図５の（ｂ）のようになる。即ち、抵抗１２５Ａの抵抗値は、無限大となる全ｅヒューズを溶断する（１，１，１，１）の場合を除いて、Ｒ０＋８Ｒ１／１５からＲ０＋８Ｒ１／１の１５通りの抵抗値に設定できる。
　以上のように、バンドギャップリファレンス回路１２０Ａは、入力電源電圧ＶＤＤを印加して出力される基準電圧Ｖｒｅｆを測定し、目標値に近づけるようにｅヒューズＦ１～Ｆ４の溶断信号（Ｆ１，Ｆ２，Ｆ３，Ｆ４）を溶断回路（図示せず）に入力することにより、基準電圧Ｖｒｅｆを微調整するトリミングが可能である。
　さて、第２の半導体チップ１０７にはトリミング情報の入力端子（例えばＩ２Ｃのデータ端子とクロック端子（図１１を用いて後述する入力端子Ｄａｔａ及びＣＬＫ））をはじめとする検査用端子を要するが、これら検査用端子は第１の半導体チップ１０３とは接続せず、接続端子１０６とは別の構成とする。さらに入力されたトリミング情報を保持する記憶回路を設けておく（図１１のＬｏｇｉｃ部参照）。そして、記憶回路に保持されたトリミング情報に従ってｅヒューズＦ１～Ｆ４を溶断する溶断回路も設けておく。このことにより、第１の半導体チップ１０３との接続前工程において、第２の半導体チップ１０７のみの検査・調整が可能となる。このように第２の半導体チップ１０７の検査・調整を第２の半導体チップ１０７で完結することにより、以下の二つの効果がある。
　一つは、第１の半導体チップ１０３と第２の半導体チップ１０７との接続端子数を増加しないことによる、接続材料の熱膨張差分から発生する応力の緩和である。応力緩和による基準電圧等の変動抑制は本開示の要諦であるが、接続端子とチップ間封入樹脂との熱膨張係数の差も第２の半導体チップ１０７への応力の発生要因の一つであり、接続端子数は最小限にすることが好ましい。
　もう一つの効果は、第１の半導体チップ１０３へ第２の半導体チップ１０７が実装される前工程において、第２の半導体チップ１０７を複数チップでの同時検査することによる検査時間の短縮である。検査・調整の工程においては、高温・常温・低温といった複数の温度での電圧情報とそれに応じた最適なトリミング情報を設定する。これを、もし、第１の半導体チップ１０３への実装後のパッケージ検査で実施すると、チップ検査のような複数個同時測定が不可能なので検査時間が増加してしまう。
　尚、本開示の要諦ではなく煩雑でもあるので、溶断信号（Ｆ１，Ｆ２，Ｆ３，Ｆ４）を入力されて指定されたｅヒューズを溶断する溶断回路の図示は省略した。また、上述したｅヒューズは微調整の一例であって本開示はこの構成に限定されるものではない。抵抗値をはじめとする各パラメータの調整にｅヒューズ以外のスイッチ素子等を用いる方法はあり、そのような場合にもトリミング情報をはじめとする検査データの保持手段は有効である。
　以上のように、本実施の形態に係る半導体装置では、第２の半導体チップ１０７は、バンドギャップリファレンス回路１２０Ａが出力する基準電圧Ｖｒｅｆを調整するためのトリミング情報を入力する入力端子Ｄａｔａと、トリミング情報を保持する記憶回路（Ｌｏｇｉｃ部）とを有する。これにより、第２の半導体チップ１０７を複数チップで同時検査してトリミング情報を入力することができ、検査・調整時間が短縮化される。
　（第３の実施の形態）
　バンドギャップリファレンス回路が出力する基準電圧Ｖｒｅｆのバラツキ要因としてトランジスタのベース－エミッタ間電圧Ｖｂｅのバラツキがある。第３の実施の形態では、このバラツキを抑制している。図６は、第３の実施の形態に係る半導体装置におけるバンドギャップリファレンス回路１２０Ｂを示す回路図である。つまり、図６は、本開示のバンドギャップリファレンス回路１２０Ｂとして、第１の半導体チップ１０３から所定の周期で“Ｈ”パルスとなるＣＬＫ信号が入力されることにより、第１の実施の形態に係るバンドギャップリファレンス回路１２０に対して、ベース－エミッタ間電圧Ｖｂｅのバラツキを抑制する技術を施した構成例を示している。図４のバンドギャップリファレンス回路１２０ではＮＰＮトランジスタ１２３とＮ個並列のトランジスタで構成されるＮ並列ＮＰＮトランジスタ１２６との構成であったものが、図６のバンドギャップリファレンス回路１２０Ｂは、ＣＬＫ信号を入力される分周回路１３０を有し、さらに、分周回路１３０が出力する分周信号によってオンオフするスイッチＳ１～Ｓ９及びＴ１～Ｔ９とそれらに繋がるＮＰＮトランジスタＱ１～Ｑ９を有する選択回路１３１とフィルタ回路１３２とを有する。選択回路１３１は、複数のデバイス（ＮＰＮトランジスタＱ１～Ｑ９）のうち、使用されるデバイスの組合せをクロック信号（より厳密には、クロック信号によって動作する分周回路１３０が出力する分周信号）に従って周期的に切り換える回路の一例である。
　フィルタ回路１３２への入力電圧を前基準電圧Ｖｒｅｆ１とする。前基準電圧Ｖｒｅｆ１はフィルタ回路１３２を通って第１の半導体チップ１０３上のバッファ回路１３３に入力され、バッファ回路１３３から基準電圧Ｖｒｅｆが供給される。また、説明の便宜上、分周信号には駆動するスイッチと同じ符号を付与する。
　図７は、第３の実施の形態に係る半導体装置におけるバンドギャップリファレンス回路１２０Ｂの動作波形図である。より詳しくは、図７は分周回路１３０に入力されるＣＬＫ信号、出力される分周信号Ｓ１～Ｓ９及びＴ１～Ｔ９とフィルタ回路１３２に入力される前基準電圧Ｖｒｅｆ１とを示す。なお、分周信号Ｓ１～Ｓ９及びＴ１～Ｔ９は、それぞれ、スイッチＳ１～Ｓ９及びＴ１～Ｔ９への制御信号である。スイッチＳ１～Ｓ９及びＴ１～Ｔ９は、分周信号が“Ｈ”レベルの時にスイッチオンとなる。以下、図６、図７を用いて本実施の形態の動作を説明する。
　図７に示すＣＬＫ信号の最初の周期において、スイッチＳ１～Ｓ９のうちスイッチＳ１のみ“Ｈ”、スイッチＴ１～Ｔ９のうちスイッチＴ１のみ“Ｌ”となる。従って抵抗１２２に接続されるのはＮＰＮトランジスタＱ１であり、ＮＰＮトランジスタＱ２～Ｑ９は抵抗１２５に接続される。ＣＬＫ信号の次の周期では、スイッチＳ１～Ｓ９のうちスイッチＳ２のみ“Ｈ”、スイッチＴ１～Ｔ９のうちスイッチＴ２のみ“Ｌ”となる。従って抵抗１２２に接続されるのはＮＰＮトランジスタＱ２であり、ＮＰＮトランジスタＱ１及びＱ３～Ｑ９は抵抗１２５に接続される。以後、トランジスタは１個ずつ順次、抵抗１２２に接続され、その他の８個のトランジスタが抵抗１２５に接続される。即ち、選択回路１３１は、９個のトランジスタを用いて１：８となる９通りのトランジスタの組合せを順次接続していく。各周期において生成される前基準電圧Ｖｒｅｆ１は、各トランジスタの特性バラツキに従ってわずかに変動するとともにスイッチの切り替わりに伴うスイッチングノイズを有する。
　フィルタ回路１３２は例えば図６に図示したような抵抗とコンデンサからなるローパスフィルタを構成する。フィルタ回路１３２は前基準電圧Ｖｒｅｆ１を平均化するとともにスイッチングノイズを抑制し、基準電圧Ｖｒｅｆを、専用グランド電圧ＳＶＳＳ（以下、「専用グランドＳＶＳＳ」ともいう）との差動電圧として、接続端子１０６に含まれる出力端子Ｖｒｅｆおよびその基準端子である出力端子ＳＶＳＳを介して、出力する。なお、出力端子Ｖｒｅｆおよび出力端子ＳＶＳＳは、それぞれ、基準電圧Ｖｒｅｆを出力するための基準電圧端子および第２グランド端子の一例である。
　図６に示されるように、第２の半導体チップ１０７から出力された基準電圧Ｖｒｅｆは、第１の半導体チップ１０３上にてバッファ回路１３３を介して供給される。ノイズが重畳された前基準電圧Ｖｒｅｆ１を第２の半導体チップ１０７から接続端子１０６を介して第１の半導体チップ１０３へと引き回すことを避けるために、本実施の形態ではフィルタ回路１３２は第２の半導体チップ１０７上に形成し、バッファ回路１３３は第１の半導体チップ１０３側に形成する。
　以上のように、本実施の形態によれば、基準電圧Ｖｒｅｆの主要設定要素となるベース－エミッタ間電圧として、９個のトランジスタの平均値を用いることにより、そのバラツキが抑えられる。このように構成する単位要素の製造バラツキを、複数個の要素の特性を平均して使用することによって補正する技術はＤＥＭ（Ｄｙｎａｍｉｃ　Ｅｌｅｍｅｎｔ　Ｍａｔｃｈｉｎｇ）と呼ばれる。本開示の実施の形態では、ＤＥＭに必要な回路（本実施の形態では分周回路、選択回路、フィルタ回路）を第２の半導体チップ１０７上に形成し、ＣＬＫ信号を第１の半導体チップ１０３から送信する構成とすることにより、応力変動の抑制効果に加え、低ノイズでバラツキの抑制された基準電圧Ｖｒｅｆを、第１の半導体チップ１０３上の各回路に供給することができる。
　以上のように、本実施の形態に係る半導体装置では、第１の半導体チップ１０３および第２の半導体チップ１０７は、互いに接続する端子として、第１の半導体チップ１０３から第２の半導体チップ１０７へクロック信号を供給するためのクロック端子（図１１の入力端子ＣＬＫ）を有し、バンドギャップリファレンス回路１２０Ｂは、基準電圧Ｖｒｅｆの出力に用いられる複数のデバイス（ＮＰＮトランジスタＱ１～Ｑ９）と、複数のデバイスのうち、使用されるデバイスの組合せをクロック信号ＣＬＫに従って周期的に切り換える選択回路１３１とを有する。これにより、複数のデバイス（ＮＰＮトランジスタＱ１～Ｑ９）のベース－エミッタ間電圧Ｖｂｅのバラツキを平均化等することが可能になり、応力変動の抑制効果に加え、低ノイズでバラツキの抑制された基準電圧Ｖｒｅｆの供給が可能になる。
　また、第１の半導体チップ１０３および第２の半導体チップ１０７は、互いに接続する端子として、電源端子（電源端子ＶＤＤ）、第１グランド端子（電源端子ＶＳＳ）、基準電圧端子（出力端子Ｖｒｅｆ）、および、第２グランド端子（出力端子ＳＶＳＳ）を有し、入力直流電圧ＶＤＤは、第１の半導体チップ１０３および第２の半導体チップ１０７が有する電源端子（電源端子ＶＤＤ）および第１グランド端子（電源端子ＶＳＳ）を介して、第１の半導体チップ１０３から第２の半導体チップ１０７へ供給され、基準電圧Ｖｒｅｆは、第１の半導体チップ１０３および第２の半導体チップ１０７が有する基準電圧端子（出力端子Ｖｒｅｆ）および第２グランド端子（出力端子ＳＶＳＳ）を介して、第２の半導体チップ１０７から第１の半導体チップ１０３へ供給される。これにより、電位変動やノイズの重畳が生じ得る第１グランド端子（電源端子ＶＳＳ）とは異なる第２グランド端子（出力端子ＳＶＳＳ）を基準端子として、基準電圧Ｖｒｅｆが供給されるので、高精度で低ノイズ化された基準電圧Ｖｒｅｆを得ることができる。
　また、バンドギャップリファレンス回路１２０Ｂは、基準電圧Ｖｒｅｆを出力するフィルタ回路１３２を有する。これにより、複数のデバイスのうち、使用されるデバイスの組合せをクロック信号ＣＬＫに従って周期的に切り換えることによるノイズの発生が抑制される。
　図８Ａは、第３の実施の形態に係る半導体装置における第１の半導体チップ１０３に実装される回路を示す回路ブロック図である。図８Ａに示すように、第１の半導体チップ１０３上で基準電圧Ｖｒｅｆを使用する回路として、例えばアナログデジタル変換回路（ＡＤＣ）１４０がある。図８Ａにおいて、ＡＤＣ１４０は発振器１４１からサンプリング用クロック信号ＳＣＫを入信し、クロック信号ＳＣＫに同期し、かつ、クロック信号ＳＣＫと位相差を有するクロック信号ＣＬＫを生成して第２の半導体チップ１０７へ送信する構成である。
　図８Ｂは、第３の実施の形態に係る半導体装置の動作波形図である。図８Ｂに示すように、基準電圧Ｖｒｅｆおよび専用グランドＳＶＳＳに重畳されるノイズは、クロック信号ＣＬＫの立上りのタイミングで発生するが、このノイズ発生タイミングとサンプリングタイミング（サンプリング用クロック信号ＳＣＫ）をずらすことにより、ＡＤＣ１４０において基準電圧Ｖｒｅｆ及び専用グランドＳＶＳＳに重畳されるノイズの影響を抑制することができる。また、ＡＤＣ１４０においては、基準電圧Ｖｒｅｆと専用グランドＳＶＳＳとの差動電圧が実際の基準電圧として使用され、さらには基準電圧Ｖｒｅｆも専用グランドＳＶＳＳもゲート入力の構成であるとよい。グランドＶＳＳには、入力電源電圧ＶＤＤからバンドギャップリファレンス回路１２０Ｂへ供給される電流が流れ、フィルタ回路１３２で抑制されたノイズ電流を含む。この電流は、グランドＶＳＳ用の接続端子を含む寄生インピーダンスで電圧変動を発生させるため、Ｖｒｅｆ－ＶＳＳ間には電位変動やノイズの重畳が生じ得る。一方、Ｖｒｅｆ－ＳＶＳＳ間はフィルタ回路１３２を介してノイズを抑制し、さらにほとんど電流が流れない構成なので、寄生インピーダンスによる電圧変動が抑制され、高精度で低ノイズ化された基準電圧を得ることができる。
　尚、本実施の形態では、ノイズ抑制効果を優先してフィルタ回路１３２を第２の半導体チップ１０７上に形成したが、第２の半導体チップ１０７の小面積化を優先するならフィルタ回路１３２を第１の半導体チップ１０３上に形成してもよい。その場合、ノイズの重畳されたパターン配線を少しでも減らすように、フィルタ回路１３２を接続端子の近くに配置するとよい。
　以上のように、本実施の形態に係る半導体装置では、第１の半導体チップ１０３は、基準電圧Ｖｒｅｆを受電するＡＤＣ１４０を有し、第１の半導体チップ１０３から第２の半導体チップ１０７に供給されるクロック信号ＣＬＫは、ＡＤＣ１４０のサンプリング周期に対して位相差を有して同期している。これにより、ＡＤＣ１４０において、基準電圧Ｖｒｅｆ及び専用グランドＳＶＳＳに重畳されるノイズの影響が抑制され、ＡＤＣ１４０の出力誤差が抑制される。
　（第４の実施の形態）
　第４の実施の形態の半導体装置によれば、バンドギャップリファレンス回路の異常判定も容易に可能である。本実施の形態では、バンドギャップリファレンス回路が出力する基準電圧が正常値か否かの判定をするために、同様のバンドギャップリファレンス回路をもう一つ設けて両者の出力を比較する方法を採用している。例えば、両者が出力する基準電圧の差が所定値以下であれば正常であり、所定値を越えるといずれかの回路が異常であると判定する。
　図９は、第４の実施の形態に係る半導体装置を示す回路ブロック図である。より詳しくは、図９は本開示の第４の実施の形態として、基準電圧の異常判定機能を有する回路ブロック図である。図９において、付加されるバンドギャップリファレンス回路を副バンドギャップリファレンス回路１５０とし、その出力を副基準電圧Ｖｒｅｆ’とする。また、異常判定回路１５１はバンドギャップリファレンス回路１２０が出力する基準電圧Ｖｒｅｆと副基準電圧Ｖｒｅｆ’とを比較して正常か異常かの判定をする回路である。副バンドギャップリファレンス回路１５０はバンドギャップリファレンス回路１２０と同様の回路構成であるが、異常判定回路１５１とともに第１の半導体チップ１０３上に構成する。これは、副バンドギャップリファレンス回路１５０が出力する副基準電圧Ｖｒｅｆ’には、基準電圧Ｖｒｅｆほどの精度や安定性は要求されないからである。基準電圧Ｖｒｅｆ及び副基準電圧Ｖｒｅｆ’のセンター値を等しくＶｒとすると、正常な基準電圧ＶｒｅｆはＶｒ±ΔＶｒ０、正常な副基準電圧Ｖｒｅｆ’はＶｒ±ΔＶｒ１となる。ΔＶｒ０とΔＶｒ１は、温度や応力、経年といった変動分や構成素子の特性バラツキ等から想定される。ΔＶｒ０はこれまで説明してきたように高安定で高精度に設定できることから、ΔＶｒ１に比べて無視できるほどに小さいとすると、基準電圧Ｖｒｅｆは副基準電圧Ｖｒｅｆ’のバラツキ範囲内に存在することになる。即ち、異常判定回路１５１は、基準電圧Ｖｒｅｆと副基準電圧Ｖｒｅｆ’との差電圧がΔＶｒ１以下であれば正常であり、ΔＶｒ１を越えると異常であると判定すればよい。
　以上のように、本実施の形態に係る半導体装置では、第１の半導体チップ１０３は、副バンドギャップリファレンス回路１５０を有する。そして、第１の半導体チップ１０３は、基準電圧Ｖｒｅｆと副バンドギャップリファレンス回路１５０からの出力電圧とを比較することによって、基準電圧Ｖｒｅｆの異常を判定する異常判定回路１５１を有する。これにより、バンドギャップリファレンス回路が出力する基準電圧が正常値か否かの判定が可能になる。また、高精度が要求されない副バンドギャップリファレンス回路１５０が第１の半導体チップ１０３に実装されるので、第２の半導体チップ１０７の面積増大が抑制される。
　（第５の実施の形態）
　第４の実施の形態までは、第２の半導体チップ１０７への応力変動緩和の利点を活かして、高精度で安定な基準電圧を生成するバンドギャップリファレンス回路を提供する実施の形態を示してきた。ここで、基準電流を生成する基準電流源回路を第２の半導体チップ１０７に搭載しても構わない。図１０は、第５の実施の形態に係る半導体装置の第２の半導体チップ１０７の要部回路ブロック図である。より詳しくは、図１０は、第１の実施の形態に係る第２の半導体チップ１０７上に設けられたバンドギャップリファレンス回路１２０が出力する基準電圧Ｖｒｅｆを用いて基準電流を生成する基準電流源回路２００を設けた回路構成図である。基準電圧Ｖｒｅｆは増幅器２０１の非反転入力端子に印加され、増幅器２０１の出力端子はＮＰＮトランジスタ２０２のベースに接続され、増幅器２０１の反転入力端子はＮＰＮトランジスタ２０２のエミッタ端子に接続される。ＮＰＮトランジスタ２０２のエミッタ端子は抵抗２０３に接続され、抵抗２０３の他端はＧＮＤに接地される。ＮＰＮトランジスタ２０２のコレクタには電流源用ＰＭＯＳトランジスタ２０４のドレイン及びゲート端子に接続され、電流源用ＰＭＯＳトランジスタ２０４のソース端子には電源電圧Ｖｃｃが印加される。増幅器２０１、ＮＰＮトランジスタ２０２、抵抗２０３は負帰還ループを形成し、ＮＰＮトランジスタ２０２のベース端子と抵抗２０３との接続点電位は基準電圧Ｖｒｅｆとなる。即ち、電流源用ＰＭＯＳトランジスタ２０４からＮＰＮトランジスタ２０２、抵抗２０３と流れる電流Ｉｃ０は、抵抗２０３の抵抗値をＲ３とすると、Ｉｃ０＝Ｖｒｅｆ／Ｒ３となる。ＰＭＯＳトランジスタ２０５とＰＭＯＳトランジスタ２０６は電流源用ＰＭＯＳトランジスタ２０４とゲート端子とソース端子を共有してカレントミラーを構成する。ＰＭＯＳトランジスタ２０５のドレイン端子はＮＭＯＳトランジスタ２０７のドレイン及びゲート端子に接続され、ＮＭＯＳトランジスタ２０７のソース端子はＧＮＤに接地される。ＮＭＯＳトランジスタ２０８はＮＭＯＳトランジスタ２０７とゲート端子とソース端子を共有してカレントミラーを構成する。
　本実施の形態では、ＰＭＯＳトランジスタ２０４～２０６のゲート端子Ｉｂｉａｓ１、ＰＭＯＳトランジスタ２０６のドレイン端子Ｉｃ１、ＮＭＯＳトランジスタ２０７～２０８のゲート端子Ｉｂｉａｓ２、ＮＭＯＳトランジスタ２０８のドレイン端子Ｉｃ２を電流源出力端子として第１の半導体チップ１０３へ接続する構成としている。端子Ｉｃ１からは定電流Ｉｃ１が流出し、端子Ｉｃ２からは定電流Ｉｃ２が流入するとする。各トランジスタサイズが同一であればカレントミラーの電流比即ちミラー比は１であり、Ｉｃ０＝Ｉｃ１＝Ｉｃ２となる。応力変動が緩和され、トランジスタ特性の変動が抑制された第２の半導体チップ１０７上では、ミラー比の変動も抑制される。また、図示や詳細な説明は省略するが、抵抗２０３の抵抗値Ｒ３も前述のバンドギャップリファレンス回路１２０Ａの抵抗１２５Ａのように微調整可能であることより、高精度で変動やバラツキの抑制された定電流Ｉｃ１，Ｉｃ２を第１の半導体チップ１０３へ供給することができる。
　尚、ミラー比の変動抑制がさほど要求されない場合には、図１０における第１の半導体チップ１０３内に図示されるように、端子Ｉｂｉａｓ１およびＩｂｉａｓ２を用いて、第１の半導体チップ１０３上にＰＭＯＳトランジスタ２０９やＮＭＯＳトランジスタ２１０のカレントミラーを構成しても構わない。
　以上のように、本実施の形態に係る半導体装置では、第２の半導体チップ１０７は、基準電圧Ｖｒｅｆを用いて基準電流を生成する基準電流源回路２００を有し、基準電流源回路２００で生成された基準電流は、第２の半導体チップ１０７から第１の半導体チップ１０３へ供給される。これにより、第２の半導体チップ１０７から、高精度で高安定な基準電圧に加えて、高精度で高安定な基準電流も供給される。
　（第６の実施の形態）
　図１１は、第２の半導体チップ１０７のレイアウト図であり、第１の半導体チップ１０３との接続端子として、電源端子ＶＤＤおよびＶＳＳ、入力端子ＣＬＫおよびＤａｔａ、出力端子Ｖｒｅｆ、ＳＶＳＳ、Ｉｃ１、およびＩｃ２を有する。なお、入力端子ＣＬＫは、第２の半導体チップ１０７が第１の半導体チップ１０３からクロック信号を受電するためのクロック端子の一例である。
　図中のＢＧＲ部はバンドギャップリファレンス回路であり、電源端子ＶＤＤからの入力電源電圧ＶＤＤから前基準電圧Ｖｒｅｆ１を創出し、図６で説明したフィルタ回路１３２であるＦｉｌｔｅｒ部へ出力する。Ｆｉｌｔｅｒ部は前基準電圧Ｖｒｅｆ１に対してノイズを抑制した基準電圧Ｖｒｅｆを出力端子ＶｒｅｆとＳＶＳＳへ出力する。ＬＯＧＩＣ部は図６で説明した分周回路１３０と選択回路１３１のスイッチ部を有し、入力端子ＣＬＫからのクロック信号を受電してＢＧＲ部の選択回路１３１のＮＰＮトランジスタＱ１～Ｑ９へ送信する。また、ＬＯＧＩＣ部は検査時に入力端子Ｄａｔａから入力したトリミング情報をはじめとする検査データを格納する記憶回路（例えば、レジスタ）を有し、トリミング情報に基づいてｅＦｕｓｅ部のｅヒューズを溶断する等の調整機能を有する。Ｉｂｉａｓ部は図１０で説明した基準電流源回路２００であり、出力端子Ｉｃ１から定電流Ｉｃ１を流出し、出力端子Ｉｃ２から定電流Ｉｃ２を流入する。
　さてＬＯＧＩＣ部は入力端子ＣＬＫからのクロック信号ＣＬＫに従ってスイッチング動作するのでノイズが発生する。Ｆｉｌｔｅｒ部でのノイズ抑制効果を高めるためにも、出力端子ＶｒｅｆとＳＶＳＳはノイズ発生源に近接せず距離を置くことが望ましい。従って、図１１に示されるように、クロックの入力端子ＣＬＫと、出力端子ＶｒｅｆとＳＶＳＳあるいはＩｃ１とＩｃ２とは第２の半導体チップ１０７の対辺または対角に配置されている。
　なお、入力電源電圧ＶＤＤとＶＳＳは図１１に示される各回路部に供給されるが、図１１では煩雑となるのでＢＧＲ部とＬＯＧＩＣ部への配線を主に図示した。各回路部で動作電流が異なるので、各回路部への電源ラインは、図１１に示されるように、端子近傍から分けて配線することが望ましい。
　以上のように、本実施の形態に係る半導体装置では、第２の半導体チップ１０７が有する基準電圧端子（出力端子Ｖｒｅｆ）および第２グランド端子（出力端子ＳＶＳＳ）は、第２の半導体チップ１０７が有するクロック端子（入力端子ＣＬＫ）と第２の半導体チップ１０７の対辺または対角に配置される。これにより、基準電圧端子（出力端子Ｖｒｅｆ）および第２グランド端子（出力端子ＳＶＳＳ）は、クロック信号ＣＬＫに従ったスイッチング動作に起因するノイズ発生源から遠ざけて配置されるので、ノイズによる基準電圧Ｖｒｅｆの精度悪化が低減される。
　尚、第２の半導体チップ１０７は誘電体分離構造を有してもよい。誘電体分離構造とは、半導体支持基板上に、基板間絶縁層を介して、半導体素子形成基板が形成された構造のことである。バンドギャップリファレンス回路で用いられるバイポーラトランジスタの特性は、熱変動に起因する漏れ電流の影響を受ける。換言すれば、漏れ電流の少ない誘電体分離構造であることは、バンドギャップリファレンス回路の出力である基準電圧の高安定化に繋がる。
　以上、本開示の半導体装置について、第１～第６の実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態に施したものや、実施の形態における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。
　例えば、第１の実施の形態に係る半導体装置に、第３の実施の形態に係るＡＤＣ１４０、第４の実施の形態に係る副バンドギャップリファレンス回路１５０および異常判定回路１５１、第５の実施の形態に係る基準電流源回路２００が実装されていてもよい。
　また、上記実施の形態では、半導体装置は、バンドギャップリファレンス回路を備えたが、必ずしもバンドギャップリファレンス回路そのものを備える必要はなく、バンドギャップリファレンス回路を構成するＰＮ接合を有するバンドギャップ素子を備えればよい。
　本開示は、半導体装置として、特に、全体として小さなサイズであり、かつ、パッケージにおける応力変動を緩和した構成を有し、高精度で高安定な基準電圧を出力する回路を有する半導体装置として利用できる。
１００　直流電源（バッテリ）
１０１　リードフレーム
１０２　導電性ペースト
１０３　第１の半導体チップ
１０４　ボンディングワイヤ
１０５　ピン端子
１０６　接続端子
１０７　第２の半導体チップ
１０８　封止樹脂
１１０　電源回路
１１１、１１２、１１６　コンデンサ
１１３、１２３、２０２、Ｑ１～Ｑ９　ＮＰＮトランジスタ
１１４、１２７、２０１　増幅器
１１５、１１７、１１８、１２２、１２４、１２５、１２５Ａ、２０３　抵抗
１２０、１２０Ａ、１２０Ｂ　バンドギャップリファレンス回路
１２１　電流供給用ＰＭＯＳトランジスタ
１２６　Ｎ並列ＮＰＮトランジスタ
１３０　分周回路
１３１　選択回路
１３２　フィルタ回路
１３３　バッファ回路
１４０　アナログデジタル変換回路（ＡＤＣ）
１４１　発振器
１５０　副バンドギャップリファレンス回路
１５１　異常判定回路
２００　基準電流源回路
２０４　電流源用ＰＭＯＳトランジスタ
２０５、２０６、２０９　ＰＭＯＳトランジスタ
２０７、２０８、２１０　ＮＭＯＳトランジスタ
Ｓ１～Ｓ９、Ｔ１～Ｔ９　スイッチ

Claims (12)

  1. 　リードフレームと、
    　前記リードフレーム上にフェースアップ状態で実装された第１の半導体チップと、
    　前記第１の半導体チップ上にフェースダウン状態で実装され、前記第１の半導体チップよりチップサイズが小さい第２の半導体チップと、を有し、
    　前記第２の半導体チップは、バンドギャップリファレンス回路を構成するＰＮ接合を有するバンドギャップ素子を含む、
    　半導体装置。
  2. 　前記第２の半導体チップは、直流電圧を入力されて基準電圧を出力するバンドギャップリファレンス回路を含み、
    　前記第１の半導体チップは、前記第２の半導体チップへ前記直流電圧を供給し、
    　前記第２の半導体チップは、前記第１の半導体チップへ前記基準電圧を供給する、
    　請求項１記載の半導体装置。
  3. 　前記第２の半導体チップは、
    　前記バンドギャップリファレンス回路が出力する前記基準電圧を調整するためのトリミング情報を入力する入力端子と、
    　前記トリミング情報を保持する記憶回路とを有する、
    　請求項２記載の半導体装置。
  4. 　前記第１の半導体チップおよび前記第２の半導体チップは、互いに接続する端子として、前記第１の半導体チップから前記第２の半導体チップへクロック信号を供給するためのクロック端子を有し、
    　前記バンドギャップリファレンス回路は、
    　前記基準電圧の出力に用いられる複数のデバイスと、
    　前記複数のデバイスのうち、使用されるデバイスの組合せを前記クロック信号に従って周期的に切り換える選択回路とを有する、
    　請求項２記載の半導体装置。
  5. 　前記第１の半導体チップおよび前記第２の半導体チップは、互いに接続する端子として、電源端子、第１グランド端子、基準電圧端子、および、第２グランド端子を有し、
    　前記直流電圧は、前記第１の半導体チップおよび前記第２の半導体チップが有する前記電源端子および前記第１グランド端子を介して、前記第１の半導体チップから前記第２の半導体チップへ供給され、
    　前記基準電圧は、前記第１の半導体チップおよび前記第２の半導体チップが有する前記基準電圧端子および前記第２グランド端子を介して、前記第２の半導体チップから前記第１の半導体チップへ供給される、
    　請求項４記載の半導体装置。
  6. 　前記バンドギャップリファレンス回路は、前記基準電圧を出力するフィルタ回路を有する、
    　請求項５記載の半導体装置。
  7. 　前記第２の半導体チップが有する前記基準電圧端子および前記第２グランド端子は、前記第２の半導体チップが有する前記クロック端子と前記第２の半導体チップの対辺または対角に配置される、
    　請求項５記載の半導体装置。
  8. 　前記第１の半導体チップは、前記基準電圧を受電するアナログデジタル変換回路を有し、
    　前記クロック信号は、前記アナログデジタル変換回路のサンプリング周期に対して位相差を有して同期している、
    　請求項４記載の半導体装置。
  9. 　前記第１の半導体チップは、副バンドギャップリファレンス回路を有する、
    　請求項２記載の半導体装置。
  10. 　前記第１の半導体チップは、前記基準電圧と前記副バンドギャップリファレンス回路からの出力電圧とを比較することによって、前記基準電圧の異常を判定する異常判定回路を有する、
    　請求項９記載の半導体装置。
  11. 　前記第２の半導体チップは、前記基準電圧を用いて基準電流を生成する基準電流源回路を有し、
    　前記基準電流源回路で生成された前記基準電流は、前記第２の半導体チップから前記第１の半導体チップへ供給される、
    　請求項２記載の半導体装置。
  12. 　前記第２の半導体チップは、誘電体分離構造を有する、
    　請求項２記載の半導体装置。
PCT/JP2023/002372 2022-02-01 2023-01-26 半導体装置 WO2023149324A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022014202 2022-02-01
JP2022-014202 2022-02-01

Publications (1)

Publication Number Publication Date
WO2023149324A1 true WO2023149324A1 (ja) 2023-08-10

Family

ID=87552324

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/002372 WO2023149324A1 (ja) 2022-02-01 2023-01-26 半導体装置

Country Status (1)

Country Link
WO (1) WO2023149324A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206284A (ja) * 2008-02-27 2009-09-10 Fuji Electric Device Technology Co Ltd 半導体装置
JP2012089607A (ja) * 2010-10-18 2012-05-10 Elpida Memory Inc 半導体装置
US20140217613A1 (en) * 2013-02-01 2014-08-07 O2Micro Inc. Integrated device and fabrication process thereof
JP2017126687A (ja) * 2016-01-15 2017-07-20 日立オートモティブシステムズ株式会社 制御装置及び書込み装置
KR20190072109A (ko) * 2017-12-15 2019-06-25 광운대학교 산학협력단 이종 반도체 플립칩 본딩을 이용한 고성능 송수신 모듈 형성 방법
US20200168530A1 (en) * 2018-11-28 2020-05-28 Texas Instruments Incorporated Semiconductor package with top circuit and an ic with a gap over the ic

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206284A (ja) * 2008-02-27 2009-09-10 Fuji Electric Device Technology Co Ltd 半導体装置
JP2012089607A (ja) * 2010-10-18 2012-05-10 Elpida Memory Inc 半導体装置
US20140217613A1 (en) * 2013-02-01 2014-08-07 O2Micro Inc. Integrated device and fabrication process thereof
JP2017126687A (ja) * 2016-01-15 2017-07-20 日立オートモティブシステムズ株式会社 制御装置及び書込み装置
KR20190072109A (ko) * 2017-12-15 2019-06-25 광운대학교 산학협력단 이종 반도체 플립칩 본딩을 이용한 고성능 송수신 모듈 형성 방법
US20200168530A1 (en) * 2018-11-28 2020-05-28 Texas Instruments Incorporated Semiconductor package with top circuit and an ic with a gap over the ic

Similar Documents

Publication Publication Date Title
US9628021B2 (en) Crystal oscillation device and semiconductor device
TWI584100B (zh) 具備電壓產生電路之半導體裝置
US6362612B1 (en) Bandgap voltage reference circuit
US6075354A (en) Precision voltage reference circuit with temperature compensation
US6933769B2 (en) Bandgap reference circuit
US10027312B2 (en) Low temperature coefficient clock signal generator
JP2007299294A (ja) 基準電圧発生回路
US7915950B2 (en) Method and algorithm of high precision on-chip global biasing using integrated resistor calibration circuits
JPS59122112A (ja) 温度安定化させた停止−再開始オシレ−タ
US7692492B2 (en) Operational amplifier
US6130571A (en) Semiconductor device with fine-adjustable resistance
JPH08305454A (ja) 基準電圧発生回路
WO2023149324A1 (ja) 半導体装置
JP2549236B2 (ja) 切換可能電圧発生回路
EP3893079B1 (en) In-chip reference current generation circuit
US20080029846A1 (en) Semiconductor Device
US11709518B2 (en) Bandgap reference circuit using heterogeneous power and electronic device having ihe same
JP2928531B2 (ja) 大規模集積回路
JPH02199851A (ja) 半導体装置
JP3549740B2 (ja) 基準電圧生成回路
US20230221191A1 (en) Temperature sensing device and calibration method thereof
JP4135535B2 (ja) バンドギャップ基準電圧発生回路
JP3786660B2 (ja) 半導体装置
JPS60250417A (ja) 基準電圧回路
US20200168539A1 (en) Integrated circuit and electronic circuit comprising the same

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23749640

Country of ref document: EP

Kind code of ref document: A1