JP2928531B2

JP2928531B2 - 大規模集積回路

Info

Publication number: JP2928531B2
Application number: JP1063764A
Authority: JP
Inventors: 真志堀口; 正和青木; 清男伊藤; 儀延中込; 伸一池永; 潤衛藤; 規雄三宅; 孝明野田; 田中　　均
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1989-03-17
Filing date: 1989-03-17
Publication date: 1999-08-03
Anticipated expiration: 2014-08-03
Also published as: JPH02244488A

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、例えば、16Mビット以上の記憶容量をも
つ、ダイナミックメモリのような、超大規模集積回路に
関する。

【従来の技術】

半導体集積回路内で、外部電源電圧や温度による変動
の少ない、安定な基準電圧が必要になることがある。LS
Iの電圧リミッタについては、たとえば、アイ・エス・
エス・シー・シー・ダイジェスト・オブ・テクニカル・
ペーパーズ，第272頁から第273頁,1986年２月（ISSCC D
igest of Technical Papers,pp.272−273,Feb.1986）な
どがある。最後の論文において述べられているように、
DRAM（ダイナミックランダムアクセスメモリ）等のメモ
リLSIにおいては、外部電源電圧よりも低い電圧をLSIチ
ップ上に設けた回路（電圧リミッタ）で発生し、それを
電源として用いることがある。この内部電源電圧は、メ
モリ動作を安定にするために、外部電源電圧や温度によ
る変動の少ない安定した電圧である必要があり、そのた
めには安定な基準電圧が必要である。また、アナログ回
路を内蔵したLSIでは、参照用の電圧として安定した基
準電圧を必要とする場合が多い。このような要求に応える基準電圧発生回路としては、
たとえば米国特許第3975648号や第4100437号などで提案
されている回路がある。第７図にその回路図を示す。こ
れは、Ｈチャネルのエンハンスメント形MOSFET（以下EM
OSと略す）とデプリーション形MOSFET（以下DMOSと略
す）とのしきい値電圧の差を利用して、安定な電圧を得
る回路である。図中、Q₃₁がEMOS、Q₉₀,Q₉₂,Q₉₃がDMOSで
あり、V_CC,V_BBはそれぞれ正電圧，負電圧の外部電源で
ある。EMOSとDMOSとのしきい値電圧の差が出力電圧V_Rと
なる。以下、この回路の動作を説明する。 Q₉₀,Q₉₁に流れる電流をI₉₀,Q₉₂,Q₉₃に流れる電流をI
₉₁とする。４つのMOSFETがいずれも飽和領域で動作して
いるとすると、次の４式が成り立つ。ここでV₉₉はノード99の電圧、V_TE,V_TDはそれぞれEMO
S,DMOSのしきい値電圧（V_TE＞0,V_TD＜０）、β₉₀,β₉₁,
β₉₂,β₉₃はそれぞれQ₉₀,Q₉₁,Q₉₂,Q₉₃のコンダクタンス
係数である。（１）〜（４）式より、ここでβ₉₀およびβ₉₃が十分に小さいか、あるいはβ
₉₀/β₉₁＝β₉₃/β₉₂となるように各MOSFETの定数を定め
れば、 V_R＝V_TE−V_TD ……（６）となる。すなわち、出力電圧V_RとしてEMOSとDMOSとのし
きい値電圧の差の電圧が得られ、これは外部電源V_CCやV
_BBの電圧に依存しない安定な電圧である。近年、半導体装置の高集積化が進むにつれて、半導体
素子の微細化に伴う耐圧の低下が問題になってきた。こ
の問題は半導体装置の電源電圧を下げれば解決できる
が、これは外部インタフェースの関係で必ずしも好まし
くない。そこで、外部から印加する電源電圧は従来のま
ま（たとえばTTL（transistor transistor logic）コン
パチブルの場合は5V）としておき、それよりも低い電圧
（たとえば3V）の内部電源を半導体装置内で作るという
方法が提案されている。たとえばアイ・イー・イー・イ
ー，ジャーナル・オブ・ソリッド・ステート・サーキッ
ツ，第22巻，第３号，第437頁から第441頁,1987年６月
（IEEE Journal of Solid−State Circuits,Vol.SC−2
2,No.3,pp.437−441,June 1987）には、この方法をDRAM
（ダイナミックランダムアクセスメモリ）に適用した
例、および外部電源から内部電源を発生するための回路
（電圧リミッタ回路）について記述されている。第７図（ｂ）に上記文献に記載されている電圧リミッ
タ回路の回路図を示す。図中、VLが電圧リミッタ回路で
あり、基準電圧発生回路VRと駆動回路Ｂから成る。Ｚは
電圧リミッタの負荷、すなわち電圧リミッタの出力電圧
V_Lを電源として動作する回路である。基準電圧発生回路
V_Rは、外部電源電圧V_CCや温度による変動の少ない安定
な電圧V_Rを発生する。駆動回路Ｂは、電圧値がV_Rと同じ
で駆動能力の大きい電圧V_Lを発生する回路であり、Q₁₀₆
〜Q₁₁₁から成る差動増幅器DAと出力MOSトランジスタQ
₁₁₂から成る。差動増幅器DAの２個の入力端子のうち、
一方にはV_Rが接続され、他方には出力V_Lが帰還されてい
るので、この回路は出力V_Lが入力V_Rに追随するように動
作する。出力V_Lの駆動能力は、出力MOSトランジスタQ
₁₁₂のチャネル幅によって決まる。したがって、Q₁₁₂の
チャネル幅を負荷の消費電流に見合った大きさに設計し
ておけば、安定な内部電源電圧V_Lを負荷に供給すること
ができる。

【発明が解決しようとする課題】

上記した従来技術に基づいて、本発明者らが、具体的
な超大規模集積回路（例えば、DRAMでいえば、16Mbit以
上のLSI）について、詳細に検討したところ、次に詳説
する問題点を発見した。この問題は大きくわけて、基準
電圧発生回路に関するものと、電圧リミッタ回路に関す
るものと、これらのテストに関するものである。まず、上記第７図（ａ）に示した従来技術の問題点
は、EMOSとDMOSという性質の異なるデバイスを用いるた
め、それらの特性を合せるのが難しいことである。上の
説明では簡単のため特性が同じとしたが、実際にはコン
ダクタンス係数β，βの温度依存性ｄβ/dT、しきい値
電圧の温度依存性dV_T/dT等の特性がかなり異なる。これ
は以下に述べるような理由により、EMOSとDMOSとのしき
い値電圧差V_TE−V_TDをかなり大きくしなければならない
からである。 EMOSはゲート・ソース間電圧が0Vのときには確実に非
導通状態にならなければならない。そのためには、その
しきい値電圧V_TEは、製造ばらつきやサブスレッショル
ド特性を考慮すると、かなり高く（たとえばV_TE≧0.5
V）設定する必要がある。また、DMOSは式（１）および
（４）で示されるように電流源として用いられる場合が
あるので、電流値のばらつきを抑えるためには、そのし
きい値電圧V_TDの絶対値はかなり大きく（たとえばV_TD≦
−1.5V）設定しなければならない。したがってV_TE−V_TD
はかなり大きく（たとえばV_TE−V_TD≧2V）なり、これは
MOSFETのチャネル領域の不純物プロファイルが大幅に異
なることを意味する。これによって、上で述べたような
MOSFETとしての特性の不一致が生ずる。本発明の１つの
目的は、上記問題点を解決し、ブプリーション形のFET
を用いない基準電圧発生回路を提供することにある。上記第７図（ｂ）に示す従来技術の第１の問題点は、
電圧リミッタ回路の動作の安定性について考慮されてい
ないことである。一般に、第７図（ｂ）の駆動回路Ｂの
ような帰還のかかった増幅器は、十分な位相余裕がある
ように設計しなければ、動作が不安定になる。これを第
２図（ａ），（ｂ）を用いて説明する。帰還をかけない
ときの増幅器の周波数対利得および周波数対位相の関係
が図のようになっていたとすると、利得が0dBになる周
波数において、位相遅れが180゜にどれだけ余裕がある
かを示す数値が、位相余裕である。位相余裕が負であれ
ば帰還増幅器は発振するし、正であっても余裕が小さい
場合、動作が不安定になる。一般に安定に動作するため
には位相余裕は45゜以上必要であると言われている。そ
のためには、周波数対利得の特性が折れ曲がる点（ポー
ル）のうち、２番目の点P₂（傾きが6dB/octから12dB/oc
tに変わる点）における利得が0dB以下でなければならな
い。電圧リミッタ回路は、内部回路に安定な内部電源電
圧を供給するのがその使命であるから、発振したり動作
が不安定になったりしてはならないのはもちろんのこと
である。この問題に対する対策としては、位相遅れを補償する
各種の方法が、たとえばポール・アール・グレイ，ロバ
ート・ジー・マイヤー共著，アナリシス・アンド・デザ
イン・オブ・アナログ・インテグレーテッド・サーキッ
ツ，第２版，ジョン・ウィリー・アンド・サンズ社（Pa
ul R.Gray and Robert G.Meyer:Analysys and Design o
f Analog Integrated Circuits,2nd Ed.,John Wiley an
d sons Inc.に示されている。しかし、位相補償を実際
の半導体装置の電圧リミッタ回路に適用するには、次の
ような問題がある。電圧リミッタ回路の負荷となる回路
は、実際の半導体装置の内部回路であり、その中には容
量，抵抗，インダクタンス，非線形素子、あるいはそれ
らの組合せなど極めて多種・多様なものが含まれる。し
かも、それらの負荷が、時間的に一定ではなく、半導体
装置の動作モードによって変化することがある。たとえ
ば、半導体装置が動作状態にあるときに、待機状態にあ
るときとでは、負荷に流れる電流が大きく異なる。これ
によって、第７図（ｂ）の駆動回路Ｂの出力段のバイア
ス条件が変化し、その結果増幅器全体の周波数特性も変
化する。電圧リミッタ回路を安定に動作させるために
は、このような複雑な性質をもった増幅器が常に安定に
動作するようにする必要がある。それには、従来の位相
補償法だけは不十分である。上記従来技術の第２の問題点は、半導体チップ上の配
置や配線について配慮されていないことである。特に、
内部電源電圧V_Lで動作する回路が複数個ある場合の、電
圧リミッタ回路の配置やその出力電圧V_Lの配線について
は配慮されていなかった。本発明者らは、上記従来技術を半導体メモリに適用し
た場合、以下に述べるような問題が生ずることを発見し
た。第３図および第４図に上記従来技術を半導体メモリ
に適用した例を示す。第３図において、１は半導体メモ
リチップ全体、３は周辺回路、７は電圧リミッタ回路の
うちの駆動回路（電圧リミッタ回路のうちの基準電圧発
生回路はここでは記載を省略してある）、14a〜14dはパ
ルス発生回路、2a〜2dは微細MOSトランジスタで構成さ
れているメモリマットである。メモリマットは微細素子を使用しているため、内部電
源電圧V_Lで動作させる。駆動回路７とパルス発生回路14
a〜14dはこのための回路である。７は内部電源電圧V_Lを
発生し、14a〜14dは振幅V_Lのパルスφ_P1〜φ_P4をそれぞ
れ発生する。この例では、パルス発生回路が14a〜14dの
４個あるのに対して、駆動回路は７の１個だけである。
したがって、この電圧リミッタ回路によって発生した内
部電源電圧V_Lを各パルス発生回路に供給するためには、
チップの上辺から下辺にわたる長い配線が必要であり、
配線の寄生インピーダンスが大きくなって雑音発生の原
因となる。このインピーダンスを小さくするために配線
幅を太くすると、今度は配線のチップ上の占有面積が増
すという問題が生ずる。第４図は、第３図における配線が長くなるという問題
を避けるために、各パルス発生回路に対応して１個ずつ
駆動回路7a,7b,7c,7dを設けた例である。こうすれば、
電圧リミッタ回路とパルス発生回路との間の配線長を短
くすることができるが、パルス発生回路数と同じ数（こ
こでは４個）の電圧リミッタ回路が必要となる。したが
って、電圧リミッタ回路のチップ上の占有面積および消
費電流が第３図の場合に比べて増加する。パルス発生回
路の数がさらに大きくなった場合には、電圧リミッタ回
路の占有面積と消費電力の増加は、高集積化，低消費電
力化を目的とする半導体装置にとって重大な問題とな
る。上記従来技術の第３の問題点は、CMOS回路の動作速度
について考慮されていないことである。この問題を、微
細加工技術の最先端を駆使して製造されるダイナミック
ランダムアクセスメモリ（以下DRAMと略す）を用いて説
明する。第５図は、Ｎウェル形CMOS・DRAMの回路ブロック構成
の一部を示す。図中のメモリセルアレー部はＰ形基板上
にある。センスアンプ部はＮチャネルおよびＰチャネル
MOSトランジスタから成り、ＰチャネルMOSトランジスタ
の基板に相当するＮウェルは電源電圧に接続されてい
る。アイ・エス・エス・シー・シー，エフ・エー・エム1
8.6,1984年，第282頁（ISSCC,FAM18.6,1984,p.282）に
おいて論じられているように、MOSトランジスタの寸法
を小さくしてDRAMの集積度を上げて行くと、MOSトラン
ジスタのホットキャリヤによるストレス耐圧の低下など
の問題が生じる。これを防ぐために、集積度向上のため
に微細化が必要なメモリアレーで使用する電源電圧のみ
を、上記ストレス耐圧を考慮して下げることが考えられ
る。これは、たとえばDRAMの周辺回路部（Ｘデコーダ,Y
デコーダなど）に外部電源電圧V_CC,センスアンプを含む
メモリセルアレー部にV_CCより低い動作電圧V_L（|V_L|＜|
V_CC|）を用いることである。すなわち、第５図中のセン
スアンプのＰチャネルMOSトランジスタのソースにつな
がる電圧供給線をV_Lとし、周辺回路部の電圧供給線をV
_CCとする。しかしながら、CMOS・DRAMにおいて、上述の如くメモ
リアレー部の動作電圧を低くすると、著しく動作速度が
低下することが判明した。詳細な解析の結果、その原因
がＰチャネルMOSトランジスタのバックゲートバイアス
効果によるしきい値電圧上昇であることが明らかになっ
た。すなわち、Ｐ形基板中のＮウェル中に形成されたＰ
チャネルMOSトランジスタのソースの電位が内部電源電
圧V_L、Ｎウェル（ＰチャネルMOSトランジスタのバック
ゲート）の電位が外部電源電圧V_CCであると、Ｐチャネ
ルMOSトランジスタにV_CC−V_Lのバックゲートバイアスが
かかり、そのしきい値電圧が上昇する。第６図は、ゲート長1.2μｍ、ゲート幅10μｍのＰチ
ャネルMOSトランジスタのバックゲート（Ｎウェル）電
圧とソース電圧との差（バックゲートバイアス）に対
し、しきい値電圧をプロットしたものである。この例で
は、バックゲートバイアスが2V印加されると、約0.35V
しきい値電圧が上昇する。現在LSIで多く用いられてい
る電源電圧V_CCに対し、たとえばV_L＝3Vとすると、0.35V
のしきい値電圧上昇は動作電圧の10％を越えており、そ
れがそのまま速度劣化につながる。本発明の他の１つの目的は、上記第１の問題点を解決
し、動作の安定な電圧リミッタ回路を提供することにあ
る。本発明の他の目的は、上記第２の問題点を解決し、低
雑音，小占有面積，低消費電力の電圧リミッタ回路を提
供することにある。本発明の更に他の目的は、上記第３の問題点を解決
し、高速かつ高信頼性のCMOS・LSI（large scale integ
rated aircuit）を提供することにある。本発明の目的は、上記した他、更に、超大規模集積回
路の実際の構成を提供することにある。本発明の更に他の目的は、超大規模集積回路の実際の
レイアウトを提供することにある。

【課題を解決するための手段】

上記目的を達成するため、本発明では、エンハンスメ
ント形でしきい値電圧の異なる２個のFETを用い、それ
らに一定比の電流を流したときの電位差を取り出して基
準電圧とする。上記第１の問題を解決するため、本発明では、電圧リ
ミッタが多くの種類の負荷を駆動する必要があるとき
は、電圧リミッタを構成する駆動回路を負荷の種類に応
じて複数個に分割し、それぞれに位相補償を施す。負荷
の種類や大きさが半導体装置の動作モードによって時間
的に変化するときは、各動作モードによって駆動回路や
位相補償回路の回路定数を変化させる。あるいは、各動
作モードごとに個別の駆動回路を設け、それらの出力を
接続して電圧リミッタの出力とする。上記第２の問題は、電圧リミッタ回路とその出力を電
源として用いるパルス発生回路などの負荷回路とを接近
して配置し、アドレス信号などの制御信号によって選択
／非選択の関係にある複数の負荷回路で１個の電圧リミ
ッタ回路を共有することにより解決される。上記第３の問題を解決するため、本発明では、CMOS・
LSIにおいてウェル中に形成されたMOSトランジスタのバ
ックゲート（ウェル）電圧を、ソース端に供給される動
作電圧と等しくする。

【作用】

デプリーション形のFETを用いず、エンハンスメント
形でしきい値電圧の異なる２個のFETを用いるので、そ
れらのしきい値電圧の差を、十分小さくできる（原理的
にはいくら小さくてもよい）。したがって、前記従来技
術に比べて２個のFETの特性を合せることは容易であ
り、従来よりもさらに安定な基準電圧を得ることができ
る。電圧リミッタが多くの種類の負荷を駆動する必要があ
るとき、駆動回路を負荷に応じて複数個に分割し、それ
ぞれに位相補償を施すことによって、負荷の種類に応じ
た最適な位相補償が可能になる。また、半導体装置の動
作モードによって、駆動回路や位相補償回路の回路定数
を変化させたり、各動作モードごとに個別の駆動回路を
設け、それらの出力を接続して電圧リミッタの出力とし
たりすることによって、負荷の変動に対応した最適な位
相補償が可能になる。それによって動作の安定な電圧リ
ミッタ回路を作ることができる。電圧リミッタ回路とその出力を電源として用いるパル
ス発生回路などの負荷回路とを近接して配置することに
より、これらの間の配線のインピーダンスを小さくする
ことができ、発生する雑音のレベルを抑えることができ
る。また、アドレス信号などの制御信号によって選択／
非選択の関係にある複数の負荷回路で１個の電圧リミッ
タ回路を共有することにより、電圧リミッタ回路の数を
減らすことができる。したがって、該回路の占有面積と
消費電力とを低減することができる。ここで、電圧リミ
ッタ回路は、負荷回路のうち選択状態にある回路だけを
駆動すればよい。したがって、共有することによって電
圧リミッタ回路の電流駆動能力を増加させる必要はな
い。 CMOS・LSIにおいて、ウェル中に形成されたMOSトラン
ジスタは、ウェル電圧を内部電源電圧V_Lとすることによ
り、バックゲートバイアス効果によるしきい値電圧の上
昇を防ぐことができる。

【実施例】

以下、本発明を実施例を用いて説明する。この説明は、理解を容易にする為に、第1,第2,第３の
グループに分け、この順に説明する。よって、それぞれ
のグループにおいて実際の超大規模集積回路への応用が
説明される。しかし、これは、これらのグループが全く
独立のものを意味するものでないことは、当業者であれ
ば、理解できるであろう。すなわち、これらのグループ
は、それぞれ組み合せて実施することが技術的に可能で
ある場合には、その組み合わせを当然に示唆しているの
である。更に、以下の説明で明らかになるが、第1,第
２、及び第３のグループは、互いに排せきしあう技術で
はなく、ほとんどの場合、組合せることにより、より相
乗的に効果を発揮する技術であることは、当業者であれ
ば、理解しうるであろう。〔第１グループ〕以下、本発明の第１のグループの実施例を図面により
説明する。以下の説明では正の基準電圧を発生する場合
について説明するが、トランジスタの極性等を逆にする
ことによって負の基準電圧を発生することもできる。第１図（ａ）に本発明の第１の実施例の回路図を示
す。この回路は、ＮチャネルMOSFET・Q₆₁〜Q₆₃とＰチャ
ネルMOSFET・Q₆₄,Q₆₅から成り、V_DDは正電圧の外部電源
である。ＮチャネルMOSFETのうち、Q₆₂とQ₆₃は標準のし
きい値電圧V_TEを持つエンハンスメント形FET（以下EMOS
と略す）であり、Q₆₁はV_TEよりも高いしきい値電圧V_TEE
を持つエンハンスメント形FET（以下EEMOSと略す）であ
る。以下、この回路の動作を説明する。ＰチャネルMOSFET・Q₆₄とQ₆₅とは、ゲートおよびソー
スを共有しており、いわゆるカレントミラー回路70を構
成している。すなわち、Q₆₄のドレイン電流I₁とQ₆₅のド
レイン電流I₂との比が一定になるように動作する。その
電流比（ミラー比）は、Q₆₄とQ₆₅との定数比によって定
まる。Q₆₁〜Q₆₃の定数が等しく、いずれも飽和領域で動
作しているとすると、次の３式が成り立つ。ここでβ_EEはEEMOS（Q₆₁）のコンダクタンス係数、β
_ＥはEMOS（Q₆₂,Q₆₃）のコンダクタンス係数、V₁はノー
ド61の電圧である。（７）〜（９）式より、 V₁＝2V_R ……（10）ここでαはカレントミラー回路70のミラー比（I₁:I₂
＝α:1）である。特にQ₆₄とQ₆₅の定数が同一の場合はα
＝１である。このとき、β_EE≒β_Ｅならば V_R＝V_TEE−V_TE ……（13）となる。すなわち、基準電圧V_RとしてEEMOSとEMOSとの
しきい値電圧の差の電圧が得られ、これは外部電源V_DD
の電圧に依存しない安定な電圧である。なお、V_Rのかわ
りにV₁（＝2V_R）を基準電圧として用いてもよい。この基準電圧発生回路の特徴は、前記の従来技術に比
べてMOSFETの特性を合せることが容易なことである。Q
₆₁〜Q₆₃を飽和領域で動作させるためには、V_TEE≧2
V_TE、すなわちV_TEE−V_TE≧V_TEであればよい。しきい値
電圧差V_TEE−V_TEは従来に比べて小さく（たとえば0.7V
でき、チャネル領域の不純物プロファイルの相違を従来
に比べて小さくできるからである。本発明による回路ではしきい値電圧の温度依存性dV_T/
dTの差異を小さくできるので、温度に対しても安定な基
準電圧を得ることができるが、さらに温度依存性を小さ
くするにはミラー比αを調整すればよい。次にその方法
を説明する。（11）式を温度Ｔによって微分すると、したがってdV_TEE/dT＝ｘ・dV_TE/dTとなるようにミラ
ー比αを設定すれば、基準電圧の温度依存性dV_R/dT＝０
にできる。なお、本回路に用いるMOSFETのチャネル長は、ある程
度長い方が望ましい。たとえば、半導体装置の他の回路
でチャネル長１μｍ程度のMOSFETが用いられていたとし
ても、本回路ではそれよりも長い。たとえば５μｍ以上
のチャネル長のMOSFETを用いるのがよい。（７）〜
（９）式では簡単のため、飽和領域のドレイン電流はゲ
ート・ソース間電圧にのみ依存するとしたが、実際には
ドレイン・ソース間電圧によっても多少変化する。チャ
ネル長が長いほどこの変化の割合（ドレインコンダクタ
ンス）が小さく、したがって基準電圧の安定度が良くな
る。また、短チャネル効果によるしきい値電圧変動を抑
えるためにも、チャネル長は長い方がよい。第１図（ａ），（ｂ），（ｃ）の回路では、基準電圧
を作るためのMOSFET・Q₆₁〜Q₆₃のバックゲートはそれぞ
れのソースに接続されているが、共通の基板端子に接続
するようにしてもよい。しかし、MOSFETのしきい値電圧
はバックゲート電圧によって変化するので、その影響を
避けるためにはソースに接続した方がよい。ここで本発明に用いるカレントミラー回路について補
足しておく。カレントミラー回路は、第１図（ａ）の実
施例に用いられている２個のMOSFETから成る回路に限ら
れない。たとえば、第１図（ｂ）または（ｃ）の回路で
もよい。これらの回路はそれぞれカスコード形，ウィル
ソン形という名称で知られている回路である。これらの
回路の特徴は、ミラー特性が良いことである。すなわ
ち、第１図（ａ）のカレントミラー回路では、Q₆₄とQ₆₅
のドレイン・ソース間電圧の変化によってミラー比αが
わずかに変化するが、第１図（ｂ）または第１図（ｃ）
の回路ではその変化量が少ない。したがって、本発明に
適用した場合、ミラー比をより正確に設定でき、より安
定な基準電圧を得ることができる。また、カレントミラ
ー回路としては、第１図（ｄ）に示すような、MOSFETの
かわりにバイポーラトランジスタを用いた回路でもよ
い。以下の実施例では、簡単のため、主として第１図
（ａ）のカレントミラー回路を用いた図を掲げてある
が、これらの実施例に第１図（ｂ）〜（ｄ）の回路を適
用してもよいことは言うまでもない。第８図に本発明の第２の実施例を示す。この回路は第
１図（ａ）のQ₆₃を抵抗R₆₁で置き換えたものである。Q
₆₁とQ₆₂の定数が等しく、いずれも飽和領域で動作して
いるとすると、次の３式が成り立つ。これらの式より、ミラー比α＝1,β_EE≒β_Ｅとして計
算すると、 V_R＝V_TEE−V_TE ……（18）となり、基準電圧V_RとしてEEMOSとEMOSとのしきい値電
圧の差の電圧が得られる。本実施例の特徴は、EEMOSとEMOSとのしきい値電圧の
差を、第１図（ａ）の場合よりもさらに小さくできる
（原理的にはいくら小さくてもよい）ことである。その
ため、MOSFETの特性を合せることがさらに容易である。
ただし、通常のMOSプロセスでは、一般に抵抗よりもMOS
FETの方が占有面積が小さくできるので、しきい値電圧
差がある程度大きくてもよい場合は第１図（ａ）の実施
例の方が望ましい。第９図（ａ）に本発明の他の実施例を示す。第１図
（ａ）の実施例との相違点は、電流I₁とI₂との比を一定
に保つ方法にある。第１図（ａ）の場合は、カレントミ
ラー回路70が直接I₁とI₂の比を一定に保っていたが、本
実施例では２組のカレントミラー回路71および72が間接
的にこれを実現する。すなわち、４個のＮチャネルMOSF
ETから成るカレントミラー回路71（これは前述のカスコ
ード形である）がI₂とI₃とを一定比に保つと同時に、２
個のＰチャネルMOSFETから成るカレントミラー回路72が
I₃と（I₁＋I₂）とを一定比に保つ。これによりI₁とI₂と
の比が一定に保たれる。たとえば、回路71のミラー比を
I₂:I₃＝1:1、回路72のミラー比をI₃:（I₁＋I₂）＝1:2と
すれば、I₁:I₂＝1:1となる。本実施例の特徴は、Q₆₂のドレイン・ソース間電圧が
ほぼ一定になることである。第１図（ａ）の実施例で
は、Q₆₂のドレイン（ノード62）の電圧はほぼV_DD−|V_TP
|（V_TPはＰチャネルMOSFETのしきい値電圧）であり、こ
れは外部電源電圧V_DDの変動によって変化する。ドレイ
ン電圧の変化は、ドレインコンダクタンスによるドレイ
ン電流の変化をもたらし、基準電圧V_Rの変動を招く。そ
れに対して本実施例では、Q₆₂のドレイン電圧は2V_Rに保
たれているので、V_DDに対してより安定な基準電圧を得
ることができる。第９図（ｂ）の回路も同様な趣旨の実施例である。こ
の回路では、２個のEEMOSから成るカレントミラー回路7
3がI₂とI₄とを一定比に保ち、２個のＰチャネルMOSFET
から成るカレントミラー回路72が、I₄と（I₁＋I₂）とを
一定比に保つことにより、I₁とI₂の比が一定に保たれ
る。これまでの実施例は、いずれもＮチャネルMOSFETのし
きい値電圧差を基準とする回路であったが、Ｐチャネル
MOSFETのしきい値電圧差を、基準とすることもできる、
第10図（ａ），（ｂ）にその例を示す。Q₇₄は標準のし
きい値電圧V_TPを持つＰチャネルMOSFETであり、Q₇₃はV
_TPよりも低い（負で絶対値が大きい）しきい値電圧V_TPE
を持つＰチャネルMOSFETである。Q₇₄とQ₇₃がいずれも飽
和領域で動作しているとすると、次の２式が成り立つ。ここでV₃はノード63の電圧、β_PE,β_Ｅはそれぞれ
Q₇₃,Q₇₄のコンダクタンス係数である。これらの式よ
り、I₁:I₂＝1:1、β_PE≒β_Ｅとして計算すると、 V_R＝V_TP−V_TPE ……（21）となり、基準電圧V_RとしてＰチャネルMOSFETのしきい値
電圧差が得られる。本実施例は、Ｐ形の基板上に形成される半導体集積回
路であって安定な基準電圧を必要とするものに組み込む
のに好適である。前述のように、基準電圧を作るための
MOSFETのバックゲートはそれぞれのソースに接続するこ
とが望ましい。しかし、Ｐ形の基板上の半導体集積回路
では、ＮチャネルMOSFETは基板上に直接形成され、その
バックゲートはすべて共通の基板端子に接続されるのが
普通である。したがって基板電圧が変動すると、Ｎチャ
ネルMOSFETのしきい値電圧が変化する。それに対して、
ＰチャネルMOSFETはＮ形のウェル内に形成されるので、
各MOSFETのバックゲート（ウェル）をソースに接続する
ことによって、基板電圧変動の影響を受けないようにす
ることができる。たとえば、DRAMでは、Ｐ形の基板を用
い、チップ上に設けた基板電圧発生回路で発生した電圧
（通常−3V程度）を基板に印加するのが普通である。し
かしこの基板電圧は、外部電源電圧の変動やメモリの動
作によって変動しやすい。このような場合には、本実施
例の回路が特に有効である。逆に、Ｎ形の基板上に形成
される半導体集積回路では、ＮチャネルMOSFETのしきい
値電圧差を基準とする回路の方がよい。第10図（ｂ）も同様にＰチャネルMOSFETのしきい値電
圧差を基準とする回路である。これまでの実施例との相
違点は、動作点（動作電流）の設定方法にある。これま
での実施例は、基準電圧発生回路内で自動的に動作点が
定まる、いわゆるセルフバイアス方式の回路であった。
しかし、本回路では、動作点を設定するための回路76が
独立に設けられている。動作点設定回路76に流れる電流
I₅は、主として抵抗R₆₂（MOSFETで置換してもよい）に
よって定まる。基準電圧発生回路の動作電流I₁およびI₂
は、I₅と２組のカレントミラー回路72および75によって
定まる。たとえば、回路72のミラー比をI₅:（I₁＋I₂）
＝1:2、回路75のミラー比をI₅:I₂＝1:1とすれば、I₁＝I
₂＝I₅となる。本回路は、動作点設定回路が独立しているので、セル
フバイアス方式の回路よりも、デバイスのばらつきによ
る動作点の変動が少なく、したがって消費電流のばらつ
きが少ないという特徴がある。なお、セルフバイアス方式の回路では、起動回路を付
けておくことが望ましい。起動回路とは、回路が望まし
くない安定点に陥るのを防止するための回路である。た
とえば第９図（ａ）の回路では、望ましい安定点は前述
のように正常にV_Rを発生している状態にあり、このとき
ノード63の電圧V₃＝2V_R、ノード64の電圧V₄≒V_DD−|V_TP
|である。しかし、これ以外にもI₁＝I₂＝０という安定
点があり、このときV₃＝０、V₄＝V_DD、V_R＝０である。
回路がこの安定点に陥るのを防ぐには、たとえば第11図
に示すような起動回路77を付ければよい。ＰチャネルMO
SFET・Q₇₅,Q₇₆および抵抗R₆₃（MOSFETによって置換して
もよい）は電流源を構成している。回路が望ましくない
安定点にあるときはV₃＝０でEEMOS・Q₇₇は非常通状態で
あるから、ノード60が電流源によって充電される。する
とQ₇₈が導通状態になってノード63の電圧を上昇させ、
回路を望ましくない安定点から脱出させるように働く。
回路が望ましい安定点に到達するとV₃がV_TEEを越えてQ
₇₇が導通状態になり、ノード60の電圧が下がる。すると
Q₇₈は非導通状態になり、基準電圧発生回路本体の動作
には影響を及ぼさなくなる。次に、本発明をDRAMに適用した例を示す。第12図は、
メモリアレーを外部電源電圧V_CCよりも低い内部電圧V_L
で動作させるために、オンチップ電圧リミッタを設けた
DRAMの構成図である。内部電圧V_Lを発生するために、本
発明による基準電圧発生回路を用いている。図中、６は
本発明による基準電圧発生回路、24は差動アンプ、7aお
よび7bはバッファ、30はワード線昇圧回路、２はメモリ
セルMCを縦横に配列したメモリアレー、33はセンスアン
プ、31はワードドライバである。差動アンプ24と２個の抵抗R₂₁,R₂₂は、基準電圧発生
回路６の出力電圧V_Rから、次式のようにメモリアレーの
動作電圧V_R′を作るための回路である。 V_Rは、前述のようにFETのしきい値電圧差を基準とし
ているため、必ずしもメモリアレーの動作電圧として適
当な電圧であるとは限らない。そのためにこの回路によ
ってV_RからV_R′への変換を行っている。たとえば、V_R＝
1V,V_R′＝3Vならば、R₂₁:R₂₂＝2:1とすればよい。ま
た、R₂₁とR₂₂を可変にして、V_R′の微調整、いわゆるト
リミングができるようにしてもよい。トリミングの方法
としては、たとえば前記米国特許に記載されている方法
を用いることができる。バッファ7aおよび7bは、V_R′の電流駆動能力を高める
ための回路である。バッファは、MOSFET・Q₂₁〜Q₂₄と電
流源I₂₅から成る差動アンプと、MOSFET・Q₂₆と電流源I
₂₇から成る出力段によって構成されている。なお、7bの
構成は7aと同一なので、図では記載を省略してある。こ
の回路は、出力段から差動アンプの入力へフィードバッ
クがかかっているので、出力V_L1,V_L2の電圧が入力電圧V
_R′に追随するように動作する。すなわち、電圧値はそ
のままで駆動能力の大きな出力V_L1,V_L2を得ることがで
きる。V_L1,V_L2は、それぞれセンスアンプ，メモリセル
のワード線を駆動するのに用いられる。本実施例では、
ワード線電圧をメモリアレーの動作電圧（ここでは
V_L1）よりも高くする、ワードブーストと呼ばれる手法
を用いている。そのために、ワード線昇圧回路30を設け
てある。そのために、ワード線昇圧回路30を設けてあ
る。ただし、30の電源は、外部電源V_CCではなく内部電
源V_L2である。したがって、ワード線駆動信号φ_ＸはV_L2
を基準に昇圧される。ワードドライバ31は、φ_Ｘとデコ
ーダ出力XDとを受けて、ワード線WLを駆動する。本実施例に用いられているセンスアンプ33は、Ｐチャ
ネルMOSFET・Q₁₂₅,Q₁₂₆とＮチャネルMOSFET・Q₁₂₇,Q₁₂₈
から成る、通常のCMOSセンスアンプである。33は、φ_Ｓ
を高レベルに、／φ_Ｓを低レベルにしてMOSFET・Q₁₃₆,Q
₁₃₇を導通させることにより、起動される。ただし、Q
₁₃₇のソースは、外部電源V_CCではなく内部電源V_L1に接
続されているので、33が動作することにより、データ線
の高レベル側はV_L1に、低レベル側は接地電位になる。
すなわち、データ線の振幅はV_L1に抑えられる。次に、本発明をDRAMに適用した他の実施例を紹介す
る。第13図は本発明を適用した16MビットDRAMの回路
図、第14図はチップ内レイアウト図、第15図は電圧リミ
ッタ13の詳細レイアウト図である。なお、レイアウト図
においては、簡単のため、一部の回路は記載を省略して
ある。図中、１は半導体チップ、２はメモリアレー、31
はワードドライバ、32はロウデコーダ、33はセンスアン
プ、34はデータ線プリチャージ回路、35はデータ線選択
回路、36Lおよび36Rはスイッチ回路、37はカラムデコー
ダ、38はメインアンプ、39はデータ出力バッファ、40は
データ入力バッファ、41は書込み回路、42はロウアドレ
スバッファ、43はカラムアドレスバッファ、44はタイミ
ング発生回路、45はセンスアンプ駆動信号発生回路、46
はワード線電圧発生回路、47はデータ線プリチャージ電
圧発生回路、48は基板電圧発生回路である。電圧リミッ
タ回路13の中の６は本発明による基準電圧発生回路、6a
は電圧変換回路、7a,7b,7cは駆動回路、4a,4b,4cは接地
V_SSのボンディングパッド、5a,5bは外部電源電圧V_CCの
ボンディングパッドである。基準電圧発生回路６は外部
電源電圧V_CC（ここでは5V）に対して安定化された電圧V
_R（ここでは1.1V）を発生し、電圧変換回路6aはそれをV
_R′（ここでは3.3V）に変換する。駆動回路は、V_R′を
もとに、メモリアレー用の電源電圧V_L1、周辺回路用の
電源電圧V_L2を発生する。この例では、V_L1,V_L2の電圧レ
ベルは、ともに3.3Vである。本実施例の第１の特徴は、周辺回路にも電圧リミッタ
回路を適用したことである。V_L1は45および47に、V_L2は
32,37,38,40,41,42,43,44,46,48にそれぞれ供給され
る。すなわち、データ出力バッファ39以外の回路は内部
電源電圧V_L1もしくはV_L2で動作する。周辺回路をも外部
電源電圧V_CCよりも低い安定化された電圧V_L1で動作させ
ることにより、周辺回路で消費される電力を低減するこ
とができ、またその動作を安定化することができる。本実施例の第２の特徴は、電圧リミッタ回路13を半導
体チップの中央に配置したことである。これにより、内
部電源電圧V_L1,V_L2の配線11a,11bのインピーダンスによ
る電圧降下が小さくなる。そのため、V_L1,V_L2を電源と
する回路の動作が安定かつ高速になる。本実施例の第３の特徴は、接地配線の方法にある。ま
ず、基準電圧発生回路および電圧変換回路用としては、
専用の短い接地配線８を設ける。次に、駆動回路用とし
ては接地配線9aおよび9bを設ける。そして、電圧リミッ
タ回路用のボンディングパッド4bは、他の回路用のボン
ディングパッド4a,4cとは別に設ける。これにより、各
回路が動作するときに流れる電流によって接地配線上に
発生する雑音が、他の回路に悪影響を与えるのを防止で
きる。特に、基準電圧発生回路および電圧変換回路の接
地配線に雑音が生ずると、内部電源電圧V_L1,V_L2のレベ
ルが変動し、チップ内のほとんどすべての回路に影響を
与えるので、この配線８は極力短くし、かつ他の接地配
線とは分離しておくことが望ましい。そのためには、ボ
ンディングパッドから別にしておくのが最も望ましい
が、ボンディングパッドは共通にして配線の取り出し部
から分離するという方式でもよい。また、図には示して
いないが、メモリアレー用の接地配線も、他の配線とは
分離しておくことが望ましい。なぜならば、DRAMでは、
センスアンプが増幅動作を行うとき、多数のデータ線
（その容量は通常合計数千pF）が同時に充放電され、接
地配線に大きな雑音が発生するからである。本実施例の第４の特徴は、電源配線の方法にある。外
部電源電圧V_CC用のボンディングパッドは、メモリアレ
ー用の5aと、周辺回路用の5bとで別に設ける。メモリア
レー用の駆動回路7aは5aに、周辺回路用の駆動回路7b,7
cは5bにそれぞれ近接して配置する。これにより、電源
配線10a,10bでの電圧降下を低減できる。もちろんこの
電圧降下分は各駆動回路で吸収するようになっている
が、降下分があまりに大きいと吸収しきれなくなり、内
部電源電圧V_L1もしくはV_L2の低下を招くことがある。こ
れを防ぐためには、本実施例のように、配線10a,10bの
インピーダンスを小さくすることが望ましい。周辺回路
用とメモリアレー用とでボンディングパッドを別に設け
たのは、上述の接地の場合と同様、回路が動作するとき
に流れる電流によって電源電線上に発生する雑音が、他
の回路に悪影響を与えるのを防止するためである。基準
電圧発生回路および電圧変換回路用の電流は、ここでは
5bから配線しているが、もちろん別のボンディングパッ
ドを設けてもよい。なお、図には示していないが、データ出力バッファ用
の接地配線および電源配線も、他の接地配線および電源
配線とはそれぞれ分離しておくことが望ましい。なぜな
らば、データ出力バッファが動作するときには外部負荷
（通常数百pF）が充放電されるため、接地配線および電
源配線（データ出力バッファは外部電源電圧V_CCで直接
動作する）に大きな雑音が発生するからである。以下、本実施例の各部について詳細に説明する。まず、基準電圧発生回路６について述べる。基準電圧
発生回路としては、第１図（ａ）〜（ｄ），第８図〜第
11図に示した回路を用いることができる。ここで、前述
のように、基板電位変動の影響を少なくするためには、
各MOSFETのバックゲートはそれぞれのソースに接続する
ことが望ましい。たとえば第10図（ａ），（ｂ）の回路
では、ＰチャネルMOSFET・Q₇₃とQ₇₄とのしきい値電圧差
が基準電圧V_Rとなる。この場合は、Q₇₃とQ₇₄としては、
たとえば第16図（ａ），（ｂ）に示す構造のＰチャネル
MOSFETを用いればよい。同図第16図（ａ）はレイアウト
図、第16図（ｂ）は断面図である。図中、101はＰ形の
半導体基板、102はＮ形ウェル、103はＮ＋拡散層、107
はＰ＋拡散層、104はアイソレーション用のSiO₂、106は
ゲートとなる多結晶シリコンもしくは金属、113は層間
絶縁膜、108は配線層、115は保護膜、116はコンタクト
孔である。ソース拡散層（図の左側のＰ＋拡散層）とＮ
ウェルとが、配線層108によって接続されている。この
端子が第10図（ａ），（ｂ）の回路図のノード66に相当
する。この構造は通常のCMOSプロセスで作ることができ
る。第17図（ａ），（ｂ）は、ウェルを二重構造にした
例である。図中、111はＮ形の基板、112はＰ形のウェル
である。このようにウェルを二重構造にして、外側のウ
ェル112の電位を固定（たとえば接地）することによ
り、基板111とMOSFETのバックゲート102とが静電的にシ
ールドされる。したがって、それらの間の寄生容量を介
した干渉雑音を防止でき、基板電位変動の影響をほぼ完
全になくすることができる。なお、基板111はたとえば
外部電源V_CCに接続すればよい。この構造は通常のCMOS
プロセスにウェルを形成する工程を一つ追加するだけで
作ることができ、比較的低コストで大きな効果が得られ
る。第１図（ａ）〜（ｄ）、第８図、第９図（ａ），
（ｂ）、第11図の回路では、ＮチャネルMOSFET・Q₆₁とQ
₆₂とのしきい値電圧差が基準電圧となる。これらの回路
を用いる場合は、第16図（ａ），（ｂ）または第17図
（ａ），（ｂ）において導電形を逆にした構造のＮチャ
ネルMOSFETを用いればよい。基準電圧を発生するための一対のMOSFET第10図
（ａ），（ｂ）の場合はQ₇₃とQ₇₄、第１図（ａ）〜
（ｄ）、第８図、第７図（ａ），（ｂ）、第11図の場合
はQ₆₁とQ₆₂）のレイアウトパターンは、幾何学的に合同
な図形とし、配置する方向も同一にするのが、製造プロ
セスのばらつきの影響を少なくする意味で望ましい。た
とえば、ソース・ドレイン拡散層上のコクタクト孔の配
置方向を同一にすることにより、拡散層抵抗の影響を同
じにすることができる。また、チャネルの方向を同じに
することにより、結晶面方向による移動度の差の影響を
なくすことができる。次に、電圧変換回路6aについて述べる。電圧変換回路
の一実現方法を第18図に示す。図中、24は差動増幅器、
25はトリミング回路、Q₃₉〜Q₄₇およびQ₄₉はＰチャネルM
OSFET、F₄〜F₇はヒューズである。これに関連する実施
例が第35図，第37図，第39図（ａ）で説明されるので、
これを参照すれば、一層明らかになるであろう。この回
路は、基準電圧V_Rの定数倍の電圧V_R′を発生する。ま
た、製造プロセスなどによるV_Rのばらつきを補償するた
めの電圧の微調整（トリミング）が可能である。差動増幅器24の入力端子の一方には、V_Rが入力され、
他方にはV_R′をMOSFETQ₄₄〜Q₄₇およびQ₃₉〜Q₄₂によって
分割した電圧V_R″が帰還されている。24の増幅率が十分
大きいとすれば、出力電圧V_R′は次式で与えられる。ここで、R_T1はQ₄₄〜Q₄₇から成る回路を等価的に抵抗
とみなしたときの抵抗値、R_T2はQ₃₉〜Q₄₂から成る回路
を等価的に抵抗とみなしたときの抵抗値である。ヒュー
ズを切断することによりR_T1,R_T2が変わるので、V_R′を
調整することができる。V_R,V_R′の標準値は、前述のよ
うにそれぞれ1.1V,3.3Vであるから、ヒューズを切断し
ないときはR_T1:R_T2＝2:1としておく。V_R＞1.1Vのときは
F₄〜F₆を切断することによりR_T2を大きくし、V_R＜1.1V
のときはF₇を切断することによりR_T1を大きくして、
V_R′が標準値から大きくはずれないように調節すること
ができる。 MOSFET・Q₄₉およびQ₅₀はテストモードのときにV_R′＝
0Vとするためのものである。テストモードのときは信号
TEがV_CCレベルになり、出力V_R′は0Vになる。第18図に示した回路は、米国特許第4100437号に記載
されている回路に比べて、通常のMOSプロセスで作った
場合の占有面積が小さいという利点がある。すなわち、
米国特許に記載されている回路では、出力電圧V_R′を分
割するための素子として、抵抗を用いていたのに対し、
第18図の回路ではMOSFETを用いている。回路の消費電流
を低減するためには、電圧分割用素子の等価抵抗はかな
り大きく（数百ｋΩ程度）なければならない。通常のMO
Sプロセスでは、抵抗よりもMOSFETの方が、小面積で等
価抵抗の大きい素子が得られる。ただし、MOSFETを用い
ると、そのしきい値電圧の変動によってV_R′の特性が変
動することが懸念されるが、MOSFETのチャネル幅・チャ
ネル長を十分大きくしてばらつきを抑え、バックゲート
をソースに接続して基板電位変動の影響を回避し、さら
にしきい値電圧のばらつき分も見込んでヒューズの切断
方法を選択することにより、解決できる。なお、このト
リミングに用いるMOSFETは、基板電位変動の影響を少な
くするため、第16図（ａ），（ｂ）または第17図
（ａ），（ｂ）に示した構造にすることが望ましい。基準電圧V_R,V_R′の端子には、接地との間に大きな容
量のキャパシタを付加しておくのが望ましい。これは、
V_R,V_R′の高周波に対するインピーダンスを低減させ、
高周波雑音をバイパスさせるためである。特に、第15図
のように、V_R′の配線12aがやむを得ず他の配線と交差
する場合には、電圧リミッタ回路の動作を安定化する
（発振を防止する）意味もある。この理由を第19図を参
照して説明する。駆動回路7a,7bは、それぞれV_R′から電流駆動能力の
大きい電圧V_L1,V_L2を作る。このV_L1,V_L2自体、あるいは
パルス発生回路14のようなV_L2を電源として動作する回
路の出力（その電圧レベルはV_L2）の配線16がV_R′の配
線が、V_R′の配線12aと交差していると、17a〜17cに示
すように、配線間の寄生容量C_C3を介した帰還ループが
生ずる。このループの利得が１（0dB）より大きいと回
路は発振し、１より小さくても余裕が少ないと回路動作
が不安定になる。これを防止するためには、V_R′と接地
との間にC_C1〜C_C3よりも十分大きなキャパシタC_R1,C_R2
を挿入し、ループの利得を十分小さく（たとえば−10dB
以下）しておけばよい。ここで用いるキャパシタの実現方法の一例を第20図
（ａ），（ｂ）に示す。第20図（ａ）はレイアウト図、
第20図（ｂ）は断面図である。図中、101はＰ形の半導
体基板、102はＮ形のウェル、103はＮ＋拡散層、104は
アイソレーション用のSiO₂、105はゲート絶縁膜、106は
ゲートとなる多結晶シリコンもしくは金属、113は層間
絶縁膜、108は配線層、115は保護膜、116はコンタクト
孔である。キャパシタは、通常のMOSキャパシタと同じ
ように、ゲート絶縁膜をはさんで、ゲート106と基板表
面102aとの間に形成される。キャパシタ絶縁膜として薄
いゲート絶縁膜を用いているために、比較的小面積が大
きな静電容量が得られるのが特徴である。ただし、通常
のMOSキャパシタと異なる点は、ゲート下にＮウェルが
あるためにしきい値電圧（フラットバンド電圧）が負で
あることである。したがって、ゲート側が正になるよう
に一方向の電圧が印加されるかぎり、その収電容量はほ
とんど一定であるという特徴がある。このキャパシタを
作るのに必要な工程は、ウェル形成，アイソレーション
領域形成，ゲート絶縁膜形成，ゲート形成，拡散層形
成，および配線の各工程であるが、これらはいずれも通
常のCMOSプロセスに含まれている工程である。したがっ
て、CMOSプロセスで製造される半導体装置ならば、本キ
ャパシタを作るために特に工程を追加する必要はない。駆動回路7a,7bの一実現方法を第21図（ａ）に示す。
図中、21は差動増幅器であり、MOSFET・Q₂₁〜Q₂₅から成
る。22は出力段であり、MOSFET・Q₂₆,Q₂₇から成る。C_L
は駆動回路の負荷（メモリアレーもしくは周辺回路）を
等価的に１つのキャパシタで表したものである。差動増
幅器21の２個の入力端子のうち、一方には基準電圧V_R′
が入力され、他方には出力段からV_L1（V_L2）が帰還され
ている。したがって、この回路はV_L1（V_L2）がV_R′に追
随するように動作する。23は21,22から成る帰還増幅器
の動作を安定にするための、いわゆる位補償回路であ
る。MOSFET・Q₂₈〜Q₃₀は、駆動回路が非活性状態のとき
出力を高インピーダンスにするため、およびテストモー
ドのときにV_L1（V_L2）をV_CCレベルにするためである。
すなわち、非活性状態のときはテスト信号TEが低レベ
ル、活性化信号φ_１′（φ_２′）が低レベルであり、Q
₂₆のゲートV_CCレベルになり、出力V_L1（V_L2）が高イン
ピーダンスになる。また、このときはQ₂₅,Q₂₇が非導通
状態になるため、回路の消費電力が低減される。テスト
モードのときは、TEがV_CCレベルになり、Q₆のゲートが
低レベルになり、V_CCが直接出力される。駆動回路7cの
一実現方法を第21図（ｂ）に示す。この回路でも、活性
化信号φ_３′が低レベルのときは、出力は高インピーダ
ンスになる。なお、この回の位相補償回路は7bのそれで
兼用できる（7bと7cは並列に接続されているため）の
で、ここには特に位相補償回路は設けていない。前述のように、駆動回路7aはV_L1を、7bと7cとはV_L2を
発生するための回路である。通常状態では、7cは常に活
性化され、7aと7bはメモリが動作状態のときのみ活性化
される。そのため、活性化信号φ_３′は常にV_CCレベ
ル、φ_１′とφ_２′とはメモリの動作タイミング（タイ
ミングの詳細は後述に従ってV_CCレベルになる。テスト
モードのときは、φ_１′，φ_２′，φ_３′はすべて低レ
ベルになり、テスト信号TEがV_CCレベルになる。このと
きV_L1とV_L2は共にV_CCに等しくなる。これは、外部電源
電圧を直接印加して、メモリの動作（たとえばアクセス
時間の電源電圧依存性）を調べるのに有効である。電源
投入直後はV_L1とV_L2の立上りを早くするために、
φ_１′，φ_２′，φ_３′をすべて活性化することが望ま
しい。また、後述のように、V_L2はワード線電圧V_CHおよ
び基板電圧_VBBを発生するのに用いられる。そこで、V_CH
および_VBBの電圧レベルが標準値から外れたときに
φ_２′を活性化するようにすると、これらの電圧の安定
度をよくすることができる。なお、活性化信号φ_１′，
φ_２′，φ_３′およびテスト信号TEの高レベルをV_L2で
なくV_CCとしているのは、ＰチャネルMOSFET・Q₂₈,Q₂₉を
確実に非導通状態にするためである。駆動回路7aと7bとは、電流駆動能力が大きくなければ
ならない。メモリが動作状態のとき、7aと7bとは大きな
（数百〜数千pF）負荷容量を駆動する必要があるからで
ある。特に7aは、センスアンプが増幅動作をするとき、
多数のデータ線を駆動しなければならない。たとえば、
データ線１本の容量を0.3pF、同時に動作するセンスア
ンプの数を8192とすると、合計の容量は2500pFにもな
る。そのため、7a,7bの出力MOSFET・Q₂₆としては、たと
えばチャネル幅／チャネル長が3000μm/1.2μｍ程度の
ものを用いる。7cは、メモリが待機状態のときにリーク
電流を保証する程度の電流駆動能力があればよいので、
その出力MOSFETは100μm/1.2μｍ程度でよい。接続回路15は、V_L1とV_L2との電位差が大きくなりすぎ
ないようにするためのものである。V_L2とV_L1との電位差
が大きいと、メモリアレーと周辺回路との間で信号の授
受のミスマッチが起こりうるからである。この回路の一
例を第22図に示す。図中、Q₁,Q₂,Q₅はＮチャネルMOSFE
T、Q₄はＰチャネルMOSFETである。ＮチャネルMOSFETの
しきい値電圧をV_TNとすると、Q₁はV_L1−V_L2＞V_TNのとき
に、Q₂はV_L2−V_L1＞V_TNのときにそれぞれ導通する。し
たがって、V_L1とV_L2との電位差はV_TN以内に保たれる。Q
₅のゲートには電源投入直後にのみ高レベルになる信号W
Kが入力されている。これは特に、V_L1とV_L2との負荷の
時定数が大きく異なる場合に、電位差が生ずるのを防止
するのに有効である。Q₁,Q₂,Q₅がいずれも非導通の場合
でも、コンダクタンスの比較的小さいMOSFET・Q₄は導通
している。これは、たとえばメモリが待機状態にある間
に、V_L1＝V_L2とする役割を果たす。メモリアレー２内には、MOSFETQ₁₂₁とキャパシタC₁₂₂
から成る、いわゆる１トランジスタ・１キャパシタ形ダ
イナミックメモリセルMC_ijが、ワード線WL_iとデータ線D
L_jとの交点に配置されている。図にはワード線は２本、
データ線は１対しか示していないが、実際には縦横に多
数配置されている。キャパシタC₁₂₂の一端PL（プレー
ト）は直流電源に接続する。その電圧レベルは任意であ
るが、キャパシタC₁₂₂の耐圧の観点からは、メモリアレ
ーの動作電圧の1/2、すなわちV_L1/2が望ましい。ワードドライバ31は、ロウデコーダ32の出力を受け
て、選択されたワード線を駆動する回路である。本実施
例では、ワード線電圧をメモリアレーの動作電圧（ここ
ではV_L1＝3.3V）よりも高くする。いわゆるワード線昇
圧方式を採用している。この方式の利点は、メモリセル
の蓄積電圧を大きくできることである。そのため、ワー
ド線電圧発生回路46で作られた電圧V_CH（V_CH＞V_L1）を
選択されたワード線に供給する。センスアンプ33は、データ線上の微小信号を増幅する
ための回路であり、ＮチャネルMOSFET・Q₁₂₅,Q₁₂₆から
成るフリップフロップと、ＰチャネルMOSFETQ₁₂₇,Q₁₂₈
から成るフリップフロップによって構成されている。セ
ンスアンプはφ_Ｓを高レベル、／φ_Ｓを低レベルとして
MOSFETQ₁₃₆,Q₁₃₇を導通状態にすることによって、活性
化される。データ線プリチャージ回路34は、メモリセル読出しに
先立って各データ線を所定の電圧V_Pに設定するための回
路である。プリチャージ信号φ_Ｐを印加することによっ
て、MOSFETQ₁₂₉〜Q₁₃₁が導通状態になり、データ線DL_j/
DL_jの電圧はV_Pに等しくなる。なお、データ線プリチャ
ージ電圧V_Pは任意の電圧でよいが、データ線充放電電流
を低減する観点からは、メモリアレーの動作電圧の1/
2、すなわちV_L1/2にするのが望ましい。データ線選択回路35は、カラムデコーダ37の出力φ_YS
を受けて、選択されたデータ線対をMOSFET・Q₁₃₂,Q₁₃₃
を通して入出力線I/O,/I/Oに接続する回路である。本実
施例では、カラムデコーダ37は端に１個だけ配置し、そ
の出力φ_YSを複数のデータ線選択回路に分配するとい
う、いわゆる多分割データ線と呼ばれる手法を用いてい
る。これはカラムデコーダの占有面積低減に有効であ
る。本実施例では、センスアンプ33,データ線プリチャー
ジ回路34,データ線選択回路35を左右のメモリアレーで
共有する、いわゆるシェアドセンス，ジェアドI/Oと呼
ばれる手法を採用している。これは、33,34,35を共有す
ることにより、その占有面積を低減するのに有効であ
る。そのため、メモリアレーと33,34,35との間に、スイ
ッチ信号φ_SHLおよびφ_SHRによって制御されるスイッチ
回路36Lおよび36Rが設けられている。メインアンプ38,データ出力バッファ39,データ入力バ
ッファ40,書込み回路41は、データの入出力のための回
路である。読出しの場合は、センスアンプ33にラッチさ
れているデータが、入出力線，メインアンプ38,データ
出力バッファ39を介して、データ出力端子Dontに出力さ
れる。書込みの場合は、データ入力端子Dinから入力さ
れたデータが、データ入力バッファ40,書込み回路41を
介して入出力線に設定され、さらにデータ線選択回路3
5,データ線を通してメモリセルに書き込まれる。本実施
例では、前述のように、38,40,41は内部電源電圧Y_L2で
動作させて、消費電力の低減と動作の安定化を図ってい
る。データ出力バッファ39のみは、外部インタフェース
（ここではTTLコンパチブル）の都合上、外部電源電圧V
_CC（＝5V）で動作されている。ロウアドレスバッファ42,カラムアドレスバッファ43
は、外部アドレス信号Ａを受けて、それぞれロウデコー
ダ32,カラムデコーダ37にアドレス信号を供給する回路
である。タイミング発生回路44は、外部制御信号/RAS,/
CAS,/WEを受けて、メモリの動作に必要なタイミング信
号を発生する回路である。これらの回路も、内部電源電
圧V_L2で動作させて、消費電力の低減と動作の安定化を
図っている。ワード線電圧発生回路46は、前述のように、ワード線
電圧V_CH（ここでは約5V）を発生する回路である（後述
のようにこの電圧はスイッチ回路でも使用される）。デ
ータ線プリチャージ電圧発生回路47は、データ線プリチ
ャージ電圧V_P）（ここでは1.65V）を発生する回路であ
る。基板電圧発生回路48は、半導体基板に印加する電圧
V_BB（ここでは−2V）を発生する回路である。これらの
回路の電源は、V_CCではなく、安定化されたV_L1もしくは
V_L2である。そのため、V_CCが変化しても出力電圧の変動
が少ないという利点がある。次に、このDRAMの読出しの場合の動作を、第23図の動
作波形図を参照しながら説明する。待機状態（/RAS,/CASともに高レベル）のときは、デ
ータ線プリチャージ信号φ_Ｐおよびスイッチ信号φ_SHL,
φ_SHRがともに高レベル（＝V_L2）であり、データ線DL,/
DLがV_Pに設定されている。また、センスアンプ駆動信号
φ_SAN,φ_SAPおよび入出力線I/O,/I/OもV_Pにプリチャー
ジされている（これらのプリチャージ回路は第13図には
示されていない）。この状態では、電圧リミッタの駆動
回路活性化信号のうち、φ_３′のみが高レベル（＝
V_CC）、φ_１′，φ_２′は低レベルである。したがっ
て、消費電力の小さい待機時用の駆動回路7cのみが活性
化されており、これによって内部電源電圧V_L2のレベル
が保持されている。また、接続回路15を通してV_L1のレ
ベルも保持されている。電流駆動能力が大きいが消費電
力も大きい7a,7bは非活性状態である。こうすることに
より、待機時の消費電力を低減することができる。 /RASが低レベルになると、まず周辺回路用の駆動回路
活性化信号φ_２′が高レベル（＝V_CC）になる。これに
より、電流駆動能力の大きい7bが活性化され、V_L2を電
源として動作する周辺回路に大電流を供給できるように
なる。プリチャージ信号φ_Ｐが低レベル（＝0V）にな
り、選択されたメモリアレー側のスイッチ信号（第23図
の場合はφ_SHL）はV_CHレベルまで昇圧され、反対側のス
イッチ信号（第23図の場合はφ_SHR）は0Vとなる。φ_SHL
を昇圧するのは、次のような理由による。センスアンプ
の電圧振幅は後述のようにV_L1であるが、φ_SHLのレベル
がV_L2であると、データ線の電圧振幅がV_L2−V_TNに低下
し、その結果メモリセルの蓄積電圧もV_L2−V_TNに低下し
てしまう（V_TNはＮチャネルMOSFET・Q₁₂₃,Q₁₂₄のしきい
値電圧）。φ_SHLを昇圧することによってこれを防止
し、メモリセルの蓄積電圧を確保することができる。次に、ロウアドレスバッファ42およびロウデコーダ32
が動作すると、１本のワード線WL_iが選択され、その電
圧がV_CHになる。WL_i上の各メモリセルから各データ線に
信号電荷が読出され、データ線の電位が変化する。第18
図の動作波形は、メモリセルのキャパシタにあらかじめ
高電位（≒V_L1）が蓄積されていた場合の例であり、デ
ータ線DL_jの電位がわずかに上昇し、/DL_jとの間に電位
差を生じている。センスアンプの動作に先立って、メモリアレー用の駆
動回路活性化信号φ_１′が高レベル（＝V_CC）になる。
これにより、駆動回路7aが活性化され、V_L1を電源とし
て動作するセンスアンプ駆動信号発生回路45に大電流を
供給できるようになる。次に、φ_Ｓが高レベル（＝
V_L2）、／φ_Ｓが低レベル（＝0V）になる。これによ
り、MOSFET・Q₁₃₆,Q₁₃₇が導通状態になり、φ_SANはQ₁₃₆
を通して接地され、φ_SAPはQ₁₃₇を通してV_L1に接続され
る。これによって、データ線DL_j,/DL_j間の微小な電位差
が増幅され、一方（第23図の場合はDL_j）はV_L1に、他方
（第23図は▲▼）は0Vになる。 ▲▼が低レベルになると、カラムアドレスバッ
ファ43,カラムデコーダ37が動作し、１本のデータ線が
選択される。これにより、データ線選択信号φ_YSが高レ
ベル（＝V_L2）になり、データ線選択回路35を通してデ
ータ線が入出力線に接続される。センスアンプ33にラッ
チされていたデータは、入出力線，メインアンプ38,デ
ータ出力バッファ39を介して、データ出力端子Dontに出
力される。 ▲▼が高レベルに戻ると、まずワード線WL_iが
低レベルになり、φ_S,▲▼，φ_SHL,φ_SHR,φ_Ｐが元
のレベルに復帰する。メモリアレー用の駆動回路活性化
信号φ_１′はここで低レベル（＝0V）になり、駆動回路
7aが非活性状態になる。さらに、▲▼が高レベル
に戻ると、周辺回路用の駆動回路活性化信号φ_２′も低
レベル（＝0V）になり、駆動回路7bが非活性状態にな
る。以上の説明から明らかなように、駆動回路の活性化信
号φ_１′およびφ_２′は、それぞれ必要なときにのみ高
レベルになる。すなわち、φ_１′はセンスアンプの動作
開始直前から▲▼が高レベルに戻るまで、φ_２′
は▲▼または▲▼が低レベルにあるとき
に、それぞれ高レベルになる。これにより、駆動回路7
a,7bで消費される電力の低減が実現できる。以上説明したように、本実施例によれば、デプリーシ
ョン形のFETを用いず、エンハンスメント形のFET同士の
しきい値電圧差を基準とする基準電圧発生回路を作るこ
とができる。エンハンスメント形のFET同士の特性を合
せることはデプリーション形とエンハンスメント形のFE
Tの特性を合せることよりも容易であるから、従来より
も安定な基準電圧を得ることができる。したがって、た
とえば前述のメモリLSIの電圧リミッタに適用した場
合、より安定な内部電源電圧を発生することができる。〔第２グループ〕以下、図面を参照して本発明の第２のグループの実施
例を説明する。以下の説明では、主として本発明をMOS
技術による半導体装置に適用した例を示すが、本発明は
他の半導体装置、たとえばバイポーラやBiCMOS技術によ
る半導体装置にも適用できる。また、外部電源電圧およ
び内部電源電圧は正である場合について述べるが、負で
ある場合でも、トランジスタの極性などを逆にすること
によって本発明が適用できる。まず、第２のグループの基本概念を説明する。第24図に本実施例を示す。図中、VLが電圧リミッタ回
路であり、外部電源電圧V_CCから内部電源電圧V_L1〜V_L3
（以下、V_Li（ｉ＝1,2,3）として説明する）を発生す
る。電圧リミッタ回路VLは、基準電圧発生回路VRと駆動
回路B₁〜B₃（以下B_i（ｉ＝1,2,3）として説明する）か
ら成る。基準電圧発生回路VRは、外部電源電圧V_CCや温
度による変動が少ない安定な電圧V_Rを発生し、各駆動回
路B_i（B₁〜B₃）は、V_Rをもとに電流駆動能力の大きい電
圧V_L1を発生する。各駆動回路B_iは、帰還増幅器A_iと相
位補償回路C_i（ｉ＝1,2,3）から成る。Z₁〜Z₃は、電圧
リミッタ回路VLの負荷となる半導体装置内の回路であ
り、それぞれV_L1〜V_L3を電源として動作する。φ_１〜φ
_３は、それぞれ負荷回路Z₁〜Z₃を制御するタイミング信
号である。φ_１′〜φ_３′は、それぞれφ_１〜φ_３に同
期したタイミング信号である。本実施例の第１の特徴は、電圧リミッタ回路の負荷と
なる内部回路をZ₁〜Z₃の３個の分割し、それに応じて電
圧リミッタ回路内の駆動回路もB₁〜B₃の３個に分割し、
それぞれに位相補償を施したことである。一般に、半導
体装置内の回路には、容量，抵抗，インダクタンス，非
線形素子、あるいはそれらの組合せなど極めて多種・多
様なものが含まれる。しかも、それらが半導体チップ上
に分散して（すなわち分布定数的に）存在する。そのよ
うな複雑な負荷を有する帰還増幅器を安定に動作させる
ための位相補償は極めて難しい。本実施例のように、負
荷回路を種類や大きさによって複数個に分割すれば、各
負荷回路に適した帰還増幅器および位相補償回路の設計
は比較的容易になる。これにより各駆動回路の動作を安
定にすることができる。負荷回路の分割方法としては、例えば下記の方法が考
えられる。抵抗性負荷と容量性負荷とに分割する方法。負荷の大きさ（消費電流）によって分割する方法。回路の動作タイミングによって分割する方法。回路の半導体チップ内の物理的位置によって分割す
る方法。物理的位置によって分割した場合は、必要に応じて駆
動回路B₁〜B₃を分散配置することが望ましい。本実施例の第２の特徴は、各駆動回路B_iに、各負荷を
制御するタイミング信号φ_ｉに同期した信号φ_ｉ′が入
力されていることである。一般に、半導体装置内の回路
に流れる電流は、動作モードによって大きく変化する。
このことは、電源側から見れば、負荷のインピーダンス
が変化することを意味する。このような負荷変動に対応
できるようにするために、本実施例では、タイミング信
号φ_ｉ′を用いる。φ_ｉ′によって帰還増幅器A_iや位相
補償回路C_iの回路定数を変化させ、常に負荷の動作モー
ドに適応した特性にすることができる。これにより、常
に駆動回路の動作を安定にすることができる。なお、本実施例では、負荷回路Z₁〜Z₃の動作電圧V_L1
〜V_L3のレベルはすべて等しいとしている。そのため、
基準電圧発生回路は１個だけ設け、その出力V_Rを駆動回
路B₁〜B₃で共通に使用している。負荷回路によって動作
電圧が異なる場合は、第25図のように基準電圧発生回路
を複数個設ければよい。あるいは基準電圧発生回路は１
個だけとしておき、駆動回路B₁〜B₃内に電圧変換機構を
設けてもよい。第26図に本発明の他の実施例を示す。本実施例の特徴
は、負荷回路Z₁の動作モードに対応して複数（ここでは
２個）の駆動回路を設け、それらの出力をスイッチで切
替えていることである。駆動回路B₁₁,B₁₂にはそれぞ
れ、Z₁の動作に同期したタイミング信号φ_１′およびそ
の補信号▲▼が入力されている。B₁₁,B₁₂の出力V
_L11,V_L12のうちの一方が、スイッチSWで選択されて、負
荷Z₁に供給される。φ_１′が高レベル、φ_１′が低レベ
ルのときは、B₁₁が活性化、B₁₂が非活性化され、スイッ
チSWはV_L11側に接続される。逆に、φ_１′が低レベル、
▲▼が高レベルのときは、B₁₁が非活性化、B₁₂が
活性化され、スイッチSWはV_L12側に接続される。すなわ
ち、２個の駆動回路B₁₁,B₁₂のうちの一方だけが負荷回
路Z₁に内部電源電圧V_L1を供給するのに使用され、他方
は切り離された状態にある。第24図の実施例では、負荷の変動に対応するために、
駆動回路の回路定数を変えるという方法を採っていた。
しかし、負荷のインピーダンスが動作モードによって極
めて大きく変化し、単なる回路定数の変更だけでは複数
の動作モードで安定に動作させることが困難なことがあ
る。このようなときに本実施例の方法が有効である。各
駆動回路は１つの動作モード専用に設計すればよいから
である。たとえば、Z₁が動作状態にあるときと待機状態
にあるときとで、非常に大きな消費電流の変化があると
する。この場合は、駆動回路B₁₁はZ₁が動作状態にある
ときに、B₁₂はZ₁が待機状態にあるときにそれぞれ安定
に動作するように、帰還増幅器および位相補償回路を設
計しておけばよい。本実施例では、使用されない方の駆動回路は非活性化
しているが、これは必ずしも必要ではない。使用されな
い方の駆動回路はスイッチによって切り離されるからで
ある。しかし、消費電力を低減するためには非活性状態
にしておく方が望ましい。また、スイッチによって駆動
回路の出力を切り替えているが、駆動回路が非活性状態
のときにその出力が高インピーダンスになるように設計
しておけば、スイッチは不要である。第24図の実施例では、駆動回路を分割しているため
に、内部電源電圧V_L1〜V_L3の間に電位の差が生じること
が懸念される。内部電源電圧間の電位差が大きいと、負
荷回路Z₁〜Z₃相互間に信号の授受がある場合ミスマッチ
が起こったり、素子が破壊したりすることがある。第27
図にこれを防止する一方法を示す。簡単のため、負荷お
よび駆動回路を２個に分割した場合について示してあ
る。本実施例では、２個の内部電源電圧同士を２個のＮ
チャネルMOSトランジスタQ₁,Q₂によって接続している。
MOSトランジスタのしきい値電圧をV_THとすると、Q₁はV
_L1−V_L2＞V_THのときに、Q₂はV_L2−V_L1＞V_THのときにそ
れぞれ導通する。したがって、V_L1とV_L2との間の電位差
はV_TH以内に保たれる。内部電源電圧同士を接続する方法は、第27図に示した
ものに限られない。第28図（ａ）〜（ｅ）にいくつかの
例を示す。最も単純な方法は、同図（ａ）ないし（ｅ）
のように、抵抗あるいは等価的に抵抗とみなせる素子に
よって接続する方法である。同図（ｄ）は、第27図と同
様に、内部電源電圧間の電位差が一定値を越えないよう
にする方法である。ここでは、MOSトランジスタのかわ
りにダイオードD₁,D₂を用いている。V_L1とV_L2との間の
電位差は、ダイオードのオン電圧以内に抑えられる。同
図（ｅ）は、電源投入直後にのみ高レベルになる信号WK
を用いて、V_L1とV_L2とを接続する方法である。これは特
に、負荷V_L1とV_L2との立上りの時定数が大きく異なる場
合に、電位差が生じるのを防止するのに有効である。も
ちろん、第27図および第28図（ａ）〜（ｅ）のうちのい
くつかを組合せた接続方法を採用してもよい。なお、ここで述べた接続方法は、位相補償を施してい
ない電圧リミッタに対しても有効である。第24図〜第27図では簡単のため、負荷回路を単一のイ
ンピーダンスZ_iで表していた。しかし、実際の半導体装
置における負荷は第29図に示すように、半導体チップ内
に分布している場合が多い。このような場合は、分布し
た負荷の途中あるいは遠い端の部分から増幅器A_iへ帰還
をかけてもよい。図の例では、A₁へは分布した負荷Z₁₁
〜Z₁₉の近端から帰還をかけているが、A₂へは負荷Z₂₁〜
Z₂₉の中央部から、A₃へは負荷Z₃₁〜Z₃₉の遠端からそれ
ぞれ帰還をかけている。こうすることによる利点は、配
線のインピーダンスによる内部電源電圧の低下分を補償
でき、駆動回路から遠い負荷の動作を安定化できること
である。分布した負荷の途中あるいは遠端から帰還をか
ける場合は、位相補償回路の入力も同じ個所からとるこ
とが望ましい。［帰還増幅器と位相補償回路］次に、本発明に用いるのに好適な帰還増幅器と位相補
償回路について説明する。第30図（ａ）に帰還増幅器A_iと位相補償回路C_iの一実
施例を示す。図中、21は差動増幅器であり、MOSトラン
ジスタQ₂₁〜Q₂₅から成る。22は出力段であり、MOSトラ
ンジスタQ₂₆,Q₂₇から成る。差動増幅器21の２個の入力
端子のうち、一方には基準電圧V_Rが入力され、他方には
出力段からV_Lが帰還されている。C_iは位相補償回路であ
り、抵抗R_DとキャパシタC_Dが直列に接続されている。こ
の回路の帰還をかけないときの小信号等価回路を第30図
（ｂ）に示す。簡単のため、負荷が単独の容量C_Lである
場合を示してある。ここで、g_m1,g_m2はそれぞれ差動増
幅器、出力段の伝達コンダクタンス、r₁,r₂はそれぞれ
差動増幅器、出力段の出力抵抗、C_Gは出力段の入力容量
（Q₂₆のゲート容量）である。この回路の周波数特性を第31図（ａ），（ｂ）を用い
て説明する。まず位相補償を施さない場合について述べ
る。第31図（ａ）は位相補償回路がない場合の周波数対
利得の関係である。図中、ａは差動増幅器21の利得v_i′
/v_i、ｂは出力段22の利得v_o/v_i′、ｃは総合の利得v_o/v
_iである。a,bはそれぞれ、f₁,f₂なる周波数で6dB/octの
割合で低下し始める。ここで、である。この例ではf₁＞f₂であるから、総合の利得ｃ＝
V_o/V_iは、周波数がf₂を越えると6dB/octで、さらにf₁を
越えると12dB/octの割合で低下する。これらの点f₂,f₁
がいわゆるポール周波数である。前述のように、帰還増
幅器が安定に動作するためには、12dB/octで低下し始め
る点（ここではf₁）における利得が0dB以下でなければ
ならない。図から明らかなように、f₁とf₂とが比較的近
接していると、この条件が満たされないことが多い。第
31図（ａ）では満たされていない。したがって、f₁とf₂
とを十分離すことによって、帰還増幅器を安定化するこ
とができる。ここで位相補償回路C_iを付加すると、周波数特性が第
31図（ｂ）のようになる。すなわち、差動増幅器21の利
得は変わらないが、出力段の利得はP₂₁,Z₂,P₂₂の３ヵ所
で折れ曲がった特性になる。P₂₁とP₂₂はポール、Z₂は零
点と呼ばれる点である。これらの点の周波数は次のとお
りである。この図から明らかなように、f₂を差動増幅器のポール
周波数f₁の近傍に設定することによって、すなわちC_DR_D
≒C_Gr₁とすることによって、総合の利得のf₁における折
れ曲がりがなくなる。その結果、総合の利得は、周波数
がf₂₁を越えると6dB/octで、さらにf₂₂を越えると12dB/
octの割合で低下するようになる。ここで、C_D＝nC_Gr₁/r
₂、R_D＝r₂/nとしてｎを十分大きくすれば、f₂₁とf₂₂と
を十分離すことができるので、帰還増幅器を安定化する
ことができる。第32図（ａ）に帰還増幅器と位相補償回路の他の実施
例を示す。この回路では、出力段22の入力と出力との間
にキャパシタC_Fを挿入することによって、位相補償を行
っている。この回路の帰還をかけないときの小信号等価
回路を第32図（ｂ）に、その周波数特性を第33図に示
す。この場合は、差動増幅器の方の利得が、P₁₁,Z₁,P₁₂
の３ヵ所で折れ曲がった特性になる。この場合も前実施
例と同様、f₁≒f₂となるように設定し、f₁₁とf₁₂とを十
分離すことによって、帰還増幅器を安定化することがで
きる。本実施例の特徴は、位相補償用のキャパシタC_Fが
増幅段の入力と出力との間に挿入されているため、いわ
ゆるミラー効果により見掛けの静電容量が大きくなるこ
とである。したがって、実際の静電容量が比較的小さく
ても位相補償を行うことができるので、キャパシタの占
有面積を低減することができる。ここで第30図（ａ）もしくは第32図（ａ）の位相補償
回路を用いるキャパシタについて説明する。これらのキ
ャパシタとしては、静電容量がかなり大きく（通常数百
〜数千pF）、しかも電圧依存性の小さいものが必要であ
る。第34図（ａ）に通常のCMOSプロセスでこれを実現す
る一方法を示す。図中、101はＰ形の半導体基板、102は
Ｎ形ウェル、103はN⁺拡散層、104はアイソレーション用
のSiO₂、105はゲート絶縁膜、106はゲートである。キャ
パシタは、通常のMOSキャパシタと同じように、ゲート
絶縁膜105をはさんで、ゲート106と基板表面102aとの間
に形成される。キャパシタ絶縁膜として薄いゲート絶縁
膜を用いているために、比較的小面積で大きな静電容量
が得られるのが特徴である。ただし、通常のMOSキャパ
シタと異なる点は、ゲート下にＮウェルがあるために、
しきい値電圧が負であることである。これを第34図
（ｂ）を用いて説明する。横軸はキャパシタに印加する
電圧（ゲート側が正）、縦軸は静電容量である。しきい
値電圧（フラットバンド電圧）は、静電容量が大きく変
化するときの印加電圧V₀であるが、V₀＜０である。した
がって、ゲート側が正になるように一方向の電圧が印加
されるかぎり、その収電容量はほとんど一定であるとい
う特徴がある。双方向の電圧が印加されうる場合は、第
34図（ａ）に示したキャパシタを２個用い、第34図
（ｃ）のように互いに逆方向に並列接続すればよい。本実施例のキャパシタを作るのに必要な工程は、ウェ
ル形成，アイソレーション領域形成，ゲート絶縁膜形
成，ゲート形成，拡散層形成、および配線の各工程であ
るが、これらはいずれも通常のCMOSプロセスに含まれて
いる工程である。したがって、CMOSプロセスで作られる
半導体装置ならば、本キャパシタを作るために特に工程
を追加する必要はない。また、本発明を適用する半導体装置によっては、積層
容量が利用できることがある。たとえば、積層容量をメ
モリセルのキャパシタとして用いたDRAMがそうである。
このような場合は、積層容量を位相補償用キャパシタと
して用いてもよい。積層容量を用いたDRAMについては、
アイ・イー・イー・イー，ジャーナル・オブ・ソリッド
・ステート・サーキッツ，第15巻，第４号，第661頁か
ら第666頁,1980年８月（IEEE Journal of Solid−State
Circuits,Vol.SC−22,No.3,pp.661−666,Aug.1980）に
記述されている。［基準電圧発生回路］次に、本発明による電圧リミッタ回路に用いるのに適
した基準電圧発生回路について説明する。なお、ここで
述べる基準電圧発生回路は、位相補償を施していない電
圧リミッタ回路にもちろん用いることができる。また、
グループ１で説明した実施例を応用することができるこ
ともいうまでもない。電気リミッタの出力電圧V_Lは、基準電圧V_Rを基に作ら
れる。したがって、V_Rの特性によって、V_Lの特性を任意
に設定できる。半導体装置において電圧リミッタ回路を
使用する際には、V_Lの外部電源電圧V_CC依存性が特に重
要であるから、V_RのV_CC依存性に特に留意して設計する
必要がある。これに関しては、種々の目的に応じた特性
例とその発生法が、特願昭56−57143,特願昭56−16869
8,特願昭57−220083,特願昭60−261213,特願昭63−837
2,特願昭63−125742,米国特許第4100437号などに開示さ
れている。これらの回路が本発明に適用可能なことはい
うまでもない。第24図〜第27図の実施例では、基準電圧V_Rを直接駆動
回路に入力していた。しかし、基準電圧発生回路で得ら
れる電圧は、必ずしも半導体装置内で用いる内部電源電
圧として適当な値であるとは限らない。この場合は電圧
の変換が必要になる。また、場合によっては、基準電圧
の製造プロセスによるばらつきを補償するために、電圧
の微調整、いわゆるトリミングが必要になることがあ
る。電圧の変換およびトリミングの方法としては、前記
の米国特許第4100437号に記載されている方法を用いて
もよいが、ここでは通常のMOSプロセスで作られる半導
体装置に適した方法を紹介する。第35図に回路図を示す。図中、DAは差動増幅器、Q₃₁
〜Q₄₃はＰチャネルMOSトランジスタ、F₁〜F₈はヒューズ
である。V_Rが入力電圧（基準電圧発生回路の出力）、
V_R′が出力電圧（駆動回路の入力となる）である。DAの
入力端子の一方には、V_Rが入力され、他方にはV_R′をMO
SトランジスタQ₃₁〜Q₄₂によって分割したV_R″が帰還さ
れている。DAの増幅率が十分大きいとすれば、出力電圧
V_R′は次式で与えられる。ここで、R₁はQ₃₁〜Q₃₈から成る回路を等価的に抵抗と
みなしたときの抵抗値、R₂はQ₃₉〜Q₄₂から成る回路を等
価的に抵抗とみなしたときの抵抗値である。ヒューズを
切断することによりR₁,R₂が変わるので、V_R′を調整す
ることができる。具体的なトリミングの方法を第36図を用いて説明す
る。この図は、入力V_Rと出力V_R′との関係を示したもの
である。図中、ｄがヒューズを全く切断しないときの特
性である。ヒューズF₁,F₂,F₃を順に切断すると、上記R₁
が大きくなるので、c,b,aで示すようにV_R′は高くな
る。ヒューズF₄,F₅,F₆を順に切断すると、上記R₂が大き
くなるので、e,f,gで示すようにV_R′は低くなる。した
がって、まずV_Rを観測し、第13図を見てV_R′が最も目標
値V_R0′に近くなるように、ヒューズの切断方法を選択
すればよい。われわれの目標は、V_Rが広い範囲でばらつ
いても、V_R′がある範囲内V_R0′±ΔV_R′に入るように
することである。そのためには、図中に破線で示したよ
うに、あるトリミング方法（たとえばａ）を採用したと
きにV_R′＝V_R0′＋ΔV_R′になるときに、それと隣接す
るトリミング方法（たとえばｂ）を採用するとV_R′＝V
_R0′−ΔV_R′になるように、回路定数（各MOSトランジ
スタのチャネル幅／チャネル長）を選んでおけばよい。第37図にトリミング回路の他の実施例を示す。出力電
圧V_R′を低くするときは、第35図と同様に、ヒューズ
F₄,F₅,F₆を順に切断すればよい。第35図との相違点は、
出力電圧V_R′を高くする方法にある。この場合は、まず
ヒューズF₇を切断し（この時点で入出力特性は第36図の
ｈのようになるように回路定数を選んでおく）、次に
F₄,F₅,F₆を順に切断していけばよい。本回路は、第35図
の回路よりもヒューズの数が少なく、したがって占有面
積を小さくできるという利点がある。第35図および第37図に示した回路は、前記米国特許に
記載されている回路に比べて、通常のMOSプロセスで作
った場合の占有面積が小さいという利点がある。すなわ
ち、米国特許に記載されている回路では、出力電圧V_R′
を分割するための素子として、抵抗を用いていたのに対
し、第35図および第37図の回路ではMOSトランジスタを
用いている。回路の消費電流を低減するためには、電圧
分割用素子の等価抵抗はかなり大きく（数百ｋπ程度）
しなければならない。通常のMOSプロセスでは、抵抗よ
りもMOSトランジスタの方が、小面積で等価抵抗の大き
い素子が得られる。ただし、MOSトランジスタを用いる
と、そのしきい値電圧の変動によってV_R′の特性が変動
することが懸念されるが、各トランジスタのチャネル幅
・チャネル長を十分大きくしてばらつきを抑え、バック
ゲートをソースに接続して基板電位変動の影響を回避
し、さらにしきい値電圧のばらつき分も見込んでヒュー
ズの切断方法を選択することにより、解決できる。次に、トリミング回路に用いるMOSトランジスタにつ
いて、第38図（ａ），（ｂ）によって説明する。前述の
ように、各トランジスタのバックゲートは、基板電位変
動の影響を抑えるために、それぞれのソースに接続する
ことが望ましい。たとえば、基板がＰ形の場合は、第38
図（ａ）に示すようなＰチャネルMOSトランジスタを用
いればよい。基板がＮ形の場合は、第38図（ａ）におい
て導電形をすべて逆にしたＮチャネルMOSトランジスタ
を用いればよい。また、第38図（ｂ）のように、二重の
ウェル構造にして、外側のウェル112の電位を固定（こ
こでは接地）することにより、基板電位変動に対してさ
らに強くすることができる。次に、トリミング回路に用いるヒューズについて説明
する。ヒューズとしては、たとえば多結晶シリコンな
ど、半導体メモリの欠陥救済に用いられているものと同
じものが利用できる。したがって、欠陥救済回路を有す
る半導体メモリならば、ヒューズを作るために特に工程
を追加する必要はない。ヒューズの切断方法は、レーザ
光を用いる方法でも、電気的な方法でもよい。レーザ光
を用いる方法には、切断用のトランジスタが不要である
ため、占有面積を小さくできるという利点があり、電気
的な方法には、高価なレーザ光照射装置を用いなくても
よいという利点がある。第39図（ａ）にV_RからV_R′への変換回路の他の実施例
を示す。第35図あるいは第37図の回路との相違点は、Ｐ
チャネルMOSトランジスタQ₄₈を追加したことである。こ
れにより、出力電圧V_R′の最大値はV_CC−|V_TP|（V_TPは
ＰチャネルMOSトランジスタのしきい値電圧）に抑えら
れる。これを第39図を用いて説明する。この図は、V_Rと
V_R′のV_CC依存性を示したものである。第35図あるいは
第37図の回路では、V_CCが低いときV_R′≒V_CCである。し
かし第39図（ａ）の回路では、Q₄₈の追加により、V_CCが
低いときV_R′＝V_CC−|V_TP|と、|V_TP|の分だけ低くな
る。本実施例の利点は、V_CCが通常動作状態（たとえば5
V）よりもかなり低いとき（たとえば3V）の、内部電源
電圧V_Lの電圧安定度がよいことである。これを第39図
（ｃ）を用いて説明する。この図は、第30図（ａ）もし
くは第32図（ａ）の駆動回路において、V_CCが低いとき
の出力電圧V_Lと電流I_Lの関係の一例である。V_R′を発生
するのに第35図あるいは第37図の回路を用いた場合は、
V_CCが低いときはV_L≒V_R′≒V_CCであるから、駆動回路の
出力MOSトランジスタ（第30図（ａ）もしくは第32図
（ａ）のQ₂₆）のドレイン・ソース間電圧がほとんど０
であり、電流駆動能力が小さい。そのため、出力電流
（負荷の消費電流）I_Lが大きくなると、V_Lが低下してし
まう。これに対してV_R′を発生するのに第39図（ａ）の
回路を用いた場合は、V_L≒V_R′≒V_CC−|V_TP|であるか
ら、駆動回路の出力MOSトランジスタのドレイン・ソー
ス間電圧はほぼ|V_TP|（この例では0.5V）に等しい。し
たがって、その電流駆動能力は比較的大きく、V_Lの低下
量は小さい。すなわち、あらかじめV_Lを少し低く設定し
ておくことにより、電圧変動量を少なくしている。これ
により、V_Lを電源として動作する半導体装置内の回路
の、V_CCが低いときの動作がより安定になり、V_CCに対す
る動作マージンが大きくなる。なお、第39図（ａ）の回路のQ₄₈も、前述のトリミン
グ回路のMOSトランジスタと同様、基板電位変動の影響
を抑えるために、第38図（ａ），（ｂ）に示す構造にし
ておくのが望ましい。［チップ内配置・配線］次に、本発明を実際の半導体チップ内に実装する場合
の、回路配置方法、ならびに基準電圧V_Rや内部電源電圧
V_Lの配線方法について述べる。本発明を適用する半導体
装置として、ここではDRAMを例に取り上げるが、もちろ
ん他の半導体装置にも本発明は適用可能である。また、
ここで述べる配置・配線方法は、位相補償を施していな
い電圧リミッタ回路に対しても有効である。第40図に電圧リミッタ回路をDRAMに適用した場合の、
望ましい回路配置および配線の一例を示す。図中、１は
半導体チップ、2a,2bは微細MOSトランジスタで構成され
ているメモリアレー、3a,3b,3cは周辺回路である。4,5
はそれぞれ接地V_GND、外部電源電圧V_CC用のボンディン
グパッド、６は基準電圧発生回路、7a,7b,7c,7dは駆動
回路である。６と7a〜7dとにより電圧リミッタ回路を構
成している。7a,7b,7cはそれぞれ、周辺回路3a,3b,3cを
駆動する内部電源電圧V_L1,V_L2,V_L3を発生する。7dはメ
モリアレー2a,2bを駆動する内部電源電圧V_L4を発生す
る。本実施例の特徴は、基準電圧発生回路６と駆動回路7a
〜7dとを分離し、基準電圧発生回路は接地電位入力用ボ
ンディングパッドの近傍に、駆動回路はそれぞれの負荷
回路の近傍に配置したことである。そのため、接地電位
入力用ボンディングパッドから基準電圧発生回路までの
接地配線８、および各駆動回路から各負荷回路までの内
部電源電圧配線11a〜11dが短くなり、それらのインピー
ダンスが小さくなる。これにより、配線８上の雑音が減
少するので、基準電圧発生回路の接地レベルが安定し、
安定な基準電圧V_Rが得られる。また、配線11a〜11dのイ
ンピーダンスによる内部電源電圧V_L1〜V_L4の電圧降下が
減少するので、V_L1〜V_L4のレベルが安定し、負荷回路の
動作が安定になる。本実施例のもう一つの特徴は、接地配線の方法にあ
る。まず、基準電圧発生回路用としては、専用の短い配
線８を設ける。他の回路用としては、配線9a〜9dを設け
る。すなわち、各駆動回路とその負荷回路とは共通の線
で配線するが、他の駆動回路や負荷回路とは分離する。
この配線方式の利点は、各回路が動作するときの流れる
電流によって接地配線上に発生する雑音が、他の回路に
悪影響を与えるのを防止できることである。特に、基準
電圧発生回路の接地配線に雑音が生ずると、すべての内
部電源電圧V_L1〜V_L4のレベルが変動するので、基準電圧
発生回路用の接地配線だけは必ず他の接地配線とは分離
しておくことが望ましい。また、メモリアレー用の接地
配線も他の接地配線と分離しておくことが望ましい。な
ぜならば、DRAMではセンスアンプが増幅動作を行うと
き、多数のデータ線（その容量は通常数千pF）が同時に
充放電され、接地配線に大きな雑音が発生するからであ
る。第41図に回路配置および配線の他の実施例を示す。本
実施例では、周辺回路３がチップの中央に集中して配置
され、さらに接地および外部電源電圧V_CC用のボンディ
ングパッド4,5もチップの中央に配置されている。本実
施例でも、基準電圧発生回路６は接地電位入力用ボンデ
ィングパッドの近傍に、駆動回路7a,7dはそれぞれの負
荷回路の近傍に配置されている。この実施例の利点は、第41図から明らかなように、配
線長が短くなることである。これにより、外部電源電圧
V_CCの変動や負荷回路に流れる電流の変動に対して強く
なる。すなわち、前実施例では、V_CC用ボンディングパ
ッドと各駆動回路との間の配線10が長いため、そのイン
ピーダンスが大きく、負荷回路の消費電流によってV_CC
のレベルが低下する。もちろんこの低下分は各駆動回路
で吸収するようになっているが、低下量があまりに大き
いと吸収しきれなくなり、内部電源電圧V_Lのレベルの低
下を招くことがある。これに対して本実施例では、V_CC
配線10のインピーダンスが小さいので、その分大きな負
荷電流を流すことができる。またV_CCの低下に対しても
強い。第40図もしくは第41図において、接地配線の雑音を特
に問題にしているのは、基準電圧V_Rおよび内部電源電圧
V_L1が接地電位を基準にして発生されるからである。逆
に、V_R,V_Liが外部電源電圧V_CCを基準として発生される
場合は、V_CC配線の雑音の方が問題になる。この場合
は、基準電圧発生回路をV_CC用ボンディングパッドの近
傍に配置し、V_CC用配線を各回路ごとに分離すればよ
い。なお、第40図もしくは第41図に示した配置・配線方法
において、基準電圧V_Rを基準電圧発生回路から各駆動回
路まで配線しているが、この配線12にはシールドを施し
ておくのが望ましい。半導体チップ内の他の回路から雑
音を受けてV_Rが変動するのを防ぐためである。通常の半
導体製造プロセスで実現できるシールド方法の例を次に
説明する。第42図（ａ），（ｂ）に、シールドを施した配線の一
実施例のそれぞれ平面図および断面図を示す。図中、10
1は半導体基板、104はSiO₂、108は第１の配線層、109a,
109b,109cは第２の配線層、113,114は層間絶縁膜、115
は保護膜である。109bが基準電圧V_Rの配線である。その
周囲の108,109a,109cがシールド用の配線であり、一定
電位（ここでは接地）に固定されている。109bの下方に
108を設けたことにより基板101との容量結合による雑音
を防止でき、左右に109a,109cを設けたことにより隣接
する配線（図示せず）との容量結合による雑音を防止で
きる。第42図（ｃ）および（ｄ）は、シールドを施した
配線の他の実施例である。本実施例では、V_Rを第１の配
線層108bで配線し、その左右（108a,108c）、下方（10
6）および上方（109）にそれぞれシールド用配線を設け
ている。上方にもシールド配線を設けることにより、上
方の空間を通した容量結合による雑音をも防止でき、シ
ールドがより効果的になる。さらに第42図（ｅ），（ｆ）のように、コンタクト孔
116a,116c、およびスルーホール117a,117cを設けてシー
ルド用配線同士を接続すれば、シールドが完全になる。
第42図（ｇ），（ｈ）にシールドを施した配線の他の実
施例を示す。本実施例では、多結晶シリコン層106がV_R
の配線である。その下方にはウェル112が形成され、Ｐ
形拡散層107a,107c、およびコンタクト孔116a,116cを介
して、上方の第１の配線層108に接続されている。すな
わち、106の周囲を112,107a,116a,108,116c,107cで囲む
ことによりシールドしている。本実施例の利点は、シー
ルドに第２の配線層を使用していないので、これを第42
図（ｇ）の109に示すように、他の目的に使用できるこ
とである。これは、たとえばV_Rの配線と他の配線とが交
差する部分に使用するのに有効である。なお、以上のようなシールドにより、V_Rと接地との間
に寄生容量が付くが、これはむしろ好ましい効果をもた
らす。この寄生容量は、V_R配線の高周波に対するインピ
ーダンスを低減させ、高周波雑音をバイパスさせる、い
わゆるデカップリングコンデンサとして働くからであ
る。シールド線だけは、デカップリングコンデンサとし
て静電容量が不足の場合は、別にキャパシタを付加して
ももちろんさしつかえない。上の例では、シールド線を固定する電位は接地電位と
しているが、安定な電位ならば必ずしも接地電位でなく
てもよい。しかし、接地電位にするのが、最も簡単であ
り、しかも上に述べたように寄生容量がデカップリング
コンデンサとして働くので望ましい。特に、基準電圧発
生回路用の接地配線（第40図，第41図に示す８の部分）
に接続するのが、他の回路の動作によって発生する雑音
を避ける意味でよい。前述のようにV_RがV_CCを基準にし
て発生される場合は、シールド線はV_CCに固定する方が
よい。第43図に回路配置および配線の他の実施例を示す。図
中、１は半導体メモリチップ、３は周辺回路、7a,7b,7c
はそれぞれ内部電源電圧V_Lを発生する駆動回路、14a,14
b,14c,14dは駆動回路の出力を電源として用いて電圧振
幅V_Lのパルスφ_P1,φ_P2,φ_P3,φ_P4を発生するパルス発
生回路、2a,2b,2c,2dはそれぞれφ_P1,φ_P2,φ_P3,φ_P4に
よって動作する微細MOSトランジスタを用いたメモリア
レーである。なお、ここでは基準電圧発生回路は、記載
を省略してある。第44図にこれらの回路の動作タイミン
グを示す。本実施例の半導体メモリチップ１には単一の外部電源
電圧V_CC（たとえば5V）が印加されている。駆動回路7a,
7b,7cからはV_CCは降下させた内部電源電圧V_L（たとえば
3V）が出力され、パルス発生回路14a,14b,14c,14dにそ
れぞれ入力されている。そして、パルス発生回路には第
44図に示すタイミングパルスφ_Ｔと、アドレス信号a_iと
逆相の▲▼が入力されている。周辺回路３は、外部アドレス信号A_iを受けて内部アド
レス信号a_iおよび▲▼を、外部制御信号（ここでは
ロウアドレスストローブ信号▲▼，カラムアドレ
スストローブ▲▼、および書込みエネーブル信号
▲▼）を受けて内部タイミングパルスφ_Ｔを発生す
る。周辺回路は、チップの集積度にはあまり影響しない
のであえて微細素子を用いる必要がないこと、および注
飛インタフェースの都合により、外部電源電圧V_CCで直
接動作させているが、もちろん内部電源電圧で動作させ
てもよい。メモリはアドレスによって選択されたアレーのみが動
作する。この例では、a_i＝“0"（/a_i＝“1"）のときア
レー2aと2cが選択（2bと2dは非選択）、a_i＝“1"（/a_i
＝“0"）のときアレー2bと2dが選択（2aと2cは非選択）
の状態となる。そのために、選択されたアレー用のパル
スのみが出力される。すなわち、第44図に示すように、
a_i＝“0"のときは、パルス発生回路14aと14cがタイミン
グパルスφ_Ｔによりφ_P1,φ_P3を出力してアレー2aと2c
を、逆にa_i＝“1"のときは、パルス発生回路14bと14dが
タイミングパルスφ_Ｔによりφ_P2,φ_P4を出力してアレ
ー2bと2dを動作させる。本実施例の特徴は、各駆動回路を各パルス発生回路に
近接して配置し、しかもパルス発生回路14bと14cとで駆
動回路7bを共有していることである。そのため、第３図
に比べて配線が短くなり、配線のインピーダンスが小さ
くなり、これによって発生する雑音のレベルを抑えるこ
とができる。また、第４図に比べて、駆動回路数が１個
減り、これによってチップ占有面積と消費電力の低減が
実現できる。しかも、パルス発生回路14bと14cとは同時
には動作しないので、駆動回路7bは１個のパルス発生回
路のみを駆動できればよく、電流駆動能力を２倍にする
必要はない。パルス発生回路14a〜14dは、たとえば第45図（ａ），
（ｂ）に示した回路で実現できる。第45図（ａ）におい
て、51は、ＰチャネルMOSトランジスタQ₅₁,Q₅₂とＮチャ
ネルMOSトランジスタQ₅₃,Q₅₄から成る２入力NAND回路で
ある。この回路の電源はV_CCであり、入力はタイミング
パルスとアドレス信号a_i（または▲▼）である。52
は、ＰチャネルMOSトランジスタQ₅₅とＮチャネルMOSト
ランジスタQ₅₆から成るインバータであり、その電源はV
_Lである。a_iが“1"（電位V_CC）のときにφ_Ｔが入力され
ると、内部電源V_Lの振幅のパルスφ_Ｐが出力される。な
お、ここではNAND回路は外部電源電圧V_CCで動作させて
いるが、内部電源電圧V_Lで動作させてもよい。第46図は、第43図の実施例に比べて、駆動回路の数を
さらに１個減らした例である。アドレス信号a_i,▲
▼、タイミングパルスφ_Ｔ、およびパルスφ_P1〜φ
_P4は、第43図で説明したものと同じである。本実施例では、パルス発生回路14aと14bとで駆動回路
7aを、14cと14dとで7bをそれぞれ共有している。そのた
め、第43図の実施例に比べて、駆動回路数が１個減り、
これによるチップ面積と消費電力を低減できる。ここで
第44図に示すように、14aと14b、14cと14dとはそれぞれ
同時には動作しない。したがって、駆動回路7aと7bとは
それぞれ１個のパルス発生回路のみを駆動できればよ
く、駆動能力を２倍にする必要はない。第47図は、メモリアレーが８個の分割されている場合
に本発明を適用した実施例である。図中、１は半導体チ
ップ、３は周辺回路、2a〜2hはメモリアレー、7a,7bは
駆動回路、14a〜14hはパルス発生回路である。本実施例
では、８個のアレーのうち２個がアドレス信号a_i,a_jに
よって選択され、選択されたアレーのみが動作する。す
なわち、a_ia_j＝“00"のときは2aと2e、a_ia_j＝“01"のと
きは2bと2f、a_ia_j＝“10"のときは2cと2g、a_ia_j＝“11"
のときは2dと2hがそれぞれ選択される。そのため、選択
されたアレー用のパルスφ_Pk（ｋ＝１〜８）のみが出力
される。すなわち、第48図に示すように、アドレス信号
a_ia_j＝“00"のときはパルスφ_P1とφ_P5、a_ia_j＝“01"の
ときはパルスφ_P2とφ_P6、a_ia_j＝“10"のときはパルス
φ_P3とφ_P7、a_ia_j＝“11"のときはパルスφ_P4とφ_Ｐが
それぞれ出力される。これらのパルスφ_Pk（ｋ＝１〜
８）は、φ_Ｔのタイミングで出力されるパルスであり、
その振幅は内部電源電圧V_Lである。本実施例では、メモリアレーを動作させるための８個
のパルス発生回路で２個の駆動回路7a,7bを共有してい
る。このようにすることにより、駆動回路数を大幅に減
らすことができ、占有面積と消費電力の低減を実現する
ことができる。［DRAMへの適用例］最後に、本発明をDRAMに適用した例について述べる。
第49図は本発明を適用したDRAMの構成図である。図中、
201は電源電圧（V_CC）供給用ボンディングパッドで、外
部電源に接続されている。202は差動増幅器、203は内部
降圧された電源電圧（V_L）の供給線、204はＰチャネルM
OSセンスアンプの起動MOSトランジスタ、205はＮチャネ
ルMOSセンスアンプの起動MOSトランジスタ、206はＰチ
ャネルMOSセンスアンプ、207はＮチャネルMOSセンスア
ンプ、208はメモリセル、209はＰチャネルMOSセンスア
ンプのＮ形ウェル部、210はセルアレー部とセンスアン
プ部を含むメモリブロック、211はＸデコーダ、212はＹ
デコーダ、213はショート・プリチャージ信号線、214は
電源線V_L/2である。電源電圧V_CCは、Ｘデコーダ,Yデコ
ーダ，ゲート保護ならびに信号発生回路などの周辺回路
で使う。内部降圧された電源電圧V_Lは、本実施例の場
合、センスアンプ起動MOSトランジスタ204につながるＰ
チャネルMOSトランジスタのバックゲート（ウェル）と
Ｙデコーダの一部に使っている。センスアンプのようないわゆるCMOS回路の場合、Ｐ形
の基板を用いると、ＰチャネルMOSトランジスタはＮ形
のウェル内に形成されるのが普通である。この場合、第
50図の断面図に示すように、Ｎウェル（ＰチャネルMOS
トランジスタのバックゲート）の電位は外部電源電圧V
_CCではなく、そのソースに供給される動作電圧（この場
合はV_L）とするのが望ましい。この理由を次に述べる。たとえばV_CC＝5V,V_L1＝3Vとすると、データ線プリチ
ャージレベルが1.5Vであるから、センスアンプ起動前、
ＰチャネルMOSトランジスタには1.5Vのバックゲートバ
イアスがかかり、起動後は0Vになる。第６図を参照する
と、センスアンプ起動前のしきい値電圧（絶対値）は約
0.86V、起動後は約0.57Vである。もしＮウェル電圧をV
_CC（＝5V）としていると、各々1.1V,0.92Vとなる。これ
はV_L1とした場合に比較してあまりに大きい。第51図
は、上記DRAMのセンス系の動作速度を、ＰチャネルMOS
トランジスタのしきい値電圧に対してプロットした図で
ある。同図からわかるように、0.1Vのしきい値電圧上昇
が約2nsの遅延に相当するので、この場合Ｎウェル電圧
をV_L1（＝3V）とすることで約5ns以上の高速化が実現で
きることがわかる。超高集積化時代のCMOSLSIは、より
動作電圧を下げ、基板（ウェル）濃度を上げる（バック
ゲートバイアス効果が大きくなる）傾向があるので、上
記本発明の効果はさらに重要になる。ここで、Ｎウェル電圧をＰチャネルMOSトランジスタ
に供給される内部電源電圧V_Lと等しくするにあたり、容
量結合などによるＮウェル電圧の変動が懸念される。第
49図に示した実施例は、データ線はV_L/2にプリチャージ
されるので、ＰチャネルMOSトランジスタが動作すると
き、ドレイン電圧が上昇するものと下降するものとが対
を成し、雑音はきわめて小さい。したがって、Ｎウェル
電圧の変動によるラッチアップ等の問題は発生しない。以上、センスアンプを例にとって説明したが、同様の
手法は、他のCMOS回路に対しても適用できる。またDRAM
に限らず、２種類以上の異なる動作電圧を有するCMOS・
LSIならば適用可能である。また、本発明の実施例にお
いて、半導体の導電形，電位関係をすべて逆にしても、
本発明が成立することは明らかである。以上説明したように、本発明によれば、電圧リミッタ
回路が多くの種類の負荷を駆動する必要があり、また負
荷の種類や大きさが動作モードによって変動する場合で
も、負荷の種類や動作モードに応じた最適な位相補償が
可能になり、電圧リミッタの動作を安定化できる。また、内部電圧を電源として用いる負荷回路が半導体
チップ内に複数個ある場合、各駆動回路から各負荷回路
までの配線を短くすることができるので、雑音レベルを
低く抑えることができる。また、駆動回路の駆動能力を
増加させることなく、回路数を減らすことができるの
で、占有面積および消費電力を低減することができる。また、内部降圧された動作電圧を用いるCMOS回路にお
いて、ウェル内に形成されているトランジスタのバック
ゲート（ウェル）の電圧を降圧された電圧と等しくする
ことにより、回路の高速化が可能になり、超高集積化LS
Iの高信頼性、高速性を併せて実現することができる。〔第３グループ〕上記技術の問題点は、内部電圧を外部から検査する方
法について考慮されていないことである。たとえば電圧
リミッタを有するメモリLSIの場合、電圧リミッタで発
生した内部電圧値が設計値から外れていると、内部回路
の動作マージンが狭くなったり、誤動作したりする。し
かし、メモリLSIをメモリテスタ等で検査する場合、内
部電圧値を知ることができないと、上記のような問題は
容易に確かめることができない。内部電圧端子にパッドを設けて、そのパッドにメモリ
テスタを接続すれば、外部から内部電圧値を知ることが
できる。しかしこの方法には次のような問題点がある。第１に、パッドからメモリテスタまでの配線が受ける
雑音によって、測定値に誤差が生ずる。第２に、メモリテスタの入力インピーダンスによって
電圧値が変化することがある。第３に、メモリテスタはアナログ電圧を測定すること
になるので、デジタル信号を取扱うよりも測定に時間が
かかる。本実施例の目的は、上記の問題点を解決し、内部電圧
を外部からメモリテスタ等で検査することが容易な半導
体装置を提供することにある。上記目的を達成するため、本実施例では、外部から指
定された電圧と内部電圧とを比較する手段と、その比較
結果を出力する手段を設ける。外部から指定された電圧と内部電圧とを比較し、その
比較結果を出力することにより、外部に取り出す信号は
デジタル信号になる。したがって、前述の内部電圧端子
から直接取り出す場合に比べて、雑音や測定器の入力イ
ンピーダンスの影響を受けにくく、またメモリテスタ等
で検査することが容易になる。以下、図面を参照して本実施例を説明する。以下の説
明では、本発明をDRAMに適用した例を示すが、本発明は
DRAMに限らず他の半導体装置にも適用できる。第52図に本実施例を示す。これは電圧リミッタを有す
るDRAMである。図中、１は半導体チップ、２はDRAMのメ
モリアレー、３はDRAMの周辺回路、４は電圧リミッタ、
５は比較回路、６はマルチプレクサおよび出力バッフ
ァ、８はテストエネーブル信号発生回路である。電圧リ
ミッタ４は、外部電源V_CCをもとに、V_CCよりも低い内部
電源V_Lを発生する。DRAMの周辺回路３は外部電源V_CCに
よって動作するが、メモリアレー２は内部電源V_Lによっ
て動作する。本実施例において内部電源V_Lの電圧を検査する方法に
ついて説明する。比較回路５は、V_Lと比較用電圧V_Sとを比較する。本実
施例では、V_Sを入力する端子は、DRAMのデータ端子D_in
と兼用であるが、専用の端子でもよいし、他の端子、た
とえばアドレス端子の一つと兼用してもよい。比較回路
の出力Ｃは、マルチプレクサおよび出力バッファ６を介
して出力される。本実施例では、Ｃを出力する端子は、
DRAMのデータ出力端子D_outと兼用であるが、専用の端子
でもよい。比較出力Ｃは、V_L＞V_Sのときは高レベル、V_L＜V_Sのと
きは低レベルになる。したがって、D_inに印加する比較
用電圧V_Sを変えてD_outを観測することにより、内部電圧
V_Lを知ることができる。たとえば、外部電源V_CCが、 V_CCmin≦V_CC≦V_CCmax …（１）の範囲で、V_LがV_Lminよりも高くV_Lmaxよりも低くなけれ
ばならないとする。これを検査するには、まず、D_inにV
_Lminを印加してV_CCをV_CCminからV_CCmaxまで変化させ、D
_outが常に高レベルであることを確認する。次に、D_inに
V_Lmaxを印加してV_CCをV_CCminからV_CCmaxまで変化させ、
D_outが常に低レベルであることを確認すればよい。このようにD_out端子から出力される信号が高レベルが
低レベルかというデジタル信号であることが、本発明の
特徴である。したがって、アナログ電圧を直接出力する
場合に比べて、雑音やメモリテスタの入力インピーダン
スによる誤差を避けることができ、メモリテスタで検査
することが容易になる。テストエネーブル信号TEは、V_Lを検査するモードであ
るか、通常の読出し／書込みモードであるかを示す信号
である。この信号は、比較回路５をエネーブルとする
た、およびマルチプレクサおよび出力バッファ６を切り
替えるために用いられる。TEを入力するための専用の端
子を設けてもよいが、本実施例では、TEを発生するため
の回路８を設けてある。この回路は、DRAMのロウアドレ
スストローブ信号（▲▼）、カラムアドレススト
ローブ信号（▲▼）、および書込みエネーブル信
号（▲▼）が印加されるタイミングの組合せによっ
てTEを発生する。これを第53図（ａ），（ｂ）を用いて説明する。 DRAMでは、通常の読出し／書込みモードのときは、第
53図（ａ）のように、▲▼は▲▼よりも先
に印加される。逆に第53図（ｂ）のように、▲▼
が▲▼よりも先に印加され、しかもそのときの▲
▼が低レベルであったとき、回路８は、V_L検査モー
ドの指定であると判断し、TEを発生する。なお、▲
▼，▲▼▲▼のタイミングの組合せによっ
て特殊な動作モードを指定する方法については、たとえ
ばアイ・エス・エス・シー・シー，ダイジェスト・オブ
・テクニカル・ペーパーズ，第18頁から第19頁,1987年
２月（ISSCC Digest of Technical Papers,pp.18−19,F
eb.1987）あるいは、アイ・エス・エス・シー・シー，
ダイジェスト・オブ・テクニカル・ペーパーズ，第286
頁から第287頁,1987年２月（ISSCC Digest of Technica
l Papers,pp.286−287,Feb.1987）において論じられて
いる。ここでV_Lの検査に用いる専用の信号（V_S,C、およびT
E）の入出力方法について補足しておく。これらの信号の専用の端子を設けてもよいことは、上
に述べたとおりである。しかし、第１図の実施例では、
V_Sの入力端子はD_inと、Ｃの出力端子はD_outとそれぞれ
兼用であり、TEは▲▼，▲▼，▲▼の
タイミングの組合せにより作られる。この方式の利点
は、DRAM本来の端子のみを用いてV_Lを検査できることで
ある。したがって、ウエハ状態での検査だけでなく、パ
ッケージに組立てた後の検査も可能になる。第54図に比較回路５の一例を示す。第54図において、20はV_LおよびV_Sを入力とし、ノード
27を出力とする差動増幅器であり、ＮチャネルMOSトラ
ンジスタ21,22,23とＰチャネルMOSトランジスタ24,25か
ら成る。30はノード27を入力としＣを出力とするインバ
ータであり、ＮチャネルMOSトランジスタ31とＰチャネ
ルMOSトランジスタ32から成る。V_LがV_Sよりも高いとき
はノード27が低レベル、出力Ｃが高レベルになる。V_Lが
V_Sよりも低いときはノード27が高レベル、出力Ｃが低レ
ベルになる。比較回路としては単独の差動増幅器でもよいが、本実
施例のように差動増幅器の出力をさらにインバータで増
幅するようにした方が、出力Ｃのレベルを確実に高レベ
ル（≒V_CC）、低レベル（≒0V）にできるので望まし
い。本回路では、MOSトランジスタ21のゲートにTEが入力
されているので、V_L検査モードのとき（TEが高レベルの
とき）以外は差動増幅器に電流が流れない。これにより
通常動作時の消費電力の増加を防止できる。また、通常
動作時はＰチャネルMOSトランジスタ26が導通している
ので、ノード27は高レベルに固定されている。次に、本発明に用いるマルチプレクサおよび出力バッ
ファ６の実現方法について説明する。第55図はマルチプレクサおよび出力バッファの一例で
ある。第55図中、41,42、および49〜52はインバータ、4
3〜48はNANDゲート、53および54はＮチャネルMOSトラン
ジスタである。この回路は、DRAMのデータ出力d_outと比
較回路の出力Ｃのうちの一方を選択して、出力端子D_out
に出力する回路である。いずれを選択するかは、TE（前
述のテストエネーブル信号）およびOE（DRAMの出力エネ
ーブル信号）によって決定される。TEが高レベル,OEが
低レベルのとき（V_L検査モードのとき）はＣが、TEが低
レベル、OEが高レベルのとき（読出しモードのとき）は
d_outが、それぞれ選択・出力される。TE,OEがともに低
レベルのとき（書込みモードもしくは待機状態のとき）
は出力端子D_outは高インピーダンスである。第56図に本発明の他の実施例を示す。前実施例との相
違点は、比較用電圧としてV_S1,V_S2の２個が入力されて
おり、比較回路も５−1,5−２の２個が設けられている
ことである。比較回路５−１は内部電圧V_LとV_S1とを、５−２はV_L
とV_S2とをそれぞれ比較する。比較出力C₁は、V_L＞V_S1の
ときは高レベル、V_L＜V_S1のときは低レベルになる。比
較出力C₂は、V_L＞V_S2のときは低レベル、V_L＜V_S2のとき
は高レベルになる。外部に出力される信号Ｃは、C₁とC₂
をANDゲート９によって論理積をとった結果である。本実施例は、データ入力端子と出力端子とが兼用で、
４ビット同時に読出し／書込みされる、いわゆる×４ビ
ット構成のDRAMである。そこで、比較用電圧V_S1とV_S2と
の入力、および比較結果Ｃの出力には、４個のデータ入
出力端子I/O₀〜I/O₃のうちの３個を利用している。前実
施例のような×１ビット構成DRAMの場合は、たとえばＣ
の出力にはD_outを、V_S1,V_S2の入力にはD_inまたはアドレ
ス端子のうちの２個を利用すればよい。本実施例の利点は、V_Lがある範囲内にあるか否かが一
度の検査でわかることである。たとえば、V_LがV_Lminよ
りも高くV_Lmaxよりも低くなければならないとする。こ
れを検査するには、V_S1＝V_Lmin,V_S2＝V_Lmaxとすればよ
い。V_Lmin＜V_L＜V_Lmaxのときに限り、Ｃは高レベルにな
る。第57図に本発明の他の実施例を示す。前述の２実施例との相違点は、比較用電圧V_Sをデジタ
ル信号で指定し、それをDA変換することにより比較用電
圧V_SをDACで作っていることである。本実施例では、デ
ジタル信号S₀〜S₃の入力端子はアドレス端子A_iと兼用で
ある。入力されたデジタル信号は、DAコンバータ10によって
アナログ電圧V_Sに変換される。DAコンバータに与える基
準電圧は、V_CCでもよいが、専用の電圧V_Rの方が望まし
い。内部電圧V_LのV_CC依存性を測定できるからである。
本実施例ではV_Rの入力端子は、DRAMのデータ入力端子D
_inと兼用である。本実施例の特徴は、出力だけでなく入力もデジタル信
号であることである。そのため、前実施例に比べてメモ
リテスタによるテストがさらに容易になる。なお、本実
施例では比較用電圧はV_S1個だけであるが、前実施例の
ように２個にしてもよいことはもちろんである。次に、本実施例に用いるDAコンバータについて説明す
る。第58図（ａ）にDAコンバータの一例を示す。図中、61
および62はインバータ、Ｒおよび2Rは抵抗である。ここ
でインバータ62の電源は基準電圧V_Rである。端子S₀〜S₃
からデジタル信号が入力されると、インバータ62の出力
電圧は入力信号に応じてV_Rまたは0Vになる。出力V_Sの電
圧は、で与えられる。ただし、インバータ62の出力インピーダ
ンスは抵抗R,2Rに比べて十分小さいと仮定している。第58図（ｂ）にDAコンバータの他の実施例を示す。図
中、71はデコーダ、72はMOSトランジスタ、Ｒは抵抗で
ある。この回路は、基準電圧V_Rを抵抗分割した電圧のうち、１つを選択して出力V_Sとする。この選択は、入
力信号S₀〜S₃をデコーダ71でデコードした信号T₀〜₁₅に
よって行われる。この回路の特徴は、負荷のインピーダ
ンス（第57図の比較回路５の入力インピーダンス）が十
分大きければ（第54図の回路は、この条件を満たしてい
る）、出力電圧V_SはMOSトランジスタ72のオン抵抗の影
響を受けないことである。なお、第58図（ａ），（ｂ）はいずれも４ビットのDA
変換器である。しかし、ビット数は、どの程度正確に内
部電圧V_Lを設定する必要があるかにより増減してもよい
ことは言うまでもない。第59図に本発明の更に他の実施例を示す。本実施例の
特徴は、内部電圧V_LをAD変換して出力することである。
そのため、デジタル信号S₀〜S₃を記憶するためのレジス
タ80が設けられている。以下、本実施例の動作を第60図
のタイミング図に従って説明する。 ▲▼，▲▼，▲▼のタイミングの組
合せによりテストエネーブル信号TEを発生することは前
実施例と同様である。この時点でレジスタ80の内容は、
最上位ビットS₃のみが“1"、他は“0"という状態に設定
される。このとき、比較用電圧V_SはV_R/2に等しい。この
V_Sと内部電圧V_Lとを比較した結果、Ｃ＝１すなわちV_L＞
V_R/2ならば、最上位ビットS₃はそのまま“1"に保たれ、
Ｃ＝０すなわちV_L＜V_R/2ならばS₃は“0"にリセットされ
る。次にレジスタのS₂が“1"にセットされる。このとき、
比較用電圧V_SはV_R/4または3V_R/4である。このV_Sと内部
電圧V_Lとを比較した結果、Ｃ＝１ならばS₂はそのまま
“1"に保たれ、Ｃ＝０ならばS₂は“0"にリセットされ
る。以下同様にして、S₁,S₀が順次に決定される。以上の動作はクロックに同期して行われる。本実施例
では▲▼をクロックとして用いている。すなわ
ち、まず▲▼を▲▼よりも先に低レベルに
してV_L検査モードを指定する。これによりTEが高レベル
になる。次に、▲▼は位レベルに保ったまま、▲
▼を上げ下げすることにより、上記のAD変換が行
われる。この間、出力端子D_outには各回の比較結果が順
に現れるので、D_outを観測することにより、AD変換の結
果を知ることができる。

【発明の効果】

本発明によれば、内部電圧の検査結果がデジタル信号
で外部に出力されるので、内部電圧を外部からメモリテ
スタなどで検査することが容易になる。以上本発明によれば、超大規模半導体集積回路を実際
に設けることができ、かつ、これらの特性，安定動作等
も達成することができる。

【図面の簡単な説明】

第７図（ａ），（ｂ）は従来技術を説明する回路図、第
２図乃至第６図は、本発明者らが発見した問題点を説明
する図、第１図，第８図乃至第23図は、本発明の第１の
グループの実施例を説明する図、第24図乃至第51図は、
本発明の第２のグループの実施例を説明する図、第51図
乃至第60図は、本発明の第３のグループの実施例を説明
する図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤清男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者中込儀延東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者池永伸一東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者衛藤潤東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者三宅規雄東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者野田孝明東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者田中均東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (56)参考文献特開昭62−121990（ＪＰ，Ａ) 特開昭63−95653（ＪＰ，Ａ) 特開平１−241091（ＪＰ，Ａ) 特開平２−198096（ＪＰ，Ａ) 特開平２−28362（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】外部電源端子と、上記外部電源端子から供
給される外部電圧を内部電圧に変換する内部電圧発生回
路と、上記内部電圧を電源として動作する内部回路とを
有し、上記内部電圧発生回路は、基準電圧を発生する基準電圧
発生回路と、上記基準電圧に基づいて上記内部電圧を出
力する駆動回路とを含み、上記駆動回路は、上記基準電圧に基づく信号を一方の入
力端子に受ける差動増幅器と、上記差動増幅器の出力す
る信号に基づいてゲートが制御され上記内部電圧を出力
する出力MOSFETと、上記出力MOSFETの出力に基づく信号
を上記差動増幅器の他方の入力端子に入力する帰還手段
と、上記差動増幅器及び上記出力MOSFETの少なくとも一
方の周波数特性を変更する位相補償回路とを有すること
を特徴とする半導体装置。
【請求項２】上記位相補償回路は、上記出力MOSFETの出
力ノードとゲートの間に接続されたキャパシタを含んで
なることを特徴とする請求項１記載の半導体装置。
【請求項３】上記位相補償回路は、上記出力MOSFETの出
力ノードと、回路の基準電位点との間に設けられたキャ
パシタと抵抗との直列回路とを含んでなることを特徴と
する請求項１記載の半導体装置。
【請求項４】外部電源端子と、上記外部電源端子から供
給される外部電圧を内部電圧に変換する内部電圧発生回
路と、上記内部電圧を電源として動作する内部回路とを
有し、上記内部電圧発生回路は、少なくとも基準電圧を発生す
る基準電圧発生回路と、上記基準電圧に比例した電圧を
発生する電圧変換手段とを含み、上記電圧変換手段は、少なくとも一方の入力端子に上記
基準電圧が供給される差動増幅器と、上記差動増幅器の
出力端子と他方の入力端子との間に設けられたフィード
バック回路とを有し、上記フィードバック回路は、抵抗素子として動作する並
列形態の複数のMOSFETと、上記複数のMOSFETの内の所定
MOSFETを切り離すことにより上記複数のMOSFETの等価抵
抗を変更するようにされた回路とを有することを特徴と
する半導体装置
【請求項５】上記複数のMOSFETは、ウェル内に形成さ
れ、上記複数のMOSFETはそれぞれのソースがウェルに結
合されてなることを特徴とする請求項４記載の半導体装
置。
【請求項６】外部電源端子と、上記外部電源端子から供給される外部電圧を内部電圧に
変換する複数個の内部電圧発生回路と、上記内部電圧をそれぞれ電源として動作する複数個の内
部回路と、上記複数個の内部電圧発生回路のうち少なくとも２個の
出力同士を接続する接続手段とを備え、上記接続手段は、所定の電圧にバイアスされたゲートと
上記２個の出力同士を接続するソース・ドレイン経路と
を持つ第1MOSFETを含むことを特徴とする半導体装置。
【請求項７】上記接続手段は、上記２個の出力同士を接
続するダイオード接続された第2MOSFETと、上記２個の
出力同士を上記第2MOSFETとは逆方向に接続するダイオ
ード接続された第3MOSFETとをさらに含んでなることを
特徴とする請求項６記載の半導体装置。
【請求項８】上記複数個の内部電圧発生回路は、第１内
部電圧発生回路と、第２内部電圧発生回路と、上記第１
及び第２電圧発生回路よりも電流供給能力が小さくされ
るとともに上記第１及び第２内部電圧発生回路が動作停
止される期間において上記内部電圧を発生する期間を持
つ第３内部電圧発生回路を含み、上記第１電圧発生回路と上記第２電圧発生回路の出力同
士は上記接続手段によって接続され、上記第３電圧発生
回路の出力は上記第１電圧発生回路の出力に直接に接続
されることを特徴とする請求項６又は７記載の半導体装
置。
【請求項９】上記内部電圧は、上記外部電圧よりも小さ
な電圧であることを特徴とする請求項１から８のいずれ
か１に記載の半導体装置。
【請求項１０】上記半導体装置は、複数のダイナミック
形メモリセルを含むダイナミック形メモリであることを
特徴とする請求項１から９のいずれか１に記載の半導体
装置。
【請求項１１】上記半導体装置は、複数のワード線と複
数のデータ線との交点に設けられた複数のダイナミック
形メモリセルと、上記複数のデータ線に出力される信号
をそれぞれに増幅するための複数のセンスアンプを更に
含み、上記内部電圧は上記外部電圧よりも小さな電圧であり、
上記内部回路は上記複数のセンスアンプであることを特
徴とする請求項１から５のいずれか１に記載の半導体装
置。
【請求項１２】複数のワード線と複数のデータ線の交点
に設けられた複数のメモリセルと、前記複数のデータ線に出力される信号をそれぞれに増幅
するための複数のセンスアンプと、前記複数のワード線の一つを選択するための信号を形成
するロウデコーダと、前記ロウデコーダの選択信号を受けて選択されたワード
線を所定の電圧に駆動するためのワード線駆動回路と、前記複数のデータ線の一つを選択するための信号を形成
するカラムデコーダと、外部電圧から前記外部電圧よりも電圧の小さな内部電圧
を形成するための内部電圧発生回路と、前記内部電圧を前記ロウデコーダ及び前記カラムデコー
ダに供給するための第１電源配線と、前記内部電圧を前記複数のセンスアンプに供給するため
の第２電源配線とを備え、前記内部電圧発生回路は、基準電圧を発生する基準電圧
発生回路と、前記基準電圧に基づいて前記内部電圧を出
力し前記第１電源配線に出力ノードが接続される第１駆
動回路と、前記基準電圧に基づいて前記内部電圧を出力
し前記第２電源配線に出力ノードが接続される第２駆動
回路とを含むことを特徴とする半導体装置。
【請求項１３】請求項12において、前記半導体装置は、
ロウアドレスを受け前記ロウデコーダに供給するロウア
ドレスバッファと、カラムアドレスを受け前記カラムデ
コーダに供給するカラムアドレスバッファとを更に有
し、前記ロウアドレスバッファ、及び前記カラムアドレスバ
ッファには、前記第１電源配線を介して前記内部電圧が
供給されることを特徴とする半導体装置。
【請求項１４】請求項12または13において、前記半導体
装置は、前記複数のデータ線をプリチャージ電圧にプリ
チャージするためのプリチャージ回路と、前記プリチャ
ージ回路に供給される前記プリチャージ電圧を発生する
プリチャージ電圧発生回路とを更に有し、前記プリチャージ電圧発生回路には、前記第２電源配線
を介して前記内部電圧が供給されることを特徴とする半
導体装置。
【請求項１５】請求項12から14のいずれかにおいて、前記半導体装置は、前記第１電源配線と前記第２電源配
線の間に結合された接続手段を更に有し、前記内部電圧発生回路は、前記基準電圧に基づいて前記
内部電圧を発生する第３駆動回路を更に有し、前記第３駆動回路は、前記第１及び第２駆動回路が非動
作とされる期間に前記第１及び第２電源配線に前記内部
電圧を供給することを特徴とする半導体装置。
【請求項１６】請求項15において、前記接続手段は、前
記第１及び第２電源配線の間に接続され、ダイオード接
続の方向が互いに異なるソースドレイン経路を有する一
対のMOSFETを含むことを特徴とする半導体装置。
【請求項１７】請求項12から16のいずれかにおいて、前記メモリセルのメモリアクセスの開始を指示する信号
に基づいて、前記第１駆動回路は非動作状態から動作状
態となって前記内部電圧を出力し、しかる後に前記第２
駆動回路は非動作状態から動作状態となって前記内部電
圧を出力することを特徴とする半導体装置。
【請求項１８】請求項17において、前記メモリアクセス
の開始を指示する信号はロウアドレス・ストローブ信号
であることを特徴とする半導体装置。
【請求項１９】請求項17または18において、前記第２駆
動回路は、前記ワード線の選択を開始する信号により非
動作状態から動作状態となることを特徴とする半導体装
置。
【請求項２０】請求項12から19のいずれかにおいて、前記内部電圧発生回路は、前記基準電圧発生回路の出力
する前記基準電圧を受けて第１基準電圧を出力する電圧
変換回路を更に有し、前記電圧変換回路は、前記基準電圧を一方の入力端子に
受ける第１差動増幅器と、前記第１差動増幅器の出力す
る信号に基づいてゲートが制御され前記第１基準電圧を
出力する第１出力MOSFETと、前記第１出力MOSFETの出力
する前記第１基準電圧を所定の電圧比で分圧して前記第
１差動増幅器の他方の入力端子に入力する第１帰還手段
とを有し、前記第１及び第２駆動回路のそれぞれは、前記第１基準
電圧を一方の入力端子に受ける第２差動増幅器と、前記
第２差動増幅器の出力する信号に基づいてゲートが制御
され前記内部電圧を出力する第２出力MOSFETと、前記第
２出力MOSFETの出力に基づく信号を前記第２差動増幅器
の他方の入力端子に入力する第２帰還手段とを有するこ
とを特徴とする半導体装置。