JPH02245810A - 基準電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は、半導体装置の基準電圧発生回路に係り、特に
外部電源電圧や温度による変動の少ない、安定な電圧を
発生する回路に関する。

【従来の技術】

半導体集積回路内で、外部電源電圧や温度による変動の
少ない、安定な基準電圧が必要になることがある、たと
えば、アイ・ニス・ニス・シー・シー・ダイジェスト・
オブ・テクニカル・ペーパーズ、第２７２頁から第２７
３頁、１９８６年２月（Ｉ　Ｓ　Ｓ　ＣＣＤｉｇｅｓｔ
　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ。 ｐｐ、２７２−２７３．Ｆｅｂ、１９８６）において述
べられているように、ＤＲＡＭ　（ダイナミックランダ
ムアクセスメモリ）等のメモリＬＳＩにおいては、外部
電源電圧よりも低い電圧をＬＳＩチップ上に設けた回路
（電圧リミッタ）で発生し、それを電源として用いるこ
とがある。この内部電源電圧は、メモリ動作を安定にす
るために、外部電源電圧や温度による変動の少ない安定
した電圧である必要があり、そのためには安定な基準電
圧が必要である。また、アナログ回路を内蔵したＬＳＩ
では、参照用の電圧として安定した基準電圧を必要とす
る場合が多い。 このような要求に応える基準電圧発生回路としては、た
とえば米国特許第４１００４３７号で提案されている回
路がある。第７図にその回路図を示す、これは、Ｎチャ
ネルのエンハンスメント形ＭＯ８ＦＥＴ　（以下ＥＭＯ
３と略す）とデプリーション形ＭＯＳＦＥＴ　（以下Ｄ
ＭＯ３と略す）とのしきい値電圧の差を利用して、安定
な電圧を得る回路である。図中、ＱｓｘがＥＭＯＳ、Ｑ
、。。 ＱｓｘｔＱｓｘがＤＭｏＳであり、Ｖｃｃ、　Ｖａａは
それぞれ正電圧、負電圧の外部電源である。ＥＭＯＳと
ＤＭｏＳとのしきい値電圧の差が出力電圧ＶＲとなる。 以下、この回路の動作を説明する。 Ｑ、。、Ｑ、□に流れる電流を１．。、Ｑ９□、Ｑ３．
に流れる電流をＩ。とする。４つのＭＯＳＦＥＴがいず
れも飽和領域で動作しているとすると、次の４式が成り
立つ。 β、Ｓ １、、＝−（Ｖ、、−ＶＲ−ＶＴＤ）”　　　　−・−
−−−（３）ここでｖｓｇはノード９９の電圧、ＶＴＥ
、　ＶｒｏはそれぞれＥＭＯＳ、ＤＭｏＳのしきい値電
圧（ＶＴＥ＞　Ｏ、Ｖｒｏ＜　Ｏ）　、　β、。、β９
２．β、２゜β９．はそれぞれＱ　９０　！　Ｑ　＊　
ｉ　ｌ　Ｑ　！　！　Ｉ　Ｑ　！　３のコンダクタンス
係数である。（１）〜（４）式より、ここでβ、。およ
びβ９．が十分に小さいか、あるいはβ９．／β９、＝
β１．／β、２となるように各ＭＯ５ＦＥＴの定数を定
めれば、 ＶＲ：　ＶＴＥ−ＶＴＤ となる、すなわち、出力電圧ＶＲとしてＥＭＯＳとＤＭ
ｏＳとのしきい値電圧の差の電圧が得られ、′これは外
部電源ＶｃｃやＶａａの電圧に依存しない安定な電圧で
ある。

【発明が解決しようとする課題１ 上記従来技術の問題点は、ＥＭＯＳとＤＭｏＳという性
質の異なるデバイスを用いるため、それらの特性を合せ
るのが難しいことである。上の説明では簡単のため特性
が同じとしたが、実際にはコンダクタンス係数β、βの
温度依存性ｄβ／ｄＴ、しきい値電圧の温度依存性ｄＶ
Ｔ／ｄＴ等の特性がかなり異なる。これは以下に述べる
ような理由により、ＥＭＯＳとＤＭｏＳとのしきい値電
圧差ＶＴＥ−Ｖｔｏをかなり大きくしなければならない
からである。 ＥＭＯＳはゲート・ソース間電圧がＯｖのときには確実
に非導通状態にならなければならない。 そのためには、そのしきい値電圧ＶＴＥは、製造ばらつ
きやサブスレッショルド特性を考慮すると、かなり高く
（たとえばＶＴＥ≧０．５Ｖ）設定する必要がある。ま
た、ＤＭｏＳは式（１）および（４）で示されるように
電流源として用いられる場合があるので、電流値のばら
つきを抑えるためには、そのしきい値電圧ＶＴＤの絶対
値はかなり大きく（たとえばＶＴＤ≦−１，５Ｖ）設定
しなければならない、したがってＶＴＥ　　ＶＴＤはか
なり大きく（たとえばＶＴＥ　　ＶＴＤ≧２Ｖ）なり、
これはＭＯＳＦＥＴのチャネル領域の不純物プロファイ
ルが大幅に異なることを意味する。これによって、上で
述べたようなＭＯＳＦＥＴとしての特性の不一致が生ず
る。 本発明の目的は５上記問題点を解決し、デプリーション
形のＦＥＴを用いない基準電圧発生回路を提供すること
にある。 【課題を解決するための手段】 上記目的を達成するため、本発明では、エンハンスメン
ト形でしきい値電圧の異なる２個のＦＥＴを用い、それ
らに一定比の電流を流したときの電位差を取り出して基
準電圧とする。

【作用】

デプリーション形のＦＥＴを用いず、エンハンスメント
形でしきい値電圧の異なる２個のＦＥＴを用いるので、
それらのしきい値電圧の差を十分小さくできる（原理的
にはいくら小さくてもよい）。 したがって、前記従来技術に比べて２個のＦＥＴの特性
を合せることは容易であり、従来よりもさらに安定な基
準電圧を得ることができる。

【実施例】

以下、本発明の実施例を図面により説明する。 以下の説明では正の基準・電圧を発生する場合について
説明するが、トランジスタの極性等を逆にすることによ
って負の基準電圧を発生することもできる。 第１図（ａ）に本発明の第１の実施例の回路図を示す、
この回路は、ＮチャネルＭＯＳＦＥＴ・Ｑ＠ｉ〜Ｑ、３
とＰチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　’　Ｑ−４。 Ｑ□から成り、ｖＤＤは正電圧の外部電源である。 ＮチャネルＭＯＳＦＥＴのうち、Ｑ　ｓ　ｘとＱｌ３は
標準のしきい値電圧ＶＴＥを持つエンハンスメント形Ｆ
ＥＴ　（以下ＥＭＯ８と略す）であり、ＱＧ□はＶＴＥ
よりも高いしきい１電圧ＶＴＥＥを持つエンハンスメン
ト形ＦＥＴ　（以下ＥＥＭＯ５と略す）である。以下、
この回路の動作を説明する。 ＰチャネルＭＯＳＦＥＴ−Ｑ、４とＱ。とは、ゲートお
よびソースを共有しており、いわゆるカレントミラー回
路７０を構成している。すなわち、Ｑｔ４のドレイン電
流Ｉ工とＱｌ５のドレイン電流Ｉ２との比が一定になる
ように動作する。その電流比（ミラー比）は、Ｑｔ４と
Ｑいとの定数比によって定まる。Ｑｔ　Ｌ　””　Ｑ　
！　３の定数が等しく、いずれも飽和領域で動作してい
るとすると１次の３式が成り立つ。 クタンス係数、Ｖ工はノード６１の電圧である。 （７）〜（９）式より、 Ｖ、　＝　２　ＶＲ −ｘ ただし。 βＥ Ｌ＝　　　　（Ｖｌ−ＶＲ−ＶＴＥ）”βＥ Ｉ２＝　　　　（ＶＲ−ＶＴＥ）” ここでβＥＥはＥＥＭＯ８（Ｑ、、）のコンダクタンス
係数、βＥはＥＭＯ３（Ｑ、、、Ｑｌ３）のコンデここ
でαはカレントミラー回路７０のミラー比（Ｉ工：工２
＝α：１）である、特にＱ□とＱｌの定数が同一の場合
はα＝１である。このとき、βＥＥ舛βＥならば ＶＲ＝　ＶＴＥＥ−ＶＴＥ となる６すなわち、基準電圧ＶＲとしてＥＥＭＯ８とＥ
ＭＯ３とのしきい値電圧の差の電圧が得られ、これは外
部電源Ｖｏｏの電圧に依存しない安定な電圧である。な
お、ＶＲのかわりにＶ工（−２Ｖ＊）を基準電圧として
用いてもよい。 この基準電圧発生回路の特徴は、前記の従来技術に比べ
てＭＯＳＦＥＴの特性を合せることが容易なことである
ａ　Ｑ、□〜ＱＧ３を飽和領域で動作させるためには、
ＶＴＥＥ≧２ＶＴＥ、すなわちＶ　ＴＥＥ　−ＶＴＥ≧
ＶＴＥであればよい。しきい値電圧差ＶＴＥＥ−ＶＴＥ
は従来に比べて小さく（たとえば０．７Ｖ）でき、チャ
ネル領域の不純物プロファイルの相違を従来に比べて小
さくできるからである。 本発明による回路ではしきい値電圧の温度依存性ｄＶｔ
／ｄＴの差異を小さくできるので、温度に対しても安定
な基準電圧を得ることができるが、さらに温度依存性を
小さくするにはミラー比αを調整すればよい。次にその
方法を説明する。 （１１）式を温度Ｔによって微分すると、したがってｄ
　ＶＴＥＥ／　ｄ　Ｔ＝　ｘ−ｄ　ＶＴＥ／　ｄ　Ｔト
なるようにミラー比αを設定すれば、基準電圧の温度依
存性ｄＶｙ＋／ｄＴ＝ｏにできる。 なお、本回路に用いるＭＯＳＦＥＴのチャネル長は、あ
る程度長い方が望ましい。たとえば、半導体装置の他の
回路でチャネル長１μｍ程度のＭＯＳＦＥＴが用いられ
ていたとしても、本回路ではそれよりも長い、たとえば
５μｍ以上のチャネル長のＭＯＳＦＥＴを用いるのがよ
い。（７）〜（９）式では簡単のため、飽和領域のドレ
イン電流はゲート・ソース間電圧にのみ依存するとした
が、実際にはドレイン・ソース間電圧によっても多少変
化する。チャネル長が長いほどこの変化の割合（ドレイ
ンコンダクタンス）が小さく、したがって基準電圧の安
定度が良くなる。また、短チヤネル効果によるしきい値
電圧変動を抑えるためにも、チャネル長は長い方がよい
。 第１図の回路では、基準電圧を作るためのＭＯＳＦＥＴ
−０，１〜Ｑ　ｓ　３のバックゲートはそれぞれのソー
スに接続されているが、共通の基板端子に接続するよう
にしてもよい。しかし、ＭＯＳＦＥＴのしきい値電圧は
バックゲート電圧によって変化するので、その影響を避
けるためにはソースに接続した方がよい。 ここで本発明に用いるカレントミラー回路について補足
しておく、カレントミラー回路は、第１図（ａ）の実施
例に用いられている２個のＭＯＳＦＥＴから成る回路に
限られない、たとえば、第１図Ｃｂ’）または（ｃ）の
回路でもよい。これらの回路はそれぞれカスコード形、
ウィルソン形という名称で知られている回路である。こ
れらの回路の特徴は、ミラー特性が良いことである。す
なわち、第１図（ａ）のカレントミラー回路では、Ｑ＠
４とＱ、ｓのドレイン・ソース間電圧の変化によってミ
ラー比αがわずかに変化するが、（ｂ）または（Ｃ）の
回路ではその変化量が少ない。したがって、本発明に適
用した場合、ミラー比をよす正確に設定でき、より安定
な基準電圧を得ることができる。また、カレントミラー
回路としては、第１図（ｄ）に示すような、ＭＯＳＦＥ
Ｔのかわりにバイポーラトランジスタを用いた回路でも
よい、以下の実施例では、簡単のため、主として第１図
（ａ）のカレントミラー回路を用いた図を掲げであるが
、これらの実施例に第１図（ｂ）〜（ｄ）の回路を適用
してもよいことは言うまでもない。 第２図に本発明の第２の実施例を示す。この回路は第１
図のＱｓ３を抵抗Ｒ９１で置き換えたものである。Ｑ６
□とＱ、２の定数が等しく、いずれも飽和領域で動作し
ているとすると、次の３式が成り立つ。 これらの式より、ミラー比α＝１、βＥＥ″：βＥとし
て計算すると。 ＶＲ＝ＶｔＥｐ−ＶＴＥ　　　　　　　−（１ｇ）とな
り、基準電圧ＶＲとしてＥＥＭＯ３とＥＭＯ３とのしき
い値電圧の差の電圧が得られる。 本実施例の特徴は、ＥＥＭＯ３とＥＭＯ３とのしきい値
電圧の差を、第１図の場合よりもさらに小さくできる（
原理的にはいくら小さくてもよい）ことである。そのた
め、ＭＯＳＦＥＴの特性を合せることがさらに容易であ
る。ただし、通常のＭＯＳプロセスでは、一般に抵抗よ
りもＭＯＳＦＥＴの方が占有面積が小さくできるので、
しきい値電圧差がある程度大きくてもよい場合は第１図
の実施例の方が望ましい。 第３図（ａ）に本発明の他の実施例を示す、第１図の実
施例との相違点は、電流ＩＬと工２との比を一定に保つ
方法にある。第１図の場合は、カレントミラー回路７０
が直接■、とＩ２の比を一定に保っていたが１本実施例
では２組のカレントミラー回路７１および７２が間接的
にこれを実現する。 すなわち、４個のＮチャネルＭＯ５ＦＥＴから成るカレ
ントミラー回路７１（これは前述のカスコード形である
）が１２と工、とを一定比に保つと同時に、２個のＰチ
ャネルＭＯ５ＦＥＴから成るカレントミラー回路７２が
工、と（Ｉ□＋Ｉ、）とを一定比に保つ、これによりＩ
１と工２との比が一定に保たれる。たとえば、回路７１
のミラー比をＩ、：Ｉ□＝１：１、回路７２のミラー比
をｌ３＝（１１＋　ｉｓ）　＝：　１　：　２とすれば
、Ｉ工：Ｉ、＝１：１となる。 本実施例の特徴は、Ｑｏのドレイン・ソース間電圧がほ
ぼ一定になることである。第１図の実施例では、Ｑｓ！
のドレイン（ノード６２）の電圧はほぼＶｏｏ　　ｌ　
Ｖ丁ＰＩ　（ＶＴＰはＰｆ’ｒ＊ＪＬｉＭＯＳＦＥＴの
しきい値電圧）であり、これは外部電源電圧ｖＤＤの変
動によって変化する。ドレイン電圧の変化は、ドレイン
コンダクタンスによるドレイン電流の変化をもたらし、
基準電圧ＶＲの変動を招く。それに対して本実施例では
、Ｑｏのドレイン電圧は２ＶＲに保たれているので、ｖ
ＤＤに対してより安定な基準電圧を得ることができる。 第３図（ｂ）の回路も同様な趣旨の実施例である。この
回路では、２個のＥＥＭＯ８から成るカレントミラー回
路７３が工２とＩ４とを一定比に保ち、２個のＰチャネ
ルＭＯ８ＦＥＴから成るカレントミラー回路７２が、Ｉ
４と（Ｉ工＋Ｌ）とを一定比に保つことにより、■□と
Ｉ２の比が一定に保たれる。 これまでの実施例は、いずれもＮチャネルＭＯ８ＦＥＴ
のしきい値電圧差を基準とする回路であったが、Ｐチャ
ネルＭＯ３ＦＥＴのしきい値電圧差を基準とすることも
できる。第４図にその例を示す、Ｑ７４は標準のしきい
値電圧ＶＴＰを持つＰチャネ）Ｉ、１ＭＯ８ＦＥＴであ
り、Ｑｔａはｖｔｐよりも低い（負で絶対値が大きい）
しきい値電圧ＶＴＰＥを持つＰチャネルＭＯ８ＦＥＴで
ある。 Ｑ　ｆｆ　４とＱＣｓがいずれも飽和領域で動作してい
るとすると、次の２式が成り立つ。 ここで■、はノード６３の電圧、βＰＥ、　βＥはそれ
ぞれＱ　１３ｔ　Ｑ７４のコンダクタンス係数である。 これらの式より、Ｉ□：Ｉ、＝１：１、βＰＥ吋βＥと
して計算すると、 ＶＲ：　Ｖｔｐ−ＶＴＰＥ となり、基準電圧ＶＲとしてＰチャネルＭＯ３ＦＥＴの
しきい値電圧差が得られる。 本実施例は、Ｐ形の基板上に形成される半導体集積回路
であって安定な基準電圧を必要とするものに組み込むの
に好適である。前述のように、基準電圧を作るためのＭ
ＯＳＦＥＴのバンクゲートはそれぞれのソースに接続す
ることが望ましい。 しかし、Ｐ形の基板上の半導体集積回路では、Ｎチャネ
ルＭＯＳＦＥＴは基板上に直接形成され、そのパックゲ
ートはすべて共通の基板端子に接続されるのが普通であ
る。したがって基板電圧が変動すると、ＮチャネルＭＯ
ＳＦＥＴのしきい値電圧が変化する。それに対して、Ｐ
チャネルＭＯ３ＦＥＴはＮ形のウェル内に形成されるの
で、各ＭＯ８ＦＥＴのバックゲート（ウェル）をソース
に接続することによって、基板電圧変動の影響を受けな
いようにすることができる。たとえばＤＲＡＭでは、Ｐ
形の基板を用い、チップ上に設けた基板電圧発生回路で
発生した電圧（通常−３Ｖ程度）を基板に印加するのが
普通である。 しかしこの基板電圧は、外部電源電圧の変動やメモリの
動作によって変動しやすい。このような場合には、本実
施例の回路が特に有効である。逆に、Ｎ形の基板上に形
成される半導体集積回路では。 ＮチャネルＭＯＳＦＥＴのしきい値電圧差を基準とする
回路の方がよい。 第４図（ｂ）も同様にＰチャネルＭＯ８ＦＥＴのしきい
値電圧差を基準とする回路である。これまでの実施例と
の相違点は、動作点（動作電流）の設定方法にある。こ
れまでの実施例は、基準電圧発生回路内で自動的に動作
点が定まる、いわゆるセルフバイアス方式の回路であっ
た。しかし、本回路では、動作点を設定するための回路
７６が独立に設けられている。動作点設定回路７６に流
れる電流Ｉ５は、主として抵抗Ｒ６□（ＭＯＳＦＥＴで
置換してもよい）によって定まる。基準電圧発生回路の
動作電流工□および■２は、■５と２組のカレントミラ
ー回路７２および７５によって定まる。たとえば、回路
７２のミラー比をＩ、：　　（Ｉ、＋ｌ２）＝１：２、
回路７５のミラー比をＩ５：ｌ２＝１　：　１とすれば
、Ｉ□＝Ｉ２＝Ｉ、となる。 本回路は、動作点設定回路が独立しているので、セルフ
バイアス方式の回路よりも、デバイスのばらつきによる
動作点の変動が少なく、したがって消費電流のばらつき
が少ないという特徴がある。 なお、セルフバイアス方式の回路では、起動回路を付け
ておくことが望ましい。起動回路とは。 回路が望ましくない安定点に陥るのを防止するための回
路である。たとえば第３図（ａ）の回路では、望ましい
安定点は前述のように正常にＶＲを発生している状態で
あり、このときノード６３の電圧Ｖ、＝２ＶＲ、ノード
６４の電圧ｖ４″：■ＤＤ−ＶＴＰＩである。しかし、
これ以外にもＩ工＝Ｉよ＝Ｏという安定点があり、この
ときｖ３二〇、■、＝Ｖｏｏ、ＶＲ＝Ｏである。回路が
この安定点に陥るのを防ぐには、たとえば第５図に示す
ような起動回路７７を付ければよい。ＰチャネルＭＯ８
ＦＥＴ　’　Ｑｔｓ、　Ｑｔ−および抵抗Ｒ＠３（ＭＯ
ＳＦＥＴによって置換してもよい）は電流源を構成して
いる。 回路が望ましくない安定点にあるときはＶ、＝ＯでＥ　
Ｅ　Ｍ　ＯＳ　’　Ｑｔｔは非導通状態であるから、ノ
ード６０が電流源によって充電される。、するとＱｔ１
が導通状態になってノード６３の電圧を上昇させ、回路
を望ましくない安定点から脱出させるように働く。回路
が望ましい安定点に到達するとＶ、がＶＴＥＥを越えて
Ｑ　７　ｆｆが導通状態になり、ノード６０の電圧が下
がる。するとＱ　７１１は非導通状態になり、基準電圧
発生回路本体の動作には影響を及ぼさなくなる。 次に、本発明をＤＲＡＭに適用した例を示す。 第６図は、メモリアレーを外部電源電圧Ｖｃｃよりも低
い内部電圧ｖして動作させるために、オンチップ電圧リ
ミッタを設けたＤＲＡＭの構成図である。内部電圧ＶＬ
を発生するために、本発明による基準電圧発生回路を用
いている。図中、６は本発明による基準電圧発生回路、
２４は差動アンプ、７ａおよび７ｂはバッファ、３０は
ワード線昇圧回路、２はメモリセルＭＣを縦横に配列し
たメモリアレー、３３はセンスアンプ、３１はワードド
ライバである。 差動アンプ２４と２個の抵抗Ｒ１，Ｒ２□は、基準電圧
発生回路６の出力電圧ＶＲから、次式のようにメモリア
レーの動作電圧ＶＲ’を作るための回路である。 ＶＲは、前述のようにＦＥＴのしきい値電圧差を基準と
しているため、必ずしもメモリアレーの動作電圧として
適当な電圧であるとは限らない。そのためにこの回路に
よってＶＲからＶＲ″への変換を行ッテイる。たとえば
、ＶＲ：　Ｉ　Ｖ、ＶＦＩ’　＝　３　Ｖならば、Ｒ２
□：Ｒ２□＝２＝１とすればよい。また、Ｒ２，とＲ３
２を可変にして、Ｖｎ’の微調整、いわゆるトリミング
ができるようにしてもよい。トリミングの方法としては
、たとえば前記米国特許に記載されている方法を用いる
ことができる。 バッファ７ａおよび７ｂは、ＶＲ’の電流駆動能力を高
めるための回路である。バッファは、ＭＯＳＦＥＴ−Ｑ
２１〜Ｑｚ４と電流源Ｉ　ＺＧから成る差動アンプと、
ＭＯＳＦＥＴ−ＱＩＧと電流源Ｉ２□から成る出力段に
よって構成されている。なお、’７ｂの構成は７ａと同
一なので、図では記載を省略しである。この回路は、出
力段から差動アンプの入力へフィードバックがかかって
いるので、出力ＶＬいＶＬ、の電圧が入力電圧ＶＲ’に
追随するように動作する。すなわち、電圧値はそのまま
で駆動能力の大きな出力ＶＬいＶＬ、を得ることができ
る＊Ｖｔ、、、ｖＬｉは、それぞれセンスアンプ、メモ
リセルのワード線を駆動するのに用いられる。 本実施例では、ワード線電圧をメモリアレーの動作電圧
（ここではＶＬ工）よりも高くする、ワードブーストと
呼ばれる手法を用いている。そのために、ワード線昇圧
回路３０を設けである。ただし、３ｏの電源は、外部電
源Ｖｃｃではなく内部電源ｖＬ２である。したがって、
ワード線駆動信号φＸはＶＬ、を基準に昇圧される。ワ
ードドライバ３１は、φＸとデコーダ出力ＸＤとを受け
て、ワード線ＷＬを駆動する。 本実施例に用いられているセンスアンプ３３は、Ｐチャ
ネＪｌｚＭＯ８ＦＥＴ−Ｑｌｌ５、Ｑｉｚ−トＮチャネ
ルＭＯＳＦＥＴ−Ｑ、、、、Ｑ　１２　ｍから成る、通
常のＣＭＯＳセンスアンプである。３３は、φＳを高レ
ベルに、／φＳを低レベルにしてＭＯＳＦＥＴ・Ｑｉ□
いＱｌ、７を導通させることにより、起動される。ただ
し、Ｑｌｌ、のソースは、外部電源Ｖｃｃではなく内部
電源ＶＬ１に接続されているので、３３が動作すること
により、データ線の高レベル側はＶＬ、に、低レベル側
は接地電位になる。すなわち、データ線の振幅はＶＬ工
に抑えられる。 次に、本発明をＤＲＡＭに適用した他の実施例を紹介す
る。第８図は本発明を適用した１６ＭビットＤＲＡＭの
回路図、第９図はチップ内レイアウト図、第１０図は電
圧リミッタ１３の詳細レイアウト図である。なお、レイ
アウト図においては、簡単のため、一部の回路は記載を
省略しである。 図中、１は半導体チップ、２はメモリアレー３１はワー
ドドライバ、３２はロウデコーダ、３３はセンスアンプ
、３４はデータ線プリチャージ回路、３５はデータ線選
択回路、３６Ｌおよび３６Ｒはスイッチ回路、３７はカ
ラムデコーダ、３８はメインアンプ、３９はデータ出力
バッファ、４０はデータ人力バッファ、４１は書込み回
路、４２はロウアドレスバッファ、４３はカラムアドレ
スバッファ、４４はタイミング発生回路、４５はセンス
アンプ駆動信号発生回路、４６はワード線電圧発生回路
、４７はデータ線プリチャージ電圧発生回路、４８は基
板電圧発生回路である。電圧リミッタ回路１３の中の６
は本発明による基準電圧発生回路、６ａは電圧変換回路
、７ａ、７ｂ。 ７ｃは駆動回路、４ａ、４ｂ、４ｃは接地Ｖｓｓのポン
ディングパッド、５ａ、５ｂは外部電源電圧Ｖｃｃのポ
ンディングパッドである。基準電圧発生絡路６は外部電
源電圧Ｖｃｃ（ここでは５Ｖ）に対して安定化された電
圧ＶＲ（ここでは１．ＩＶ）を発生し、電圧変換回路６
ａはそれをＶＲ＋（ここでは３．３Ｖ）に変換する。駆
動回路は、ＶＲ’をもとに、メモリアレー用の電源電圧
ＶＬ１、周辺回路用の電源電圧ＶＬ、を発生する。この
例では、ＶＬ、工。 ＶＬ、の電圧レベルは、ともに３．３ｖである。 本実施例の第１の特徴は、周辺回路にも電圧リミッタ回
路を適用したことである。Ｖｌ、ｔは４５および４７に
、Ｖｌ、ｚは３２．３７，３８，４０゜４１，４２，４
３，４４，４６．４８にそれぞれ供給される。すなわち
、データ出力バッファ３９以外の回路は内部電源電圧Ｖ
Ｌ、ｔもしくはＶＬ２で動作する０周辺回路をも外部ｆ
ｌｌ電電圧ｃｃよりも低い安定化された電圧ＶＬ１で動
作させることにより、周辺回路で消費される電力を低減
することができ、またその動作を安定化することができ
る。 本実施例の第２の特徴は、電圧リミッタ回路１３を半導
体チップの中央に配置したことである。 これにより、内部電源電圧Ｖ　Ｌ、、　ＶＬ、の配線１
１ａ、ｌｌｂのインピーダンスによる電圧降下が小さく
なる。そのため、ＶＬ工、ＶＬ２を電源とする回路の動
作が安定かつ高速になる。 本実施例の第３の特徴は、接地配線の方法にある。まず
、基準電圧発生回路および電圧変換回路用としては、専
用の短い接地配線８を設ける。次に、駆動回路用として
は接地配線９ａおよび９ｂを設ける。そして、電圧リミ
ッタ回路用のポンディングパッド４ｂは、他の回路用の
ポンディングパッド４ａ、４ｃとは別に設ける。これに
より、各回路が動作するときに流れる電流によって接地
配線上に発生する雑音が、他の回路に悪影響を与えるの
を防止できる。特に、基準電圧発生回路および電圧変換
回路の接地配線に雑音が生ずると、内部電源電圧Ｖ　Ｌ
Ｉ　Ｆ　Ｖ　ＬＩのレベルが変動し、チップ内のほとん
どすべての回路に影響を与えるので、この配線８は極力
短くし、かつ他の接地配線とは分離しておくことが望ま
しい。そのためには、ポンディングパッドから別にして
おくのが最も望ましいが、ポンディングパッドは共通に
して配線の取り出し部から分離するという方式でもよい
。また、図には示していないが、メモリアレー用の接地
配線も、他の配線とは分離しておくことが望ましい。な
ぜならば、ＤＲＡＭでは、センスアンプが増幅動作を行
うとき、多数のデータ線（その容量は通常合計数千ｐＦ
）が同時に充放電され、接地配線に大きな雑音が発生す
るからである。 本実施例の第４の特徴は、電源配線の方法にある。外部
ｇｇ電電圧ｃｃ用のポンディングパッドは、メモリアレ
ー用の５８と、周辺回路用の５ｂとで別に設ける。メモ
リアレー用の駆動回路７ａは５ａに１周辺回路用の駆動
回路７ｂ、７Ｃは５ｂにそれぞれ近接して配置する。こ
れにより、電源配線１０ａ、１０ｂでの電圧降下を低減
できる。 もちろんこの電圧降下分は各駆動回路で吸収するように
なっているが、降下分があまりに大きいと吸収しきれな
くなり、内部電源電圧ＶＬユもしくはｖし２の低下を招
くことがある。これを防ぐためには、本実施例のように
、配線１０ａ、１０ｂのインピーダンスを小さくするこ
とが望ましい。周辺回路用とメモリアレー用とでポンデ
ィングパッドを別に設けたのは、上述の接地の場合と同
様１回路が動作するときに流れる電流によって電源配線
上に発生する雑音が、他の回路に悪影響を与えるのを防
止するためである。基準電圧発生回路および電圧変換回
路用の電源は、ここでは５ｂから配線しているが、もち
ろん別のポンディングパッドを設けてもよい。 なお、図には示していないが、データ出力バッファ用の
接地配線および電源配線も、他の接地配線および電源配
線とはそれぞれ分離しておくことが望ましい。なぜなら
ば、データ出力バッファが動作するときには外部負荷（
通常数百ｐＦ）が充放電されるため、接地配線および電
源配線（データ出力バッファは外部電源電圧Ｖｃｃで直
接動作する）に大きな雑音が発生するからである。 以下、本実施例の各部について詳細に説明する。 まず、基準電圧発生回路６について述べる。基準電圧発
生回路としては、第１図〜第５図に示した回路を用いる
ことができる。ここで、前述のように、基板電位変動の
影響を少なくするためには、各ＭＯ３ＦＥＴのバックゲ
ートはそれぞれのソースに接続することが望ましい。た
とえば第４図の回路では、ＰチャネルＭＯ３ＦＥＴ−０
７３とＱ　７４とのしきい値電圧差が基準電圧ＶＲとな
る。この場合は、Ｑｆｆ３とＱ　７４としては、たとえ
ば第１１図に示す構造のＰチャネルＭＯ３ＦＥＴを用い
ればよい、同図（ａ）はレイアウト図、（ｂ）は断面図
である。図中、１０１はＰ形の半導体基板、１０２はＮ
形のウェル、１０３はＮ十拡散層、１０７はＰ十拡散層
、１０４はアイソレーション用のＳ　ｉ　Ｏ，，１０６
はゲートとなる多結晶シリコンもしくは金属、１１３は
層間絶縁膜、１０８は配線層、１１５は保護膜、１１６
はコンタクト孔である。ソース拡散層（図の左側のＰ十
拡散層）とＮウェルとが、配線層１０８によって接続さ
れている。この端子が第４図の回路図のノード６６に相
当する。この構造は通常のＣＭＯＳプロセスで作ること
ができる。第１２図は、ウェルを二重構造にした例であ
る０図中、１１１はＮ形の基板、１１２はＰ形のウェル
である。このようにウェルを二重構造にして、外画のウ
ェル１１２の電位を固定（たとえば接地）することによ
り、基板１１１：ＭＯＳＦＥＴ（７）バラ’）ゲート１
ｏ２とが静電的にシールドされる。したがって、それら
の間の寄生容量を介した干渉雑音を防止でき、基板電位
変動の影響をほぼ完全になくすることができる。なお、
基板１１１はたとえば外部電源Ｖｃｃに接続すればよい
。この構造は通常のＣＭＯＳプロセスにウェルを形成す
る工程を一つ追加するだけで作ることができ、比較的低
コストで大きな効果が得られる。 第１図、第２図、第３図、第５図の回路では、Ｎ−Ｆ−
ヤネｊＬ／ＭＯ３ＦＥＴ−Ｑ、、とＱ　＠２とのしきい
値電圧差が基準電圧となる。これらの回路を用いる場合
は、第１１図または第１２図において導電形を逆にした
構造のＮチャネルＭＯ３ＦＥＴを用いればよい。 基準電圧を発生するための一対のＭＯＳＦＥＴ（第４図
の場合はＱ７．とＱ１４、第１図、第２図。 第３図、第５図の場合はＱ＠□とＱ６□）のレイアウト
パターンは、幾何学的に合同な図形とし、配置する方向
も同一にするのが、製造プロセスのばらつきの影響を少
なくする意味で望ましい。たとえば、ソース・ドレイン
拡散層上のコンタクト孔の配置方法を同一にすることに
より、拡散層抵抗の影響を同じにすることができる。ま
た、チャネルの方向を同じにすることにより、結晶面方
向による移動度の差の影響をなくすことができる。 次に、電圧変換回路６ａについて述べる。電圧変換回路
の一実現方法第１３図に示す。図中。 ２４は差動増幅器、２５はトリミング回路、Ｑ　３９〜
Ｑ　４　’ｌおよびＱ４．はＰチャネルＭＯ３ＦＥＴ、
Ｆ４〜Ｆ、はヒユーズである。この回路は、基準電圧Ｖ
Ｒの定数倍の電圧Ｖ　Ｒ１を発生する。また、製造プロ
セスなどによるＶＲのばらつきを補償するための電圧の
微調整（トリミング）が可能である。 差動増幅器２４の入力端子の一方には、ＶＲが入力され
、他方にはＶ　Ｒ１をＭＯ５ＦＥＴＱ、４〜Ｑ　４　？
およびＱ　３９〜Ｑ１によって分割した電圧ｖ　Ｒ１７
が帰還されている。２４の増幅率が十分大きいとすれば
、出力電圧ＶＲ’は次式で与えられる。 ここで、ＲＴよはＱ　４４〜Ｑ４７から成る回路を等価
的に抵抗とみなしたときの抵抗値、ＲＴ、はＱ　３９〜
Ｑ４Ｚから成る回路を等価的に抵抗とみなしたときの抵
抗値である。ヒユーズを切断することによりＲＴ工、　
ＲＴ、が変わるので、ＶＲ’を調整することができる。 ＶＲ，ＶＲ’の標準値は、前述のようにそれぞれ１．Ｉ
Ｖ、３．３Ｖであるから、ヒユーズを切断しないときは
ＲＴよ：　ＲＴ、＝　２　：　１としておく。 ＶＲ＞１．ＩＶのときはＦ４〜Ｆ６を切断することによ
りＲＴ、を大き（し、Ｖｐ＜１．ＩＶのときはＦ７を切
断することによりＲＴ工を大きくして、ｖＲ′が標準値
から大きくはずれないように調節することができる。 ＭＯＳＦＥＴ−Ｑ、、およびＱｓｌｌｌはテストモード
のときにＶＲ’＝ＯＶとするためのものである。テスト
モードのときは信号ＴＥがＶｃｃレベルになり、出力Ｖ
Ｒ’はＯＶになる。 第１３図に示した回路は、米国特許第 ４１００４３７号に記載されている回路に比べて、通常
のＭＯＳプロセスで作った場合の占有面積が小さいとい
う利点がある。すなわち、米国特許に記載されている回
路では、出力電圧ＶＲ’を分割するための素子として、
抵抗を用いていたのに対し、第１３図の回路ではＭＯＳ
ＦＥＴを用いている。 回路の消費電流を低減するためには、電圧分割用素子の
等価抵抗はかなり大きく（数百にΩ程度）なければなら
ない０通常のＭＯＳプロセスでは、抵抗よりもＭＯＳＦ
ＥＴの方が、小面積で等価抵抗の大きい素子が得られる
。ただし。 ＭＯＳＦＥＴを用いると、そのしきい値電圧の変動によ
ってＶＲ’の特性が変動することが懸念されるが、各Ｍ
Ｏ８ＦＥＴのチャネル幅・チャネル長を十分大きくして
ばらつきを抑え、パックゲートをソースに接続して基板
電位変動の影響を回避し、さらにしきい値電圧のばらつ
き分も見込んでヒユーズの切断方法を選択することによ
り、解決できる。なお、このトリミングに用いるＭＯＳ
ＦＥＴは、基板電位変動の影響を少なくするため、第１
１図または第１２図に示した構造にすることが望ましい
。 基準電圧Ｖｎ、　ＶＲ’の端子には、接地との間に大き
な容量のキャパシタを付加しておくのが望ましい。これ
は、ＶＲ，ＶＲ’の高周波に対するイン゛ピーダンスを
低減させ、高周波雑音をバイパスさせるためである。特
に、第１０図のように、ＶＲ’の配ｇ　１２　ａがやむ
を得ず他の配線と交差する場合には、電圧リミッタ回路
の動作を安定化する（発振を防止する）意味もある。こ
の理由を第１４図を参照して説明する。 駆動回路７ａ、７ｂは、それぞれＶ、ｌから電流慄動能
力の大きい電圧ＶＬ、、　ＶＬ、を作る。このＶ　Ｌ、
、　ＶＬ、自体、あるいはパルス発生回路１４のような
ＶＬ２を電源として動作する回路の出力（その電圧レベ
ルはＶＬ２）の配線１６がＶＲ’の配線が、ｖＲ′の配
置１Ａ　１２　ａと交差していると、１７８〜１７ｃに
示すように、配線間の寄生容量Ｃｃｍ〜Ｃｃ、を介した
帰還ループが生ずる。このループの利得が１　（ＯｄＢ
）より大きいと回路は発振し。 １より小さくても余裕が少ないと回路動作が不安定にな
る。これを防止するためには、ＶＲ’と接地との間にＣ
ｃ１〜ｃｃ、よりも十分大きなキャパシタＣＦＩｌ、　
ＣＲ２を挿入し、ループの利得を十分小さく（たとえば
−１０ｄＢ以下）しておけばよい。 二こで用いるキャパシタの実現方法の一例を第１５図に
示す、同図（ａ）はレイアウト図、（ｂ）は断面図であ
る。図中、１０１はＰ形の半導体基板、１０２はＮ形の
ウェル、１０３はＮ十拡散層、１０４はアイソレーショ
ン用（７）ＳｉＯ，，１０５はゲート絶縁膜、１０６は
ゲートとなる多結晶シリコンもしくは金属、１１３は眉
間絶縁膜。 １０８は配線層、１１５は保護膜、１１６はコンタクト
孔である。キャパシタは、通常のＭＯＳキャパシタと同
じように、ゲート絶縁膜をはさんで。 ゲート１０６と基板表面１０２ａとの間に形成される。 キャパシタ絶縁膜として薄いゲート絶縁膜を用いている
ために、比較的小面積で大きな静電容量が得られるのが
特徴である。ただし、通常のＭＯＳキ゛ヤバシタと異な
る点は、ゲート下にＮウェルがあるためにしきい値電圧
（フラットバンド電圧）が負であることである。したが
って、ゲート側が正になるように一方向の電圧が印加さ
れるかぎり、その静電容量はほとんど一定であるという
特徴がある。このキャパシタを作るのに必要な工程は、
ウェル形成、アイソレーション領域形成、ゲート絶縁膜
形成、ゲート形成、拡散層形成、および配線の各工程で
あるが、これらはいずれも通常のＣＭＯＳプロセスに含
まれている工程である。 したがって、ＣＭＯＳプロセスで製造される半導体装置
ならば、本キャパシタを作るために特に工程を追加する
必要はない。 駆動回路７ａ、７ｂの一実現方法を第１６図（ａ）に示
す０図中、２１は差動増幅器であり、ＭＯＳＦＥＴ−Ｑ
、、〜Ｑ□から成る。２２は出力段テアリ、ＭＯＳＦＥ
Ｔ−Ｑｚｓ、Ｑ２．から成る。 ＣＬは駆動回路の負荷（メモリアレーもしくは周辺回路
）を等価的に１つのキャパシタで表したものである。差
動増幅器２１の２個の入力端子のうち、一方には基準電
圧ｖＲ′が入力され、他方には出力段か、らＶＬユ（Ｖ
Ｌ２）が帰還されている。したがって、この回路はＶＬ
工（Ｖシｚ）がｖＲ′に追随するように動作する。２３
は２１．２２から成る帰還増幅器の動作を安定にするた
めの、いわゆる位相補償回路である。　ＭＯＳ　Ｆ　Ｅ
　Ｔ　−Ｑ、、−Ｑ３０は、駆動回路が非活性状態のと
き出力を高インピーダンスにするため、およびテストモ
ードのときに出力ＶＬ工（ＶＬ、）をＶｃｃレベルにす
るためである。 すなわち、非活性状態のときはテスト信号ＴＥが低レベ
ル、活性化信号φ１′（φ２′）が低レベルであり、Ｑ
　ｚ　ｓのゲートがＶｃｃレベルになり、出力Ｖ＋、□
（ＶＬ２）が高インピーダンスになる。また、このとき
はＱ　２ｓｓ　Ｑｚｔが非導通状態になるため。 回路の消費電力が低減される。テストモードのときは、
ＴＥがＶｃｃレベルになり、Ｑ＆のゲートが低レベルに
なり、ＶＣＣが直接出力される。駆動回路７ｃの一実現
方法を第１６図（ｂ）に示す。この回路でも、活性化信
号φ、′が低レベルのときは、出力は高インピーダンス
になる。なお、この回路の位相補償回路は７ｂのそれで
兼用できる（７ｂと７０は並列に接続されているため）
ので、ここには特に位相補償回路は設けていない。 前述のように、駆動回路７ａはｖし、を、７ｂと７０と
はＶＬ、を発生するための回路である。通常状態では、
７ｃは常に活性化され、７ａと７ｂはメモリが動作状態
のときのみ活性化される。そのため、活性化信号φ、′
は常にＶｃｃレベル、φ□′とφ、′とはメモリの動作
タイミング（タイミングの詳細は後述）に従ってＶｃｃ
レベルになる。テストモードのときは、φ１′、φ２″
、φ、′はすべて低レベルになり、テスト信号ＴＥがＶ
ｃｃレベルになる。 このとき、ｖＬｉとＶＬ、は共にＶｃｃに等しくなる。 これは、外部電源電圧を直接印加して、メモリの動作（
たとえばアクセス時間の電源電圧依存性）を調べるのに
有効である。電源投入直後はＶＬ工とＶＬ２の立上りを
早くするために、φ、′、φ２′。 φ、′をすべで活性化することが望ましい、また、後述
のように、ＶＬ、はワード線電圧ＶＣＨおよび基板電圧
Ｖａａを発生するのに用いられる。そこで、ｖｃＨおよ
びＶａａの電圧レベルが標準値から外れたときにφ、′
を活性化するようにすると、これらの電圧の安定度をよ
くすることができる。なお、活性化信号φ１′、φ２′
、φ、′およびテスト信号ＴＥの高レベルをＶＬ、でな
くＶｃｃとしているのは、ＰチャネルＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　’　Ｑｚｓ　−Ｑ２＊を確実に非導通状態にする
ためである。 駆動回路７ａと７ｂとは、電流駆動能力が大きくなけれ
ばならない。メモリが動作状態のとき、７ａと７ｂとは
大きな（数百〜数千ｐＦ）負荷容量を駆動する必要があ
るからである。特に７ａは。 センスアンプが増幅動作をするとき、多数のデータ線を
駆動しなければならない。たとえば、データ線１本の容
量を０．３　Ｐ　Ｆ、同時に動作するセンスアンプの数
を８１９２とすると、合計の容量は２５００ｐＦにもな
る。そのため、７ａ、７ｂの出力ＭＯＳ　Ｆ　Ｅ　Ｔ−
Ｑｚｓとしては、たとえばチャネル幅／チャネル長が３
０００μｍ　／　１　、２μｍ程度のものを用いる。７
ｃは、メモリが待機状態のときにリーク電流を保証する
程度の電流駆動能力があればよいので、その出力ＭＯ８
ＦＥＴは１００μ゛ｍ／１．２μｍ程度でよい。 接続回路１５は、ＶＬ、とＶＬ２との電位差が大きくな
りすぎないようにするためのものである。 ＶＬユとＶＬ８との電位差が大きいと、メモリアレーと
周辺回路との間で信号の授受のミスマツチが起こりつる
からである。この回路の一例を第１７図に示す。図中、
Ｑ工、Ｑ、、Ｑ、はＮチャネル間Ｏ８ＦＥＴ、Ｑ４はＰ
チャネル間Ｏ８ＦＥＴである。Ｎチャネル間Ｏ８ＦＥＴ
のしきい値電圧をＶＴＮとすると、Ｑｌはｖし、−ＶＬ
、＞ＶＴＮ（７）ときに、Ｑ、はＶｂｘ−ＶＬＸ＞ＶＴ
Ｎのときにそれぞれ導通する。したがって、ＶＬ工とＶ
ｔ、２との電位差はＶＴＮ以内に保たれる。Ｑ、のゲー
トには電源投入直後にのみ高レベルになる信号ＷＫが入
力されている。 これは特に、Ｖｔ、、とＶＬ２との負荷の時定数が大き
く異なる場合に、電位差が生ずるのを防止するのに有効
である。Ｑ、、Ｑ、、Ｑ、がいずれも非導通の場合でも
、コンダクタンスの比較的小さいＭＯＳＦＥＴ−Ｑ、は
導通している。これは、たとえばメモリが待機状態にあ
る間に、Ｖ　Ｌ１＝　Ｖ　Ｌ。 とする役割を果たす。 メモリアレー２内には、ＭＯＳＦＥＴＱ、□、とキャパ
シタＣユ、２から成る、いわゆる１トランジスタ・１キ
ャパシタ形ダイナミックメモリセルＭ　ＣＩ　Ｊが、ワ
ード線ＷＬｔとデータ１１ＡＤＬＪとの交点に配置され
ている０図にはワード線は２本、データ線は１対しか示
していないが、実際には縦横に多数配置されている。キ
ャパシタｃ１ｏの一端ＰＬ（プレート）は直流電源に接
続する。その電圧レベルは任意であるが、キャパシタＣ
工、の耐圧の観点からは、メモリアレーの動作電圧の１
／２、すなわちＶ　Ｌ　ｔ　／　２が望ましい。 ワードドライバ３１は、ロウデコーダ３２の出力を受け
て、選択されたワード線を駆動する回路である。本実施
例では、ワード線電圧をメモリアレーの動作電圧（ここ
ではＶＬ、＝３．３Ｖ）よりも高くする、いわゆるワー
ド線昇圧力式を採用している。この方式の利点は、メモ
リセルの蓄積電圧を大きくできることである。そのため
、ワード線電圧発生回路４６で作られた電圧Ｖｃｕ　（
ＶＣＨ＞ＶＬ工）を選択されたワード線に供給する。 センスアンプ３３は、データ線上の微小信号を増幅する
ための回路であり、ＮチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ−
Ｑ＞ｍｓ　−Ｑｌｚｓから成るフリップフロップと、Ｐ
チャネルＭＯ８ＦＥＴ−０，□７゜Ｑ１２．から成るフ
リップフロップによって構成されている。センスアンプ
はφＳを高レベル、石を低レベルとしてＭＯＳＦＥＴＱ
工３ＧＴＱ工、７を導通状態にすることによって、活性
化される。 データ線プリチャージ回路３４は、メモリセル続出しに
先立って各データ線を所定の電圧Ｖｐに設定するための
回路である。プリチャージ信号φＰを印加することによ
って、ＭＯＳＦＥＴＱ□２゜〜Ｑ工、□が導通状態にな
り、データ線ＤＬＪ、／ＤＬ、の電圧はＶｐに等しくな
る。なお、データ線プリチャージ電圧Ｖｐは任意の電圧
でよいが、データ線充放電電流を低減する観点からは、
メモリアレーの動作電圧の１／２、すなわちＶＬ工／２
にするのが望ましい。 データ線選択回路３５は、カラムデコーダ３７の出力φ
ＹＳを受けて、選択されたデータ線対をＭＯＳＦＥＴ−
Ｑ、３．、Ｑ□、を通して入出力線Ｉ１０、／工１０に
接続する回路である。本実施例では、カラムデコーダ３
７は端に１個だけ配置し、その出力φＹＳを複数のデー
タ線選択回路に分配するという、いわゆる多分割データ
線と呼ばれる手法を用いている。これはカラムデコーダ
の占有面積低減に有効である。 本実施例では、センスアンプ３３、データ線プリチャー
ジ回路３４、データ線選択回路３５を左右のメモリアレ
ーで共有する、いわゆるシェアドセンス、シェアドエ／
○と呼ばれる手法を採用している。これは、３３，３４
．３５を共有することにより、その占有面積を低減する
のに有効である。そのため、メモリアレーと３３．３４
．３５との間に、スイッチ信号φＳＨＬおよびφＳＨＲ
によって制御されるスイッチ回路３６Ｌおよび３６Ｒが
設けられている。 メインアンプ３８．データ出力バッファ３９、データ人
力バッファ４０、書込み回路４１は、データの入出力の
ための回路である。読出しの場合は、センスアンプ３３
−にラッチさ九ているデータが、入出力線、メインアン
プ３８、データ出力バッファ３９を介して、データ出力
端子Ｄ　ｏｕｔに出力される。書込みの場合は、データ
入力端子Ｄｉｎから入力されたデータが、データ人力バ
ッファ４０、書込み回路４１を介して入出力線に設定さ
れ、さらにデータ線選択回路３５、データ線を通してメ
モリセルに書き込まれる。本実施例では、前述のように
、３８，４０．４１は内部電源電圧ｖＬ２で動作させて
、消費電力の低減と動作の安定化を図っている。データ
出力バッファ３９のみは、外部インタフェース（ここで
はＴＴＬコンパチブル）の都合上、外部電源電圧Ｖｃｃ
（＝５Ｖ）で動作させている。 ロウアドレスバッファ４２、カラムアドレスバッファ４
３は、外部アドレス信号Ａを受けて、それぞれロウデコ
ーダ３２、カラムデコーダ３７にアドレス信号を供給す
る回路である。タイミング発生回路４４は、外部制御信
号ＲＡＳ、ＣＡＳ、ＷＥを受けて、メモリの動作に必要
なタイミング信号を発生する回路である。これらの回路
も、内部電源電圧ＶＬ、で動作させて、消費電力の低減
と動作の安定化を図っている。 ワード線電圧発生回路４６は、前述のように、ワード線
電圧ＶＣ）Ｉ　（ここでは約５Ｖ）を発生する回路であ
る（後述のようにこの電圧はスイッチ回路でも使用され
る）、データ線プリチャージ電圧発生回路４７は、デー
タ線プリチャージ電圧ＶＰ（ここでは１，６５Ｖ）を発
生する回路である。 基板電圧発生回路４８は、半導体基板に印加する電圧ｖ
ＢＢ（ここでは−２Ｖ）を発生する回路である。これら
の回路の電源は、Ｖｃｃではなく、安定化されたＶＬ、
ｔもしくはＶＬ、である、そのため、Ｖｃｃが変化して
も出力電圧の変動が少ないという利点がある。 次に、このＤＲＡＭの読出しの場合の動作を、第１８図
の動作波形図を参照しながら説明する。 待機状態（ＲＡＳ、ＣＡＳともに高レベル）のときは、
データ線プリチャージ信号φＰおよびスイッチ信号φＳ
ＨＬ、φＳＩＲがともに高レベル（＝　Ｖ　Ｌ２　）　
ｉ’あり、データ線ＤＬ、ＤＬがＶｐに設定されている
。また、センスアンプ院動信号φＳＡＮ、φＳＡＰおよ
び入出力線Ｉ１０．Ｉ１０もＶＰにプリチャージされて
いる（これらのプリチャージ回路は第８図には示されて
いない）、この状態では、電圧リミッタの駆動回路活性
化信号のうち、φ、′のみが高レベル（−Ｖｃｃ）、φ
１′。 φ２′は低レベルである。したがって、消費電力の小さ
い待機時用の駆動回路７ｃのみが活性化されており、こ
れによって内部電源電圧ｖＬ２のレベルが保持されてい
る。また、接続回路１５を通してｖＬ□のレベルも保持
されている。電流駆動能力が大きいが消費電力も大きい
７ａ、７ｂは非活性状態である。こうすることにより、
待機時の消費電力を低減することができる。 ＲＡＳが低レベルになると、まず周辺回路用の駆動回路
活性化信号φ２′が高レベル（＝Ｖｃｃ）になる、これ
により、電流能動能力の大きい７ｂが活性化され、ＶＬ
２を電源として動作する周辺回路に大電流を供給できる
ようになる。プリチャージ信号φＰが低レベルに＝ＯＶ
）になり、選択されたメモリアレー側のスイッチ信号（
第１８図の場合はφ５）ＩＬ）はＶｃｏレベルまで昇圧
され、反対側のスイッチ信号（第１８図の場合はφＳＨ
Ｒ）は０■になる。φＳＨＬを昇圧するのは１次のよう
な理由による。センスアンプの電圧振幅は後述のように
■し□であるが、φＳＯＬのレベルがＶＬ２であると、
データ線の電圧振幅がＶｔ、、−ＶＴＮに低下し、その
結果メモリセルの蓄積電圧もＶＬ、ｚ　−ＶＴＮに低下
してしまう（ＶＴＮはＮチャネＪＬｚＭＯ３ＦＥＴ・Ｑ
ｉ２３１Ｑｉ□のしきい値電圧）、φＳＨＬを昇圧する
ことによってこれを防止し、メモリセルの蓄積電圧を確
保することができる。 次に、ロウアドレスバッファ４２およびロウデコーダ３
２が動作すると、１本のワード線Ｗ　Ｌ　１が選択され
、その電圧がＶＣＨになる。ＷＬｔ上の各メモリセルか
ら各データ線に信号電荷が読出され、データ線の電位が
変化する。第１８図の動作波形は、メモリセルのキャパ
シタにあらかじめ高電位（＃ＶＬユ）が蓄積されていた
場合の例であり、データ線ＤＬＪの電位がわずかに上昇
し、ＤＬＪとの間に電位差を生じている。 センスアンプの動作に先立って、メモリアレー用の駆動
回路活性化信号φ、′が高レベル（＝Ｖｃｃ）になる、
これにより、駆動回路７ａが活性化され、ＶＬ、を電源
として動作するセンスアンプ駆動信号発生回路４５に大
電流を供給できるようになる。 次に、φＳが高レベル（＝Ｖｔ、２）　、＄ｓが低レベ
ル（＝ＯＶ）になる、これにより、ＭＯＳＦＥＴ’　Ｑ
ｔ３ｓ＋　Ｑ１３７が導通状態になり、φＳＡＮはＱｌ
、６を通して接地され、φＳＡＰはＱ１２．を通してＶ
Ｌ工に接続される。これによって、データ線Ｄ　Ｌ　Ｊ
、Ｄ　Ｌ　Ｊ間の微小な電位差が増幅され、一方（第１
８図の場合はＤＬ、）はＶＬ□に、他方（第１８図の場
合は５工τ）はＯｖになる。 ＣＡＳが低レベルになると、カラムアドレスバッファ４
３．カラムデコーダ３７が動作し、１本のデータ線が選
択される。これにより、データ線選択信号φＹＳが高レ
ベル（＝Ｖ＋、、）になり、データ線選択回路３５を通
してデータ線が入出力線に接続される。センスアンプ３
３にランチされていたデータは、入出力線、メインアン
プ３８．データ出力バッファ３９を介して、データ出力
端子Ｄｏｕｔに出力される。 ＲＡＳが高レベルに戻ると、まずワード線ＷＬ１が低レ
ベルになり、φＳ、φＳ、φ５）ＩＬ　ｐφＳＨＲ、φ
Ｐが元のレベルに復帰する。メモリアレー用の駆動回路
活性化信号φ、′はここで低レベル（＝　ＯＶ）になり
、駆動回路７ａが非活性状態になる。さらに、ＣＡＳが
高レベルに戻ると、周辺回路用の駆動回路活性化信号φ
２′も低レベル（＝ＯＶ）になり、駆動回路７ｂが非活
性状態になる。 以上の説明から明らかなように、駆動回路の活性化信号
φ１′およびφ２′は、それぞれ必要なときにのみ高レ
ベルになる。すなわち、φ、′はセンスアンプの動作開
始直前からＲＡＳが高レベルに戻るまで、φ２′はＲＡ
ＳまたはＣＡＳが低レベルにあるときに、それぞれ高レ
ベルになる。これにより、駆動回路７ａ、７ｂで消費さ
れる電力の低減が実現できる。

【発明の効果】

以上説明したように、本発明によれば、°デプリーショ
ン形のＦＥＴを用いず、エンハンスメント形のＦＥＴ同
士のしきい値電圧差を基準とする基準電圧発生回路を作
ることができる。エンハンスメント形のＦＥＴ同士の特
性を合せることはデプリーション形とエンハンスメント
形のＦＥＴの特性を合せることよりも容易であるから、
従来よりも安定な基準電圧を得ることができる。したが
って、たとえば前述のメモリＬＳＩの電圧リミッタに適
用した場合、より安定な内部電源電圧を発生することが
できる。

【図面の簡単な説明】

第１図〜第５図は本発明による基準電圧発生回路の回路
図、第６図は本発明による基準電圧発生回路を適用した
ＤＲＡＭの回路図、第７図は従来の基準電圧発生回路の
回路図、第８図は本発明による基準電圧発生回路を適用
したＤＲＡＭの回路図、第９図および第１０図は上記Ｄ
ＲＡＭのチップ内しイアウト図、第１１図および第１２
図は本発明に用いるＭＯＳＦＥＴのレイアウト図および
断面図１、第１３図、第１６図、第１７図は上記ＤＲＡ
Ｍの要素回路の回路図、第１４回は上記ＤＲＡＭの回路
動作の安定化手段を説明するための図、第１５図は上記
ＤＲＡＭに用いるキャパシタのレイアウト図および断面
図、第１８図は上記ＤＲＡＭの動作波形図である。 符号の説明 Ｑ　１．Ｑ２９　Ｑｓ＋　Ｑ２３１　Ｑ２４１　Ｑ２Ｇ
Ｉ　Ｑ２？ＩＱ　３０１　Ｑｓｏｔ　Ｑｔｓｔ　Ｑｔｓ
ｔ　ＱＳ３＋　ＱＧｓ＋　ＱｔｓｔＱ　７！９　Ｑ７７
Ｆ　Ｑｔｓｔ　Ｑｘｚｚ＋　Ｑｔｚ３ｙ　ＱＬ２４１　
Ｑｔｚｓ＋ＱＬ２ＧＴＱｔ。、Ｑ工、。＊　ＱＬ３Ｌ　
＊　Ｑｔ３ｚ　＋　ＱＬ３３　＋Ｑ　ｘｓａ　ｅ　Ｑｔ
ｘｓ　＋　Ｑｉｉｓ　”’　ＮチャネルＭＯ３ＦＥＴ。 Ｑ　４１　Ｑ２ＬＴ　Ｑｔｓｔ　Ｑ２＠ｌ　Ｑｚｓｔ　
Ｑｔｓｔ　Ｑ３９１Ｑ４゜ｊ　Ｑ４１ｔ　Ｑ４２１　Ｑ
４３１　Ｑ４４１　Ｑ４５１　Ｑ４ＧｔＱ　４７＊　Ｑ
４１ｔ　Ｑｓ４＋　ＱＧＳ＊　ＱＧｓ＋　ＱＧ’？Ｉ　
Ｑ？＋＋１（１７１＋　Ｑ、ｚｒ　Ｑ７４１　Ｑ７ｓ＋
　（Ｌｓ＋　Ｑｉｚ□、Ｑ工、。 Ｑｚ３ｔ−ＰチャネルＭＯ３ＦＥＴ、 Ｑｔｓｔ　Ｑ＊。・・・ＰＮＰバイポーラトランジスタ
、Ｒｉｔ　ｔ　Ｒａｔ　ｌ　Ｒｓｘ　ｌ　Ｒａｔ　１１
Ｒａ３”’抵抗、ＭＣ・・・メモリセル、ＷＬ・・・ワ
ード線、Ｄ　Ｌ／Ｄ　Ｌ・・・データ線、１・・・半導
体チップ、２・・・メモリアレー、４ａ、４ｂ、４ｃ・
・・接地用ポンディングパッド、５ａ、５ｂ・・・電ａ
ｔ圧用ポンディングパッド、６・・・基準電圧発生回路
、６ａ・・・電圧変換回路、７ａ、７ｂ、７ｃ・・・開
動回路、１３・・・電圧リミッタ、１４・・・パルス発
生回路、１５・・・接続回路、２１・・・差動増幅器、
２２・・・出力段、２３・・・位相補償回路、２４・・
・差動増幅器、２５・・・トリミング回路、３０・・・
ワード線昇圧回路、３１・・・ワードドライバ、３２・
・ロウデコーダ、３３・・・センスアンプ、３４・−・
データ線プリチャージ回路、３５・・・データ線選択回
路、３６Ｌ、３６Ｒ・・・スイッチ回路、３７・・カラ
ムデコーダ、３８・・・メインアンプ、３９・・・デー
タ出力バッファ、４０・・・データ入カバソファ、４１
・・・書込み回路、４２・・・ロウアドレスバッファ、
４３０１．カラムアドレスバッファ、４４山タイミング
発生回路、４５・・・センスアンプ駆動信号発生回路、
４６・・・ワード線電圧発生回路、４７・・・データ線
プリチャージ電圧発生回路、４８・・・基板電圧発生回
路、 ７０．７１，７２，７３，７４．７５・・・カレントミ
ラー回路、７６・・・動作点設定回路、７７・・起動回
路、１０１・・・Ｐ形半導体基板、１０２・・・Ｎ形つ
ェル、１０３・・・Ｎ十拡散層、１０４・・・アイソレ
ーション用ＳｉＯ□、１０５・・・ゲート！！縁膜、１
０６・・・多結晶シリコンもしくは金属。 １０７・・・Ｐ十拡散層、１０８・・・配線層。 １１１・・・Ｎ形半導体基板、１１２・・・Ｐ形つェル
、１１３・・・層間＃＠総膜、１１５・・・保護膜、１
１６・・・コンタクト孔。 半 図 り 図 （ｆｌ（〕 ３　図 劉〕 茅 図 （ス２ 第 図 ”ｆ３Ｆ３ 第１ノ図 （ａ−ジ ａ、−ａ′断１ｆ７１１ 第７θ図 竿１２−記 （す 竿１５ｍ （Ｌ） 第１ＩＩ−図 竿１８図 竿７７ｍ

Claims (1)

1. 【特許請求の範囲】 １、ゲートが自分自身のドレインに接続され第１のしき
   い値電圧を有する第１のエンハンスメント形ＦＥＴと、
   ゲートが自分自身のドレインもしくは上記第１のＦＥＴ
   のドレインに接続され上記第１のしきい値電圧と異なる
   第２のしきい値電圧を有する第２のエンハンスメント形
   ＦＥＴと、上記第１のＦＥＴに流れる第１の電流と上記
   第２のＦＥＴに流れる第２の電流とを一定比に保つカレ
   ントミラー手段とを有し、上記第１および第２のＦＥＴ
   のドレイン間もしくはソース間電位差を基準電圧とする
   ことを特徴とする基準電圧発生回路。 ２、上記カレントミラー手段は、上記第１、第２のＦＥ
   Ｔのしきい値電圧の温度依存性の差異を補償すべく電流
   比が定められていることを特徴とする、特許請求の範囲
   第１項記載の基準電圧発生回路。 ３、上記カレントミラー手段は、上記第１もしくは第２
   の電流と第３の電流とを一定比に保つ第１のカレントミ
   ラー回路と、該第３の電流と上記第１、第２の電流の和
   とを一定比に保つ第２のカレントミラー回路から成るこ
   とを特徴とする、特許請求の範囲第１項記載の基準電圧
   発生回路。 ４、上記第１、第２のＦＥＴは、それぞれウェル内に形
   成され、各ウェルと各ＦＥＴのソースがそれぞれ接続さ
   れていることを特徴とする、特許請求の範囲第１項記載
   の基準電圧発生回路。