JP2557553B2 - スタティック型半導体メモリ - Google Patents
スタティック型半導体メモリInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は負荷素子として薄膜トランジスタを用いた
メモリセルを有するスタティック型半導体メモリに係
り、特に電源電位が変動する際の消費電流の増加を防止
するようにした改良に関する。
メモリセルを有するスタティック型半導体メモリに係
り、特に電源電位が変動する際の消費電流の増加を防止
するようにした改良に関する。
（従来の技術） スタティック型半導体メモリ（以下、SRAMと称する）
で使用されるメモリセルには、シリコン基板もしくはシ
リコン基板中のウエル領域に形成されたＰチャネル及び
ＮチャネルのMOSトランジスタをそれぞれ負荷トランジ
スタ、駆動トランジスタとして使用した完全CMOS型メモ
リセルや、負荷素子として高抵抗ポリシリコンを使用し
たメモリセルが良く知られている。上記後者のメモリセ
ルでは、大容量化が進んだ結果、静止時の消費電流を低
く押さえるために高抵抗ポリシリコンの抵抗値が数テラ
Ω（1012Ω）にもおよび、セル内部のデータ記憶ノード
におけるリーク電流、例えば結合リーク電流、絶縁膜に
おけるリーク電流、トランジスタにおけるリーク電流等
に対して十分にそれを補償できないところまで来てい
る。このため、リーク電流を持った単セル性不良が歩留
まり、信頼性で問題になり始めた。
で使用されるメモリセルには、シリコン基板もしくはシ
リコン基板中のウエル領域に形成されたＰチャネル及び
ＮチャネルのMOSトランジスタをそれぞれ負荷トランジ
スタ、駆動トランジスタとして使用した完全CMOS型メモ
リセルや、負荷素子として高抵抗ポリシリコンを使用し
たメモリセルが良く知られている。上記後者のメモリセ
ルでは、大容量化が進んだ結果、静止時の消費電流を低
く押さえるために高抵抗ポリシリコンの抵抗値が数テラ
Ω（1012Ω）にもおよび、セル内部のデータ記憶ノード
におけるリーク電流、例えば結合リーク電流、絶縁膜に
おけるリーク電流、トランジスタにおけるリーク電流等
に対して十分にそれを補償できないところまで来てい
る。このため、リーク電流を持った単セル性不良が歩留
まり、信頼性で問題になり始めた。
高抵抗ポリシリコン負荷型メモリセルにおける上記の
ような問題を解決する技術とし、近年、薄膜トランジス
タ（Thin Film Transistor:以下、TFTと称する）を負荷
素子として使用したスタティック型メモリセルが開発さ
れた。このTFTは、シリコン基板の代わりにポリシリコ
ン薄膜内にチャネルを形成することによって動作するト
ランジスタであり、チャネル領域をシリコン基板内に構
成する通常のMOSトランジスタ（バルク・トランジス
タ）の上部に重ねて形成することができる。このため、
完全CMOS型メモリセルのＰチャネルMOSトランジスタの
代わりに使用すると、従来のポリシリコンを負荷抵抗と
して用いたセルと同等のセル面積で、完全CMOS型メモリ
セルを構成することができる。すなわち、TFTを負荷素
子として用いたスタティック型メモリセルは、ポリシリ
コン抵抗を負荷素子として使用したメモリセルと完全CM
OS型メモリセルとの中間に位置し、前者の高集積性と後
者の静止時における低消費電力性及び動作の安定性の長
所を兼ね備えたものとなっている。
ような問題を解決する技術とし、近年、薄膜トランジス
タ（Thin Film Transistor:以下、TFTと称する）を負荷
素子として使用したスタティック型メモリセルが開発さ
れた。このTFTは、シリコン基板の代わりにポリシリコ
ン薄膜内にチャネルを形成することによって動作するト
ランジスタであり、チャネル領域をシリコン基板内に構
成する通常のMOSトランジスタ（バルク・トランジス
タ）の上部に重ねて形成することができる。このため、
完全CMOS型メモリセルのＰチャネルMOSトランジスタの
代わりに使用すると、従来のポリシリコンを負荷抵抗と
して用いたセルと同等のセル面積で、完全CMOS型メモリ
セルを構成することができる。すなわち、TFTを負荷素
子として用いたスタティック型メモリセルは、ポリシリ
コン抵抗を負荷素子として使用したメモリセルと完全CM
OS型メモリセルとの中間に位置し、前者の高集積性と後
者の静止時における低消費電力性及び動作の安定性の長
所を兼ね備えたものとなっている。
ここで、TFTを用いたスタティック型メモリセルの等
価回路を第６図に示す。図において、Q1,Q2はそれぞれ
ＮチャネルMOSトランジスタからなるトランスファゲー
トである。上記トランジスファゲートQ1,Q2の各一端は
ビット線BL、▲▼に接続され、各他端は内部記憶ノ
ード（データ記憶ノード）Ａ、Ｂに接続される。また、
両トランスファゲートQ1,Q2のゲートはワード線WLに共
通に接続される。上記一方の内部記憶ノードＡにはＮチ
ャネルのMOSトランジスタQ3及びＰチャネルのTFT Q4の
両ドレインが接続されている。上記両トランジスタQ3及
びQ4のゲートは上記他方の記憶ノードＢに共通に接続さ
れている。上記他方の内部記憶ノードＢにはＮチャネル
MOSトランジスタQ5及びＰチャネルのTFT Q6の両ドレイ
ンが接続されている。上記両トランジスタQ5及びQ6のゲ
ートは上記一方の内部記憶ノードＡに共通に接続されて
いる。また、上記両トランジスタQ4、Q6のソースは電源
電位VCCに共通に接続され、上記両トランジスタQ3、Q5
のソースは接地電位VSSに共通に接続される。
価回路を第６図に示す。図において、Q1,Q2はそれぞれ
ＮチャネルMOSトランジスタからなるトランスファゲー
トである。上記トランジスファゲートQ1,Q2の各一端は
ビット線BL、▲▼に接続され、各他端は内部記憶ノ
ード（データ記憶ノード）Ａ、Ｂに接続される。また、
両トランスファゲートQ1,Q2のゲートはワード線WLに共
通に接続される。上記一方の内部記憶ノードＡにはＮチ
ャネルのMOSトランジスタQ3及びＰチャネルのTFT Q4の
両ドレインが接続されている。上記両トランジスタQ3及
びQ4のゲートは上記他方の記憶ノードＢに共通に接続さ
れている。上記他方の内部記憶ノードＢにはＮチャネル
MOSトランジスタQ5及びＰチャネルのTFT Q6の両ドレイ
ンが接続されている。上記両トランジスタQ5及びQ6のゲ
ートは上記一方の内部記憶ノードＡに共通に接続されて
いる。また、上記両トランジスタQ4、Q6のソースは電源
電位VCCに共通に接続され、上記両トランジスタQ3、Q5
のソースは接地電位VSSに共通に接続される。
このメモリセルでは、トランジスタQ3、Q4及びトラン
ジスタQ5、Q6がそれぞれ相補MOS型（CMOS型）インバー
タを構成している。上記両CMOS型インバータの負荷素子
として用いられるTFTはトランジスタとして動作するの
で、TFTがオフ状態のときにはほとんど電流が流れず、
オン状態のときには従来の高抵抗負荷素子を用いたメモ
リセルに比べて十分に大きなオン電流を流すことができ
る。
ジスタQ5、Q6がそれぞれ相補MOS型（CMOS型）インバー
タを構成している。上記両CMOS型インバータの負荷素子
として用いられるTFTはトランジスタとして動作するの
で、TFTがオフ状態のときにはほとんど電流が流れず、
オン状態のときには従来の高抵抗負荷素子を用いたメモ
リセルに比べて十分に大きなオン電流を流すことができ
る。
第７図に標準的なＰチャネルのTFT（例えば、チャネ
ル長が1.5μｍ、チャネル幅が0.5μｍ、ゲート絶縁膜の
膜厚が25nm、ポリシリコン層の膜厚が36nm）におけるゲ
ート電圧VG（Ｖ）対ドレイン電流ID（Ａ）特性を示す。
なお、ドレイン電圧は−4Vである。図から明らかなよう
に、ゲート電圧が0VでTFTがオフ状態のときのオフ電流
の値は10-13A程度であり、ゲート電圧が−4VでTFTがオ
ン状態のときのオン電流の値は10-7A程度である。従っ
て、このTFTは約６桁のオン／オフ抵抗比を持ってい
る。他方、セルの内部記憶ノードＡ、Ｂそれぞれに付随
している寄生容量（図示せず）の値は、メモリセル・サ
イズのスケーリングに伴って減少しつつあるが、ソフト
・エラー耐性などの制約から10fF（10-14F）程度が下限
値である。従って、TFTのオン電流によって内部記憶ノ
ードを充放電する際の時定数は、10-7A×10-14F＝10
-7S、すなわち100nS程度である。
ル長が1.5μｍ、チャネル幅が0.5μｍ、ゲート絶縁膜の
膜厚が25nm、ポリシリコン層の膜厚が36nm）におけるゲ
ート電圧VG（Ｖ）対ドレイン電流ID（Ａ）特性を示す。
なお、ドレイン電圧は−4Vである。図から明らかなよう
に、ゲート電圧が0VでTFTがオフ状態のときのオフ電流
の値は10-13A程度であり、ゲート電圧が−4VでTFTがオ
ン状態のときのオン電流の値は10-7A程度である。従っ
て、このTFTは約６桁のオン／オフ抵抗比を持ってい
る。他方、セルの内部記憶ノードＡ、Ｂそれぞれに付随
している寄生容量（図示せず）の値は、メモリセル・サ
イズのスケーリングに伴って減少しつつあるが、ソフト
・エラー耐性などの制約から10fF（10-14F）程度が下限
値である。従って、TFTのオン電流によって内部記憶ノ
ードを充放電する際の時定数は、10-7A×10-14F＝10
-7S、すなわち100nS程度である。
ここで上記第６図のメモリセルにおいて、セルに供給
される電源電位VCCが変動した場合を考える。このよう
に電源電位の変動は一般に電源バンプと呼ばれている。
このときのメモリセル内の電位変化を示したのが第８図
である。図中のτＣは、TFTのオン電流によって前記内
部記憶ノードＡもしくはＢを充電する際の電位vNODEの
時定数である。ここで、ＰチャネルのTFTのしきい値電
圧をVtpとすると、第８図の波形図中の時刻t1からt2の
期間では電源電位VCCと電位vNODEとの間の電位差がVtp
以上となるため、元来オフ状態となるべき側のTFTもこ
の期間ではオン状態となる。このため、このTFTと直列
に接続されており、元々オン状態のＮチャネルのMOSト
ランジスタを通じて電流が所定期間（上記の100nS程
度）流れることになる。各メモリセルには必ずオフ側の
TFTが存在しているので、例えば4Mビット（４×106ビッ
ト）以上の大容量のSRAMでは、全体で10-1A、すなわち1
00mA以上の電流がメモリセルアレイに流れることにな
る。通常のSRAMの平均動作電流は多くても100mA以下で
あるので、4Mビット以上のSRAMにおいて、電源バンプ時
に流れる100mAの電流は許容範囲を遥かに越えた異常電
流となる。
される電源電位VCCが変動した場合を考える。このよう
に電源電位の変動は一般に電源バンプと呼ばれている。
このときのメモリセル内の電位変化を示したのが第８図
である。図中のτＣは、TFTのオン電流によって前記内
部記憶ノードＡもしくはＢを充電する際の電位vNODEの
時定数である。ここで、ＰチャネルのTFTのしきい値電
圧をVtpとすると、第８図の波形図中の時刻t1からt2の
期間では電源電位VCCと電位vNODEとの間の電位差がVtp
以上となるため、元来オフ状態となるべき側のTFTもこ
の期間ではオン状態となる。このため、このTFTと直列
に接続されており、元々オン状態のＮチャネルのMOSト
ランジスタを通じて電流が所定期間（上記の100nS程
度）流れることになる。各メモリセルには必ずオフ側の
TFTが存在しているので、例えば4Mビット（４×106ビッ
ト）以上の大容量のSRAMでは、全体で10-1A、すなわち1
00mA以上の電流がメモリセルアレイに流れることにな
る。通常のSRAMの平均動作電流は多くても100mA以下で
あるので、4Mビット以上のSRAMにおいて、電源バンプ時
に流れる100mAの電流は許容範囲を遥かに越えた異常電
流となる。
ところで、各メモリセルに電源電位を供給するセルア
レイ内電源配線は通常、多結晶シリコンによって構成さ
れている。この多結晶シリコンで構成された配線には配
線抵抗や浮遊容量が存在しているので、セルアレイ内電
源配線は遅延線と見なすことができる。また、このセル
アレイ内電源配線は、通常、アルミニウムで構成された
低抵抗配線とアレイ内で接続点を有している。このた
め、この低抵抗配線との接続点により近い位置に存在す
るメモリセル程、セルアレイ内電源配線における時定数
が小さくなるため、電源バンプ時により多くの直流電流
が流れることになる。
レイ内電源配線は通常、多結晶シリコンによって構成さ
れている。この多結晶シリコンで構成された配線には配
線抵抗や浮遊容量が存在しているので、セルアレイ内電
源配線は遅延線と見なすことができる。また、このセル
アレイ内電源配線は、通常、アルミニウムで構成された
低抵抗配線とアレイ内で接続点を有している。このた
め、この低抵抗配線との接続点により近い位置に存在す
るメモリセル程、セルアレイ内電源配線における時定数
が小さくなるため、電源バンプ時により多くの直流電流
が流れることになる。
（発明が解決しようとする課題） このようにTFTをメモリセル内の負荷素子として用い
た従来のスタティック型半導体メモリでは、電源バンプ
時に各メモリセル内に異常電流が流れ、消費電流が増加
するという問題がある。
た従来のスタティック型半導体メモリでは、電源バンプ
時に各メモリセル内に異常電流が流れ、消費電流が増加
するという問題がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、電源バンプ時に各メモリセル内に
異常電流が流れることが防止でき、もって消費電流が少
ないスタティック型半導体メモリを提供することにあ
る。
であり、その目的は、電源バンプ時に各メモリセル内に
異常電流が流れることが防止でき、もって消費電流が少
ないスタティック型半導体メモリを提供することにあ
る。
［発明の構成］ （課題を解決するための手段と作用） この発明のスタティック型半導体メモリは、負荷トラ
ンジスタとして薄膜トランジスタを用いたメモリセルが
複数個設けられたメモリセルアレイと、 上記各メモリセルアレイに電源電位を供給するメモリ
セルアレイ内電源配線と、 上記メモリセルアレイ内電源配線と接続され、外部電
源電位が供給される低抵抗電源配線と、 上記メモリセルアレイ内電源配線によって上記各メモ
リセルの記憶ノードを充放電する際の時定数をτＣ、上
記低抵抗電源配線に供給される電源電位により上記メモ
リセルアレイ内配線を充放電する際の時定数をτＷとし
たときに、τＷ≧τＣの関係を満足させるように設けら
れた時定数設定手段とを具備したことを特徴とする。
ンジスタとして薄膜トランジスタを用いたメモリセルが
複数個設けられたメモリセルアレイと、 上記各メモリセルアレイに電源電位を供給するメモリ
セルアレイ内電源配線と、 上記メモリセルアレイ内電源配線と接続され、外部電
源電位が供給される低抵抗電源配線と、 上記メモリセルアレイ内電源配線によって上記各メモ
リセルの記憶ノードを充放電する際の時定数をτＣ、上
記低抵抗電源配線に供給される電源電位により上記メモ
リセルアレイ内配線を充放電する際の時定数をτＷとし
たときに、τＷ≧τＣの関係を満足させるように設けら
れた時定数設定手段とを具備したことを特徴とする。
上記スタティック型半導体メモリでは、メモリセルア
レイ内配線を電源電位で充放電する際の時定数τＷが、
各メモリセルの記憶ノードを電源電位で充放電する際の
時定数τＣと同等もしくはそれ以上にされているので、
電源バンプ時にメモリセルの記憶ノードを充放電する際
の速度が、メモリセルアレイ内配線の充放電速度と同等
もしくはそれ以下となる。
レイ内配線を電源電位で充放電する際の時定数τＷが、
各メモリセルの記憶ノードを電源電位で充放電する際の
時定数τＣと同等もしくはそれ以上にされているので、
電源バンプ時にメモリセルの記憶ノードを充放電する際
の速度が、メモリセルアレイ内配線の充放電速度と同等
もしくはそれ以下となる。
この発明のスタティック型半導体メモリは、 負荷トランジスタとして薄膜トランジスタを用いたメ
モリセルが複数個設けられたメモリセルアレイと、 上記各メモリセルに電源電位を供給する電源配線と、 上記各メモリセルの記憶ノードと上記電源配線との間
に接続された容量と を具備したことを特徴とする。
モリセルが複数個設けられたメモリセルアレイと、 上記各メモリセルに電源電位を供給する電源配線と、 上記各メモリセルの記憶ノードと上記電源配線との間
に接続された容量と を具備したことを特徴とする。
上記スタティック型半導体メモリでは、各メモリセル
の記憶ノードと電源配線との間に容量を接続したことに
より、電源バンプ時にメモリセルの記憶ノードの電位が
上記容量による容量結合により電源配線の電位に追随し
て変化し、電源配線との電位差が減少する。
の記憶ノードと電源配線との間に容量を接続したことに
より、電源バンプ時にメモリセルの記憶ノードの電位が
上記容量による容量結合により電源配線の電位に追随し
て変化し、電源配線との電位差が減少する。
（実施例） 以下、図面の参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明のスタティック型半導体メモリの第
１の実施例による構成を示す回路図である。図におい
て、10はメモリセルアレイである。このメモリセルアレ
イ10内には前記第６図と同様に、それぞれトランスファ
ゲートQ1,Q2、ＮチャネルのMOSトランジスタQ3,Q5及び
ＰチャネルのTFT Q4,Q6によって構成されたメモリセル
11が複数個、例えば4Mビット分設けられている（図では
１個のメモリセルのみ示している）。なお、図中のノー
ドＡ、Ｂは従来と同様に内部記憶ノードである。そし
て、上記両内部記憶ノードＡ、Ｂには記憶容量C1,C2が
それぞれ等価的に接続されている。
１の実施例による構成を示す回路図である。図におい
て、10はメモリセルアレイである。このメモリセルアレ
イ10内には前記第６図と同様に、それぞれトランスファ
ゲートQ1,Q2、ＮチャネルのMOSトランジスタQ3,Q5及び
ＰチャネルのTFT Q4,Q6によって構成されたメモリセル
11が複数個、例えば4Mビット分設けられている（図では
１個のメモリセルのみ示している）。なお、図中のノー
ドＡ、Ｂは従来と同様に内部記憶ノードである。そし
て、上記両内部記憶ノードＡ、Ｂには記憶容量C1,C2が
それぞれ等価的に接続されている。
上記各メモリセル11には、上記TFT Q4,Q6の各ソース
に接続された例えばポリシリコンからなるメモリセルア
レイ内電源配線12を通じて高電位側の電源電位VCCが供
給されるようになっている。このメモリセルアレイ内電
源配線12には抵抗成分及び容量成分が寄生的に存在して
おり、第１図ではこれらの寄生抵抗は符号13で、寄生容
量は符号14でそれぞれ図示している。
に接続された例えばポリシリコンからなるメモリセルア
レイ内電源配線12を通じて高電位側の電源電位VCCが供
給されるようになっている。このメモリセルアレイ内電
源配線12には抵抗成分及び容量成分が寄生的に存在して
おり、第１図ではこれらの寄生抵抗は符号13で、寄生容
量は符号14でそれぞれ図示している。
さらに、15は例えばアルミニウム等の金属で構成さ
れ、このメモリ内の各部に外部電源電位VCCを供給する
低抵抗配線である。そして、上記メモリセルアレイ内電
源配線12は、その各端部において抵抗素子16を介して低
抵抗配線15と接続されている。この抵抗素子16は、多結
晶シリコンからなる高抵抗や、上記各メモリセル11内の
TFT Q4,Q6と同様な構成のTFTなどを用いることがで
き、その抵抗値は、上記メモリセル11においてメモリセ
ルアレイ内電源配線12の電源電位VCCで内部記憶ノード
ＡもしくはＢを充電する際の時定数をτＣ、上記低抵抗
配線15の電源電位VCCで上記メモリセルアレイ内電源配
線12を充電する際の時定数をτＷとしたときに、τＷ≧
τＣの関係を満足するような値に設定されている。
れ、このメモリ内の各部に外部電源電位VCCを供給する
低抵抗配線である。そして、上記メモリセルアレイ内電
源配線12は、その各端部において抵抗素子16を介して低
抵抗配線15と接続されている。この抵抗素子16は、多結
晶シリコンからなる高抵抗や、上記各メモリセル11内の
TFT Q4,Q6と同様な構成のTFTなどを用いることがで
き、その抵抗値は、上記メモリセル11においてメモリセ
ルアレイ内電源配線12の電源電位VCCで内部記憶ノード
ＡもしくはＢを充電する際の時定数をτＣ、上記低抵抗
配線15の電源電位VCCで上記メモリセルアレイ内電源配
線12を充電する際の時定数をτＷとしたときに、τＷ≧
τＣの関係を満足するような値に設定されている。
このような構成によれば、電源バンプ時に低抵抗配線
15の電位が急激に上昇したとしても、抵抗素子16の存在
によりメモリセルアレイ内電源配線12を充電する際の速
度は第２図の波形図に示すように遅くなる。すなわち、
このときの時定数τＷは大きなものとなる。メモリセル
11の内部記憶ノードＡもしくはＢはこの充電速度の遅い
メモリセルアレイ内電源配線12の電位によって充電され
るため、内部記憶ノードＡもしくはＢに存在している容
量C1,C2の充電速度は、このメモリセルアレイ内電源配
線12の充電速度に近い速度となり、メモリセル11内でオ
フ状態にあるTFT（Q4もしくはQ6）はオンすることがな
くなる。この結果、従来のように各メモリセルで電源電
位VCCと接地電位との間で直流電流が流れることが防止
される。
15の電位が急激に上昇したとしても、抵抗素子16の存在
によりメモリセルアレイ内電源配線12を充電する際の速
度は第２図の波形図に示すように遅くなる。すなわち、
このときの時定数τＷは大きなものとなる。メモリセル
11の内部記憶ノードＡもしくはＢはこの充電速度の遅い
メモリセルアレイ内電源配線12の電位によって充電され
るため、内部記憶ノードＡもしくはＢに存在している容
量C1,C2の充電速度は、このメモリセルアレイ内電源配
線12の充電速度に近い速度となり、メモリセル11内でオ
フ状態にあるTFT（Q4もしくはQ6）はオンすることがな
くなる。この結果、従来のように各メモリセルで電源電
位VCCと接地電位との間で直流電流が流れることが防止
される。
なお、上記実施例において、抵抗素子16としてメモリ
セル11内のTFTと同じ構造及び同じ素子寸法のTFTを用い
た場合は、この抵抗素子16のオン抵抗値がメモリセル11
内のTFT Q4もしくはQ6と同値となり、かつ寄生容量14
はC1,C2よりも大きいため、自動的にτＷ≧τＣの関係
を満足させることができる。
セル11内のTFTと同じ構造及び同じ素子寸法のTFTを用い
た場合は、この抵抗素子16のオン抵抗値がメモリセル11
内のTFT Q4もしくはQ6と同値となり、かつ寄生容量14
はC1,C2よりも大きいため、自動的にτＷ≧τＣの関係
を満足させることができる。
次にこの発明の第２の実施例について説明する。
第３図はこの発明のスタティック型半導体メモリにお
けるメモリセルの構成を示す回路図である。この実施例
では各メモリセル11内の前記内部記憶ノードＡ、Ｂそれ
ぞれと前記メモリアレイ内電源配線12との間に、両ノー
ドＡ、Ｂそれぞれに存在している容量C1,C2と同程度の
値を持つ容量21を接続するようにしたものである。
けるメモリセルの構成を示す回路図である。この実施例
では各メモリセル11内の前記内部記憶ノードＡ、Ｂそれ
ぞれと前記メモリアレイ内電源配線12との間に、両ノー
ドＡ、Ｂそれぞれに存在している容量C1,C2と同程度の
値を持つ容量21を接続するようにしたものである。
このような構成によれば、電源バンプ時に低抵抗配線
15の電位が急激に上昇し、これに伴ってメモリセルアレ
イ内電源配線12における電位が上昇したとき、上記各容
量21による容量結合により、内部記憶ノードＡ、Ｂにお
ける電位も上昇する。このとき、元来オフ状態となるべ
き側のTFTのゲート電位とソース電位（メモリセルアレ
イ内電源配線12の電位）との差がFTFのしきい値電圧Vtp
以下であれば、このTFTはオフ状態のままになる。従っ
て、上記各容量21の値はこのような条件を満足するよう
な範囲で選ぶ必要がある。
15の電位が急激に上昇し、これに伴ってメモリセルアレ
イ内電源配線12における電位が上昇したとき、上記各容
量21による容量結合により、内部記憶ノードＡ、Ｂにお
ける電位も上昇する。このとき、元来オフ状態となるべ
き側のTFTのゲート電位とソース電位（メモリセルアレ
イ内電源配線12の電位）との差がFTFのしきい値電圧Vtp
以下であれば、このTFTはオフ状態のままになる。従っ
て、上記各容量21の値はこのような条件を満足するよう
な範囲で選ぶ必要がある。
すなわち、この実施例の場合にも、各メモリセル11内
でオフ状態にあるTFT（Q4もしくはQ6）はオンすること
がなくなり、従来のように各メモリセルで電源電位VCC
と接地電位との間で直流電流が流れることが防止され
る。
でオフ状態にあるTFT（Q4もしくはQ6）はオンすること
がなくなり、従来のように各メモリセルで電源電位VCC
と接地電位との間で直流電流が流れることが防止され
る。
次に上記第２の実施例のスタティック型半導体メモリ
で使用されるメモリセルの具体例について説明する。
で使用されるメモリセルの具体例について説明する。
第４図はTFTを負荷として使用した従来のメモリセル
に対して前記容量21が付加されたメモリセルの素子構成
を示すものであり、第４図（ａ）はパターン平面図、第
４図（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断面図で
ある。図において、31はＰ型の半導体基板、32はフィー
ルド絶縁膜、33は前記ＮチャネルMOSトランジスタQ1,Q
2,Q3,Q5それぞれのソース、ドレイン領域となりN+拡散
領域、34はＮチャネルMOSトランジスタQ1,Q2,Q3,Q5の各
ゲート電極となる第１層目の多結晶シリコン層、35はＰ
チャネルのTFT Q4,Q6の各ゲート電極となる第２層目の
多結晶シリコン層、36はTFT Q4,Q6のチャネル領域、ソ
ース及びドレイン領域となる第３層目の多結晶シリコン
層、37はこの第３層目の多結晶シリコン層36内に形成さ
れ、不純物が実質的に導入されず、高抵抗状態のままに
されたTFTのチャネル領域である。そして、前記ワード
線WL及び接地電位VSSを各メモリセルに供給する配線は
それぞれ上記第１層目の多結晶シリコン層を用いて構成
されており、前記メモリセルアレイ内電源配線12は上記
第３層目の多結晶シリコン層36を用いて構成されてい
る。なお、第４図（ａ）ではN+拡散領域は図示されてお
らず、第４図（ｂ）では第１層目の多結晶シリコン層34
と基板31との間及び第１層目の多結晶シリコン層34と第
２層目の多結晶シリコン層35との間の絶縁膜は図示され
ていない。
に対して前記容量21が付加されたメモリセルの素子構成
を示すものであり、第４図（ａ）はパターン平面図、第
４図（ｂ）は同図（ａ）のＡ−Ａ′線に沿った断面図で
ある。図において、31はＰ型の半導体基板、32はフィー
ルド絶縁膜、33は前記ＮチャネルMOSトランジスタQ1,Q
2,Q3,Q5それぞれのソース、ドレイン領域となりN+拡散
領域、34はＮチャネルMOSトランジスタQ1,Q2,Q3,Q5の各
ゲート電極となる第１層目の多結晶シリコン層、35はＰ
チャネルのTFT Q4,Q6の各ゲート電極となる第２層目の
多結晶シリコン層、36はTFT Q4,Q6のチャネル領域、ソ
ース及びドレイン領域となる第３層目の多結晶シリコン
層、37はこの第３層目の多結晶シリコン層36内に形成さ
れ、不純物が実質的に導入されず、高抵抗状態のままに
されたTFTのチャネル領域である。そして、前記ワード
線WL及び接地電位VSSを各メモリセルに供給する配線は
それぞれ上記第１層目の多結晶シリコン層を用いて構成
されており、前記メモリセルアレイ内電源配線12は上記
第３層目の多結晶シリコン層36を用いて構成されてい
る。なお、第４図（ａ）ではN+拡散領域は図示されてお
らず、第４図（ｂ）では第１層目の多結晶シリコン層34
と基板31との間及び第１層目の多結晶シリコン層34と第
２層目の多結晶シリコン層35との間の絶縁膜は図示され
ていない。
ここで、前記容量21は、第２層目の多結晶シリコン層
35と第３層目の多結晶シリコン層36とが図示しない絶縁
膜を介して重なっている領域38によって実現されてい
る。すなわち、この容量21の一方の電極はTFTのゲート
電極を構成する第２層目の多結晶シリコン層35であり、
他方の電極はTFTのチャネル領域（37）が設けられる第
３層目の多結晶シリコン層36になっている。
35と第３層目の多結晶シリコン層36とが図示しない絶縁
膜を介して重なっている領域38によって実現されてい
る。すなわち、この容量21の一方の電極はTFTのゲート
電極を構成する第２層目の多結晶シリコン層35であり、
他方の電極はTFTのチャネル領域（37）が設けられる第
３層目の多結晶シリコン層36になっている。
第５図は容量21が付加されたメモリセルの他の素子構
成を示すものであり、第５図（ａ）はパターン平面図、
第５図（ｂ）は同図（ａ）のＢ−Ｂ′線に沿った断面図
である。
成を示すものであり、第５図（ａ）はパターン平面図、
第５図（ｂ）は同図（ａ）のＢ−Ｂ′線に沿った断面図
である。
図において、41はＰ型の半導体領域、42はフィールド
絶縁膜、43は前記ＮチャネルMOSトランジスタQ1のソー
スもしくはドレイン領域となるN+拡散領域、44はこのＮ
チャネルMOSトランジスタQ1のドレインもしくはソース
領域となるN+拡散領域、45は前記ＮチャネルMOSトラン
ジスタQ2のソースもしくはドレイン領域となるN+拡散領
域、46はこのＮチャネルMOSトランジスタQ2のドレイン
もしくはソース領域及び前記ＮチャネルMOSトランジス
タQ5のドレイン領域となるN+拡散領域、47はこのＮチャ
ネルMOSトランジスタQ5のソース領域となるN+拡散領
域、48は前記ＮチャネルMOSトランジスタQ3のドレイン
領域となるN+拡散領域、49はこのＮチャネルMOSトラン
ジスタQ3のソース領域となるN+拡散領域、50は第１層目
のポリシリコン層からなるＮチャネルMOSトランジスタQ
1,Q2のゲート電極、51は第１層目の多結晶シリコン層か
らなるＮチャネルMOSトランジスタQ5のゲート電極、52
は第１層目の多結晶シリコン層からなるＮチャネルMOS
トランジスタQ3のゲート電極、53は例えば200Å程度の
膜厚の第２層目の多結晶シリコン層、54は上記第２層目
の多結晶シリコン層53上に設けられた絶縁膜、55はこの
絶縁膜54上に設けられ、電位VCCが供給される第３層目
の多結晶シリコン層、56はこの第３層目の多結晶シリコ
ン層55上に設けられた層間絶縁膜であり、57,58は上記
層間絶縁膜56上に設けられ前記ビット線BL,▲▼を
構成するアルミニウムからなる配線層である。
絶縁膜、43は前記ＮチャネルMOSトランジスタQ1のソー
スもしくはドレイン領域となるN+拡散領域、44はこのＮ
チャネルMOSトランジスタQ1のドレインもしくはソース
領域となるN+拡散領域、45は前記ＮチャネルMOSトラン
ジスタQ2のソースもしくはドレイン領域となるN+拡散領
域、46はこのＮチャネルMOSトランジスタQ2のドレイン
もしくはソース領域及び前記ＮチャネルMOSトランジス
タQ5のドレイン領域となるN+拡散領域、47はこのＮチャ
ネルMOSトランジスタQ5のソース領域となるN+拡散領
域、48は前記ＮチャネルMOSトランジスタQ3のドレイン
領域となるN+拡散領域、49はこのＮチャネルMOSトラン
ジスタQ3のソース領域となるN+拡散領域、50は第１層目
のポリシリコン層からなるＮチャネルMOSトランジスタQ
1,Q2のゲート電極、51は第１層目の多結晶シリコン層か
らなるＮチャネルMOSトランジスタQ5のゲート電極、52
は第１層目の多結晶シリコン層からなるＮチャネルMOS
トランジスタQ3のゲート電極、53は例えば200Å程度の
膜厚の第２層目の多結晶シリコン層、54は上記第２層目
の多結晶シリコン層53上に設けられた絶縁膜、55はこの
絶縁膜54上に設けられ、電位VCCが供給される第３層目
の多結晶シリコン層、56はこの第３層目の多結晶シリコ
ン層55上に設けられた層間絶縁膜であり、57,58は上記
層間絶縁膜56上に設けられ前記ビット線BL,▲▼を
構成するアルミニウムからなる配線層である。
上記一方の配線層57はコンタクトホール59を介して上
記N+拡散領域43と、他方の配線層58はコンタクトホール
60を介して上記N+拡散領域45とそれぞれ接続されてい
る。また、上記N+拡散領域44とＮチャネルMOSトランジ
スタQ5のゲート電極51とはコンタクトホール61を介し
て、このゲート電極51と第２層目の多結晶シリコン層53
とはコンタクトホール62を介してそれぞれ接続され、N+
拡散領域46とＮチャネルMOSトランジスタQ3のゲート電
極52とはコンタクトホール63を介して、このゲート電極
52と第２層目の多結晶シリコン層53とはコンタクトホー
ル64を介してそれぞれ接続され、さらにＮチャネルMOS
トランジスタQ3のドレイン領域となるN+拡散領域48とＮ
チャネルMOSトランジスタQ5のゲート電極51とはコンタ
クトホール65を介して接続されている。
記N+拡散領域43と、他方の配線層58はコンタクトホール
60を介して上記N+拡散領域45とそれぞれ接続されてい
る。また、上記N+拡散領域44とＮチャネルMOSトランジ
スタQ5のゲート電極51とはコンタクトホール61を介し
て、このゲート電極51と第２層目の多結晶シリコン層53
とはコンタクトホール62を介してそれぞれ接続され、N+
拡散領域46とＮチャネルMOSトランジスタQ3のゲート電
極52とはコンタクトホール63を介して、このゲート電極
52と第２層目の多結晶シリコン層53とはコンタクトホー
ル64を介してそれぞれ接続され、さらにＮチャネルMOS
トランジスタQ3のドレイン領域となるN+拡散領域48とＮ
チャネルMOSトランジスタQ5のゲート電極51とはコンタ
クトホール65を介して接続されている。
また、上記第２層目の多結晶シリコン層53の大部分に
はＰ型の不純物が高濃度に導入され、低抵抗化されてい
るが、上記N+拡散領域46と対抗するこの多結晶シリコン
層53の一部領域66には実質的に不純物が導入されず、元
の高抵抗状態のままにされている。この一部領域66は前
記TFT Q4のチャネル領域となっており、この領域66は
下部のN+拡散領域46を熱酸化することにより得られる熱
酸化膜67を介してN+拡散領域46と重なっている。さらに
上記N+拡散領域48と対向する多結晶シリコン層53の一部
領域68にも実質的に不純物が導入されていず、元の高抵
抗状態のままにされている。この一部領域68は前記TFT
Q6のチャネル領域となっており、この領域68は下部の
N+拡散領域48を熱酸化することにより得られる熱酸化膜
（図示せず）を介してN+拡散領域48と重なっている。
はＰ型の不純物が高濃度に導入され、低抵抗化されてい
るが、上記N+拡散領域46と対抗するこの多結晶シリコン
層53の一部領域66には実質的に不純物が導入されず、元
の高抵抗状態のままにされている。この一部領域66は前
記TFT Q4のチャネル領域となっており、この領域66は
下部のN+拡散領域46を熱酸化することにより得られる熱
酸化膜67を介してN+拡散領域46と重なっている。さらに
上記N+拡散領域48と対向する多結晶シリコン層53の一部
領域68にも実質的に不純物が導入されていず、元の高抵
抗状態のままにされている。この一部領域68は前記TFT
Q6のチャネル領域となっており、この領域68は下部の
N+拡散領域48を熱酸化することにより得られる熱酸化膜
（図示せず）を介してN+拡散領域48と重なっている。
ここで、前記容量21は、第２層目の多結晶シリコン層
53と第３層目の多結晶シリコン層55とが絶縁膜56を介し
て重なっている部分で実現されている。すなわち、この
容量21の一方の電極はTFTのチャネル領域が設けられる
第２層目の多結晶シリコン層53であり、他方の電極はそ
の上に絶縁膜54を介して設けられ、電位VCCに設定され
た第３層目の多結晶シリコン層55になっている。
53と第３層目の多結晶シリコン層55とが絶縁膜56を介し
て重なっている部分で実現されている。すなわち、この
容量21の一方の電極はTFTのチャネル領域が設けられる
第２層目の多結晶シリコン層53であり、他方の電極はそ
の上に絶縁膜54を介して設けられ、電位VCCに設定され
た第３層目の多結晶シリコン層55になっている。
なお、この発明は上記実施例に限定されるものではな
く、種々の変形が可能であることはいうまでもない。例
えば上記各実施例ではメモリセルアレイ内電源配線12に
高電位の電源電圧VCCを供給し、この配線12の電位によ
って内部記憶ノードを充電する場合について説明した
が、これはこの配線12に接地電圧VSSよりも低い電位を
供給して動作させるようなメモリセルの場合には、配線
12により各メモリセルの内部記憶ノードを放電すること
になる。
く、種々の変形が可能であることはいうまでもない。例
えば上記各実施例ではメモリセルアレイ内電源配線12に
高電位の電源電圧VCCを供給し、この配線12の電位によ
って内部記憶ノードを充電する場合について説明した
が、これはこの配線12に接地電圧VSSよりも低い電位を
供給して動作させるようなメモリセルの場合には、配線
12により各メモリセルの内部記憶ノードを放電すること
になる。
また、上記各実施例では薄膜トランジスタとしてポリ
シリコン薄膜を用いる場合について説明したが、これは
アモルファス・シリコン薄膜をリグロースした薄膜トラ
ンジスタや、その他の製造方法で形成される薄膜トラン
ジスタを用いた場合でも、同様の効果を得ることができ
ることはもちろんである。
シリコン薄膜を用いる場合について説明したが、これは
アモルファス・シリコン薄膜をリグロースした薄膜トラ
ンジスタや、その他の製造方法で形成される薄膜トラン
ジスタを用いた場合でも、同様の効果を得ることができ
ることはもちろんである。
［発明の効果］ 以上説明したようにこの発明によれば、電源バンプ時
に各メモリセル内に異常電流が流れることが防止でき、
もって消費電流が少ないスタティック型半導体メモリを
提供することができる。
に各メモリセル内に異常電流が流れることが防止でき、
もって消費電流が少ないスタティック型半導体メモリを
提供することができる。
第１図はこの発明のスタティック型半導体メモリの第１
の実施例による構成を示す回路図、第２図は上記実施例
を説明するための波形図、第３図はこの発明の第２の実
施例による構成を示す回路図、第４図（ａ），（ｂ）は
上記第２の実施例で使用されるメモリセルの素子構成を
示すものであり、第４図（ａ）はパターン平面図、第４
図（ｂ）は断面図、第５図（ａ），（ｂ）は上記第２の
実施例で使用される他のメモリセルの素子構成を示すも
のであり、第５図（ａ）はパターン平面図、第５図
（ｂ）は断面図、第６図はTFTを用いたスタティック型
メモリセルの等価回路図、第７図は標準的なＰチャネル
のTFTのドレイン特性図、第８図は従来のメモリの波形
図である。 10……メモリセルアレイ、11……メモリセル、12……メ
モリセルアレイ内電源配線、13……メモリセルアレイ内
電源配線の寄生抵抗、14……メモリセルアレイ内電源配
線の寄生容量、15……低抵抗配線、16……抵抗素子、C
1,C2……記憶容量、21……容量。
の実施例による構成を示す回路図、第２図は上記実施例
を説明するための波形図、第３図はこの発明の第２の実
施例による構成を示す回路図、第４図（ａ），（ｂ）は
上記第２の実施例で使用されるメモリセルの素子構成を
示すものであり、第４図（ａ）はパターン平面図、第４
図（ｂ）は断面図、第５図（ａ），（ｂ）は上記第２の
実施例で使用される他のメモリセルの素子構成を示すも
のであり、第５図（ａ）はパターン平面図、第５図
（ｂ）は断面図、第６図はTFTを用いたスタティック型
メモリセルの等価回路図、第７図は標準的なＰチャネル
のTFTのドレイン特性図、第８図は従来のメモリの波形
図である。 10……メモリセルアレイ、11……メモリセル、12……メ
モリセルアレイ内電源配線、13……メモリセルアレイ内
電源配線の寄生抵抗、14……メモリセルアレイ内電源配
線の寄生容量、15……低抵抗配線、16……抵抗素子、C
1,C2……記憶容量、21……容量。
Claims (7)
- 【請求項１】負荷トランジスタとして薄膜トランジスタ
を用いたメモリセルが複数個設けられたメモリセルアレ
イと、 上記各メモリセルアレイに電源電位を供給するために上
記薄膜トランジスタのソースに接続されたメモリセルア
レイ内電源配線と、 上記メモリセルアレイ内電源配線と接続され、外部電源
電位が供給される低抵抗電源配線と、 上記メモリセルアレイ内電源配線によって上記各メモリ
セルの記憶ノードを充放電する際の時定数をτｃ、上記
低抵抗電源配線に供給される電源電位により上記メモリ
セルアレイ内電源配線を充放電する際の時定数をτｗと
したときに、τｗ≧τｃの関係を満足させるように設け
られた時定数設定手段と を具備したことを特徴とするスタティック型半導体メモ
リ。 - 【請求項２】前記時定数設定手段が、前記メモリセルア
レイ内電源配線と前記低抵抗電源配線との間に挿入され
た抵抗素子で構成されている請求項１記載のスタティッ
ク型半導体メモリ。 - 【請求項３】前記抵抗素子が、前記各メモリセルで負荷
トランジスタとして用いられる薄膜トランジスタと同等
のトランジスタで構成されていることを特徴とする請求
項２記載のスタティック型半導体メモリ。 - 【請求項４】前記メモリセルアレイ内電源配線がポリシ
リコンで構成され、前記低抵抗電源配線がアルミニウム
で構成されていることを特徴とする請求項２記載のスタ
ティック型半導体メモリ。 - 【請求項５】負荷トランジスタとして薄膜トランジスタ
を用いたメモリセルが複数個設けられたメモリセルアレ
イと、 上記各メモリセルアレイに電源電位を供給する電源配線
と、 上記メモリセルの記憶ノードと上記電源配線との間に接
続され、上記電源配線における電位をVcc、上記各メモ
リセルの記憶ノードにおける電位をＶNODE、上記薄膜ト
ランジスタのしきい値電圧をVtpとしたとき、Vcc−ＶNO
DE≦Vtpの関係を満足するような値に設定されていると
容量と を具備したことを特徴とするスタティック型半導体メモ
リ。 - 【請求項６】前記容量は、一方の電極が前記薄膜がトラ
ンジスタのゲート電極を構成する導電体層であり、他方
の電極が絶縁膜を介してこの導電体層と重なり合ってい
る薄膜トランジスタのチャネルが形成される基板である
ことを特徴とする請求項５記載のスタティック型半導体
メモリ。 - 【請求項７】前記容量は、一方の電極が前記薄膜トラン
ジスタのチャネルが形成される基板であり、他方の電極
が絶縁膜を介して前記薄膜トランジスタの基板と重なり
合っている導電体層で構成されていることを特徴とする
請求項５記載のスタティック型半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137336A JP2557553B2 (ja) | 1990-05-28 | 1990-05-28 | スタティック型半導体メモリ |
| US07/705,558 US5204834A (en) | 1990-05-28 | 1991-05-24 | Static semiconductor memory device |
| EP91108662A EP0459380B1 (en) | 1990-05-28 | 1991-05-28 | Static semiconductor memory device |
| KR1019910008713A KR940010832B1 (ko) | 1990-05-28 | 1991-05-28 | 스태틱형 반도체메모리 |
| DE69121968T DE69121968T2 (de) | 1990-05-28 | 1991-05-28 | Statische Halbleiterspeicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137336A JP2557553B2 (ja) | 1990-05-28 | 1990-05-28 | スタティック型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430391A JPH0430391A (ja) | 1992-02-03 |
| JP2557553B2 true JP2557553B2 (ja) | 1996-11-27 |
Family
ID=15196271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137336A Expired - Fee Related JP2557553B2 (ja) | 1990-05-28 | 1990-05-28 | スタティック型半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5204834A (ja) |
| EP (1) | EP0459380B1 (ja) |
| JP (1) | JP2557553B2 (ja) |
| KR (1) | KR940010832B1 (ja) |
| DE (1) | DE69121968T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521859A (en) * | 1991-03-20 | 1996-05-28 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
| US5514615A (en) * | 1991-03-20 | 1996-05-07 | Fujitsu Limited | Method of producing a semiconductor memory device having thin film transistor load |
| US5422845A (en) * | 1993-09-30 | 1995-06-06 | Intel Corporation | Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array |
| DE19907155A1 (de) * | 1999-02-19 | 2000-08-31 | Siemens Ag | Integrierte Halbleiterspeicheranordnung mit Selbstpufferung von Versorgungsspannungen |
| JP4524735B2 (ja) * | 2003-06-20 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| WO2010140391A1 (ja) | 2009-06-04 | 2010-12-09 | 新日本石油株式会社 | 潤滑油組成物およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52145730U (ja) * | 1976-04-27 | 1977-11-04 | ||
| US4139786A (en) * | 1977-05-31 | 1979-02-13 | Texas Instruments Incorporated | Static MOS memory cell using inverted N-channel field-effect transistor |
| JPS5758639Y2 (ja) * | 1978-08-31 | 1982-12-15 | ||
| JPS60781B2 (ja) * | 1980-01-29 | 1985-01-10 | 日本電気株式会社 | 半導体記憶装置 |
| US4727518A (en) * | 1984-02-17 | 1988-02-23 | Intel Corporation | Apparatus for limiting minority carrier injection in CMOS memories |
| JPH0685431B2 (ja) * | 1985-06-10 | 1994-10-26 | 株式会社日立製作所 | 半導体装置 |
| JPS62219559A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6340365A (ja) * | 1986-08-05 | 1988-02-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6411362A (en) * | 1987-07-03 | 1989-01-13 | Hitachi Ltd | Semiconductor integrated circuit device |
| EP0348895B1 (en) * | 1988-06-27 | 1995-05-17 | Nec Corporation | Semiconductor memory device provided with low-noise power supply structure |
-
1990
- 1990-05-28 JP JP2137336A patent/JP2557553B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-24 US US07/705,558 patent/US5204834A/en not_active Expired - Lifetime
- 1991-05-28 KR KR1019910008713A patent/KR940010832B1/ko not_active Expired - Fee Related
- 1991-05-28 DE DE69121968T patent/DE69121968T2/de not_active Expired - Fee Related
- 1991-05-28 EP EP91108662A patent/EP0459380B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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