JPS6340365A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に、２つのトラン
ジスタによって２安定回路を構成したようなスタティッ
ク型メモリセルにおいて、耐雑音性を向上させるような
半導体記憶装置に関する。

［従来の技術］ 第３図は従来めスタティック型メモリセルの一例を示す
回路図である。

第３図において、エンハンスメント型のＭＯＳ電界効果
トランジスタ（以下、ＭＯＳ−ＦＥＴと称する）１０．
１１のドレイン１８．１９は、それぞれ高負荷抵抗１４
．１５を介して電源端子に接続される。また、ＭＯＳ−
ＦＥＴｌ０，１１のソースはそれぞれ接地されるととも
に、一方のＭ０Ｓ−ＦＥＴＩＯのゲートはＭＯＳ−ＦＥ
ＴＩ　１のドレインに接続され、ＭＯＳ−ＦＥＴＩ　１
のゲートはＭＯＳ−ＦＥＴＩＱのドレインに接続されて
２安定回路、いわゆるフリップフロップが形成される。

そして、これらにより１ビツトのメモリ・セルが構成さ
れる。

また、このメモリ・セルの書込みならびに読出しの制御
機能を持つゲート用のＭＯＳ−ＦＥＴＩ２および１３は
、それぞれのドレインまたはソースが前記ＭＯ３−ＦＥ
ＴＩ０，１１のドレインに接続される。ＭＯＳ−ＦＥＴ
１２および１３のそれぞれのソースまたはドレインはビ
ットライン２０．２１に接続され、それぞれのゲートは
ワードライン２２に接続される。

上述のごとく構成されたメモリやセルにα粒子が照射さ
れてソフトエラーを発生するメカニズムについて説明す
る。今、初期状態として、ＭＯＳ・ＦＥＴｌ０のドレイ
ン１８の電位ｖ１は高電位（ｖｉ）ｌ；：あり、ＭＯＳ
−ＦＥＴＩ　１のドレイン１９の電位ｖ２は接地電位に
あり、保持が安定状態にあるものとする。

α粒子はシリコン基板中を約３０μｍの速度で走り、こ
の間に電子−正孔対を発生させ、これらの電子−正孔対
のうちの正孔は基板側電極に流れ落ち、電子はＭＯＳ−
ＦＥＴｌ０のドレイン１８を形成するＮ拡散層に収集さ
れる。この収集には、１０〜１００ｎｓｅｃを要するが
、この時間は高負荷抵抗１４を介して、電源からドレイ
ン１８の寄生容量の電荷供給に要する数μｓｅｃの時定
数に比べてはるかに短い。

したがって、保持を安定させるのに必要な電荷量Ｑｃ以
上の電子が、予め“Ｈ”レベル電位に充電されているド
゛レイン１８に注入されれば、これを打ち消すだけの正
電荷の供給が間に合わず、メモリ・セルを構成している
フリップフロップが反転し、ソフトエラーを発生する。

［発明が解決しようとする間層点］ 上述のごとく構成された第１図のメモリ・セルでは、高
電位に充電されているドレインに十分な量の電子が注入
されると簡単に保持が反転し、ソフトエラーが発生して
しまうという欠点があった。

それゆえに、この発明の主たる目的は、情報を記憶する
ＭＯＳ・ＦＥＴのドレイン上に蓄積容量を作り付けるこ
とにより、ノイズマージンを大きくし、ソフトエラーレ
ートの低い半導体記憶装置を提供することである。

［問題点を解決するための手段］ この発明は第１および第２のトランジスタによって２安
定回路を構成した半導体記憶装置であって、データを記
憶保持する２つのトランジスタのドレインに積極的に蓄
積容量を作り付けて構成し、蓄積容量を半導体基板上に
形成した後、その容量の上部にＳ　ＯＩ　（ｓｉｌｉｃ
ｏｎ　ｏｎ　１ｎｓｕｌａｔｏｒ）膜を形成し、ここに
２つのトランジスタを含むメモリセルのトランジスタ群
を作るように構成したものである。

［作用］ この発明は上述のごとく構成することにより、一方のト
ランジスタのドレインおよび他方のトランジスタのドレ
インの蓄積容量を見掛は上増大させることかでき、かつ
容量をトランジスタの下に配置するようにしたので、メ
モリ・セルの面積を増やすことなく、ソフトエラーレー
トの低い半導体記憶装置を得ることができる。

［発明の実施例コ 第１図はこの発明の一実施例の電気回路図である。この
第１図に示したメモリ・セルは、ＭＯＳ・ＦＥＴ１０お
よび１１．高負荷抵抗１４，１５゜ＭＯＳ壷ＦＥ７１２
．１３ビットライン２０，２１およびワードライン２２
は前述の第３図と同じである。そして、この発明の一実
施例では、ＭＯＳ−ＦＥＴＩＯのドレイン１８と接地間
には第１の容ｆｆ１１６が接゛続され、ＭＯＳ−ＦＥＴ
Ｉ　１のドレイン１９と接地間には第２の容量１７が接
続され、さらにＭＯＳ−ＦＥＴｌ０のドレイン１８とＭ
ＯＳ−ＦＥＴ１１のドレイン１９との間には第３の容量
２３が接続される。

第２図はこの発明の一実施例の断面図である。

第２図において、Ｐ型基板またはＰウェル６１には、埋
込電極５１１１．５９および６０が形成され、これらの
埋込電極５８．５９および６０の周囲にはキャパシタ絶
縁膜６２．６３および６４が形成される。埋込電極５８
と６０との間にはｎ＋拡散層５６が形成され、埋込電極
５９と６０との間には同様にしてｎ＋拡散層５７が形成
される。Ｐ型基板６１の上面には、絶縁膜６５が形成さ
れていて、この絶縁膜６５にはｎ＋拡散層６６．６７゜
６８および６９が形成される。さらに、ｎ＋拡散層６６
の上にはｎ＋拡散層からなる第１のＭＯＳ・ＦＥＴｌ０
のソース電極５４が形成される。

また、ｎ十拡散層６７の上には、ｎ＋拡散層からなる第
１のＭＯＳ−ＦＥＴＩ　１のドレイン電極５２が形成さ
れる。さらに、Ω“拡散層６８の上にはｎ＋拡散層から
なる第２のＭＯＳ−ＦＥＴ１１のドレイン電極５３が形
成され、ｎ＋拡散層６９の上にはｎ＋拡散層からなるソ
ース電極５５が形成される。ソース電極５４および５５
は図示しないが接地線に接地される。また、ポリシリコ
ンによって第１のＭＯＳ−ＦＥＴＩ　Ｏのゲート電極５
０および第２のＭＯＳ◆ＦＥＴＩＩのゲート電極５１が
形成されている。

なお、ｎ＋拡散層６６．６７．６８および６９は、絶縁
膜６５に孔を形成した後、ポリシリコンをデポし、それ
をレーザアニールなどにより結晶化し、ドレイン電極５
２および５３とソース電極５４および５５へのｎ＋不純
物拡散時にｎ型層となる。

また、ｎ＋拡散層５６および５７はそれぞれｎ÷拡散層
６７および６８を介してＭＯＳ−ＦＥＴ１０および１１
のドレイン電極５２および５３に連結されて、記憶ノー
ドを構成する。また、埋込電極５８および５９はそれぞ
れｎ＋拡散層６６および６９を介しそ、ＭＯＳ−ＦＥＴ
Ｉｏおよび１１のソース電極５４．５５に連結される。

また、ｎ＋拡散層５６．キャパシタ絶縁膜６２および埋
込電極５８によって蓄積容量１６を構成し、ｎ＋拡散層
５７．キャパシタ絶縁膜６４および埋込電極５９により
蓄積容量１７を構成する。さらに、埋込電極６０はｎ＋
拡散層６８に接続されているので、ＭＯＳ−ＦＥＴＩ　
１のドレイン電極１９の一部を構成し、したがって埋込
電極６Ｃ１，キャパシタ絶縁膜６３およびｎ十拡散層５
６によって結合容量２３を構成している。

次に、第１図および第２図に示した半導体記憶装置の動
作について説明する。初期状態として、ＭＯＳ−ＦＥＴ
ｌ０のドレイン１８の電位Ｖ１は高電位（Ｖイ）にあり
、ＭＯＳ−ＦＥＴＩＩのドレイン１９の電位は接地電位
にあって、保持が安定状態にあるものとする。

このとき、ＭＯＳ−ＦＥＴＩＯのドレイン１８の容量は
、蓄積容量１６と結合容量２３との和になり、十分に大
きい。したがって、ＭＯＳ−ＦＥＴＩＯのドレイン１８
の電位がα線照射などによって生成された電子の注入に
よりレベルダウンする量が小さくなり、保持の反転が妨
げられる。また、初期状態として、ＭＯＳ−ＦＥＴＩＩ
のドレイン１９の電位Ｖ２が高電位（Ｖｓ）にあり、Ｍ
Ｏ８φＦＥＴｌ０のドレイン１８の電位Ｖ１が接地電位
にある場合でも蓄積容量１７と結合容量２３は同様の効
果を示し、保持の反転が妨げられ、ソフトエラーレート
を減少することができる。

なお、上述の実施例においては、ＭＯＳ−ＦＥＴにおい
てＮチャネル型を用いたが、全く同様にして、Ｐチャネ
ル型を用いることもできる。この場合は、電圧の極性な
どが逆になる。

また、上述の実施例では、２つのＭＯＳ−ＦＥＴＩｏ、
１１のドレイン間に結合容量２３を設けたが、これを設
けることなく、２個の蓄積容量１６．１７を形成するだ
けでも、ソフトエラーレートの低減の効果を奏すること
ができる。しかＩ７、結合容量２３を設けることにより
、ソフトエラーレート低減の効果はさらに上がる。

［発明の効果コ゛ 以上のように、この発明によれば、メモリセルの情報を
記憶する２つのトランジスタのドレインに蓄積容量を作
り付けるように構成したので、α粒子の照射に伴うソフ
トエラーの発生を抑制することができ、耐雑音性を向上
でき装置の信頼性を高めることができる。しかも、蓄積
容量の上部にＳＯＩ膜を形成し、ここにメモリセルのト
ランジメタ群を配置するように構成したので、メモリセ
ルの面積を増大させる必要がなくなる。

【図面の簡単な説明】

第１図はこの発明の一実施例の電気回路図である。第２
図この発明の一実施例の断面図である。 第３図は従来のスタティック型メモリ・セルの一例を示
す電気回路図である。 図において、１０，１１，１２．１３はＭＯＳ・ＦＥＴ
、１４．１５は高負荷抵抗、１８．１９はドレイン、２
０．２１はビットライン、２２はワードライン、５０．
５１はゲート電極、５２゜５３はドレイン電極、５４．
５５はソース電極、５６．５７はｎ十拡散層、５ｇ、５
９．６０は埋込電極、６１はＰ型基板、６２，６３．６
４はキャパシタ絶縁膜、６５は絶縁膜、６Ｂ、６７．６
８．６９はｎ＋拡散層を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１のトランジスタと第２のトランジスタを含み
   、この第１および第２のトランジスタのドレインをそれ
   ぞれ第１および第２の負荷抵抗を介して電源に接続し、
   かつそれぞれのソースを接地するとともに、それぞれの
   ゲートおよびドレインを相互に交差接続して２安定回路
   を構成したメモリセルにおいて、 前記第１のトランジスタのドレイン電極と接地線および
   前記第２のトランジスタのドレイン電極と接地線との間
   にそれぞれ第１および第２の容量手段を設け、 前記第１および第２の容量手段の上に形成されたＳＯＩ
   膜上に前記第１および第２のトランジスタを形成したこ
   とを特徴とする、半導体記憶装置。
2. （２）前記第１のトランジスタのドレインと前記第２の
   トランジスタのドレイン間には第３の容量手段が設けら
   れ、 前記第１、第２および第３の容量手段の上に形成された
   ＳＯＩ膜上に前記第１および第２のトランジスタを形成
   したことを特徴とする、特許請求の範囲第１項記載の半
   導体記憶装置。