JPS62112362A - 半導体メモリのメモリセル構造 - Google Patents
半導体メモリのメモリセル構造Info
- Publication number
- JPS62112362A JPS62112362A JP60252194A JP25219485A JPS62112362A JP S62112362 A JPS62112362 A JP S62112362A JP 60252194 A JP60252194 A JP 60252194A JP 25219485 A JP25219485 A JP 25219485A JP S62112362 A JPS62112362 A JP S62112362A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- film
- layer
- capacitance
- cell structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ、特にスタティック型ランダムア
クセスメモリ（ＳＲＡＭ）のメモリセルの構造に関する
。
クセスメモリ（ＳＲＡＭ）のメモリセルの構造に関する
。
第５図は、従来のＭＯＳ （絶縁ｅ−｝型）スタティッ
クメモリのメモリセルの一例として、エンハンスメン｝
Ｗ（ ＥＷ）ＭＯＳ ｝ ９ンジスタＱｔ＋Ｑｚと高抵
抗Ｒ１ １ Ｒ ２ とからなる２個ノＥ／′ＦｔＷ
インパータを交差接続してデータ保持用の７リップフロ
ップ回路ＦＦを構成し、この７リッジフロップ回路ＦＦ
をｖＤＤ電源とＶ。電源との間に接続すると共に、２つ
の記憶ノードＡ，Ｂを対応してトランス７アｒ−｝用の
ＭＯＳトランジスタＱ３１Ｑ４ を介してビット線対Ｂ
Ｌ，ＢＬに接続し、このトランジスタＱ３＋Ｑ４の各ｆ
−｝に共通にワード線ＷＬを接続してなるＥ１型メモリ
セルを示している。
クメモリのメモリセルの一例として、エンハンスメン｝
Ｗ（ ＥＷ）ＭＯＳ ｝ ９ンジスタＱｔ＋Ｑｚと高抵
抗Ｒ１ １ Ｒ ２ とからなる２個ノＥ／′ＦｔＷ
インパータを交差接続してデータ保持用の７リップフロ
ップ回路ＦＦを構成し、この７リッジフロップ回路ＦＦ
をｖＤＤ電源とＶ。電源との間に接続すると共に、２つ
の記憶ノードＡ，Ｂを対応してトランス７アｒ−｝用の
ＭＯＳトランジスタＱ３１Ｑ４ を介してビット線対Ｂ
Ｌ，ＢＬに接続し、このトランジスタＱ３＋Ｑ４の各ｆ
−｝に共通にワード線ＷＬを接続してなるＥ１型メモリ
セルを示している。
上記スタティック型のメモリセルの動作はよく知られて
おり、記憶ノードＡ、Ｂの各電位をｖＡ、ｖＢで表わす
と、記憶データ″１．＃％Ｑ＃ の状態に応じてＶＡ
、ＶＢの大小関係が逆転する。
おり、記憶ノードＡ、Ｂの各電位をｖＡ、ｖＢで表わす
と、記憶データ″１．＃％Ｑ＃ の状態に応じてＶＡ
、ＶＢの大小関係が逆転する。
第６図は、上記し九ようなＥ／Ｉ’を型メモリセルと有
するメモリセルアレイの一部について従来のメモリセル
フ４ターンＰＡ・・・、ＰＡ・・・を概略的に示してお
り、６１はメモリ基板（たとえばＰ形）の表面の一部に
形成された耐拡散層の直上に形成された低抵抗の、Ｎ
＋７シリコン（第１層のポリシリコン）からなるＶ□電
源ライン、６２および６３は基板上の絶縁膜中に設けら
れた低抵抗の第１層のポリシリコンであって、前記フリ
ッｆ７０ツブ回路ＦＦにおける駆動用のＮチャネルトラ
ンジスタＱｔ＋Ｑｚのゲート電極およびｆ−）電極・ノ
ードＢ、Ａ間配線に相当し、６４１〜６４３は基板上の
絶縁膜中に形成された第２層のポリシリコンであって、
前記高抵抗Ｒ１＋Ｒ２に相当する高抵抗部６４１．６４
鵞とｖＤＤ電源ラインに相当する低抵抗部６４３を有し
、６５におよび６５Ｂは各対応して前記第１層のポリシ
リコンロ３．６２と第２層ポリシリコンロ４１１６４１
とのコンタクト部であって、前記記憶ノードＡおよび
Ｂに相当する。なお、前記メモリセルパターンＰＡ・・
・とＰＡ・・・とは、ｖｓｌＩ電源ライン６１に対して
対称に設けられているので、以下の説明では一方のメモ
リセルパターンＰＡ・・・を代表的に取シ上げる。
するメモリセルアレイの一部について従来のメモリセル
フ４ターンＰＡ・・・、ＰＡ・・・を概略的に示してお
り、６１はメモリ基板（たとえばＰ形）の表面の一部に
形成された耐拡散層の直上に形成された低抵抗の、Ｎ
＋７シリコン（第１層のポリシリコン）からなるＶ□電
源ライン、６２および６３は基板上の絶縁膜中に設けら
れた低抵抗の第１層のポリシリコンであって、前記フリ
ッｆ７０ツブ回路ＦＦにおける駆動用のＮチャネルトラ
ンジスタＱｔ＋Ｑｚのゲート電極およびｆ−）電極・ノ
ードＢ、Ａ間配線に相当し、６４１〜６４３は基板上の
絶縁膜中に形成された第２層のポリシリコンであって、
前記高抵抗Ｒ１＋Ｒ２に相当する高抵抗部６４１．６４
鵞とｖＤＤ電源ラインに相当する低抵抗部６４３を有し
、６５におよび６５Ｂは各対応して前記第１層のポリシ
リコンロ３．６２と第２層ポリシリコンロ４１１６４１
とのコンタクト部であって、前記記憶ノードＡおよび
Ｂに相当する。なお、前記メモリセルパターンＰＡ・・
・とＰＡ・・・とは、ｖｓｌＩ電源ライン６１に対して
対称に設けられているので、以下の説明では一方のメモ
リセルパターンＰＡ・・・を代表的に取シ上げる。
第７図は、上記メモリセルパターンＰＡ・・・における
基板表面の拡散層および基板上絶縁膜中の第１層のプリ
シリコンの従来のノセターンを詳細に示しており、説明
の簡単化のため前記第２層のポリシリコンおよびピット
線ＢＬ、ＢＬ用アルミニウム配線のノリーン表示を省略
しておシ、第６図中のｘ−ｘ’線に沿う断面構造を第８
図に示している。即ち、８１はＰ形基板８０の表面の一
部に形成された耐拡散層であって、前記駆動用トランジ
スタＱｘ 、Ｑｚの各ソース領域および各ソース領域
相互間配線を形成しておシ、６１は前述したｖ０電源ラ
イン、７１は同じくトランジスタＱｌのドレイン領域り
用の耐拡散層、７２は同じくトランジスタＱｘのドレイ
ン領域およびこのドレイン領域から前記ノードＢまでの
配線を形成する耐拡散層、８２は絶縁膜、６２はトラン
ジスタＱ１のｒ−上電極およびこのｒ−上電極からノー
ドＢまでの配線を形成する前述した第１層ポリシリコン
、６３はトランジスタＱ！のゲート電極およびこのゲー
ト電極から前記ノードＡまでの配線ならびに前記耐拡散
層７１までの配線を形成する前述した第１層ポリシリコ
ン、７３は上記第１層ポリシリコンロ３と前記耐拡散層
７１とのコンタクト部、７４Ｂは前記耐拡散層７２と第
１層ポリシリコンロ２とのコンタクト部であって、その
上側に形成される第６図に示したコンタクト部６５Ｂと
共にノードＢに相当する。なお、前記計拡散１１７２は
トランス７７り０−ト用のトランジスタＱ４０ノードＢ
＃を極（ドレイン領域またはソース領域）も形成してお
り、７５は上記トランジスタＱ４のビット線ＢＬ側電極
領域を形成する耐拡散層、７６はト：）／スフ７ｒ−Ｉ
Ｑ３のノードＡ側電極領域を形成する耐拡散層、７７は
上記トランジスタＱ３のビット線ＢＬ側電極領域を形成
する。Ｎ＋拡散層、７８はトランスファゲート用トラン
ジスタＱｓ＝Ｑａの各ゲートを極およびワード線ＷＬを
形成する低抵抗の第１層ポリシリコン、７４Ａは前記耐
拡散層７６と第１層ポリシリコン６３とのコンタクト部
であって、その上側圧形成される第６図に示したコンタ
クト部６５にと共にノードＡに相当する。また、７９は
トランジスタＱｓ＋Ｑａと各対応するビット線ＢＬ 、
ＢＬ用アＡｓミニウム配線（図示せず）とのコンタクト
部である。
基板表面の拡散層および基板上絶縁膜中の第１層のプリ
シリコンの従来のノセターンを詳細に示しており、説明
の簡単化のため前記第２層のポリシリコンおよびピット
線ＢＬ、ＢＬ用アルミニウム配線のノリーン表示を省略
しておシ、第６図中のｘ−ｘ’線に沿う断面構造を第８
図に示している。即ち、８１はＰ形基板８０の表面の一
部に形成された耐拡散層であって、前記駆動用トランジ
スタＱｘ 、Ｑｚの各ソース領域および各ソース領域
相互間配線を形成しておシ、６１は前述したｖ０電源ラ
イン、７１は同じくトランジスタＱｌのドレイン領域り
用の耐拡散層、７２は同じくトランジスタＱｘのドレイ
ン領域およびこのドレイン領域から前記ノードＢまでの
配線を形成する耐拡散層、８２は絶縁膜、６２はトラン
ジスタＱ１のｒ−上電極およびこのｒ−上電極からノー
ドＢまでの配線を形成する前述した第１層ポリシリコン
、６３はトランジスタＱ！のゲート電極およびこのゲー
ト電極から前記ノードＡまでの配線ならびに前記耐拡散
層７１までの配線を形成する前述した第１層ポリシリコ
ン、７３は上記第１層ポリシリコンロ３と前記耐拡散層
７１とのコンタクト部、７４Ｂは前記耐拡散層７２と第
１層ポリシリコンロ２とのコンタクト部であって、その
上側に形成される第６図に示したコンタクト部６５Ｂと
共にノードＢに相当する。なお、前記計拡散１１７２は
トランス７７り０−ト用のトランジスタＱ４０ノードＢ
＃を極（ドレイン領域またはソース領域）も形成してお
り、７５は上記トランジスタＱ４のビット線ＢＬ側電極
領域を形成する耐拡散層、７６はト：）／スフ７ｒ−Ｉ
Ｑ３のノードＡ側電極領域を形成する耐拡散層、７７は
上記トランジスタＱ３のビット線ＢＬ側電極領域を形成
する。Ｎ＋拡散層、７８はトランスファゲート用トラン
ジスタＱｓ＝Ｑａの各ゲートを極およびワード線ＷＬを
形成する低抵抗の第１層ポリシリコン、７４Ａは前記耐
拡散層７６と第１層ポリシリコン６３とのコンタクト部
であって、その上側圧形成される第６図に示したコンタ
クト部６５にと共にノードＡに相当する。また、７９は
トランジスタＱｓ＋Ｑａと各対応するビット線ＢＬ 、
ＢＬ用アＡｓミニウム配線（図示せず）とのコンタクト
部である。
ところで、半導体基板に高エネルギの粒子（たとえばメ
モリ集積回路の）や、ケージから発生するα線など）が
入ると、半導体基板中で電子と正孔の対が発生し、この
電子がメモリセルのノードＡ、Ｂにおける耐拡散層に吸
収されると、ノード電位ＶＡ、Ｖ、は負方向に変化する
。この変化は、ｖＤＤ電源ラインから高抵抗Ｒ１＊ Ｊ
を通して供給される電流によって打ち消され、ある時間
経過すると元の状態に戻る。このとき、ノードＡ、Ｂで
前記負方向の電位変化量に差が有ると、７リツグフロ、
グ回路ＦＦが反転してしまう場合がおる。即ち、最初の
状態がたとえばｖＡ＞ＶＢでありたとしても前記α線入
力後にＶ、＜ＶＢの状態になってしまうことがあシ、こ
の現象は一般にソフトエラーと呼ばれている。このソフ
トエラーの単位時間車りの発生回数（ソフトエラーレー
トと呼ばれる）は、ＦＡ型ツメモリセル場合にはｖＤＤ
電源、高抵抗Ｒ１ＰＨ１の値、読み出し時間（ワード＠
ＷＬにセル選択駆動電圧が加わる時間）の間隔等に依存
する。
モリ集積回路の）や、ケージから発生するα線など）が
入ると、半導体基板中で電子と正孔の対が発生し、この
電子がメモリセルのノードＡ、Ｂにおける耐拡散層に吸
収されると、ノード電位ＶＡ、Ｖ、は負方向に変化する
。この変化は、ｖＤＤ電源ラインから高抵抗Ｒ１＊ Ｊ
を通して供給される電流によって打ち消され、ある時間
経過すると元の状態に戻る。このとき、ノードＡ、Ｂで
前記負方向の電位変化量に差が有ると、７リツグフロ、
グ回路ＦＦが反転してしまう場合がおる。即ち、最初の
状態がたとえばｖＡ＞ＶＢでありたとしても前記α線入
力後にＶ、＜ＶＢの状態になってしまうことがあシ、こ
の現象は一般にソフトエラーと呼ばれている。このソフ
トエラーの単位時間車りの発生回数（ソフトエラーレー
トと呼ばれる）は、ＦＡ型ツメモリセル場合にはｖＤＤ
電源、高抵抗Ｒ１ＰＨ１の値、読み出し時間（ワード＠
ＷＬにセル選択駆動電圧が加わる時間）の間隔等に依存
する。
また、このソフトエラーレートは、第５図中に示す駆動
用トランジスタＱｌのゲートとｖｓ、電源ラインとの間
に存在する第１の浮遊容量へ、駆動用トランジスタＱｔ
＋のｆｆ−）とｖｌＩｓ電源ラインとの間に存在する第
２の浮遊容量Ｃｐ、上記２個の駆動用トランゾスタＱＩ
ＩＱ！のｒ−ト相互間に存在する第３の浮遊容１１ Ｃ
ｓにも依存し７、これらの値が大きいほどソフトエラー
レートは小さくなる。しかし、メモリの大容量化、高集
積化に伴ってメモリセルを微細化していくにしたがって
、前述した従来のメモリセルの構造では前記第１〜第３
の容量Ｃ１〜Ｃ３の値が通常は小さくなるので、ソフト
エラーに対して弱くなっていくという問題があった。
用トランジスタＱｌのゲートとｖｓ、電源ラインとの間
に存在する第１の浮遊容量へ、駆動用トランジスタＱｔ
＋のｆｆ−）とｖｌＩｓ電源ラインとの間に存在する第
２の浮遊容量Ｃｐ、上記２個の駆動用トランゾスタＱＩ
ＩＱ！のｒ−ト相互間に存在する第３の浮遊容１１ Ｃ
ｓにも依存し７、これらの値が大きいほどソフトエラー
レートは小さくなる。しかし、メモリの大容量化、高集
積化に伴ってメモリセルを微細化していくにしたがって
、前述した従来のメモリセルの構造では前記第１〜第３
の容量Ｃ１〜Ｃ３の値が通常は小さくなるので、ソフト
エラーに対して弱くなっていくという問題があった。
本発明は上記の事情に鑑みてなされたもので、スタティ
ック型メモリセルの微細化に伴なうソフトエラーレート
の増加を抑制御７得る半導体メモリのメモリセル構造を
提供するものである。
ック型メモリセルの微細化に伴なうソフトエラーレート
の増加を抑制御７得る半導体メモリのメモリセル構造を
提供するものである。
即ち、本発明は、スタテイ、り型メモリセルにおけるソ
フトエラーレートの低域に有効な容量を、基板上の絶縁
膜中に容量用電極膜を形成することにより大容量化して
なることを特徴とするものである。
フトエラーレートの低域に有効な容量を、基板上の絶縁
膜中に容量用電極膜を形成することにより大容量化して
なることを特徴とするものである。
したがって、メモリセルを微細化した場合でも、上記容
量の存在によってソフトエラーレートの増加と抑制する
ことが可能になる。
量の存在によってソフトエラーレートの増加と抑制する
ことが可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、ＳＲＡＭにおけるメモリセルアレイの一部を
取シ出してメモリセルノやターンＰ Ａ’・・・。
取シ出してメモリセルノやターンＰ Ａ’・・・。
Ｐ Ａ’・・・を概略的に示し、第１図中のＸ−ｙ線に
沿う断面構造を第２図に示している。このメモリセル構
造は、第６図乃至第８図を参照して前述した従来のメモ
リセル構造に比べて、駆動用トランジスタＱｕ＋Ｑ１の
ｆ−ト電極と形成する第１層ポリシリコンロ２．６３の
上側で両者６２．６３相互間を跨ぐように絶縁膜８２を
介して容１用電極膜１１を付加形成し、この電極膜１１
とｖ８８電源ライン６１用の第１層ポリシリコンおよび
１拡散層８１とをコンタクト部１２によりコンタクトし
てなる点が異なシ、その他は同じであるので第１図、第
２図において第６図、第８図中と同一部分には同一符号
と付してその説明を省略する。
沿う断面構造を第２図に示している。このメモリセル構
造は、第６図乃至第８図を参照して前述した従来のメモ
リセル構造に比べて、駆動用トランジスタＱｕ＋Ｑ１の
ｆ−ト電極と形成する第１層ポリシリコンロ２．６３の
上側で両者６２．６３相互間を跨ぐように絶縁膜８２を
介して容１用電極膜１１を付加形成し、この電極膜１１
とｖ８８電源ライン６１用の第１層ポリシリコンおよび
１拡散層８１とをコンタクト部１２によりコンタクトし
てなる点が異なシ、その他は同じであるので第１図、第
２図において第６図、第８図中と同一部分には同一符号
と付してその説明を省略する。
上記容量用電極膜１１は、低抵抗のポリシリコンまたは
高融点金属わるいはそのシリコン化合物からなり、その
製造工程としては、前記第１層ポリシリコンの形成後に
絶縁膜（酸化膜）８２の形成工程、前記コンタクト部１
２用のコンタクトホールの形成工程、上記容量用電極膜
１ノの形成工程を追加すればよい。
高融点金属わるいはそのシリコン化合物からなり、その
製造工程としては、前記第１層ポリシリコンの形成後に
絶縁膜（酸化膜）８２の形成工程、前記コンタクト部１
２用のコンタクトホールの形成工程、上記容量用電極膜
１ノの形成工程を追加すればよい。
上記メモリセル構造においては、駆動用トランジスタＱ
ｘ−Ｑｚの各ｒ−ト電極を形成する第１層ポリシリコン
ロ２，６３とｖｓ、を源ライン６１に接続された容量用
電極膜１１とが絶縁膜８２を介して対向しているので、
第５図中に示した第１．第２の浮遊容１ｔｃｘ 、Ｃ
ｘよりも大きな容量値を有する容量Ｃｉ’ ＋ ０２’
が形成されている。
ｘ−Ｑｚの各ｒ−ト電極を形成する第１層ポリシリコン
ロ２，６３とｖｓ、を源ライン６１に接続された容量用
電極膜１１とが絶縁膜８２を介して対向しているので、
第５図中に示した第１．第２の浮遊容１ｔｃｘ 、Ｃ
ｘよりも大きな容量値を有する容量Ｃｉ’ ＋ ０２’
が形成されている。
第３図および第４図は、上記実施例とはそれぞれ異なる
メモリセル構造を採用したメモリセル・ぐターンを示し
ている。即ち、第３図のメモリセル構造は、第１図にお
ける容量用電極膜がＶ□電源ライン６１にコンタクトし
ないように変更したものであり、第１層Ｉリシリコン６
２６３相互間を跨ぐように形成されている容量用［極膜
３１によつて駆動用トランジスタＱｌ ｒＱ念のｒ−
゛ト電極相互間に第５図中に示した第３の浮遊容量Ｃ３
よりも大きな容量値を有する容量Ｃｓ’が形成されてい
る。第４図のメモリセル構造は、第１層ポリシリコンロ
２．６３に各対応して対向すると共にコンタクト部４０
、４１によりｖ、ｌｌ電源ライン６）にコンタクトす
るように容量用電極膜４２．４３を形成したものであり
、第１図のメモリセル構造と同様に大きな容量値を有す
る容ｔ Ｃ１’ Ｉ Ｃ＝’が形成されている。しかも
、上記容量用電極膜４２．４３は絶縁膜８２を介して隣
り合っているので、駆動用トランジスタＱｌ 、Ｑｌ
のｆｆ−ト電極相星間にも大きな容量値を有する容量Ｃ
３／が形成されている。
メモリセル構造を採用したメモリセル・ぐターンを示し
ている。即ち、第３図のメモリセル構造は、第１図にお
ける容量用電極膜がＶ□電源ライン６１にコンタクトし
ないように変更したものであり、第１層Ｉリシリコン６
２６３相互間を跨ぐように形成されている容量用［極膜
３１によつて駆動用トランジスタＱｌ ｒＱ念のｒ−
゛ト電極相互間に第５図中に示した第３の浮遊容量Ｃ３
よりも大きな容量値を有する容量Ｃｓ’が形成されてい
る。第４図のメモリセル構造は、第１層ポリシリコンロ
２．６３に各対応して対向すると共にコンタクト部４０
、４１によりｖ、ｌｌ電源ライン６）にコンタクトす
るように容量用電極膜４２．４３を形成したものであり
、第１図のメモリセル構造と同様に大きな容量値を有す
る容ｔ Ｃ１’ Ｉ Ｃ＝’が形成されている。しかも
、上記容量用電極膜４２．４３は絶縁膜８２を介して隣
り合っているので、駆動用トランジスタＱｌ 、Ｑｌ
のｆｆ−ト電極相星間にも大きな容量値を有する容量Ｃ
３／が形成されている。
上述したように、本発明の半導体メモリのメモリセルの
構造によれば、スタテイ、り型メモ、 リセルにおける
２個の駆動用トランジスタの各ゲート電極とｖｓ、電源
ラインとの間および上記２個の駆動用トラン・ノスタの
ｒ−トｔ＆相互間の少なくとも一方に大きな容量値を有
する容量を形成しているので、メモリセルを微細化シた
場合でも上記容量の存在によっ１ソフトエラーレートの
増加を抑制することができ、メモリの大容量化、高集積
化に際して高信頼化を実現することができる。
構造によれば、スタテイ、り型メモ、 リセルにおける
２個の駆動用トランジスタの各ゲート電極とｖｓ、電源
ラインとの間および上記２個の駆動用トラン・ノスタの
ｒ−トｔ＆相互間の少なくとも一方に大きな容量値を有
する容量を形成しているので、メモリセルを微細化シた
場合でも上記容量の存在によっ１ソフトエラーレートの
増加を抑制することができ、メモリの大容量化、高集積
化に際して高信頼化を実現することができる。
第１図は本発明の半導体メモリのメモリセル構造を採用
したメモリセルアレイの一部を取り出してメモリセルフ
９ターンの一例を概略的に示す図、第２図は第１図中の
Ｘ−で線に沿う断面構造を示す図、第３図および第４図
はそれぞれ第１図のメモリセルツタターンの他の例を示
す図、第５図はスタティック製メモリのＥ」型メモリセ
ルを示す回路図、第６図は第５図のメモリセルの従来の
構造を採用したメモリセルアレイの一部と取り出してメ
モリセル・！ターンと概略的に示す図、第７図は第６図
中のメモリセルツタタンの１個を代表的に取り出して第
１層ポリシリコンおよび基板表面拡散層のパターンの一
例と示す図、第８図は第６図中のＸ−ｒ線に沿う断面構
造を示す図である。 ＦＦ・２．フリップフロ、プ回路、Ｑ１１Ｑ２・・・駆
動用ＭＯＳトランジスタ、１１，３１．４２゜４３・・
・容量用電極膜、１２，４０．４１・・・コンタクト部
、６１−Ｖ、、 ｉｌ 源ライン、６２ 、６３・・・
第１層ポリシリコン、６４１〜６４３・・・第２層ポリ
シリコン、８２・・・絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦Ｘ′ 第１図 第２図 Ｘ′ 第３図 Ｘ′ 第４図 第５図 Ｘ′ 第６図
したメモリセルアレイの一部を取り出してメモリセルフ
９ターンの一例を概略的に示す図、第２図は第１図中の
Ｘ−で線に沿う断面構造を示す図、第３図および第４図
はそれぞれ第１図のメモリセルツタターンの他の例を示
す図、第５図はスタティック製メモリのＥ」型メモリセ
ルを示す回路図、第６図は第５図のメモリセルの従来の
構造を採用したメモリセルアレイの一部と取り出してメ
モリセル・！ターンと概略的に示す図、第７図は第６図
中のメモリセルツタタンの１個を代表的に取り出して第
１層ポリシリコンおよび基板表面拡散層のパターンの一
例と示す図、第８図は第６図中のＸ−ｒ線に沿う断面構
造を示す図である。 ＦＦ・２．フリップフロ、プ回路、Ｑ１１Ｑ２・・・駆
動用ＭＯＳトランジスタ、１１，３１．４２゜４３・・
・容量用電極膜、１２，４０．４１・・・コンタクト部
、６１−Ｖ、、 ｉｌ 源ライン、６２ 、６３・・・
第１層ポリシリコン、６４１〜６４３・・・第２層ポリ
シリコン、８２・・・絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦Ｘ′ 第１図 第２図 Ｘ′ 第３図 Ｘ′ 第４図 第５図 Ｘ′ 第６図
Claims (3)
- （１）スタティック型メモリセルにおけるフリップフロ
ップ回路の２個の駆動用トランジスタとしてＭＯＳトラ
ンジスタを用いてなる半導体メモリのメモリセル構造に
おいて、駆動用トランジスタのゲート電極を形成する低
抵抗体の上側に絶縁膜を介して低抵抗体からなる容量用
電極膜を形成してなることを特徴とする半導体メモリの
メモリセル構造。 - （２）前記容量用電極膜は、接地側電源ラインにコンタ
クトされることを特徴とする前記特許請求の範囲第１項
に記載の半導体メモリのメモリセル構造。 - （３）前記容量用電極膜は、前記２個の駆動用トランジ
スタの各ゲート電極相互間を跨ぐように形成され、接地
側電源ラインにコンタクトされないことを特徴とする前
記特許請求の範囲第１項に記載の半導体メモリのメモリ
セル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252194A JPS62112362A (ja) | 1985-11-11 | 1985-11-11 | 半導体メモリのメモリセル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60252194A JPS62112362A (ja) | 1985-11-11 | 1985-11-11 | 半導体メモリのメモリセル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62112362A true JPS62112362A (ja) | 1987-05-23 |
Family
ID=17233809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60252194A Pending JPS62112362A (ja) | 1985-11-11 | 1985-11-11 | 半導体メモリのメモリセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112362A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989011162A1 (en) * | 1988-05-07 | 1989-11-16 | Seiko Epson Corporation | Semiconductor device and semiconductor memory device |
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| US5625215A (en) * | 1992-11-24 | 1997-04-29 | Lucent Technologies Inc. | SRAM cell with balanced load resistors |
| JP2008519377A (ja) * | 2004-11-09 | 2008-06-05 | マスコ コーポレーション オブ インディアナ | 水流の動的制御をする装置 |
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1985
- 1985-11-11 JP JP60252194A patent/JPS62112362A/ja active Pending
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