CN117956780A - 静态随机存取存储器及其布局图案 - Google Patents
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Abstract
本发明提供一种静态随机存取存储器及其布局图案，其中该静态随机存取存储器的布局图案包含多条鳍状结构位于一基底上，多条栅极结构位于基底上并且跨越多条鳍状结构，以组成多个晶体管分布于基底上，其中多个晶体管包含:一第一上拉晶体管(PU1)、一第一下拉晶体管(PD1)、一第二上拉晶体管(PU2)与一第二下拉晶体管(PD2)、一第一存取晶体管(PG1)、一第二存取晶体管(PG2)、一第一读取晶体管(RPD)与一第二读取晶体管(RPG)，其中第一读取晶体管(RPD)的所包含的栅极结构连接第一下拉晶体管(PD1)的栅极结构，其中，第一下拉晶体管(PD1)的一漏极连接到一第一电压源(Vss1)，第一读取晶体管(RPD)的一漏极连接到一第二电压源(Vss2)。
Description
技术领域
本发明涉及一种静态随机存取存储器(static random access memory，SRAM)，尤其是涉及一种具有较高读取速率与高稳定性的静态随机存取存储器(SRAM)的布局图案。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory，embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种易失性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属易失性存储器的动态随机存取存储器(Dynamic Random Access Memory，DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑系统中当作快取存储器(cachememory)等的应用。
发明内容
本发明提供一种静态随机存取存储器的布局图案，至少包含一基底，多条鳍状结构位于基底上，多条栅极结构位于基底上并且跨越多条鳍状结构，以组成多个晶体管分布于基底上，其中每一个晶体管包含有部分的栅极结构跨越部分鳍状结构，其中多个晶体管包含，一第一上拉晶体管PU1、一第一下拉晶体管PD1、一第二上拉晶体管PU2与一第二下拉晶体管PD2，共同组成一栓锁电路(latch)，一第一存取晶体管PG1与一第二存取晶体管PG2连接栓锁电路，以及相互串联的一第一读取晶体管RPD与一第二读取晶体管RPG，其中第一读取晶体管RPD的所包含的栅极结构连接第一下拉晶体管PD1的栅极结构，其中，第一下拉晶体管PD1的一漏极连接到一第一电压源，第一读取晶体管RPD的一漏极连接到一第二电压源。
本发明另提供一种静态随机存取存储器，至少包含多个晶体管分布于一基底上，其中多个晶体管包含一第一上拉晶体管PU1、一第一下拉晶体管PD1、一第二上拉晶体管PU2与一第二下拉晶体管PD2，共同组成一栓锁电路(latch)，一第一存取晶体管PG1与一第二存取晶体管PG2连接栓锁电路，以及相互串联的一第一读取晶体管RPD与一第二读取晶体管RPG，其中第一读取晶体管RPD的所包含的栅极结构连接第一下拉晶体管PD1的栅极结构，其中，第一下拉晶体管PD1的一漏极与第二下拉晶体管PD2的一漏极连接到一第一电压源，第一读取晶体管RPD的一漏极连接到一第二电压源。
本发明的特征在于，有别于现有的SRAM通常会将第一下拉晶体管PD1的一漏极、第二下拉晶体管PD2的一漏极以及第一读取晶体管RPD的一漏极共同连接到一电压源Vss，本发明将第一下拉晶体管PD1的一漏极与第二下拉晶体管PD2的一漏极连接到一第一电压源(例如Vss1)，而将第一读取晶体管RPD的一漏极连接到一第二电压源(例如Vss2)，也就是说第一电压源Vss1与第二电压源Vss2彼此独立。在执行读取步骤时，可以单独调降Vss2的电压(例如调至负电位)，如此可以增快读取速度，但又不会影响栓锁电路的稳定性。另一方面，在SRAM待机时，也可以调高Vss2的电压(例如调至正电位)，如此可以降低漏电流的发生机率，提升SRAM的稳定性。本发明具有提高元件品质与稳定性，且同时与现有制作工艺相容的优点。
附图说明
图1为本发明第一实施例的静态随机存取存储器中一组体静态随机存取存储器存储单元的电路图；
图2为本发明第一优选实施例的一静态随机存取存储器的布局图；
图3为图2的静态随机存取存储器在形成第一金属层M1之后的布局图；
图4为本发明的8TRF-SRAM存储单元运作时的时序图。
符号说明
10:8TRF-SRAM存储单元
22:栓锁电路
I:电流
S:基底
F:鳍状结构
G:栅极结构
M0PY:连接结构
M0CT:连接结构
STI:绝缘层
V0:接触件
RWL:读取字线
RBL:读取位线
PU1:第一上拉晶体管
PU2:第二上拉晶体管
PD1:第一下拉晶体管
PD2:第二下拉晶体管
PG1:第一存取晶体管
PG2:第二存取晶体管
RPG:读取晶体管
RPD:读取晶体管
BL1:第一位线
BL2:第二位线
WL1:字线
Vcc:电压源
Vss1:第一电压源
Vss2:第二电压源
M1:第一金属层
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参考图1与图2，图1为根据本发明第一实施例的静态随机存取存储器中一组体静态随机存取存储器存储单元的电路图。图2为本发明第一优选实施例的一静态随机存取存储器的布局图。
在本实施例中，包含有至少一八晶体管暂存器静态随机存取存储器(8-transistors register file SRAM，8TRF-SRAM)存储单元10，该8TRF-SRAM存储单元10较佳由一第一上拉晶体管(Pull-Up transistor)PU1、一第二上拉晶体管PU2、一第一下拉晶体管(Pull-Down transistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(Accesstransistor)PG1、一第二存取晶体管PG2、以及一第一读取晶体管RPG、一第二读取晶体管RPD所构成，其中第一读取晶体管RPG与第二读取晶体管RPD相互串联。其中第一上拉晶体管PU1和第二上拉晶体管PU2、第一下拉晶体管PD1和第二下拉晶体管PD2构成一栓锁电路22(latch)，使数据可以栓锁在存储节点(Storage Node)。另外在本实施例中，第一上拉晶体管PU1和第二上拉晶体管PU2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一漏极区域电连接至一第一电压源Vss1。
至于第一存取晶体管PG1和第二存取晶体管PG2的栅极则耦接至字线(Word Line)WL1，而第一存取晶体管PG1和第二存取晶体管PG2的源极(Source)S分别耦接至相对应的第一位线(Bit Line)BL1与第二位线BL2。另外，读取晶体管RPG的栅极则连接至一读取字线RWL，读取晶体管RPG的源极则连接至一读取位线RBL，读取晶体管RPD的栅极则与栓锁电路22相连，读取晶体管RPD的漏极与一第二电压源Vss2连接。
在现有的技术中，通常第一下拉晶体管PD1、第二下拉晶体管PD2各自的漏极，以及读取晶体管RPD的漏极都共同连接到一电压源(例如为Vss)，而本案则是将第一下拉晶体管PD1的漏极、第二下拉晶体管PD2的漏极连接到第一电压源Vss1，读取晶体管RPD的漏极则连接到第二电压源Vss2。本申请的发明人发现现有的结构仍有待改善，原因在于当8TRF-SRAM存储单元10进行读取步骤时，读取位线RBL保持较高电位，而读取晶体管RPD的漏极端(或简称为Vss2端)的电位较低，此时会从读取位线RBL至读取晶体管RPD的漏极产生一电流路径I，当读取位线RBL与读取晶体管RPD的漏极之间的电位差愈大时，所产生的电流I也会随之提高，如此有利于提高8TRF-SRAM存储单元10的读取速率。要达到上述增加电位差的方法是给予读取晶体管RPD的漏极一负电位(例如将Vss2端点设定为-0.5V)。
然而，在现有的8TRF-SRAM存储单元中(也就是第一下拉晶体管PD1的漏极、第二下拉晶体管PD2的漏极，以及读取晶体管RPD的漏极都共同连接到一电压源)，Vss1端(即第一下拉晶体管PD1的漏极与第二下拉晶体管PD2的漏极)与Vss2端(即读取晶体管RPD的漏极)实质上彼此电连接，若给予Vss2端负电位时，Vss1端也会同样变成负电位，也就是说Vss1端与Vss2端的电位必须相同。此时拥有低电位的Vss1端将会影响到栓锁电路22的稳定性。例如受到未预期的Vss1端的低电位影响，栓锁电路22可能会产生额外的漏电流流至Vss2端，甚至可能会影响内部各晶体管的电位改变，造成存储数据的流失。
因此，在现有的8TRF-SRAM存储单元之中，无法随意调降Vss的电位，否则虽然可能增加读取速度，却也带来了存储数据流失的风险。
本发明的特征在于，将Vss1端与Vss2端分别制作，且两者彼此不互相电连接，因此可以达到Vss1端与Vss2端的电性独立。在8TRF-SRAM存储单元进行读取步骤时，可以设定给予Vss2端负电位，而Vss1端却维持原电位(例如0V)。如此一来，既可以提高8TRF-SRAM存储单元的读取速度，又不会在栓锁电路22中产生额外的漏电流，影响到8TRF-SRAM存储单元的存储功效。
为了达到以上目的，可以通过改善8TRF-SRAM存储单元布局图案来达成。图2为本发明第一优选实施例的一静态随机存取存储器的布局图。在本实施例中，如图2所示，8TRF-SRAM存储单元10设于一基底S上，例如一硅基底或硅覆绝缘(SOI)基板，基底S可为一平面结构或是设置有多个鳍状结构F，以及多个栅极结构G位于基底S上。在本发明的其他实施例中，也可应用于平面式的SRAM，代表不需形成鳍状结构于基底上，而是形成掺杂区在基底内，也属于本发明的涵盖范围。
此外图2的布局图中还包含有多个金属层，在此将部分连接各晶体管的栅极的金属层定义为M0PY，而连接各晶体管的源极/漏极的金属层定义为M0CT。其中图2中金属层M0PY与金属层M0CT分别以不同的网底表示。但实际上金属层M0PY与金属层M0CT差异在于连接的元件不同，两者实际上均属于金属层，且可以包含相同材质，但不限于此。图2中还包含有多个接触柱(via)V0，其中接触柱V0用于连接金属层M0PY、M0CT至后续所形成的其他导电层(例如半导体制作工艺中常见的M1、V1、M2等)。
本发明的布局图案中，以立体SRAM为例(也就是形成鳍状结构F取代平面掺杂区)。如图2所示，基底S上除了形成有鳍状结构F、栅极结构G、连接结构M0PY、连接结构M0CT以及接触件V0的位置以外，其余的基底S上覆盖有绝缘层，例如为浅沟隔离结构(STI)，以隔绝各电子元件(例如晶体管)避免短路现象发生。此外，各栅极结构G横跨于部分的鳍状结构F上进而组成晶体管(例如上述第一上拉晶体管PU1、第二上拉晶体管PU2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一存取晶体管PG1、第二存取晶体管PG2、读取晶体管RPG与读取晶体管RPD-)。为了附图清楚，直接将上述各晶体管的位置标示于图2上，尤其是标示在栅极结构G与鳍状结构F交界的位置。
在本实施例的布局图中，第一下拉晶体管PD1的漏极电连接到一金属层M0CT，而读取晶体管RPD-的漏极则电连接到另一个M0CT，在此为了方便识别两者，将电连接到第一下拉晶体管PD1的漏极定义为金属层M0CT1，将电连接到读取晶体管RPD-的漏极定义为金属层M0CT2。其中金属层M0CT1与金属层M0CT2两者并不彼此电连接。从图2的布局图来看，可发现金属层M0CT1与金属层M0CT2两者沿着同一方向排列(例如沿着图2的Y方向排列并且对齐)，但金属层M0CT1与金属层M0CT2并不直接接触。可以通过改变制作工艺时的光掩模，使金属层M0CT1与金属层M0CT2分开。
另外，金属层M0CT1通过接触柱V0电连接到第一电压源Vss1，而金属层M0CT2通过接触柱V0电连接到第二电压源Vss2，如上所述，第一电压源Vss1与第二电压源Vss2两者为彼此互相独立的电压源。因此可以单独调整第二电压源Vss2的电位高低，在不影响第一电压源Vss1的情况下，达到加快8TRF-SRAM存储单元的读取速度的效果。
当金属层M0CT1、金属层M0CT2以及接触柱V0完成后，后续可继续形成其他导电层。例如可参考图3，图3绘示图2的静态随机存取存储器在形成第一金属层M1之后的布局图。如图3所示，形成金属层M1，将上述各元件连结到后续所形成的其他电子元件。其中值得注意的是，连接金属层M0CT1的金属层M1与连接金属层M0CT2的金属层M1分开，以确保金属层M0CT1与金属层M0CT2可以在后续分别连接到不同的电压源。在形成金属层M1之后，后续还可能会继续形成其他金属层(例如半导体制作工艺中常见的V1、M2等)，由于该些技术属于本领域的现有技术，在此不多加赘述。
本发明的8TRF-SRAM存储单元运作时的时序图如图4所示，如图4所示，其中CLK表示时脉、WLREAD表示字线读取时的时序、BLREAD表示位线读取时的时序、WLWIRTE表示字线写入时的时序、BLWRITE表示位线写入时的时序、Vss2则表示在该时序下，Vss2的电位(大于或是小于0V)。主要可参考8TRF-SRAM存储单元进行读取时(WLREAD)与Vss2该两列的关系。可以从图3发现，当8TRF-SRAM存储单元未进行读取步骤时，即WLREAD列表示为0时，对应到Vss2处于高电位(也就是大于0V)，而当WLREAD列表示为1时，在半个时脉之后，对应到Vss2下降到低电位(也就是小于0V)。换句话说，本发明当8TRF-SRAM存储单元处于一待机状态时，第二电压源Vss2所连接的电位高于该第一电压源Vss1与所连接的电位(通常第一电压源Vss1设定为0V)，而当8TRF-SRAM存储单元处于一读取状态时，第二电压源Vss2所连接的电位低于该第一电压源Vss1与所连接的电位。如此一来，可以达到上述提升8TRF-SRAM存储单元的读取速率的效能，此外当8TRF-SRAM存储单元待机时，将第二电压源Vss2设定为高电位，也可避免不必要的漏电流产生，增加结构的稳定性。
综合以上说明书与附图，本发明提供一种静态随机存取存储器的布局图案，至少包含一基底S，多条鳍状结构F位于基底S上，多条栅极结构G位于基底上并且跨越多条鳍状结构F，以组成多个晶体管分布于基底S上，其中每一个晶体管包含有部分的栅极结构G跨越部分鳍状结构F，其中多个晶体管包含：一第一上拉晶体管PU1、一第一下拉晶体管PD1、一第二上拉晶体管PU2与一第二下拉晶体管PD2，共同组成一栓锁电路(latch)，一第一存取晶体管PG1与一第二存取晶体管PG2连接栓锁电路，以及相互串联的一第一读取晶体管RPD与一第二读取晶体管RPG，其中第一读取晶体管RPD的所包含的栅极结构连接第一下拉晶体管PD1的栅极结构，其中，第一下拉晶体管PD1的一漏极连接到一第一电压源Vss1，第一读取晶体管RPD的一漏极连接到一第二电压源Vss2。
在本发明的其中一些实施例中，其中多条鳍状结构F沿着一第一方向(X方向)排列，多个栅极结构G沿着一第二方向(Y方向)排列，且第一方向与第二方向相互垂直。
在本发明的其中一些实施例中，其中第一读取晶体管RPD、第一上拉晶体管PU1、第一下拉晶体管PD1与第二存取晶体管PG2沿着第二方向排列(Y方向)。
在本发明的其中一些实施例中，其中第二读取晶体管RPG、第二上拉晶体管PU2、第二下拉晶体管PD2与第一存取晶体管PG1沿着一第二方向排列(Y方向)。
在本发明的其中一些实施例中，其中第一电压源Vss1与第二电压源Vss2不互相电连接。
在本发明的其中一些实施例中，其中第一电压源连接到一第一金属层M0CT1、第二电压源连接到一第二金属层M0CT2，其中第一金属层与第二金属层不直接接触，但沿着第二方向(Y方向)对齐。
在本发明的其中一些实施例中，其中第一读取晶体管RPD与一第二读取晶体管RPG沿着第一方向(X方向)对齐。
在本发明的其中一些实施例中，其中第一金属层M0CT1上包含有一第一接触柱(连接金属层M0CT1上的接触柱V0)，第二金属层上包含有一第二接触柱(连接金属层M0CT2上的接触柱V0)。
本发明另提供一种静态随机存取存储器，至少包含多个晶体管分布于一基底S上，其中多个晶体管包含：一第一上拉晶体管PU1、一第一下拉晶体管PD1、一第二上拉晶体管PU2与一第二下拉晶体管PD2，共同组成一栓锁电路(latch)，一第一存取晶体管PG1与一第二存取晶体管PG2连接栓锁电路，以及相互串联的一第一读取晶体管RPD与一第二读取晶体管RPG，其中第一读取晶体管RPD的所包含的栅极结构连接第一下拉晶体管PD1的栅极结构，其中，第一下拉晶体管PD1的一漏极与第二下拉晶体管PD2的一漏极连接到一第一电压源Vss1，第一读取晶体管RPD的一漏极连接到一第二电压源Vss2。
在本发明的其中一些实施例中，其中第一电压源Vss1与第二电压源Vss2不互相电连接。
在本发明的其中一些实施例中，其中第二读取晶体管RPG的一源极连接到一读取位线RBL。
在本发明的其中一些实施例中，其中第二读取晶体管RPG的一栅极连接到一读取字线RWL。
在本发明的其中一些实施例中，其中第一上拉晶体管PU1的一源极与第二上拉晶体管PU2的一源极连接到一第三电压源Vcc。
在本发明的其中一些实施例中，其中第一读取晶体管RPD的栅极连接第一上拉晶体管PU1的栅极与第一下拉晶体管PD1的栅极。
在本发明的其中一些实施例中，其中当静态随机存取存储器处于一读取状态时，第二电压源Vss2所连接的一电位低于第一电压源Vss1与所连接的一电位。
在本发明的其中一些实施例中，其中当静态随机存取存储器处于一待机状态时，第二电压源Vss2所连接的一电位高于第一电压源Vss1与所连接的一电位。
本发明的特征在于，有别于现有的SRAM通常会将第一下拉晶体管PD1的一漏极、第二下拉晶体管PD2的一漏极以及第一读取晶体管RPD的一漏极共同连接到一电压源Vss，本发明将第一下拉晶体管PD1的一漏极与第二下拉晶体管PD2的一漏极连接到一第一电压源(例如Vss1)，而将第一读取晶体管RPD的一漏极连接到一第二电压源(例如Vss2)，也就是说第一电压源Vss1与第二电压源Vss2彼此独立。在执行读取步骤时，可以单独调降Vss2的电压(例如调至负电位)，如此可以增快读取速度，但又不会影响栓锁电路的稳定性。另一方面，在SRAM待机时，也可以调高Vss2的电压(例如调至正电位)，如此可以降低漏电流的发生机率，提升SRAM的稳定性。本发明具有提高元件品质与稳定性，且同时与现有制作工艺相容的优点。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (16)
1.一种静态随机存取存储器的布局图案，至少包含:
基底；
多条鳍状结构，位于该基底上；
多条栅极结构，位于该基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，其中每一个晶体管包含有部分的该栅极结构跨越部分该鳍状结构，其中该多个晶体管包含：
第一上拉晶体管(PU1)、第一下拉晶体管(PD1)、第二上拉晶体管(PU2)与第二下拉晶体管(PD2)，共同组成栓锁电路(latch)；
第一存取晶体管(PG1)与第二存取晶体管(PG2)连接该栓锁电路；以及
相互串联的第一读取晶体管(RPD)与第二读取晶体管(RPG)，其中该第一读取晶体管(RPD)的所包含的该栅极结构连接该第一下拉晶体管(PD1)的该栅极结构；
其中，该第一下拉晶体管(PD1)的漏极连接到第一电压源(Vss1)，该第一读取晶体管(RPD)的漏极连接到第二电压源(Vss2)。
2.如权利要求1所述的静态随机存取存储器的布局图案，其中该多条鳍状结构沿着第一方向排列，该多个栅极结构沿着第二方向排列，且该第一方向与该第二方向相互垂直。
3.如权利要求2所述的静态随机存取存储器的布局图案，其中该第一读取晶体管(RPD)、该第一上拉晶体管(PU1)、该第一下拉晶体管(PD1)与该第二存取晶体管(PG2)沿着该第二方向排列。
4.如权利要求2所述的静态随机存取存储器的布局图案，其中该第二读取晶体管(RPG)、该第二上拉晶体管(PU2)、该第二下拉晶体管(PD2)与该第一存取晶体管(PG1)沿着第二方向排列。
5.如权利要求2所述的静态随机存取存储器的布局图案，其中该第一电压源(Vss1)与该第二电压源(Vss2)不互相电连接。
6.如权利要求5所述的静态随机存取存储器的布局图案，其中该第一电压源(Vss1)连接到第一金属层、该第二电压源(Vss2)连接到第二金属层，其中该第一金属层与该第二金属层不直接接触，但沿着该第二方向(Y方向)对齐。
7.如权利要求6所述的静态随机存取存储器的布局图案，其中该第一读取晶体管(RPD)与第二读取晶体管(RPG)沿着该第一方向对齐。
8.如权利要求6所述的静态随机存取存储器的布局图案，其中该第一金属层上包含有第一接触柱，该第二金属层上包含有第二接触柱。
9.一种静态随机存取存储器，至少包含:
多个晶体管，分布于基底上，其中该多个晶体管包含：
第一上拉晶体管(PU1)、第一下拉晶体管(PD1)、第二上拉晶体管(PU2)与第二下拉晶体管(PD2)，共同组成栓锁电路(latch)；
第一存取晶体管(PG1)与第二存取晶体管(PG2)连接该栓锁电路；以及
相互串联的第一读取晶体管(RPD)与第二读取晶体管(RPG)，其中该第一读取晶体管(RPD)的所包含的该栅极结构连接该第一下拉晶体管(PD1)的该栅极结构；
其中，该第一下拉晶体管(PD1)的漏极与该第二下拉晶体管(PD2)的漏极连接到第一电压源(Vss1)，该第一读取晶体管(RPD)的漏极连接到第二电压源(Vss2)。
10.如权利要求9所述的静态随机存取存储器，其中该第一电压源(Vss1)与该第二电压源(Vss2)不互相电连接。
11.如权利要求9所述的静态随机存取存储器，其中该第二读取晶体管(RPG)的源极连接到读取位线(RBL)。
12.如权利要求9所述的静态随机存取存储器，其中该第二读取晶体管(RPG)的栅极连接到读取字线(RWL)。
13.如权利要求9所述的静态随机存取存储器，其中该第一上拉晶体管(PU1)的源极与该第二上拉晶体管(PU2)的源极连接到第三电压源(Vcc)。
14.如权利要求9所述的静态随机存取存储器，其中该第一读取晶体管(RPD)的该栅极连接该第一上拉晶体管(PU1)的该栅极与该第一下拉晶体管(PD1)的该栅极。
15.如权利要求9所述的静态随机存取存储器，其中当该静态随机存取存储器处于读取状态时，该第二电压源(Vss2)所连接的电位低于该第一电压源(Vss1)与所连接的电位。
16.如权利要求9所述的静态随机存取存储器，其中当该静态随机存取存储器处于待机状态时，该第二电压源(Vss2)所连接的电位高于该第一电压源(Vss1)与所连接的电位。
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