TW202418939A - 靜態隨機存取記憶體及其佈局圖案 - Google Patents

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Abstract

本發明提供一種靜態隨機存取記憶體的佈局圖案，包含多條鰭狀結構位於一基底上，多條閘極結構位於基底上並且跨越多條鰭狀結構，以組成多個電晶體分布於基底上，其中多個電晶體包含:一第一上拉電晶體(PU1)、一第一下拉電晶體(PD1)、一第二上拉電晶體(PU2)與一第二下拉電晶體(PD2)、一第一存取電晶體(PG1)、一第二存取電晶體(PG2)、一第一讀取電晶體(RPD)與一第二讀取電晶體(RPG)，其中第一讀取電晶體(RPD)的所包含的閘極結構連接第一下拉電晶體(PD1)的閘極結構，其中，第一下拉電晶體(PD1)的一汲極連接到一第一電壓源Vss1，第一讀取電晶體(RPD)的一汲極連接到一第二電壓源Vss2。

Description

靜態隨機存取記憶體及其佈局圖案
本發明是關於一種靜態隨機存取記憶體(static random access memory， SRAM)，尤其是一種具有較高讀取速率與高穩定性的靜態隨機存取記憶體(SRAM)的佈局圖案。
在一嵌入式靜態隨機存取記憶體(embedded static random access memory， embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory， DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。
本發明提供一種靜態隨機存取記憶體的佈局圖案，至少包含一基底，多條鰭狀結構位於基底上，多條閘極結構位於基底上並且跨越多條鰭狀結構，以組成多個電晶體分布於基底上，其中每一個電晶體包含有部分的閘極結構跨越部分鰭狀結構，其中多個電晶體包含，一第一上拉電晶體(PU1)、一第一下拉電晶體(PD1)、一第二上拉電晶體(PU2)與一第二下拉電晶體(PD2)，共同組成一栓鎖電路(latch)，一第一存取電晶體(PG1)與一第二存取電晶體(PG2)連接栓鎖電路，以及相互串聯的一第一讀取電晶體(RPD)與一第二讀取電晶體(RPG)，其中第一讀取電晶體(RPD)的所包含的閘極結構連接第一下拉電晶體(PD1)的閘極結構，其中，第一下拉電晶體(PD1)的一汲極連接到一第一電壓源，第一讀取電晶體(RPD)的一汲極連接到一第二電壓源。
本發明另提供一種靜態隨機存取記憶體，至少包含多個電晶體分布於一基底上，其中多個電晶體包含一第一上拉電晶體(PU1)、一第一下拉電晶體(PD1)、一第二上拉電晶體(PU2)與一第二下拉電晶體(PD2)，共同組成一栓鎖電路(latch)，一第一存取電晶體(PG1)與一第二存取電晶體(PG2)連接栓鎖電路，以及相互串聯的一第一讀取電晶體(RPD)與一第二讀取電晶體(RPG)，其中第一讀取電晶體(RPD)的所包含的閘極結構連接第一下拉電晶體(PD1)的閘極結構，其中，第一下拉電晶體(PD1)的一汲極與第二下拉電晶體(PD2)的一汲極連接到一第一電壓源，第一讀取電晶體(RPD)的一汲極連接到一第二電壓源。
本發明的特徵在於，有別於習知的SRAM通常會將第一下拉電晶體(PD1)的一汲極、第二下拉電晶體(PD2)的一汲極以及第一讀取電晶體(RPD)的一汲極共同連接到一電壓源(Vss)，本發明將第一下拉電晶體(PD1)的一汲極與第二下拉電晶體(PD2)的一汲極連接到一第一電壓源(例如Vss1)，而將第一讀取電晶體(RPD)的一汲極連接到一第二電壓源(例如Vss2)，也就是說第一電壓源Vss1與第二電壓源Vss2彼此獨立。在執行讀取步驟時，可以單獨調降Vss2的電壓(例如調至負電位)，如此可以增快讀取速度，但又不會影響栓鎖電路的穩定性。另一方面，在SRAM待機時，也可以調高Vss2的電壓(例如調至正電位)，如此可以降低漏電流的發生機率，提升SRAM的穩定性。本發明具有提高元件品質與穩定性，且同時與現有製程相容的優點。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。
請參考第1圖與第2圖，第1圖為根據本發明第一實施例的靜態隨機存取記憶體中一組體靜態隨機存取記憶體記憶單元之電路圖。第2圖為本發明第一較佳實施例之一靜態隨機存取記憶體之佈局圖。
在本實施例中，包含有至少一八電晶體暫存器靜態隨機存取記憶體(8-transistors register file SRAM，8TRF-SRAM)記憶單元10，該8TRF-SRAM記憶單元10較佳由一第一上拉電晶體(Pull-Up transistor)PU1、一第二上拉電晶體PU2、一第一下拉電晶體(Pull-Down transistor)PD1、一第二下拉電晶體PD2、一第一存取電晶體(Access transistor)PG1、一第二存取電晶體PG2、以及一第一讀取電晶體RPG、一第二讀取電晶體RPD所構成，其中第一讀取電晶體RPG與第二讀取電晶體RPD相互串聯。其中第一上拉電晶體PU1和第二上拉電晶體PU2、第一下拉電晶體PD1和第二下拉電晶體PD2構成一栓鎖電路22(latch)，使資料可以栓鎖在儲存節點(Storage Node)。另外在本實施例中，第一上拉電晶體PU1和第二上拉電晶體PU2各自之一源極區域電連接至一電壓源Vcc，第一下拉電晶體PD1和第二下拉電晶體PD2各自之一汲極區域電連接至一第一電壓源Vss1。
至於第一存取電晶體PG1和第二存取電晶體PG2的閘極則耦接至字元線(Word Line)WL1，而第一存取電晶體PG1和第二存取電晶體PG2的源極(Source)S分別耦接至相對應之第一位元線(Bit Line)BL1與第二位元線BL2。另外，讀取電晶體RPG的閘極則連接至一讀取字元線RWL，讀取電晶體RPG的源極則連接至一讀取位元線RBL，讀取電晶體RPD的閘極則與栓鎖電路22相連，讀取電晶體RPD的汲極與一第二電壓源Vss2連接。
在習知的技術中，通常第一下拉電晶體PD1、第二下拉電晶體PD2各自之汲極，以及讀取電晶體RPD的汲極都共同連接到一電壓源(例如為Vss)，而本案則是將第一下拉電晶體PD1的汲極、第二下拉電晶體PD2的汲極連接到第一電壓源Vss1，讀取電晶體RPD的汲極則連接到第二電壓源Vss2。申請人發現習知的結構仍有待改善，原因在於當8TRF-SRAM記憶單元10進行讀取步驟時，讀取位元線RBL保持較高電位，而讀取電晶體RPD的汲極端(或簡稱為Vss2端)的電位較低，此時會從讀取位元線RBL至讀取電晶體RPD的汲極產生一電流路徑I，當讀取位元線RBL與讀取電晶體RPD的汲極之間的電位差愈大時，所產生的電流I也會隨之提高，如此有利於提高8TRF-SRAM記憶單元10的讀取速率。要達到上述增加電位差的方法是給予讀取電晶體RPD的汲極一負電位(例如將Vss2端點設定為-0.5V)。
然而，在習知的8TRF-SRAM記憶單元中(也就是第一下拉電晶體PD1的汲極、第二下拉電晶體PD2的汲極，以及讀取電晶體RPD的汲極都共同連接到一電壓源)，Vss1端(即第一下拉電晶體PD1的汲極與第二下拉電晶體PD2的汲極)與Vss2端(即讀取電晶體RPD的汲極)實質上彼此電性連接，若給予Vss2端負電位時，Vss1端也會同樣變成負電位，也就是說Vss1端與Vss2端的電位必須相同。此時擁有低電位的Vss1端將會影響到栓鎖電路22的穩定性。例如受到未預期的Vss1端的低電位影響，栓鎖電路22可能會產生額外的漏電流流至Vss2端，甚至可能會影響內部各電晶體的電位改變，造成儲存資料的流失。
因此，在習知的8TRF-SRAM記憶單元之中，無法隨意調降Vss的電位，否則雖然可能增加讀取速度，卻也帶來了儲存資料流失的風險。
本發明的特徵在於，將Vss1端與Vss2端分別製作，且兩者彼此不互相電性連接，因此可以達到Vss1端與Vss2端的電性獨立。在8TRF-SRAM記憶單元進行讀取步驟時，可以設定給予Vss2端負電位，而Vss1端卻維持原電位(例如0V)。如此一來，既可以提高8TRF-SRAM記憶單元的讀取速度，又不會在栓鎖電路22中產生額外的漏電流，影響到8TRF-SRAM記憶單元的儲存功效。
為了達到以上目的，可以透過改善8TRF-SRAM記憶單元佈局圖案來達成。第2圖為本發明第一較佳實施例之一靜態隨機存取記憶體之佈局圖。在本實施例中，如第2圖所示，8TRF-SRAM記憶單元10設於一基底S上，例如一矽基底或矽覆絕緣(SOI)基板，基底S可為一平面結構或是設置有複數個鰭狀結構F，以及複數個閘極結構G位於基底S上。在本發明的其他實施例中，也可應用於平面式的SRAM，代表不需形成鰭狀結構於基底上，而是形成摻雜區在基底內，也屬於本發明的涵蓋範圍。
此外第2圖的佈局圖中還包含有多個金屬層，在此將部分連接各電晶體的閘極的金屬層定義為M0PY，而連接各電晶體的源極/汲極的金屬層定義為M0CT。其中第2圖中金屬層M0PY與金屬層M0CT分別以不同的網底表示。但實際上金屬層M0PY與金屬層M0CT差異在於連接的元件不同，兩者實際上均屬於金屬層，且可以包含相同材質，但不限於此。第2圖中還包含有多個接觸柱(via)V0，其中接觸柱V0用於連接金屬層M0PY、M0CT至後續所形成的其他導電層(例如半導體製程中常見的M1、V1、M2等)。
本發明的布局圖案中，以立體SRAM為例(也就是形成鰭狀結構F取代平面摻雜區)。如第2圖所示，基底S上除了形成有鰭狀結構F、閘極結構G、連接結構M0PY、連接結構M0CT以及接觸件V0的位置以外，其餘的基底S上覆蓋有絕緣層，例如為淺溝隔離結構(STI)，以隔絕各電子元件(例如電晶體)避免短路現象發生。此外，各閘極結構G橫跨於部分的鰭狀結構F上進而組成電晶體(例如上述第一上拉電晶體PU1、第二上拉電晶體PU2、第一下拉電晶體PD1、第二下拉電晶體PD2、第一存取電晶體PG1、第二存取電晶體PG2、讀取電晶體RPG與讀取電晶體RPD­)。為了圖式清楚，直接將上述各電晶體的位置標示於第2圖上，尤其是標示在閘極結構G與鰭狀結構F交界的位置。
在本實施例的佈局圖中，第一下拉電晶體PD1的汲極電性連接到一金屬層M0CT，而讀取電晶體RPD­的汲極則電性連接到另一個M0CT，在此為了方便辨識兩者，將電性連接到第一下拉電晶體PD1的汲極定義為金屬層M0CT1，將電性連接到讀取電晶體RPD­的汲極定義為金屬層M0CT2。其中金屬層M0CT1與金屬層M0CT2兩者並不彼此電性連接。從第2圖的佈局圖來看，可發現金屬層M0CT1與金屬層M0CT2兩者沿著同一方向排列(例如沿著第2圖的Y方向排列並且對齊)，但金屬層M0CT1與金屬層M0CT2並不直接接觸。可以透過改變製程時的光罩，使金屬層M0CT1與金屬層M0CT2分開。
另外，金屬層M0CT1藉由接觸柱V0電性連接到第一電壓源Vss1，而金屬層M0CT2藉由接觸柱V0電性連接到第二電壓源Vss2，如上所述，第一電壓源Vss1與第二電壓源Vss2兩者為彼此互相獨立的電壓源。因此可以單獨調整第二電壓源Vss2的電位高低，在不影響第一電壓源Vss1的情況下，達到加快8TRF-SRAM記憶單元的讀取速度的效果。
當金屬層M0CT1、金屬層M0CT2以及接觸柱V0完成後，後續可繼續形成其他導電層。例如可參考第3圖，第3圖繪示第2圖的靜態隨機存取記憶體在形成第一金屬層M1之後的佈局圖。如第3圖所示，形成金屬層M1，將上述各元件連結到後續所形成的其他電子元件。其中值得注意的是，連接金屬層M0CT1的金屬層M1與連接金屬層M0CT2的金屬層M1分開，以確保金屬層M0CT1與金屬層M0CT2可以在後續分別連接到不同的電壓源。在形成金屬層M1之後，後續還可能會繼續形成其他金屬層(例如半導體製程中常見的V1、M2等)，由於該些技術屬於本領域的習知技術，在此不多加贅述。
本發明的8TRF-SRAM記憶單元運作時的時序圖如第4圖所示，如第4圖所示，其中CLK表示時脈、WL READ表示字元線讀取時的時序、BL READ表示位元線讀取時的時序、WL WIRTE表示字元線寫入時的時序、BL WRITE表示位元線寫入時的時序、Vss2則表示在該時序下，Vss2的電位(大於或是小於0V)。主要可參考8TRF-SRAM記憶單元進行讀取時(WL READ)與Vss2該兩列的關係。可以從第3圖發現，當8TRF-SRAM記憶單元未進行讀取步驟時，即WL READ列表示為0時，對應到Vss2處於高電位(也就是大於0V)，而當WL READ列表示為1時，在半個時脈之後，對應到Vss2下降到低電位(也就是小於0V)。換句話說，本發明當8TRF-SRAM記憶單元處於一待機狀態時，第二電壓源Vss2所連接的電位高於該第一電壓源Vss1與所連接的電位(通常第一電壓源Vss1設定為0V)，而當8TRF-SRAM記憶單元處於一讀取狀態時，第二電壓源Vss2所連接的電位低於該第一電壓源Vss1與所連接的電位。如此一來，可以達到上述提升8TRF-SRAM記憶單元的讀取速率的效能，此外當8TRF-SRAM記憶單元待機時，將第二電壓源Vss2設定為高電位，也可避免不必要的漏電流產生，增加結構的穩定性。
綜合以上說明書與圖式，本發明提供一種靜態隨機存取記憶體的佈局圖案，至少包含一基底S，多條鰭狀結構F位於基底S上，多條閘極結構G位於基底上並且跨越多條鰭狀結構F，以組成多個電晶體分布於基底S上，其中每一個電晶體包含有部分的閘極結構G跨越部分鰭狀結構F，其中多個電晶體包含：一第一上拉電晶體(PU1)、一第一下拉電晶體(PD1)、一第二上拉電晶體(PU2)與一第二下拉電晶體(PD2)，共同組成一栓鎖電路(latch)，一第一存取電晶體(PG1)與一第二存取電晶體(PG2)連接栓鎖電路，以及相互串聯的一第一讀取電晶體(RPD)與一第二讀取電晶體(RPG)，其中第一讀取電晶體(RPD)的所包含的閘極結構連接第一下拉電晶體(PD1)的閘極結構，其中，第一下拉電晶體(PD1)的一汲極連接到一第一電壓源Vss1，第一讀取電晶體(RPD)的一汲極連接到一第二電壓源Vss2。
在本發明的其中一些實施例中，其中多條鰭狀結構F沿著一第一方向(X方向)排列，多個閘極結構G沿著一第二方向(Y方向)排列，且第一方向與第二方向相互垂直。
在本發明的其中一些實施例中，其中第一讀取電晶體(RPD)、第一上拉電晶體(PU1)、第一下拉電晶體(PD1)與第二存取電晶體(PG2)沿著第二方向排列(Y方向)。
在本發明的其中一些實施例中，其中第二讀取電晶體(RPG)、第二上拉電晶體(PU2)、第二下拉電晶體(PD2)與第一存取電晶體(PG1)沿著一第二方向排列(Y方向)。
在本發明的其中一些實施例中，其中第一電壓源Vss1與第二電壓源Vss2不互相電性連接。
在本發明的其中一些實施例中，其中第一電壓源連接到一第一金屬層(M0CT1)、第二電壓源連接到一第二金屬層(M0CT2)，其中第一金屬層與第二金屬層不直接接觸，但沿著第二方向(Y方向)對齊。
在本發明的其中一些實施例中，其中第一讀取電晶體(RPD)與一第二讀取電晶體(RPG)沿著第一方向(X方向)對齊。
在本發明的其中一些實施例中，其中第一金屬層(M0CT1)上包含有一第一接觸柱(連接金屬層M0CT1上的接觸柱V0)，第二金屬層上包含有一第二接觸柱(連接金屬層M0CT2上的接觸柱V0)。
本發明另提供一種靜態隨機存取記憶體，至少包含多個電晶體分布於一基底S上，其中多個電晶體包含：一第一上拉電晶體(PU1)、一第一下拉電晶體(PD1)、一第二上拉電晶體(PU2)與一第二下拉電晶體(PD2)，共同組成一栓鎖電路(latch)，一第一存取電晶體(PG1)與一第二存取電晶體(PG2)連接栓鎖電路，以及相互串聯的一第一讀取電晶體(RPD)與一第二讀取電晶體(RPG)，其中第一讀取電晶體(RPD)的所包含的閘極結構連接第一下拉電晶體(PD1)的閘極結構，其中，第一下拉電晶體(PD1)的一汲極與第二下拉電晶體(PD2)的一汲極連接到一第一電壓源Vss1，第一讀取電晶體(RPD)的一汲極連接到一第二電壓源Vss2。
在本發明的其中一些實施例中，其中第一電壓源Vss1與第二電壓源Vss2不互相電性連接。
在本發明的其中一些實施例中，其中第二讀取電晶體(RPG)的一源極連接到一讀取位元線(RBL)。
在本發明的其中一些實施例中，其中第二讀取電晶體(RPG)的一閘極連接到一讀取字元線(RWL)。
在本發明的其中一些實施例中，其中第一上拉電晶體(PU1)的一源極與第二上拉電晶體(PU2)的一源極連接到一第三電壓源(Vcc)。
在本發明的其中一些實施例中，其中第一讀取電晶體(RPD)的閘極連接第一上拉電晶體(PU1)的閘極與第一下拉電晶體(PD1)的閘極。
在本發明的其中一些實施例中，其中當靜態隨機存取記憶體處於一讀取狀態時，第二電壓源Vss2所連接的一電位低於第一電壓源Vss1與所連接的一電位。
在本發明的其中一些實施例中，其中當靜態隨機存取記憶體處於一待機狀態時，第二電壓源Vss2所連接的一電位高於第一電壓源Vss1與所連接的一電位。
本發明的特徵在於，有別於習知的SRAM通常會將第一下拉電晶體(PD1)的一汲極、第二下拉電晶體(PD2)的一汲極以及第一讀取電晶體(RPD)的一汲極共同連接到一電壓源(Vss)，本發明將第一下拉電晶體(PD1)的一汲極與第二下拉電晶體(PD2)的一汲極連接到一第一電壓源(例如Vss1)，而將第一讀取電晶體(RPD)的一汲極連接到一第二電壓源(例如Vss2)，也就是說第一電壓源Vss1與第二電壓源Vss2彼此獨立。在執行讀取步驟時，可以單獨調降Vss2的電壓(例如調至負電位)，如此可以增快讀取速度，但又不會影響栓鎖電路的穩定性。另一方面，在SRAM待機時，也可以調高Vss2的電壓(例如調至正電位)，如此可以降低漏電流的發生機率，提升SRAM的穩定性。本發明具有提高元件品質與穩定性，且同時與現有製程相容的優點。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:8TRF-SRAM記憶單元 22:栓鎖電路 I:電流 S:基底 F:鰭狀結構 G:閘極結構 M0PY:連接結構 M0CT:連接結構 STI:絕緣層 V0:接觸件 RWL:讀取字元線 RBL:讀取位元線 PU1:第一上拉電晶體 PU2:第二上拉電晶體 PD1:第一下拉電晶體 PD2:第二下拉電晶體 PG1:第一存取電晶體 PG2:第二存取電晶體 RPG:讀取電晶體 RPD:讀取電晶體 BL1:第一位元線 BL2:第二位元線 WL1:字元線 Vcc :電壓源 Vss1:第一電壓源 Vss2:第二電壓源 M1:第一金屬層
第1圖為根據本發明第一實施例的靜態隨機存取記憶體中一組體靜態隨機存取記憶體記憶單元之電路圖。 第2圖為本發明第一較佳實施例之一靜態隨機存取記憶體之佈局圖。 第3圖為第2圖的靜態隨機存取記憶體在形成第一金屬層M1之後的佈局圖。 第4圖表示本發明的8TRF-SRAM記憶單元運作時的時序圖。
10:8TRF-SRAM記憶單元
S:基底
F:鰭狀結構
G:閘極結構
M0PY:連接結構
M0CT:連接結構
STI:絕緣層
V0:接觸件
PU1:第一上拉電晶體
PU2:第二上拉電晶體
PD1:第一下拉電晶體
PD2:第二下拉電晶體
PG1:第一存取電晶體
PG2:第二存取電晶體
RPG:讀取電晶體
RPD:讀取電晶體
Vss1:第一電壓源
Vss2:第二電壓源

Claims (16)

  1. 一種靜態隨機存取記憶體的佈局圖案，至少包含: 一基底； 多條鰭狀結構位於該基底上； 多條閘極結構位於該基底上並且跨越該多條鰭狀結構，以組成多個電晶體分布於該基底上，其中每一個電晶體包含有部分的該閘極結構跨越部分該鰭狀結構，其中該多個電晶體包含： 一第一上拉電晶體(PU1)、一第一下拉電晶體(PD1)、一第二上拉電晶體(PU2)與一第二下拉電晶體(PD2)，共同組成一栓鎖電路(latch)； 一第一存取電晶體(PG1)與一第二存取電晶體(PG2)連接該栓鎖電路；以及 相互串聯的一第一讀取電晶體(RPD)與一第二讀取電晶體(RPG)，其中該第一讀取電晶體(RPD)的所包含的該閘極結構連接該第一下拉電晶體(PD1)的該閘極結構； 其中，該第一下拉電晶體(PD1)的一汲極連接到一第一電壓源Vss1，該第一讀取電晶體(RPD)的一汲極連接到一第二電壓源Vss2。
  2. 如申請專利範圍第1項所述的靜態隨機存取記憶體的佈局圖案，其中該多條鰭狀結構沿著一第一方向排列，該多個閘極結構沿著一第二方向排列，且該第一方向與該第二方向相互垂直。
  3. 如申請專利範圍第2項所述的靜態隨機存取記憶體的佈局圖案，其中該第一讀取電晶體(RPD)、該第一上拉電晶體(PU1)、該第一下拉電晶體(PD1)與該第二存取電晶體(PG2)沿著該第二方向排列。
  4. 如申請專利範圍第2項所述的靜態隨機存取記憶體的佈局圖案，其中該第二讀取電晶體(RPG)、該第二上拉電晶體(PU2)、該第二下拉電晶體(PD2)與該第一存取電晶體(PG1)沿著一第二方向排列。
  5. 如申請專利範圍第2項所述的靜態隨機存取記憶體的佈局圖案，其中該第一電壓源Vss1與該第二電壓源Vss2不互相電性連接。
  6. 如申請專利範圍第5項所述的靜態隨機存取記憶體的佈局圖案，其中該第一電壓源Vss1連接到一第一金屬層、該第二電壓源Vss2連接到一第二金屬層，其中該第一金屬層與該第二金屬層不直接接觸，但沿著該第二方向(Y方向)對齊。
  7. 如申請專利範圍第6項所述的靜態隨機存取記憶體的佈局圖案，其中該第一讀取電晶體(RPD)與一第二讀取電晶體(RPG)沿著該第一方向對齊。
  8. 如申請專利範圍第6項所述的靜態隨機存取記憶體的佈局圖案，其中該第一金屬層上包含有一第一接觸柱，該第二金屬層上包含有一第二接觸柱。
  9. 一種靜態隨機存取記憶體，至少包含: 多個電晶體分布於一基底上，其中該多個電晶體包含： 一第一上拉電晶體(PU1)、一第一下拉電晶體(PD1)、一第二上拉電晶體(PU2)與一第二下拉電晶體(PD2)，共同組成一栓鎖電路(latch)； 一第一存取電晶體(PG1)與一第二存取電晶體(PG2)連接該栓鎖電路；以及 相互串聯的一第一讀取電晶體(RPD)與一第二讀取電晶體(RPG)，其中該第一讀取電晶體(RPD)的所包含的該閘極結構連接該第一下拉電晶體(PD1)的該閘極結構； 其中，該第一下拉電晶體(PD1)的一汲極與該第二下拉電晶體(PD2)的一汲極連接到一第一電壓源Vss1，該第一讀取電晶體(RPD)的一汲極連接到一第二電壓源Vss2。
  10. 如申請專利範圍第9項所述的靜態隨機存取記憶體，其中該第一電壓源Vss1與該第二電壓源Vss2不互相電性連接。
  11. 如申請專利範圍第9項所述的靜態隨機存取記憶體，其中該第二讀取電晶體(RPG)的一源極連接到一讀取位元線(RBL)。
  12. 如申請專利範圍第9項所述的靜態隨機存取記憶體，其中該第二讀取電晶體(RPG)的一閘極連接到一讀取字元線(RWL)。
  13. 如申請專利範圍第9項所述的靜態隨機存取記憶體，其中該第一上拉電晶體(PU1)的一源極與該第二上拉電晶體(PU2)的一源極連接到一第三電壓源Vcc。
  14. 如申請專利範圍第9項所述的靜態隨機存取記憶體，其中該第一讀取電晶體(RPD)的該閘極連接該第一上拉電晶體(PU1)的該閘極與該第一下拉電晶體(PD1)的該閘極。
  15. 如申請專利範圍第9項所述的靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於一讀取狀態時，該第二電壓源Vss2所連接的一電位低於該第一電壓源Vss1與所連接的一電位。
  16. 如申請專利範圍第9項所述的靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於一待機狀態時，該第二電壓源Vss2所連接的一電位高於該第一電壓源Vss1與所連接的一電位。
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