CN114725109A - 静态随机存取存储器的布局图案及其形成方法 - Google Patents

静态随机存取存储器的布局图案及其形成方法 Download PDF

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Abstract

本发明公开一种静态随机存取存储器的布局图案及其形成方法，其中该静态随机存取存储器的布局图案至少包含一基底，多条鳍状结构位于该基底上，多条栅极结构位于该基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，其中该多个晶体管包含，一第一上拉晶体管(PU1)、一第一下拉晶体管(PD1)、一第二上拉晶体管(PU2)、一第二下拉晶体管(PD2)、一第一存取晶体管(PG1)、一第二存取晶体管(PG2)、一第一读取晶体管(RPD)与一第二读取晶体管(RPG)，以及一增设鳍状结构，其中该增设鳍状结构位于该第一存取晶体管(PG1)的该鳍状结构与该第二读取晶体管(RPG)的该鳍状结构之间。

Description

静态随机存取存储器的布局图案及其形成方法
技术领域
本发明涉及一种静态随机存取存储器(static random access memory，SRAM)，尤其是涉及一种具有降低电流差异功效的静态随机存取存储器(SRAM)的布局图案。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory，embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic Random Access Memory，DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在计算机系统中当作快取存储器(cache memory)等的应用。
发明内容
一种静态随机存取存储器的布局图案，至少包含一基底，多条鳍状结构位于该基底上，多条栅极结构位于该基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，其中每一个晶体管包含有部分的该栅极结构跨越部分该鳍状结构，其中该多个晶体管包含，一第一上拉晶体管PU1、一第一下拉晶体管PD1、一第二上拉晶体管PU2与一第二下拉晶体管PD2，共同组成一栓锁电路(latch)，一第一存取晶体管PG1与一第二存取晶体管PG2连接该栓锁电路，以及相互串联的一第一读取晶体管RPD与一第二读取晶体管RPG，其中该第一读取晶体管RPD的所包含的该栅极结构连接该第一下拉晶体管PD1的该栅极结构，以及一增设鳍状结构，其中该增设鳍状结构位于该第一存取晶体管PG1的该鳍状结构与该第二读取晶体管RPG的该鳍状结构之间。
一种静态随机存取存储器的布局图案的形成方法，包含提供一基底，形成多条鳍状结构于该基底上，形成多条栅极结构位于该基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，其中每一个晶体管包含有部分的该栅极结构跨越部分该鳍状结构，其中该多个晶体管包含一第一上拉晶体管PU1、一第一下拉晶体管PD1、一第二上拉晶体管PU2与一第二下拉晶体管PD2，共同组成一栓锁电路(latch)，一第一存取晶体管PG1与一第二存取晶体管PG2连接该栓锁电路，以及相互串联的一第一读取晶体管RPD与一第二读取晶体管RPG，其中该第一读取晶体管RPD的所包含的该栅极结构连接该第一下拉晶体管PD1的该栅极结构，以及形成一增设鳍状结构，其中该增设鳍状结构位于该第一存取晶体管PG1的该鳍状结构与该第二读取晶体管RPG的该鳍状结构之间。
一种静态随机存取存储器的布局图案，至少包含一基底，多条鳍状结构位于该基底上，多条栅极结构位于该基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，其中每一个晶体管包含有部分的该栅极结构跨越部分该鳍状结构，其中该多个晶体管包含一第一上拉晶体管PU1、一第一下拉晶体管PD1、一第二上拉晶体管PU2与一第二下拉晶体管PD2，共同组成一栓锁电路(latch)，一第一存取晶体管PG1A、一第二存取晶体管PG1B、一第三存取晶体管PG2A、一第四存取晶体管PG2B连接该栓锁电路，其中，该第一下拉晶体管PD1所包含的该鳍状结构中，至少有一条延长鳍状结构，其中该第一存取晶体管PG1A的该鳍状结构至该延长鳍状结构的距离，与该第二存取晶体管PG1B的该鳍状结构至该延长鳍状结构的距离相等。
本发明的一特征在于，通过形成增设鳍状结构或是形成延长鳍状结构，降低特定晶体管周围绝缘层面积过大(也就是周围空旷)，进而导致承受到更多应力的问题。通过本发明所提供的方法，可以让元件的对称性提高，有效降低通过不同晶体管之间的电流差距，以提高SRAM的品质。
附图说明
图1为本发明第一实施例的静态随机存取存储器中一组体静态随机存取存储器存储单元的电路图；
图2为本发明第一优选实施例的一静态随机存取存储器的布局图；
图3为本发明第二优选实施例的一静态随机存取存储器的布局图；
图4为本发明静态随机存取存储器中一组八晶体管双端口静态随机存取存储器(eight-transistor dual port SRAM,8TDP-SRAM)存储单元的电路图；
图5为本发明第三优选实施例的一静态随机存取存储器的布局图；
图6为本发明第四优选实施例的一静态随机存取存储器的布局图。
主要元件符号说明
10:8TRF-SRAM存储单元
12:8TDP-SRAM存储单元
22:栓锁电路
24:存储节点
26:存储节点
28:串接电路
30:串接电路
52:基底
53:绝缘层
54:鳍状结构
56:栅极结构
56A:第一栅极结构
56B:第二栅极结构
56C:第三栅极结构
56D:第四栅极结构
56E:第五栅极结构
56F:第六栅极结构
57:连接结构
58:连接结构
59:接触件
60A:第一区域连接层
60B:第二区域连接层
62:接触柱
63:接触层
70:增设鳍状结构
72:延长鳍状结构
PU1:第一上拉晶体管
PU2:第二上拉晶体管
PD1:第一下拉晶体管
PD2:第二下拉晶体管
PG1:第一存取晶体管
PG2:第二存取晶体管
PG1A:第一存取晶体管
PG1B:第二存取晶体管
PG2A:第三存取晶体管
PG2B:第四存取晶体管
RPG:读取晶体管
RPD:读取晶体管
ID1:电流值
ID2:电流值
WL1:字符线
WL2:字符线
RWL:读取字符线
RBL:读取位线
BL1:第一位线
BL2:第二位线
BL3:第三位线
BL4:第四位线
Vcc:电压源
Vss:电压源
X1:距离
X1’:距离
X2:距离
X2’:距离
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参考图1与图2，图1为根据本发明第一实施例的静态随机存取存储器中一组体静态随机存取存储器存储单元的电路图。图2为本发明第一优选实施例的一静态随机存取存储器的布局图。
在本实施例中，包含有至少一8TRF-SRAM存储单元10，该8TRF-SRAM存储单元10较佳由一第一上拉晶体管(Pull-Up transistor)PU1、一第二上拉晶体管PU2、一第一下拉晶体管(Pull-Down transistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(Accesstransistor)PG1、一第二存取晶体管PG2、以及两互相串联的读取晶体管RPG、RPD。其中第一上拉晶体管PU1和第二上拉晶体管PU2、第一下拉晶体管PD1和第二下拉晶体管PD2构成一栓锁电路22(latch)，使数据可以栓锁在存储节点(Storage Node)。另外在本实施例中，第一上拉晶体管PU1和第二上拉晶体管PU2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一源极区域电连接至一电压源Vss。
至于第一存取晶体管PG1和第二存取晶体管PG2的栅极则耦接至字符线(WordLine)WL1，而第一存取晶体管PG1和第二存取晶体管PG2的源极(Source)S分别耦接至相对应的第一位线(Bit Line)BL1与第二位线BL2。另外，读取晶体管RPG的栅极则连接至一读取字符线RWL，读取晶体管RPG的源极则连接至一读取位线RBL，读取晶体管RPD的栅极则与栓锁电路22相连，读取晶体管RPD的漏极与电压源Vss连接。
在本实施例中，如图2所示，8TRF-SRAM存储单元10设于一基底52上，例如一硅基底或硅覆绝缘(SOI)基板，基底52可为一平面结构或是设置有多个鳍状结构54，以及多个栅极结构56位于基底52上。在本发明的其他实施例中，也可应用于平面式的SRAM，代表不需形成鳍状结构于基底上，而是形成掺杂区在基底内，也属于本发明的涵盖范围。此外，还包含有多个连接结构57、58位于基底52上，以及多个接触件59，分别与连接结构57、58电连接。其余8TRF-SRAM的结构与运作原理属于本领域的已知技术，在此不多加赘述。
本发明的布局图案中，以立体SRAM为例(也就是形成鳍状结构54取代平面掺杂区)。如图2所示，基底52上除了形成有鳍状结构54、栅极结构56、连接结构57、连接结构58以及接触件59的位置以外，其余的基底52上覆盖有绝缘层53，例如为浅沟隔离结构(STI)，以隔绝各电子元件(例如晶体管)避免短路现象发生。此外，各栅极结构56横跨于部分的鳍状结构54上进而组成晶体管(例如上述第一上拉晶体管PU1、第二上拉晶体管PU2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一存取晶体管PG1、第二存取晶体管PG2、读取晶体管RPG与读取晶体管RPD-)。为了附图清楚，直接将上述各晶体管的位置标示于图2上，尤其是标示在栅极结构56与鳍状结构54交界的位置。
申请人发现，SRAM的运作过程中，由于布局图案的设计不同、或是因为能量的损耗等其他原因，可能产生一问题:通过第一存取晶体管PG1的电流值(也就是从源极流至漏极的电流，标示为ID1)与通过第二存取晶体管PG2的电流值(也就是从源极流至漏极的电流，标示为ID2)大小并不一致。以28纳米的8TDP-SRAM为例说明，根据申请人的实验结果，通过第一存取晶体管PG1的电流值ID1，大约较通过第二存取晶体管PG2的电流值ID2小约7％～13％。
产生上述电流不一致的原因之一，在于各晶体管的周围均被绝缘层53所包围，而绝缘层53本身带有一定的应力。申请人发现，若某一晶体管的周围较空旷，也就是周围的元件较少，由于周围的绝缘层53面积较大，因此该晶体管也会承受更多的应力。以图2的实施例为例，由于第一下拉晶体管PD1下方(负Y方向)需要连接读取晶体管RPD-，因此其周围的空旷面积更大(尤其是靠近负Y方向的区域)，以保留足够的元件形成面积。由于第一下拉晶体管PD1与读取晶体管RPD-之间有栅极结构56连接，因此存在有元件，让绝缘层53并不会对第一下拉晶体管PD1与读取晶体管RPD造成明显的应力。但是，在X方向与第一下拉晶体管PD1平行的第一存取晶体管PG1，由于其所包含的栅极结构56并未与读取晶体管RPG的栅极结构56相连，因此第一存取晶体管PG1周围的空旷面积较大，也就是说，第一存取晶体管PG1被绝缘层53所包围的面积，就会大于第二存取晶体管PG2周围被绝缘层53所包围的面积，如此导致第一存取晶体管PG1与第二存取晶体管PG2受到的应力不同，进而影响通过的电流值，并可能造成SRAM元件的电流不一致。
为了解决上述问题，本发明提出了一改进方案，其利用增设额外的鳍状结构，避免特定晶体管周围绝缘层的面积过大而导致受到更多应力。详细可参考图3，图3为本发明第二优选实施例的一静态随机存取存储器的布局图。本实施例与图2所示的布局图案不同之处在于，在第一存取晶体管PG1与读取晶体管RPG之间，额外形成有一增设鳍状结构70。其中增设鳍状结构70与上述的鳍状结构54不同，上述的鳍状结构54是连续的结构(也就是从图中来看，鳍状结构54并未被明显切断)，但增设鳍状结构70则是分段结构。形成增设鳍状结构70位于第一存取晶体管PG1周围，可以阻挡部分绝缘层53所带来的应力，进而调整第一存取晶体管PG1周围的空旷面积接近第二存取晶体管PG2周围的空旷面积。
在本实施例中，第一存取晶体管PG1所包含的鳍状结构54与读取晶体管RPG所包含的鳍状结构54均为连续结构，而增设鳍状结构70为分段结构。且增设鳍状结构70与各鳍状结构54相互平行排列(例如均沿着X轴排列)。
此外，本实施例中，增设鳍状结构70与第一存取晶体管PG1所包含的栅极结构56部分交叠，但增设鳍状结构70与读取晶体管RPG的该栅极结构不交叠。
本实施例中，包含有多个图案化金属层(也就是连接结构57、连接结构58、接触件59)，跨越各鳍状结构54。
本实施例中，通过形成增设鳍状结构，降低特定晶体管周围的绝缘层面积(也就是周围空旷面积)，进而降低该晶体管承受的应力。通过本发明所提供的方法，可以让元件的对称性提高，有效降低通过不同晶体管之间的电流差距，以提高SRAM的品质。
下文将针对本发明的SRAM布局图案及其制作方法的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
上述本发明所提出的概念，也可以应用在其他形状的SRAM的布局图案中。例如八晶体管双端口静态随机存取存储单元(eight-transistor dual port SRAM,8TDP-SRAM)。如下所示：
请参照图4与图5，图4为本发明静态随机存取存储器中一组八晶体管双端口静态随机存取存储器(eight-transistor dual port SRAM,8TDP-SRAM)存储单元的电路图，图5为本发明第三优选实施例的一静态随机存取存储器的布局图。
如图4与图5所示，本发明的静态随机存取存储器较佳包含至少一组静态随机存取存储器单元，其中每一静态随机存取存储器单元包含一八晶体管双端口静态随机存取存储单元12。
请参考图4，在本实施例中，各8TDP-SRAM存储单元12较佳由一第一上拉晶体管(pull-up device)PU1、一第二上拉晶体管PU2、一第一下拉晶体管(pull-downtransistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(access transistor)PG1A、一第二存取晶体管PG1B、一第三存取晶体管PG2A以及一第四存取晶体管PG2B构成正反器(flip-flop)，其中第一上拉晶体管PU1和第二上拉晶体管PU2、第一下拉晶体管PD1和第二下拉晶体管PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉晶体管PU1和第二上拉晶体管PU2是作为主动负载之用，其也可以一般的电阻来取代作为上拉晶体管，在此情况下即为四晶体管静态随机存取存储器(four-transistor SRAM,4T-SRAM)。另外在本实施例中，第一上拉晶体管PU1和第二上拉晶体管PU2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一源极区域电连接至一电压源Vss。
在一实施例中，8TDP-SRAM存储单元12的第一上拉晶体管PU1、第二上拉晶体管PU2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉晶体管PD1、第二下拉晶体管PD2和第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A与第四存取晶体管PG2B则是由N型金属氧化物半导体(N-type metaloxide semiconductor,NMOS)晶体管所组成，但本发明不限于此。其中，第一上拉晶体管PU1和第一下拉晶体管PD1一同构成一反相器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉晶体管PU2与第二下拉晶体管PD2构成另一反相器，而这两者所构成的串接电路30其两端点也分别耦接于电压源Vcc与电压源Vss。上述各存取晶体管(包含第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A与第四存取晶体管PG2B)分别与该两互相耦合的反相器得输出端连接，其中各上拉晶体管、各下拉晶体管以及各存取晶体管包含有一栅极结构跨越于至少一鳍状结构上，并形成鳍状晶体管(FinFET)。
此外，在存储节点24处，是分别电连接有第二下拉晶体管PD2和第二上拉晶体管PU2的栅极(gate)，以及第一下拉晶体管PD1、第一上拉晶体管PU1和第一存取晶体管PG1A、第二存取晶体管PG1B的漏极(Drain)；同样地，在存储节点26上，也分别电连接有第一下拉晶体管PD1和第一上拉晶体管PU1的栅极，以及第二下拉晶体管PD2、第二上拉晶体管PU2和第三存取晶体管PG2A、第四存取晶体管PG2B的漏极。至于第一存取晶体管PG1A和第三存取晶体管PG2A的栅极则分别耦接至一字符线(Word Line)WL1，第二存取晶体管PG1B和第四存取晶体管PG2B的栅极则分别耦接至一字符线(Word Line)WL2，而第一存取晶体管PG1A的源极(Source)耦接至相对应的一位线(Bit Line)BL1，第二存取晶体管PG1B的源极耦接至相对应的一位线BL2，第三存取晶体管PG2A的源极耦接至相对应的一位线BL3，而第四存取晶体管PG2B的源极耦接至相对应的一位线BL4。
请参考图5，在本实施例中，8TDP-SRAM存储单元12设于一基底52上，例如一硅基底或硅覆绝缘(SOI)基板，基底52上设有多条相互平行排列的鳍状结构54，且各鳍状结构54周围设有浅沟隔离(图未示)。
此外，基底52上包含有多个栅极结构56，上述各晶体管(包含第一上拉晶体管PU1、第一下拉晶体管PD1、第二上拉晶体管PU2、第二下拉晶体管PD2、第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A以及第四存取晶体管PG2B)都包含有一栅极结构56跨越于至少一鳍状结构54上，并构成各晶体管。
如图5所示，为了明确定义各栅极结构56的位置，将栅极结构56区分为第一栅极结构56A、第二栅极结构56B、第三栅极结构56C、第四栅极结构56D、第五栅极结构56E与第六栅极结构56F。其中第一栅极结构56A跨越于鳍状结构54上形成第一存取晶体管PG1A；第二栅极结构56B跨越于鳍状结构54上形成第二存取晶体管PG1B；第三栅极结构56C跨越于鳍状结构54上形成第三存取晶体管PG2A；第四栅极结构56D跨越于鳍状结构54上形成第四存取晶体管PG2B；第五栅极结构56E跨越于至少两条不同的鳍状结构54上，形成第二上拉晶体管PU2与第二下拉晶体管PD2；第六栅极结构56F跨越于至少两条不同的鳍状结构54上，形成第一上拉晶体管PU1与第一下拉晶体管PD1。可理解的是，第一栅极结构56A至第六栅极结构56F都属于栅极结构56。
本发明中，各栅极结构56都沿着一第一方向排列(例如X轴)，各鳍状结构54则沿着一第二方向排列(例如Y轴)。较佳而言，第一方向与第二方向互相垂直。
本发明还包含有第一区域连接层60A与第二区域连接层60B，都沿着第一方向排列。其中第一区域连接层60A跨越在第一上拉晶体管PU1、第一下拉晶体管PD1、第一存取晶体管PG1A与一第二存取晶体管PG1B各自包含的鳍状结构54上。第二区域连接层60B跨越在第二上拉晶体管PU2、第二下拉晶体管PD2、第三存取晶体管PG2A与第四存取晶体管PG2B各自包含的鳍状结构54上。
另外，基底52上包含有多个接触柱62与接触层63，连接不同晶体管(例如连接第二上拉晶体管PU2的栅极与第一上拉晶体管PU1的漏极)，或者是将各晶体管连接至其他元件(例如将第一上拉晶体管PU1的源极连接至电压源Vcc)。此外，图5中直接将各接触结构所对应连接的元件(例如电压源Vcc、电压源Vss、第一字符线WL1、第二字符线WL2、第一位线BL1、第二位线BL、第三位线BL3与第四位线BL4)标示于各接触柱62或接触层63上，以清楚表达各接触柱62与接触层63的所对应的元件。
本实施例中，在第二存取晶体管PG1B旁边(右侧，正X方向)形成有第一下拉晶体管PD1，但是第一存取晶体管PG1A右侧却没有形成晶体管。因此导致第二存取晶体管PG1B所包含的鳍状结构54到相邻的另一鳍状结构(图5中的距离X1)与第一存取晶体管PG1A所包含的鳍状结构54到相邻的另一鳍状结构(图5中的距离X2)距离不同，造成上述晶体管承受的应力不均的问题。
因此，可以将上述的改善方案应用在本实施例中，请参考图6，图6为本发明第四优选实施例的一静态随机存取存储器的布局图。本实施例中，可以将部分的鳍状结构延长，也就是用一延长鳍状结构72取代原先第一下拉晶体管PD1所包含的部分鳍状结构54，因此，第二存取晶体管PG1B所包含的鳍状结构54到相邻的延长鳍状结构72(图6中的距离X1’)与第一存取晶体管PG1A所包含的鳍状结构54到相邻的延长鳍状结构72(图6中的距离X2’)距离相同，可以避免上述晶体管承受的应力不均的问题。提高SRAM的品质。
值得注意的是，如图6所示，也可以用延长鳍状结构72取代原先第二下拉晶体管PD2部分的鳍状结构，使得通过第三存取晶体管PG2A与通过第四存取晶体管PG2B的电流趋近一致，其概念与上述相同，在此不重复赘述。
值得注意的是，本实施例中的布局图案中，针对单一个晶体管而言(例如第一下拉晶体管PD1或是第二下拉晶体管PD2)，同时包含有两种不同长度的鳍状结构，分别包含有鳍状结构54以及延长鳍状结构72，且延长鳍状结构72的长度大于鳍状结构54的长度。
综上所述，本发明的一特征在于，通过形成增设鳍状结构或是形成延长鳍状结构，降低特定晶体管周围绝缘层面积过大(也就是周围空旷)，进而导致承受到更多应力的问题。通过本发明所提供的方法，可以让元件的对称性提高，有效降低通过不同晶体管之间的电流差距，以提高SRAM的品质。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种静态随机存取存储器的布局图案，其特征在于，至少包含:
基底；
多条鳍状结构，位于该基底上；
多条栅极结构，位于该基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，其中每一个晶体管包含有部分的该栅极结构跨越部分该鳍状结构，其中该多个晶体管包含：
第一上拉晶体管(PU1)、第一下拉晶体管(PD1)、第二上拉晶体管(PU2)与第二下拉晶体管(PD2)，共同组成栓锁电路(latch)；
第一存取晶体管(PG1)与第二存取晶体管(PG2)连接该栓锁电路；以及
相互串联的第一读取晶体管(RPD)与第二读取晶体管(RPG)，其中该第一读取晶体管(RPD)的所包含的该栅极结构连接该第一下拉晶体管(PD1)的该栅极结构；以及
增设鳍状结构，其中该增设鳍状结构位于该第一存取晶体管(PG1)的该鳍状结构与该第二读取晶体管(RPG)的该鳍状结构之间。
2.如权利要求1所述的布局图案，其中该第一存取晶体管(PG1)的该鳍状结构、与该第二读取晶体管(RPG)的该鳍状结构均为连续结构。
3.如权利要求2所述的布局图案，其中该增设鳍状结构为分段结构。
4.如权利要求1所述的布局图案，其中该增设鳍状结构与各该鳍状结构相互平行排列。
5.如权利要求1所述的布局图案，其中该第二读取晶体管(RPG)的所包含的该栅极结构不连接该第一存取晶体管(PG1)的该栅极结构。
6.如权利要求1所述的布局图案，其中该增设鳍状结构与该第一存取晶体管(PG1)的该栅极结构部分交叠，且该增设鳍状结构与该第二读取晶体管(RPG)的该栅极结构不交叠。
7.如权利要求1所述的布局图案，还包含有多个图案化金属层，跨越各该鳍状结构。
8.一种静态随机存取存储器的布局图案的形成方法，包含：
提供基底；
形成多条鳍状结构于该基底上；
形成多条栅极结构位于该基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，其中每一个晶体管包含有部分的该栅极结构跨越部分该鳍状结构，其中该多个晶体管包含：
第一上拉晶体管(PU1)、第一下拉晶体管(PD1)、第二上拉晶体管(PU2)与第二下拉晶体管(PD2)，共同组成栓锁电路(latch)；
第一存取晶体管(PG1)与第二存取晶体管(PG2)连接该栓锁电路；以及
相互串联的第一读取晶体管(RPD)与第二读取晶体管(RPG)，其中该第一读取晶体管(RPD)的所包含的该栅极结构连接该第一下拉晶体管(PD1)的该栅极结构；以及
形成增设鳍状结构，其中该增设鳍状结构位于该第一存取晶体管(PG1)的该鳍状结构与该第二读取晶体管(RPG)的该鳍状结构之间。
9.如权利要求8所述的形成方法，其中该第一存取晶体管(PG1)的该鳍状结构、与该第二读取晶体管(RPG)的该鳍状结构均为连续结构。
10.如权利要求9所述的形成方法，其中该增设鳍状结构为分段结构。
11.如权利要求8所述的形成方法，其中该增设鳍状结构与各该鳍状结构相互平行排列。
12.如权利要求8所述的形成方法，其中该第二读取晶体管(RPG)的所包含的该栅极结构不连接该第一存取晶体管(PG1)的该栅极结构。
13.如权利要求8所述的形成方法，其中该增设鳍状结构与该第一存取晶体管(PG1)的该栅极结构部分交叠，且该增设鳍状结构与该第二读取晶体管(RPG)的该栅极结构不交叠。
14.如权利要求8所述的形成方法，还包含有多个图案化金属层，跨越各该鳍状结构。
15.一种静态随机存取存储器的布局图案，其特征在于，至少包含:
基底；
多条鳍状结构，位于该基底上；
多条栅极结构，位于该基底上并且跨越该多条鳍状结构，以组成多个晶体管分布于该基底上，其中每一个晶体管包含有部分的该栅极结构跨越部分该鳍状结构，其中该多个晶体管包含：
第一上拉晶体管(PU1)、第一下拉晶体管(PD1)、第二上拉晶体管(PU2)与第二下拉晶体管(PD2)，共同组成栓锁电路(latch)；
第一存取晶体管(PG1A)、第二存取晶体管(PG1B)、第三存取晶体管(PG2A)、第四存取晶体管(PG2B)连接该栓锁电路；
其中，该第一下拉晶体管(PD1)所包含的该鳍状结构中，至少有一条延长鳍状结构，其中该第一存取晶体管(PG1A)的该鳍状结构至该延长鳍状结构的距离，与该第二存取晶体管(PG1B)的该鳍状结构至该延长鳍状结构的距离相等。
16.如权利要求15所述的布局图案，其中该第一下拉晶体管(PD1)所包含的该鳍状结构中，至少有一条较短鳍状结构，其中该较短鳍状结构的长度小于该延长鳍状结构的长度。
17.如权利要求15所述的布局图案，其中，该第二下拉晶体管(PD2)所包含的该鳍状结构中，至少有一条第二延长鳍状结构，其中该第三存取晶体管(PG2A)的该鳍状结构至该第二延长鳍状结构的距离，与该第四存取晶体管(PG2B)的该鳍状结构至该第二延长鳍状结构的距离相等。
18.如权利要求15所述的布局图案，其中该第二下拉晶体管(PD2)所包含的该鳍状结构中，至少有一条较短鳍状结构，其中该较短鳍状结构的长度小于该第二延长鳍状结构的长度。
19.如权利要求15所述的布局图案，其中静态随机存取存储器为双端口八晶体管静态随机存取存储器(8T-dual port SRAM)。
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