JPH1050864A - Ｄｒａｍセル、ｄｒａｍ、及びその製造方法 - Google Patents
Ｄｒａｍセル、ｄｒａｍ、及びその製造方法Info
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- JPH1050864A JPH1050864A JP9099587A JP9958797A JPH1050864A JP H1050864 A JPH1050864 A JP H1050864A JP 9099587 A JP9099587 A JP 9099587A JP 9958797 A JP9958797 A JP 9958797A JP H1050864 A JPH1050864 A JP H1050864A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
(57)【要約】
【課題】 キャパシタの段差を少なくし、面積を最小に
して素子の集積度及び信頼性を向上させたＤＲＡＭセ
ル、ＤＲＡＭ、及びその製造方法を提供する。 【解決手段】 第１トランジスタと、第１トランジスタ
のソース、ドレインのいずれか１つにゲートが連結され
る第２トランジスタと、第２トランジスタのゲートに連
結される下部電極と前記第２トランジスタのソース、ド
レインのいずれか１つに連結される上部電極を有するキ
ャパシタとから構成される。
して素子の集積度及び信頼性を向上させたＤＲＡＭセ
ル、ＤＲＡＭ、及びその製造方法を提供する。 【解決手段】 第１トランジスタと、第１トランジスタ
のソース、ドレインのいずれか１つにゲートが連結され
る第２トランジスタと、第２トランジスタのゲートに連
結される下部電極と前記第２トランジスタのソース、ド
レインのいずれか１つに連結される上部電極を有するキ
ャパシタとから構成される。
Description
【０００１】
【発明が属する技術分野】本発明は、ＤＲＡＭ素子に係
り、特にキャパシタの段差少なくして、かつその面積を
小さくして素子の集積度及び信頼性を向上させることが
できるＤＲＡＭセル、ＤＲＡＭ、及びその製造方法に係
る。
り、特にキャパシタの段差少なくして、かつその面積を
小さくして素子の集積度及び信頼性を向上させることが
できるＤＲＡＭセル、ＤＲＡＭ、及びその製造方法に係
る。
【０００２】
【従来の技術】ＤＲＡＭは、通常、１つのトランジスタ
と１つのキャパシタでセルを構成する単純構造であるた
め、大容量化と低コスト化に優れているという長所を有
する。そのため、コンピューターはもちろん、各種の電
子製品に幅広く用いられ、その応用範囲も拡大されつつ
ある。今、ＤＲＡＭ市場の牽引役割をしているコンピュ
ーターの処理速度が増大し、大容量となるにしたがって
ＤＲＡＭの高集積化が要求されている。しかし、今のＤ
ＲＡＭの生産技術に一般に適用されている紫外線を用い
たリソグラフィ等の工程技術の限界に因り、１トランジ
スタ／１キャパシタの構造を有するＤＲＡＭセルの高集
積化はより以上の進展を期待しがたい。
と１つのキャパシタでセルを構成する単純構造であるた
め、大容量化と低コスト化に優れているという長所を有
する。そのため、コンピューターはもちろん、各種の電
子製品に幅広く用いられ、その応用範囲も拡大されつつ
ある。今、ＤＲＡＭ市場の牽引役割をしているコンピュ
ーターの処理速度が増大し、大容量となるにしたがって
ＤＲＡＭの高集積化が要求されている。しかし、今のＤ
ＲＡＭの生産技術に一般に適用されている紫外線を用い
たリソグラフィ等の工程技術の限界に因り、１トランジ
スタ／１キャパシタの構造を有するＤＲＡＭセルの高集
積化はより以上の進展を期待しがたい。
【０００３】以下、添付図面に基づいて、一般的なＤＲ
ＡＭセルについて説明する。従来の１トランジスタ／１
キャパシタで構成されるＤＲＡＭメモリセルにおいて
は、ビット線、ワード線、アクセストランジスタ、スト
レージキャパシタ、センスアンプ（図面には図示せず）
などから構成される。アクセストランジスタのゲートは
ワード線に連結され、ソースとドレイン電極はそれぞれ
ストレージキャパシタとビット線に連結される。キャパ
シタのセルプレート電極は、基準電圧に接続され、ビッ
ト線はセンスアンプの入力の一端子に連結される。セン
スアンプの他の一端子は基準電圧に連結される。電荷情
報はアクセストランジスタが動作状態となったときビッ
ト線からソースとドレイン電極を介してストレージキャ
パシタに格納される。一方、格納された電荷情報はアク
セストランジスタが再度動作状態となったとき、キャパ
シタからソースとドレインの通路を介してビット線に伝
送され、その信号電圧と基準電圧とを比較することによ
り、キャパシタに格納された電荷情報のロジック状態が
検出される。ＤＲＡＭセルのキャパシタは、通常、ｎ+
ポリシリコンから成るストレージ電極と、プレート電
極、そして、その間に介在する誘電体膜から構成され
る。
ＡＭセルについて説明する。従来の１トランジスタ／１
キャパシタで構成されるＤＲＡＭメモリセルにおいて
は、ビット線、ワード線、アクセストランジスタ、スト
レージキャパシタ、センスアンプ（図面には図示せず）
などから構成される。アクセストランジスタのゲートは
ワード線に連結され、ソースとドレイン電極はそれぞれ
ストレージキャパシタとビット線に連結される。キャパ
シタのセルプレート電極は、基準電圧に接続され、ビッ
ト線はセンスアンプの入力の一端子に連結される。セン
スアンプの他の一端子は基準電圧に連結される。電荷情
報はアクセストランジスタが動作状態となったときビッ
ト線からソースとドレイン電極を介してストレージキャ
パシタに格納される。一方、格納された電荷情報はアク
セストランジスタが再度動作状態となったとき、キャパ
シタからソースとドレインの通路を介してビット線に伝
送され、その信号電圧と基準電圧とを比較することによ
り、キャパシタに格納された電荷情報のロジック状態が
検出される。ＤＲＡＭセルのキャパシタは、通常、ｎ+
ポリシリコンから成るストレージ電極と、プレート電
極、そして、その間に介在する誘電体膜から構成され
る。
【０００４】上記のようなキャパシタを有するＤＲＡＭ
セルの電荷情報の書き込み、及び読み出し動作を以下に
説明する。プレート電極には（１／２）・Ｖｃｃが印加
される。ストレージ電極に情報のない状態では、プレー
ト電極に印加された電圧により誘電体膜のストレージ電
極層の表面には電子が再分布され、誘電体膜とストレー
ジ電極との界面には電子の空乏層が形成される。情報
「１」を書き込み動作する場合、Ｖｃｃ電圧がビット線
とワード線に印加される。これにより、アクセストラン
ジスタのゲート電極電圧とドレイン電極電圧がＶｃｃ電
圧レベルに増加して、アクセストランジスタは動作状態
となる。そして、ストレージ電極層にはセルプレート電
極電圧の（１／２）・Ｖｃｃから誘電体膜による電圧降
下分（Δ）を減算した（１／２）・Ｖｃｃ−Δの電圧が
印加された状態になって、電子ポテンシャルの高いスト
レージ電極層から電子ポテンシャルの低いソース電極の
方に電子が流れるので、ストレージ電極層には電子の空
乏層が拡大される。このとき、ワード線電圧が基底電圧
に下がると空乏層がストレージ電極層内に残留するよう
になる。この状態が、２進コードの「１」を示す。情報
「０」をメモリセルに書き込み動作する場合には、ビッ
ト線電圧を基底電圧（接地電圧）にしてアクセストラン
ジスタのゲートにＶｃｃを印加する。したがって、スト
レージ電極層の電圧の（１／２）・Ｖｃｃ−Δがソース
電極電圧の０より高くなって、電子ポテンシャルの高い
ソース電極から電子ポテンシャルの低いストレージ電極
層の方に電子が流れ込むようになる。ストレージ電極層
に電子が集まるようになって、空乏層が蓄積層に変わ
る。このとき、ワード線の電圧が基底電圧に下がると、
電子がストレージ電極層内に残留するようになり、この
状態が２進コードの「０」を示す。
セルの電荷情報の書き込み、及び読み出し動作を以下に
説明する。プレート電極には（１／２）・Ｖｃｃが印加
される。ストレージ電極に情報のない状態では、プレー
ト電極に印加された電圧により誘電体膜のストレージ電
極層の表面には電子が再分布され、誘電体膜とストレー
ジ電極との界面には電子の空乏層が形成される。情報
「１」を書き込み動作する場合、Ｖｃｃ電圧がビット線
とワード線に印加される。これにより、アクセストラン
ジスタのゲート電極電圧とドレイン電極電圧がＶｃｃ電
圧レベルに増加して、アクセストランジスタは動作状態
となる。そして、ストレージ電極層にはセルプレート電
極電圧の（１／２）・Ｖｃｃから誘電体膜による電圧降
下分（Δ）を減算した（１／２）・Ｖｃｃ−Δの電圧が
印加された状態になって、電子ポテンシャルの高いスト
レージ電極層から電子ポテンシャルの低いソース電極の
方に電子が流れるので、ストレージ電極層には電子の空
乏層が拡大される。このとき、ワード線電圧が基底電圧
に下がると空乏層がストレージ電極層内に残留するよう
になる。この状態が、２進コードの「１」を示す。情報
「０」をメモリセルに書き込み動作する場合には、ビッ
ト線電圧を基底電圧（接地電圧）にしてアクセストラン
ジスタのゲートにＶｃｃを印加する。したがって、スト
レージ電極層の電圧の（１／２）・Ｖｃｃ−Δがソース
電極電圧の０より高くなって、電子ポテンシャルの高い
ソース電極から電子ポテンシャルの低いストレージ電極
層の方に電子が流れ込むようになる。ストレージ電極層
に電子が集まるようになって、空乏層が蓄積層に変わ
る。このとき、ワード線の電圧が基底電圧に下がると、
電子がストレージ電極層内に残留するようになり、この
状態が２進コードの「０」を示す。
【０００５】次に、ＤＲＡＭセルに格納された情報の読
み出し動作を説明する。まず、ビット線を（１／２）・
Ｖｃｃにプリチャージした状態でワード線にＶｃｃ電圧
を印加する。アクセストランジスタが動作状態となって
キャパシタのストレージ電極層に格納された情報がビッ
ト線に表れるようになり、格納された電荷量にしたがっ
てビット線の電圧が変動する。この変動した電圧が比較
回路のセンスアンプを介してダミーセルのビット線に表
れる基準電圧と比較される。ビット線の電圧が基準電圧
より高いときにはロジック状態が「１」であり、それよ
り電圧が低いときにはロジック状態が「０」と決定され
る。そして、この際のビット線の間の電圧の差は、ΔＶ
＝（１／２）Ｖｃｃ・（Ｃｓ／（Ｃｓ＋Ｃｂ））にな
る。（Ｃｓ：ストレージキャパシタンス、Ｃｂ：ビット
線キャパシタンス） したがって、Ｃｓ／Ｃｂの割合が大きければ大きいほど
ΔＶが大きくなるので、ロジック状態の分別誤差が減少
するようになる。
み出し動作を説明する。まず、ビット線を（１／２）・
Ｖｃｃにプリチャージした状態でワード線にＶｃｃ電圧
を印加する。アクセストランジスタが動作状態となって
キャパシタのストレージ電極層に格納された情報がビッ
ト線に表れるようになり、格納された電荷量にしたがっ
てビット線の電圧が変動する。この変動した電圧が比較
回路のセンスアンプを介してダミーセルのビット線に表
れる基準電圧と比較される。ビット線の電圧が基準電圧
より高いときにはロジック状態が「１」であり、それよ
り電圧が低いときにはロジック状態が「０」と決定され
る。そして、この際のビット線の間の電圧の差は、ΔＶ
＝（１／２）Ｖｃｃ・（Ｃｓ／（Ｃｓ＋Ｃｂ））にな
る。（Ｃｓ：ストレージキャパシタンス、Ｃｂ：ビット
線キャパシタンス） したがって、Ｃｓ／Ｃｂの割合が大きければ大きいほど
ΔＶが大きくなるので、ロジック状態の分別誤差が減少
するようになる。
【０００６】しかし、上記のような従来のＤＲＡＭセル
においては、次のような問題点があった。まず、センス
アンプが分別可能なビット線電圧と基準電圧との差
（Δ）は約１００〜２００ｍＶ以上であるので、ビット
線キャパシタンスに対するストレージキャパシタンスの
割合γ（γ＝Ｃｓ／Ｃｂ）は、大きければ大きいほどよ
い。しかし、ＤＲＡＭの密度が増加すれば、それに応じ
てセルの面積は大きく減少するが、ビット線の容量やセ
ンスアンプの感度は改善されないため、信号対雑音比が
減少しやすく、誤動作の可能性が高くなる。又、α粒子
によるソフトエラーがＤＲＡＭの信頼性を低下させる
が、これはα粒子が基板に衝突すると衝突電離により電
子−正孔対が発生し、これらの中の小数のキャリヤがス
トレージ電極内に捕獲されることにより、ストレージ電
極内に格納された電荷状態を変化させるため発生する。
もちろん、α粒子によるソフトエラーを防止するために
ストレージ電極の構造を三次元的にしてその面積を増加
させるか、或いは高誘電率の誘電体膜を形成すべきであ
る。しかし、前者は高い段差を有するようになって後工
程の露光及びエッチング工程の加工性を落とすようにな
る。そして、後者は誘電膜の薄膜加工技術が確立されて
いない状態であるため、誘電体膜の漏洩電流、破壊電圧
等の特性がよくないため、ＤＲＡＭセルの高集積化に適
用しにくい。
においては、次のような問題点があった。まず、センス
アンプが分別可能なビット線電圧と基準電圧との差
（Δ）は約１００〜２００ｍＶ以上であるので、ビット
線キャパシタンスに対するストレージキャパシタンスの
割合γ（γ＝Ｃｓ／Ｃｂ）は、大きければ大きいほどよ
い。しかし、ＤＲＡＭの密度が増加すれば、それに応じ
てセルの面積は大きく減少するが、ビット線の容量やセ
ンスアンプの感度は改善されないため、信号対雑音比が
減少しやすく、誤動作の可能性が高くなる。又、α粒子
によるソフトエラーがＤＲＡＭの信頼性を低下させる
が、これはα粒子が基板に衝突すると衝突電離により電
子−正孔対が発生し、これらの中の小数のキャリヤがス
トレージ電極内に捕獲されることにより、ストレージ電
極内に格納された電荷状態を変化させるため発生する。
もちろん、α粒子によるソフトエラーを防止するために
ストレージ電極の構造を三次元的にしてその面積を増加
させるか、或いは高誘電率の誘電体膜を形成すべきであ
る。しかし、前者は高い段差を有するようになって後工
程の露光及びエッチング工程の加工性を落とすようにな
る。そして、後者は誘電膜の薄膜加工技術が確立されて
いない状態であるため、誘電体膜の漏洩電流、破壊電圧
等の特性がよくないため、ＤＲＡＭセルの高集積化に適
用しにくい。
【０００７】
【発明が解決しようとする課題】本発明は、上記のよう
な従来のＤＲＡＭセルの問題点を解決ために案出したも
ので、キャパシタの段差を少なくし、かつ面積を小さく
して素子の集積度及び信頼性を向上させることができる
ＤＲＡＭセル、ＤＲＡＭ、及びその製造方法を提供する
ことが目的である。
な従来のＤＲＡＭセルの問題点を解決ために案出したも
ので、キャパシタの段差を少なくし、かつ面積を小さく
して素子の集積度及び信頼性を向上させることができる
ＤＲＡＭセル、ＤＲＡＭ、及びその製造方法を提供する
ことが目的である。
【０００８】
【課題を解決するための手段】上記の目的を達するため
の本発明のＤＲＡＭセルは、ゲートとソース、ドレイン
を有する第１トランジスタと、ソース、ドレインを有
し、前記第１トランジスタのソース、ドレインのいずれ
か１つにゲートが連結される第２トランジスタと、前記
第２トランジスタのゲートに連結される下部電極と前記
第２トランジスタのソース、ドレインのいずれか１つに
連結される上部電極を有するキャパシタとから構成され
ることを特徴とし、本発明のＤＲＡＭは、セル駆動信号
を印加する複数個の書き込みワード線、読み出しワード
線と、情報を入力、或いは出力するビット線と、ゲート
とソース、ドレインを有する第１トランジスタ、そし
て、ソース、ドレインを有し、前記第１トランジスタの
ソース、ドレインのいずれか１つにゲートが連結される
第２トランジスタと、そして下部電極が前記第２トラン
ジスタのゲートに連結され、上部電極が前記第２トラン
ジスタのソース、ドレインのいずれか１つに連結される
キャパシタとを備える複数個のセルとから構成されて、
前記各セルの第１トランジスタのゲートは対応する１つ
の書き込みワード線に連結され、前記各セルの第１、２
トランジスタのソース、ドレインのいずれか１つが対応
する１つのビット線に連結され、前記各セルのキャパシ
タの下部電極が対応する１つの読み出しワード線に連結
されることを特徴とする。
の本発明のＤＲＡＭセルは、ゲートとソース、ドレイン
を有する第１トランジスタと、ソース、ドレインを有
し、前記第１トランジスタのソース、ドレインのいずれ
か１つにゲートが連結される第２トランジスタと、前記
第２トランジスタのゲートに連結される下部電極と前記
第２トランジスタのソース、ドレインのいずれか１つに
連結される上部電極を有するキャパシタとから構成され
ることを特徴とし、本発明のＤＲＡＭは、セル駆動信号
を印加する複数個の書き込みワード線、読み出しワード
線と、情報を入力、或いは出力するビット線と、ゲート
とソース、ドレインを有する第１トランジスタ、そし
て、ソース、ドレインを有し、前記第１トランジスタの
ソース、ドレインのいずれか１つにゲートが連結される
第２トランジスタと、そして下部電極が前記第２トラン
ジスタのゲートに連結され、上部電極が前記第２トラン
ジスタのソース、ドレインのいずれか１つに連結される
キャパシタとを備える複数個のセルとから構成されて、
前記各セルの第１トランジスタのゲートは対応する１つ
の書き込みワード線に連結され、前記各セルの第１、２
トランジスタのソース、ドレインのいずれか１つが対応
する１つのビット線に連結され、前記各セルのキャパシ
タの下部電極が対応する１つの読み出しワード線に連結
されることを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面に基づいて、本発
明のＤＲＡＭについて詳細に説明する。図２は、本発明
のＤＲＡＭセルの回路構成図である。本発明のＤＲＡＭ
セルは、ゲート電極は書き込みワード線２２に連結さ
れ、ソース電極はビット線２１に連結される第１トラン
ジスタ２４と、読み出しワード線２３及びキャパシタ２
６の上部電極にドレイン電極が連結され、ソース電極が
第１トランジスタ２４のドレイン電極に連結される第２
トランジスタ２５とから構成されている。
明のＤＲＡＭについて詳細に説明する。図２は、本発明
のＤＲＡＭセルの回路構成図である。本発明のＤＲＡＭ
セルは、ゲート電極は書き込みワード線２２に連結さ
れ、ソース電極はビット線２１に連結される第１トラン
ジスタ２４と、読み出しワード線２３及びキャパシタ２
６の上部電極にドレイン電極が連結され、ソース電極が
第１トランジスタ２４のドレイン電極に連結される第２
トランジスタ２５とから構成されている。
【００１０】第１トランジスタ２４のドレイン電極と第
２トランジスタ２５のゲート電極はキャパシタの下部電
極に連結される。そして、従来同様ビット線２１はセン
スアンプの入力端の一端子に連結されており、センスア
ンプの他の一端子は基準電圧、或いはダミーセルのビッ
ト線に連結される。第２トランジスタ２５のゲートには
ロジック値「１」とロジック値「０」に当該する２進電
荷情報が格納される。
２トランジスタ２５のゲート電極はキャパシタの下部電
極に連結される。そして、従来同様ビット線２１はセン
スアンプの入力端の一端子に連結されており、センスア
ンプの他の一端子は基準電圧、或いはダミーセルのビッ
ト線に連結される。第２トランジスタ２５のゲートには
ロジック値「１」とロジック値「０」に当該する２進電
荷情報が格納される。
【００１１】上記のような回路構成を有する本発明のＤ
ＲＡＭセルにおいては、格納された電荷情報のレベルが
第２トランジスタ２５のしきい値電圧（Ｖｔ）以下に減
少されない限り第２トランジスタ２５のオン−オフは変
わらない。したがって、従来技術のようにキャパシタに
蓄積される電荷量のサイズはあまり重要でなくなる。Ｄ
ＲＡＭセルの書き込み動作は次の通りである。書き込み
ワード線２２を介して第１トランジスタ２４のゲートに
書き込み電圧を印加して第１トランジスタ２４をオン状
態にした後に、ビット線２１からソース／ドレイン通路
を用いてキャパシタ２６の下部電極、すなわち、第２ト
ランジスタ２５のゲートに情報を格納する。情報が格納
された後、書き込みワード線２２を介して第１トランジ
スタ２４のゲートに基底電圧を印加して第１トランジス
タ２４をオフとし、第２トランジスタ２５のゲートに格
納された情報を残留させる。
ＲＡＭセルにおいては、格納された電荷情報のレベルが
第２トランジスタ２５のしきい値電圧（Ｖｔ）以下に減
少されない限り第２トランジスタ２５のオン−オフは変
わらない。したがって、従来技術のようにキャパシタに
蓄積される電荷量のサイズはあまり重要でなくなる。Ｄ
ＲＡＭセルの書き込み動作は次の通りである。書き込み
ワード線２２を介して第１トランジスタ２４のゲートに
書き込み電圧を印加して第１トランジスタ２４をオン状
態にした後に、ビット線２１からソース／ドレイン通路
を用いてキャパシタ２６の下部電極、すなわち、第２ト
ランジスタ２５のゲートに情報を格納する。情報が格納
された後、書き込みワード線２２を介して第１トランジ
スタ２４のゲートに基底電圧を印加して第１トランジス
タ２４をオフとし、第２トランジスタ２５のゲートに格
納された情報を残留させる。
【００１２】ＤＲＡＭセルの読み出し動作は次の通りで
ある。まず、読み出しワード線２３を介して第２トラン
ジスタ２５のドレイン電極に読み出し電圧を印加する。
上記のように第２トランジスタ２５のドレイン電極に読
み出し電圧を印加すると、第２トランジスタ２５のゲー
トに電荷情報が格納された場合にのみ選択的に第２トラ
ンジスタ２５がオン状態になるので、読み出し電圧がソ
ース／ドレイン通路を介してビット線２１に伝送され
る。電荷情報が格納されていない場合は、第２トランジ
スタ２５はオンとなることがないので、ビット線の電圧
は低い。この信号情報により変動されたビット線２１の
電圧とダミーセルのビット線に表れる基準電圧とを比較
増幅して、第２トランジスタ２５のゲートに格納された
電荷情報の状態を検出するようになる。
ある。まず、読み出しワード線２３を介して第２トラン
ジスタ２５のドレイン電極に読み出し電圧を印加する。
上記のように第２トランジスタ２５のドレイン電極に読
み出し電圧を印加すると、第２トランジスタ２５のゲー
トに電荷情報が格納された場合にのみ選択的に第２トラ
ンジスタ２５がオン状態になるので、読み出し電圧がソ
ース／ドレイン通路を介してビット線２１に伝送され
る。電荷情報が格納されていない場合は、第２トランジ
スタ２５はオンとなることがないので、ビット線の電圧
は低い。この信号情報により変動されたビット線２１の
電圧とダミーセルのビット線に表れる基準電圧とを比較
増幅して、第２トランジスタ２５のゲートに格納された
電荷情報の状態を検出するようになる。
【００１３】上記のような回路構成を有する本発明のＤ
ＲＡＭセルの構造を以下に示す。図３（ａ）、（ｂ）
は、本発明のＤＲＡＭセルのレイアウト図と構造断面図
である。本発明のＤＲＡＭセルは、半導体基板２７の素
子隔離領域に形成されるフィールド酸化膜２８と、前記
フィールド酸化膜２８により定められた活性領域の所定
の部分に形成される第１、２、３不純物拡散領域３２
ａ、３２ｂ、３２ｃと、前記第１、２、３不純物拡散領
域３２ａ、３２ｂ、３２ｃを除いたチャンネル領域上に
形成されるゲート絶縁膜２９と、前記第１不純物拡散領
域３２ａと第２不純物拡散領域３２ｂとの間のチャンネ
ル領域に形成されたゲート絶縁膜２９上に形成される第
１ゲート３３と、前記第２不純物拡散領域３２ｂと第３
不純物拡散領域３２ｃとの間のチャンネル領域に形成さ
れたゲート絶縁膜２９上に形成される第２ゲート３４
と、前記第１ゲート３３上にのみ形成される第１絶縁膜
３１と、前記第１絶縁膜３１と第１ゲート３３を囲むよ
うに形成されるとともに第２ゲート３４の一側面に側壁
形態に形成される第２絶縁膜３５と、前記第２不純物拡
散領域３２ｂ及び第２ゲート３４に接触されるとともに
第２絶縁膜３５上側の一部にまで形成される下部電極と
してのストレージ電極３７と、前記ストレージ電極３７
の表面上にＯＮ構造の積層膜或いは３．５以上の誘電率
を有する高誘電膜で形成される誘電体膜３８と、前記第
３不純物拡散領域３２ｃに接触されるとともに誘電体膜
３８上にまで形成される上部電極としての対向電極４０
と、前記対向電極４０を含んだ全面に形成される第３絶
縁膜４２と、前記第１ゲート３３に接触されて第３絶縁
膜４２上に一方向に形成される第１伝導性ライン４３
と、前記第１伝導性ライン４３を含んだ全面に形成され
る第４絶縁膜４４と、前記対向電極４０に接触させら
れ、かつ第４絶縁膜４４上に一方向に形成される第２伝
導性ライン４６と、前記第２伝導性ライン４６を含んだ
全面に形成される第５絶縁膜４７と、前記第１不純物拡
散領域３２ａに接触させられ、かつ第５絶縁膜４７上に
前記第１、２伝導性ライン４３、４６と垂直交差して形
成される第３伝導性ライン４９とを備えて構成される。
ＲＡＭセルの構造を以下に示す。図３（ａ）、（ｂ）
は、本発明のＤＲＡＭセルのレイアウト図と構造断面図
である。本発明のＤＲＡＭセルは、半導体基板２７の素
子隔離領域に形成されるフィールド酸化膜２８と、前記
フィールド酸化膜２８により定められた活性領域の所定
の部分に形成される第１、２、３不純物拡散領域３２
ａ、３２ｂ、３２ｃと、前記第１、２、３不純物拡散領
域３２ａ、３２ｂ、３２ｃを除いたチャンネル領域上に
形成されるゲート絶縁膜２９と、前記第１不純物拡散領
域３２ａと第２不純物拡散領域３２ｂとの間のチャンネ
ル領域に形成されたゲート絶縁膜２９上に形成される第
１ゲート３３と、前記第２不純物拡散領域３２ｂと第３
不純物拡散領域３２ｃとの間のチャンネル領域に形成さ
れたゲート絶縁膜２９上に形成される第２ゲート３４
と、前記第１ゲート３３上にのみ形成される第１絶縁膜
３１と、前記第１絶縁膜３１と第１ゲート３３を囲むよ
うに形成されるとともに第２ゲート３４の一側面に側壁
形態に形成される第２絶縁膜３５と、前記第２不純物拡
散領域３２ｂ及び第２ゲート３４に接触されるとともに
第２絶縁膜３５上側の一部にまで形成される下部電極と
してのストレージ電極３７と、前記ストレージ電極３７
の表面上にＯＮ構造の積層膜或いは３．５以上の誘電率
を有する高誘電膜で形成される誘電体膜３８と、前記第
３不純物拡散領域３２ｃに接触されるとともに誘電体膜
３８上にまで形成される上部電極としての対向電極４０
と、前記対向電極４０を含んだ全面に形成される第３絶
縁膜４２と、前記第１ゲート３３に接触されて第３絶縁
膜４２上に一方向に形成される第１伝導性ライン４３
と、前記第１伝導性ライン４３を含んだ全面に形成され
る第４絶縁膜４４と、前記対向電極４０に接触させら
れ、かつ第４絶縁膜４４上に一方向に形成される第２伝
導性ライン４６と、前記第２伝導性ライン４６を含んだ
全面に形成される第５絶縁膜４７と、前記第１不純物拡
散領域３２ａに接触させられ、かつ第５絶縁膜４７上に
前記第１、２伝導性ライン４３、４６と垂直交差して形
成される第３伝導性ライン４９とを備えて構成される。
【００１４】上記のように構成された本発明のＤＲＡＭ
セルの製造方法について詳細に説明する。図４−図７
は、本発明のＤＲＡＭセルの工程断面図である。本発明
のＤＲＡＭセルは、まず、図４（ａ）に示すように、半
導体基板２７の素子隔離領域にパッド酸化膜と窒化膜か
ら構成された酸化防止マスクを用いて８００〜１１００
℃における熱酸化工程でフィールド酸化膜２８を形成す
る。そして、活性領域の全面にゲート絶縁膜２９を形成
した後、図４（ｂ）に示すように、ＬＰＣＶＤ工程で多
結晶シリコン層３０を形成する。次いで、前記多結晶シ
リコン層３０上に第１絶縁膜３１を５００Å〜２０００
Åの厚さに形成した後、感光膜（図面には図示せず）を
マスクとして第１絶縁膜３１を選択的にエッチングして
ゲートパターンマスクを形成する。このとき、ゲートと
ゲートとの間の間隙をより小さくするために感光膜の形
成工程を二度適用して第１絶縁膜のパターンの間隙を微
細化することができる。
セルの製造方法について詳細に説明する。図４−図７
は、本発明のＤＲＡＭセルの工程断面図である。本発明
のＤＲＡＭセルは、まず、図４（ａ）に示すように、半
導体基板２７の素子隔離領域にパッド酸化膜と窒化膜か
ら構成された酸化防止マスクを用いて８００〜１１００
℃における熱酸化工程でフィールド酸化膜２８を形成す
る。そして、活性領域の全面にゲート絶縁膜２９を形成
した後、図４（ｂ）に示すように、ＬＰＣＶＤ工程で多
結晶シリコン層３０を形成する。次いで、前記多結晶シ
リコン層３０上に第１絶縁膜３１を５００Å〜２０００
Åの厚さに形成した後、感光膜（図面には図示せず）を
マスクとして第１絶縁膜３１を選択的にエッチングして
ゲートパターンマスクを形成する。このとき、ゲートと
ゲートとの間の間隙をより小さくするために感光膜の形
成工程を二度適用して第１絶縁膜のパターンの間隙を微
細化することができる。
【００１５】そして、図４（ｃ）に示すように、ゲート
パターンマスクを用いて多結晶シリコン層３０を選択的
にエッチングして第１ゲート３３と第２ゲート３４を形
成する。この第２ゲート３４は活性領域だけでなくフィ
ールド酸化膜２８の一定部分上にも形成される。次い
で、フィールド酸化膜２８と第１、２ゲート３３、３４
をマスクとした基板に反対導電型の不純物イオン注入工
程と拡散工程で第１、２、３不純物拡散領域３２ａ、３
２ｂ、３２ｃを形成する。そして、図５（ｄ）に示すよ
うに、前記第１、２、３不純物拡散領域３２ａ、３２
ｂ、３２ｃが形成された半導体基板２７の全面に第２絶
縁膜３５を形成し、第２不純物拡散領域３２ｂの表面の
大部分及び第２ゲート３４の上側と側面が露出されるよ
うに第２絶縁膜３５を選択的に除去して第１接続ホール
３６を形成する。したがって、第１ゲート３３とその上
の第１絶縁物３３とを第２絶縁物３５が覆っている形状
となる。さらに、この第２絶縁物３５は第１不純物拡散
領域の表面をも覆っている。
パターンマスクを用いて多結晶シリコン層３０を選択的
にエッチングして第１ゲート３３と第２ゲート３４を形
成する。この第２ゲート３４は活性領域だけでなくフィ
ールド酸化膜２８の一定部分上にも形成される。次い
で、フィールド酸化膜２８と第１、２ゲート３３、３４
をマスクとした基板に反対導電型の不純物イオン注入工
程と拡散工程で第１、２、３不純物拡散領域３２ａ、３
２ｂ、３２ｃを形成する。そして、図５（ｄ）に示すよ
うに、前記第１、２、３不純物拡散領域３２ａ、３２
ｂ、３２ｃが形成された半導体基板２７の全面に第２絶
縁膜３５を形成し、第２不純物拡散領域３２ｂの表面の
大部分及び第２ゲート３４の上側と側面が露出されるよ
うに第２絶縁膜３５を選択的に除去して第１接続ホール
３６を形成する。したがって、第１ゲート３３とその上
の第１絶縁物３３とを第２絶縁物３５が覆っている形状
となる。さらに、この第２絶縁物３５は第１不純物拡散
領域の表面をも覆っている。
【００１６】次いで、図５（ｅ）に示すように、前記第
１接続ホール３６の形成された全面に多結晶シリコン層
を形成する。それを選択的にエッチングして、露出され
た第２不純物拡散領域３２ｂの表面に接触し、第２ゲー
ト３４の側面及び上側面と第２絶縁物を介して第１ゲー
ト３３の側面から上側面の一部にわたって残るようにキ
ャパシタ２６（図２）のストレージ電極３７を形成す
る。そのストレージ電極３７の露出されている表面上に
窒化膜、或いは窒化膜と酸化膜の積層膜（ＯＮ構造）、
或いは誘電率が３．５以上の高誘電率を有する高誘電膜
からなる誘電体膜３８を形成し、後工程で形成される対
向電極４０を第３不純物拡散領域３２ｃにコンタクトさ
せるための第２接続ホール３９を形成する。このとき、
第３不純物拡散領域３２ｃ上の第２絶縁膜３５が除去さ
れる。ただし、第２ゲートの側壁となる部分は残す。次
いで、図５（ｆ）に示すように、ＬＰＣＶＤ法等を用い
て多結晶シリコン層を誘電体膜３８を全て覆うように形
成する。その多結晶シリコン層は第２接続ホール３９を
介して第３不純物拡散領域３２ｃに接触される。その後
多結晶シリコン層を選択的にエッチングして対向電極４
０を形成する。
１接続ホール３６の形成された全面に多結晶シリコン層
を形成する。それを選択的にエッチングして、露出され
た第２不純物拡散領域３２ｂの表面に接触し、第２ゲー
ト３４の側面及び上側面と第２絶縁物を介して第１ゲー
ト３３の側面から上側面の一部にわたって残るようにキ
ャパシタ２６（図２）のストレージ電極３７を形成す
る。そのストレージ電極３７の露出されている表面上に
窒化膜、或いは窒化膜と酸化膜の積層膜（ＯＮ構造）、
或いは誘電率が３．５以上の高誘電率を有する高誘電膜
からなる誘電体膜３８を形成し、後工程で形成される対
向電極４０を第３不純物拡散領域３２ｃにコンタクトさ
せるための第２接続ホール３９を形成する。このとき、
第３不純物拡散領域３２ｃ上の第２絶縁膜３５が除去さ
れる。ただし、第２ゲートの側壁となる部分は残す。次
いで、図５（ｆ）に示すように、ＬＰＣＶＤ法等を用い
て多結晶シリコン層を誘電体膜３８を全て覆うように形
成する。その多結晶シリコン層は第２接続ホール３９を
介して第３不純物拡散領域３２ｃに接触される。その後
多結晶シリコン層を選択的にエッチングして対向電極４
０を形成する。
【００１７】そして、図６（ｇ）に示すように、全面に
第３絶縁膜４２を形成し、前記第２ゲート３４の上側の
第３絶縁膜４２を選択的に除去して第３接続ホール４１
を形成する。この際、第３接続ホール４１はフィールド
酸化膜２８の上側部分に形成された第１ゲート３３の一
部のみが露出されるように形成される。次いで、前記第
３接続ホール４１の形成された第３絶縁膜４２上に伝導
性物質層を形成し、一定の間隙にパターニングして第１
伝導性ライン４３を形成する。そして、前記第１伝導性
ライン４３の形成された全面に第４絶縁膜４４を形成す
る。前記第１伝導性ライン４３は第３接続ホール４１を
介して第１ゲート３３に接触される。そして、図６
（ｈ）に示すように、前記第４絶縁膜４４と第３絶縁膜
４２を前記対向電極４０が部分的に露出されるように選
択的にエッチングして第４接続ホール４５を形成する。
第３絶縁膜４２を形成し、前記第２ゲート３４の上側の
第３絶縁膜４２を選択的に除去して第３接続ホール４１
を形成する。この際、第３接続ホール４１はフィールド
酸化膜２８の上側部分に形成された第１ゲート３３の一
部のみが露出されるように形成される。次いで、前記第
３接続ホール４１の形成された第３絶縁膜４２上に伝導
性物質層を形成し、一定の間隙にパターニングして第１
伝導性ライン４３を形成する。そして、前記第１伝導性
ライン４３の形成された全面に第４絶縁膜４４を形成す
る。前記第１伝導性ライン４３は第３接続ホール４１を
介して第１ゲート３３に接触される。そして、図６
（ｈ）に示すように、前記第４絶縁膜４４と第３絶縁膜
４２を前記対向電極４０が部分的に露出されるように選
択的にエッチングして第４接続ホール４５を形成する。
【００１８】次いで、図６（ｉ）に示すように、前記第
４接続ホール４５を含んだ全面に導電性物質層を形成し
てパターニングして第２伝導性ライン４６を形成する。
そして、図７（ｊ）に示すように、第２伝導性ライン４
６の形成された全面に第５絶縁膜４７を形成した後、第
１不純物拡散領域３２ａが露出されるように第５絶縁膜
４７、第４絶縁膜４４、第３絶縁膜４２を選択的にエッ
チングして第５接続ホール４８を形成する。次いで、図
７（ｋ）に示すように、前記第５接続ホール４８を含ん
だ全面に導電性物質層を形成し、選択的にエッチングし
て前記第１、２伝導性ライン４３、４６に垂直な方向に
第３伝導性ライン４９を形成する。前記第１伝導性ライ
ン４３は回路構成で書き込みワード線２２であり、第２
伝導性ライン４６は読み出しワード線２３である。そし
て、第３伝導性ライン４９はビット線２１である。そし
て、第１、２、３、４、５絶縁膜３１、３５、４２、４
４、４７は酸化膜、或いは窒化膜を使って形成したもの
である。
４接続ホール４５を含んだ全面に導電性物質層を形成し
てパターニングして第２伝導性ライン４６を形成する。
そして、図７（ｊ）に示すように、第２伝導性ライン４
６の形成された全面に第５絶縁膜４７を形成した後、第
１不純物拡散領域３２ａが露出されるように第５絶縁膜
４７、第４絶縁膜４４、第３絶縁膜４２を選択的にエッ
チングして第５接続ホール４８を形成する。次いで、図
７（ｋ）に示すように、前記第５接続ホール４８を含ん
だ全面に導電性物質層を形成し、選択的にエッチングし
て前記第１、２伝導性ライン４３、４６に垂直な方向に
第３伝導性ライン４９を形成する。前記第１伝導性ライ
ン４３は回路構成で書き込みワード線２２であり、第２
伝導性ライン４６は読み出しワード線２３である。そし
て、第３伝導性ライン４９はビット線２１である。そし
て、第１、２、３、４、５絶縁膜３１、３５、４２、４
４、４７は酸化膜、或いは窒化膜を使って形成したもの
である。
【００１９】上記のような工程で形成された本発明のＤ
ＲＡＭセルの動作は、次の通りである。読み出しと書き
込み動作における本発明のＤＲＡＭセルはロジック値に
基づいて次の通りの動作特性を有する。すなわち、読み
出し動作をする際、第２ゲート３４に格納されたロジッ
ク状態が２進「０」の場合には第２トランジスタ２５が
動作しない状態を維持し、２進「１」の場合には第２ト
ランジスタ２５が動作状態になってビット線２１に基準
電圧が表れる特性を有する。さらに、本発明のＤＲＡＭ
セルの書き込み動作について説明する。基本的に、スタ
ンバイ状態では、基板を基底電圧状態にし、書き込みワ
ード線２２と読み出しワード線２３には基底電圧や低電
圧を印加した状態を維持して第１トランジスタ２４と第
２トランジスタ２５をオフ状態にする。すなわち、第２
トランジスタ２５のドレイン電極がビット線２１と電気
的に断絶された状態を維持することになる。
ＲＡＭセルの動作は、次の通りである。読み出しと書き
込み動作における本発明のＤＲＡＭセルはロジック値に
基づいて次の通りの動作特性を有する。すなわち、読み
出し動作をする際、第２ゲート３４に格納されたロジッ
ク状態が２進「０」の場合には第２トランジスタ２５が
動作しない状態を維持し、２進「１」の場合には第２ト
ランジスタ２５が動作状態になってビット線２１に基準
電圧が表れる特性を有する。さらに、本発明のＤＲＡＭ
セルの書き込み動作について説明する。基本的に、スタ
ンバイ状態では、基板を基底電圧状態にし、書き込みワ
ード線２２と読み出しワード線２３には基底電圧や低電
圧を印加した状態を維持して第１トランジスタ２４と第
２トランジスタ２５をオフ状態にする。すなわち、第２
トランジスタ２５のドレイン電極がビット線２１と電気
的に断絶された状態を維持することになる。
【００２０】書き込み動作のために書き込みワード線２
２を選択して高電圧（ＶH、このＶHはトランジスタを動
作させるに必要なしきい値電圧以上の電圧）を第１ゲー
ト３３に印加すると半導体基板２７ではゲート絶縁膜２
９による電圧降下分（ＶTH）を引いた電圧（ＶH −
ＶTH）が誘起されて半導体基板２７の表面近傍の電子が
再分布される。すなわち、ゲート絶縁膜２９との界面近
傍の表面には電子が集まって負（−）電荷から成る領域
を形成し、そのほかの部分では相対的に同じ量の正
（＋）電荷から成る領域が形成されてゲート絶縁膜２９
の下部のチャンネル領域に反転層が形成される。チャン
ネル領域に反転層が形成されると、第１トランジスタ２
４はオン状態となってソースとドレインとの間に電気的
な通路が開かれる。ここで、ビット線２１にロジック値
「１」を書き込むための高電圧（ＶH'）が印加された場
合には、ドレイン電極の電子ポテンシャル（０）がビッ
ト線２１の電子ポテンシャル（−ｑＶH'）より高くなる
ため、電子がドレイン電極からビット線２１の方に流れ
るようになる。したがって、再びドレイン電極の電子ポ
テンシャルが下降する。上記のように、電荷が再分布さ
れながらビット線２１の電子ポテンシャルがドレイン電
極の電子ポテンシャルのような平行状態になると、もう
それ以上の電荷の移動が発生しなくなって書き込み動作
が終わる。そして、ドレイン電極はキャパシタ２６のス
トレージ電極３７を介して第２ゲート３４に結合されて
いるので、第２ゲート電極もドレイン電極のような電子
ポテンシャル状態を維持するようになる。以後、書き込
みワード線２２を介して第１ゲート３３に基底電圧、或
いは低電圧（ＶL ）を印加すれば、第１トランジスタ２
４がオフ状態を維持するようになる。
２を選択して高電圧（ＶH、このＶHはトランジスタを動
作させるに必要なしきい値電圧以上の電圧）を第１ゲー
ト３３に印加すると半導体基板２７ではゲート絶縁膜２
９による電圧降下分（ＶTH）を引いた電圧（ＶH −
ＶTH）が誘起されて半導体基板２７の表面近傍の電子が
再分布される。すなわち、ゲート絶縁膜２９との界面近
傍の表面には電子が集まって負（−）電荷から成る領域
を形成し、そのほかの部分では相対的に同じ量の正
（＋）電荷から成る領域が形成されてゲート絶縁膜２９
の下部のチャンネル領域に反転層が形成される。チャン
ネル領域に反転層が形成されると、第１トランジスタ２
４はオン状態となってソースとドレインとの間に電気的
な通路が開かれる。ここで、ビット線２１にロジック値
「１」を書き込むための高電圧（ＶH'）が印加された場
合には、ドレイン電極の電子ポテンシャル（０）がビッ
ト線２１の電子ポテンシャル（−ｑＶH'）より高くなる
ため、電子がドレイン電極からビット線２１の方に流れ
るようになる。したがって、再びドレイン電極の電子ポ
テンシャルが下降する。上記のように、電荷が再分布さ
れながらビット線２１の電子ポテンシャルがドレイン電
極の電子ポテンシャルのような平行状態になると、もう
それ以上の電荷の移動が発生しなくなって書き込み動作
が終わる。そして、ドレイン電極はキャパシタ２６のス
トレージ電極３７を介して第２ゲート３４に結合されて
いるので、第２ゲート電極もドレイン電極のような電子
ポテンシャル状態を維持するようになる。以後、書き込
みワード線２２を介して第１ゲート３３に基底電圧、或
いは低電圧（ＶL ）を印加すれば、第１トランジスタ２
４がオフ状態を維持するようになる。
【００２１】すなわち、半導体基板２７には、０又はゲ
ート絶縁膜２９により降下される電圧（ＶTH）を除外し
た電圧（ＶL −ＶTH）が誘起されて基板内の電子が再分
布されることによりゲート絶縁膜２９との界面近傍の半
導体基板２７の表面には電子が空乏化されて正（＋）電
荷からなる領域を形成し、そのほかの部分では相対的に
同じ量の負（−）電荷からなる領域が形成されて、ゲー
ト絶縁膜２９の下部の半導体基板２７の表面では反転層
が空乏層に戻るので、第１トランジスタ２４をオフ状態
にする。
ート絶縁膜２９により降下される電圧（ＶTH）を除外し
た電圧（ＶL −ＶTH）が誘起されて基板内の電子が再分
布されることによりゲート絶縁膜２９との界面近傍の半
導体基板２７の表面には電子が空乏化されて正（＋）電
荷からなる領域を形成し、そのほかの部分では相対的に
同じ量の負（−）電荷からなる領域が形成されて、ゲー
ト絶縁膜２９の下部の半導体基板２７の表面では反転層
が空乏層に戻るので、第１トランジスタ２４をオフ状態
にする。
【００２２】上記のように、第１トランジスタ２４がオ
フ状態になってソースとドレインとの間の通路が閉鎖さ
れると、第２ゲート３４にはＶH'に相当するロジック値
「１」の電荷情報が格納される。この電荷情報は次の読
み出し動作が行われるまで残留する。そして、ロジック
値「０」に相当する電荷情報を書き込むためにビット線
２１に基底電圧、或いは低電圧（ＶL ）を印加する場合
においては、上記と同様の方式で書き込み動作をする。
すなわち、書き込みワード線２２を選択して余裕電圧を
含んだ高電圧（ＶH ）を第１ゲート３３に印加して第１
トランジスタ２４をオン状態にする。
フ状態になってソースとドレインとの間の通路が閉鎖さ
れると、第２ゲート３４にはＶH'に相当するロジック値
「１」の電荷情報が格納される。この電荷情報は次の読
み出し動作が行われるまで残留する。そして、ロジック
値「０」に相当する電荷情報を書き込むためにビット線
２１に基底電圧、或いは低電圧（ＶL ）を印加する場合
においては、上記と同様の方式で書き込み動作をする。
すなわち、書き込みワード線２２を選択して余裕電圧を
含んだ高電圧（ＶH ）を第１ゲート３３に印加して第１
トランジスタ２４をオン状態にする。
【００２３】第１トランジスタ２４がオン状態となっ
て、そのソースとドレインとの間に電気的な通路が開設
されると、第２ゲート３４に連結されたドレイン電極の
電子ポテンシャル（０）がビット線２１の電子ポテンシ
ャル（０、又は−ｑＶL ）に等しいか低くなる。そのた
め、電子がビット線２１からドレイン電極、つまりドレ
イン電極に結合されている第２ゲート３４の方に流れ込
んで電荷が集まる。従って、第２ゲート３４の電子ポテ
ンシャルが０、或いは−ｑＶL に上昇する。上記のよう
に電子ポテンシャルが上昇するようになるとビット線２
１の電子ポテンシャルがドレイン電極の電子ポテンシャ
ルと等しくなる平衡状態になるので、もうそれ以上の電
荷の移動が発生せず、書き込み動作は終わることにな
る。以後に、書き込みワード線２２を介して第１トラン
ジスタ２４の動作をオフ状態に維持できるように基底電
圧、或いは低電圧（ＶL 、トランジスタをオフさせるに
必要なしきい値電圧以下の電圧）を第１ゲート３３に印
加すると、第１トランジスタはオフ状態に維持され、ソ
ースとドレイン電極との間の通路が閉鎖されるので、第
２ゲート２４には電子ポテンシャルが０、又は−ｑＶL
に相当するロジック値「０」の電荷情報が格納される。
上記の電荷情報は、次の読み出し動作が行われるまで残
留するようになる。上記のような書き込み動作におい
て、読み出しワード線２２はスタンバイ状態におけるビ
ット線電圧が基底電圧の場合には基底電圧に、一定の基
準電圧にプリチャージされた場合にはその基準電圧を印
加した状態を維持して書き込み動作時に第２トランジス
タ２５がオンされることを防止する。
て、そのソースとドレインとの間に電気的な通路が開設
されると、第２ゲート３４に連結されたドレイン電極の
電子ポテンシャル（０）がビット線２１の電子ポテンシ
ャル（０、又は−ｑＶL ）に等しいか低くなる。そのた
め、電子がビット線２１からドレイン電極、つまりドレ
イン電極に結合されている第２ゲート３４の方に流れ込
んで電荷が集まる。従って、第２ゲート３４の電子ポテ
ンシャルが０、或いは−ｑＶL に上昇する。上記のよう
に電子ポテンシャルが上昇するようになるとビット線２
１の電子ポテンシャルがドレイン電極の電子ポテンシャ
ルと等しくなる平衡状態になるので、もうそれ以上の電
荷の移動が発生せず、書き込み動作は終わることにな
る。以後に、書き込みワード線２２を介して第１トラン
ジスタ２４の動作をオフ状態に維持できるように基底電
圧、或いは低電圧（ＶL 、トランジスタをオフさせるに
必要なしきい値電圧以下の電圧）を第１ゲート３３に印
加すると、第１トランジスタはオフ状態に維持され、ソ
ースとドレイン電極との間の通路が閉鎖されるので、第
２ゲート２４には電子ポテンシャルが０、又は−ｑＶL
に相当するロジック値「０」の電荷情報が格納される。
上記の電荷情報は、次の読み出し動作が行われるまで残
留するようになる。上記のような書き込み動作におい
て、読み出しワード線２２はスタンバイ状態におけるビ
ット線電圧が基底電圧の場合には基底電圧に、一定の基
準電圧にプリチャージされた場合にはその基準電圧を印
加した状態を維持して書き込み動作時に第２トランジス
タ２５がオンされることを防止する。
【００２４】次に、本発明のＤＲＡＭセルの読み出し動
作を説明する。基本的に、スタンバイ状態では、半導体
基板２７を基底電圧状態に置き、書き込み、及び読み出
しワード線２２、２３には基底電圧や低電圧を印加した
状態を維持して第１トランジスタ２４をオフ状態にす
る。上記のように、第１トランジスタ２４のドレイン電
極がビット線２１と電気的に断絶された状態で、読み出
し動作のために、ビット線２１の電圧を基底電圧に低め
た後、読み出しワード線２３を選択して読み出し電圧
（ＶM 、トランジスタを動作させるためのしきい値電圧
以上の電圧）をキャパシタ２６の対向電極４０を介して
第２トランジスタ２５のソース電極に印加する。第２ゲ
ート３４にロジック値「１」状態の電荷情報が格納され
た場合には自体的に情報電圧（ＶH'）に相当する電荷を
有し、第２トランジスタ２５がオン状態となるので、ソ
ースとドレインとの間に電気的な通路が開設される。し
たがって、ビット線２１にはＶM に相当する電荷情報が
伝達される。第２ゲート３４にロジック値「０」状態の
電荷情報が格納された場合には第２ゲート３４が自体的
に情報電圧（０、又はＶL ）に相当する電荷を有して第
２トランジスタ２５がオフ状態に維持されるので、ソー
スとドレインとの間に電気的な通路が閉鎖されたままで
ある。したがって、ビット線２１にはロジック値「０」
の状態が表れる。そして、読み出し動作において、スタ
ンバイ状態でビット線２１を一定の基準電圧にプリチャ
ージした場合には次の動作で読み出し動作を行うよう。
作を説明する。基本的に、スタンバイ状態では、半導体
基板２７を基底電圧状態に置き、書き込み、及び読み出
しワード線２２、２３には基底電圧や低電圧を印加した
状態を維持して第１トランジスタ２４をオフ状態にす
る。上記のように、第１トランジスタ２４のドレイン電
極がビット線２１と電気的に断絶された状態で、読み出
し動作のために、ビット線２１の電圧を基底電圧に低め
た後、読み出しワード線２３を選択して読み出し電圧
（ＶM 、トランジスタを動作させるためのしきい値電圧
以上の電圧）をキャパシタ２６の対向電極４０を介して
第２トランジスタ２５のソース電極に印加する。第２ゲ
ート３４にロジック値「１」状態の電荷情報が格納され
た場合には自体的に情報電圧（ＶH'）に相当する電荷を
有し、第２トランジスタ２５がオン状態となるので、ソ
ースとドレインとの間に電気的な通路が開設される。し
たがって、ビット線２１にはＶM に相当する電荷情報が
伝達される。第２ゲート３４にロジック値「０」状態の
電荷情報が格納された場合には第２ゲート３４が自体的
に情報電圧（０、又はＶL ）に相当する電荷を有して第
２トランジスタ２５がオフ状態に維持されるので、ソー
スとドレインとの間に電気的な通路が閉鎖されたままで
ある。したがって、ビット線２１にはロジック値「０」
の状態が表れる。そして、読み出し動作において、スタ
ンバイ状態でビット線２１を一定の基準電圧にプリチャ
ージした場合には次の動作で読み出し動作を行うよう。
【００２５】すなわち、読み出しワード線２３を同一の
基準電圧に維持した状態をスタンバイ状態とし、読み出
しワード線２３に基準電圧以上の読み出し電圧を印加し
て読み出し動作を行う。又、読み出し動作において、書
き込みワード線２２を基底電圧状態とし、読み出しワー
ド線２３にのみ読み出し電圧を印加するので、第１トラ
ンジスタ２４はオフ状態を維持し、第２トランジスタ２
５のみ動作させる場合と、書き込みワード線２２にも読
み出し電圧を印加して第１、２トランジスタ２４、２５
を動作させる場合とを適用できる。
基準電圧に維持した状態をスタンバイ状態とし、読み出
しワード線２３に基準電圧以上の読み出し電圧を印加し
て読み出し動作を行う。又、読み出し動作において、書
き込みワード線２２を基底電圧状態とし、読み出しワー
ド線２３にのみ読み出し電圧を印加するので、第１トラ
ンジスタ２４はオフ状態を維持し、第２トランジスタ２
５のみ動作させる場合と、書き込みワード線２２にも読
み出し電圧を印加して第１、２トランジスタ２４、２５
を動作させる場合とを適用できる。
【００２６】上記のように、書き込みと、読み出し動作
を行うと、第２ゲート３４にロジック値「１」と「０」
に相当する電荷情報を格納でき、格納された電荷情報を
ロジック値「１」の場合にのみ読み出すことができるよ
うにしてＤＲＡＭセルを動作させることができる。上記
のような本発明のＤＲＡＭセルの書き込み、及び読み出
し動作において、第２トランジスタ２５の第２ゲート３
４に格納された電荷情報がしきい値電圧値以下に漏洩さ
れない限り、電荷情報のロジック状態を分別できるの
で、リフレッシュサイクルの余裕を有する。すなわち、
単位メモリセルに書き込みした電荷情報のロジック値に
したがってビット線２１に基準電圧が伝送されるか、或
いは伝送されないようにすることができるので、反復的
な読み出し、及び書き込み動作が可能である。
を行うと、第２ゲート３４にロジック値「１」と「０」
に相当する電荷情報を格納でき、格納された電荷情報を
ロジック値「１」の場合にのみ読み出すことができるよ
うにしてＤＲＡＭセルを動作させることができる。上記
のような本発明のＤＲＡＭセルの書き込み、及び読み出
し動作において、第２トランジスタ２５の第２ゲート３
４に格納された電荷情報がしきい値電圧値以下に漏洩さ
れない限り、電荷情報のロジック状態を分別できるの
で、リフレッシュサイクルの余裕を有する。すなわち、
単位メモリセルに書き込みした電荷情報のロジック値に
したがってビット線２１に基準電圧が伝送されるか、或
いは伝送されないようにすることができるので、反復的
な読み出し、及び書き込み動作が可能である。
【００２７】格納された電荷情報のリセット動作は、下
記の通りである。第１ゲート３３にしきい値電圧以上の
電圧を印加し、ビット線２１に基底電圧を印加して、ロ
ジック値「０」を格納する過程を経ると、第２ゲート３
４に格納された電荷情報を基底電圧にリセットできるよ
うになる。
記の通りである。第１ゲート３３にしきい値電圧以上の
電圧を印加し、ビット線２１に基底電圧を印加して、ロ
ジック値「０」を格納する過程を経ると、第２ゲート３
４に格納された電荷情報を基底電圧にリセットできるよ
うになる。
【００２８】
【発明の効果】詳述した本発明のＤＲＡＭ素子は、第２
ゲートにロジック値「１」に相当する電荷情報が格納さ
れた場合にのみ選択的に第２トランジスタをオン状態に
して基準電圧をビット線に出力させるので、ロジック状
態の分別力が改善される効果がある。又、三次元的なキ
ャパシタの構造を採用しないので、段差を減少させて素
子の特性を向上させ、集積度を増加させる効果がある。
ゲートにロジック値「１」に相当する電荷情報が格納さ
れた場合にのみ選択的に第２トランジスタをオン状態に
して基準電圧をビット線に出力させるので、ロジック状
態の分別力が改善される効果がある。又、三次元的なキ
ャパシタの構造を採用しないので、段差を減少させて素
子の特性を向上させ、集積度を増加させる効果がある。
【図１】 一般的なＤＲＡＭセルの回路構成図である。
【図２】 本発明実施形態のＤＲＡＭセルの回路構成図
である。
である。
【図３】 実施形態のＤＲＡＭセルのレイアウト図と構
造断面図である。
造断面図である。
【図４】 本発明のＤＲＡＭセルの工程断面図である。
【図５】 本発明のＤＲＡＭセルの工程断面図である。
【図６】 本発明のＤＲＡＭセルの工程断面図である。
【図７】 本発明のＤＲＡＭセルの工程断面図である。
２１ ビット線 ２２ 書き込みワー
ド線 ２３ 読み出しワード線 ２４ 第１トランジ
スタ ２５ 第２トランジスタ ２６ キャパシタ ２７ 半導体基板 ２８ フィールド酸
化膜 ２９ ゲート絶縁膜 ３０ 多結晶シリコ
ン層 ３１ 第１絶縁膜 ３２ａ 第１不純物
拡散領域 ３２ｂ 第２不純物拡散領域 ３２ｃ 第３不純物
拡散領域 ３３ 第１ゲート ３４ 第２ゲート ３５ 第２絶縁膜 ３６ 第１接続ホー
ル ３７ ストレージ電極 ３８ 誘電体膜 ３９ 第２接続ホール ４０ 対向電極 ４１ 第３接続ホール ４２ 第３絶縁膜 ４３ 第１伝導性ライン ４４ 第４絶縁膜 ４５ 第４接続ホール ４６ 第２伝導性ラ
イン ４７ 第５絶縁膜 ４８ 第５接続ホー
ル ４９ 第３伝導性ライン
ド線 ２３ 読み出しワード線 ２４ 第１トランジ
スタ ２５ 第２トランジスタ ２６ キャパシタ ２７ 半導体基板 ２８ フィールド酸
化膜 ２９ ゲート絶縁膜 ３０ 多結晶シリコ
ン層 ３１ 第１絶縁膜 ３２ａ 第１不純物
拡散領域 ３２ｂ 第２不純物拡散領域 ３２ｃ 第３不純物
拡散領域 ３３ 第１ゲート ３４ 第２ゲート ３５ 第２絶縁膜 ３６ 第１接続ホー
ル ３７ ストレージ電極 ３８ 誘電体膜 ３９ 第２接続ホール ４０ 対向電極 ４１ 第３接続ホール ４２ 第３絶縁膜 ４３ 第１伝導性ライン ４４ 第４絶縁膜 ４５ 第４接続ホール ４６ 第２伝導性ラ
イン ４７ 第５絶縁膜 ４８ 第５接続ホー
ル ４９ 第３伝導性ライン
Claims (4)
- 【請求項１】 ゲート、ソース、ドレインを有する第
１トランジスタと、 ソース、ドレイン、ゲートを有し、前記第１トランジス
タのソース、ドレインのいずれか１つにゲートが連結さ
れる第２トランジスタと、 前記第２トランジスタのゲートに連結される下部電極、
及び前記第２トランジスタのソースとドレインとのいず
れか１つに連結される上部電極を有するキャパシタと、
を備えることを特徴とするＤＲＡＭセル。 - 【請求項２】 セル駆動信号を印加する複数個の書き
込みワード線と、読み出しワード線と、 情報を入力、或いは出力するビット線と、 ゲート、ソース、ドレインを有する第１トランジスタ
と、 ソース、ドレイン、ゲートを有し、前記第１トランジス
タのソース、ドレインのいずれか１つにゲートが連結さ
れる第２トランジスタと、 下部電極が前記第２トランジスタのゲートに連結され、
上部電極が前記第２トランジスタのソース、ドレインの
いずれか１つに連結されるキャパシタとを備える複数個
のセルとから構成され、 前記各セルの第１トランジスタのゲートは対応する１つ
の書き込みワード線に連結され、 前記各セルの第１、２トランジスタのソース、ドレイン
のいずれか１つが対応する１つのビット線に連結され、 前記各セルのキャパシタの下部電極が対応する１つの読
み出しワード線に連結されることを特徴とするＤＲＡ
Ｍ。 - 【請求項３】 半導体基板と、 半導体基板の素子隔離領域に形成されるフィールド酸化
膜と、 フィールド酸化膜によって定められる活性領域の所定の
部分に形成される第１、２、３不純物拡散領域と、 前記第１、２、３不純物拡散領域を除いたチャンネル領
域上に形成されるゲート絶縁膜と、 前記ゲート絶縁膜上に形成される複数個の第１、第２ゲ
ートと、 前記それぞれの第２不純物拡散領域及び第２ゲートに接
触されて形成されるストレージ電極と、 前記それぞれのストレージ電極上に形成される誘電体膜
と、 前記それぞれの第３不純物拡散領域に接触されて誘電体
膜上に形成される対向電極と、 前記それぞれの第１ゲートにのみ接触されて一方向に形
成される複数個の第１伝導性ラインと、 前記対向電極にのみ接触されて一方向に形成される複数
個の第２伝導性ラインと、 前記それぞれの第１不純物拡散領域にのみ接触されて前
記第１、２伝導性ラインと垂直交差して形成される複数
個の第３伝導性ラインと、を備えることを特徴とするＤ
ＲＡＭ。 - 【請求項４】 半導体基板の素子隔離領域にフィール
ド酸化膜を形成して活性領域を定める工程と、 前記活性領域上にゲート絶縁膜を形成した後、多結晶シ
リコン層、第１絶縁膜を順次に形成する工程と、 感光膜をマスクとして前記第１絶縁膜を選択的にエッチ
ングしてゲートパターンマスクを形成し、それを用いて
前記多結晶シリコン層を選択的にエッチングして第１ゲ
ートと第２ゲートを形成する工程と、 前記フィールド酸化膜と第１、２ゲートをマスクとして
第１、２、３不純物拡散領域を形成する工程と、 全面に第２絶縁膜を形成し、それぞれの第２不純物拡散
領域、及び第２ゲートの側面と上側面に接触されて第１
ゲートの一部に絶縁膜を介して載るようにストレージ電
極を形成する工程と、 前記ストレージ電極の露出した表面上に誘電体膜を形成
した後、第３不純物拡散領域に接触させて誘電体膜上に
のみ残るように対向電極を形成する工程と、 全面に第３絶縁膜を形成し、第２ゲートの一部のみ露出
されるようにする工程と、 前記露出されたそれぞれの第２ゲートに対応接続される
複数個の第１伝導性ラインを形成する工程と、 全面に第４絶縁膜を形成し、前記対向電極に接続される
複数個の第２伝導性ラインを形成する工程と、 全面に第５絶縁膜を形成した後、第１不純物拡散領域に
接続される複数個の第３伝導性ラインを形成する工程
と、を備えることを特徴とするＤＲＡＭの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR16459/1996 | 1996-05-16 | ||
| KR1019960016459A KR100198662B1 (ko) | 1996-05-16 | 1996-05-16 | 디램 셀, 디램 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050864A true JPH1050864A (ja) | 1998-02-20 |
| JP2939536B2 JP2939536B2 (ja) | 1999-08-25 |
Family
ID=19458913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9099587A Expired - Fee Related JP2939536B2 (ja) | 1996-05-16 | 1997-04-03 | Ｄｒａｍセル、ｄｒａｍ、及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5771189A (ja) |
| JP (1) | JP2939536B2 (ja) |
| KR (1) | KR100198662B1 (ja) |
| DE (1) | DE19701003C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420827B1 (ko) * | 1998-09-30 | 2004-03-02 | 인피니온 테크놀로지스 아게 | 이중-포트 메모리 셀 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19755737A1 (de) * | 1997-12-15 | 1999-07-01 | Siemens Ag | Pufferschaltung und integrierte Speicherschaltung mit einer Pufferschaltung |
| EP0924766B1 (de) | 1997-12-17 | 2008-02-20 | Qimonda AG | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US5986958A (en) * | 1998-01-30 | 1999-11-16 | Xilinx, Inc. | DRAM configuration in PLDs |
| FR2785080B1 (fr) * | 1998-10-23 | 2001-01-19 | St Microelectronics Sa | Cellule memoire dram |
| JP2000269358A (ja) * | 1999-03-17 | 2000-09-29 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP4654471B2 (ja) * | 1999-07-29 | 2011-03-23 | ソニー株式会社 | 半導体装置 |
| DE19957543C1 (de) * | 1999-11-30 | 2001-07-19 | Infineon Technologies Ag | Dreitransistor-DRAM-Zelle und dazugehöriges Herstellungsverfahren |
| JP2002245777A (ja) * | 2001-02-20 | 2002-08-30 | Hitachi Ltd | 半導体装置 |
| DE10125800B4 (de) * | 2001-05-26 | 2006-11-02 | Infineon Technologies Ag | Speicherbaustein mit einer Speicherzelle und Verfahren zur Herstellung eines Speicherbausteins |
| EP1643356B1 (en) * | 2003-05-23 | 2010-01-06 | Nippon Telegraph and Telephone Corporation | Parallel processing device and parallel processing method |
| KR100676200B1 (ko) * | 2004-12-14 | 2007-01-30 | 삼성전자주식회사 | 노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법 |
| US8456910B2 (en) * | 2010-07-30 | 2013-06-04 | Infineon Technologies Ag | Nonvolatile memory cell with well extending under transistor and data storage capacitor of memory cell |
| US8422294B2 (en) | 2010-10-08 | 2013-04-16 | Infineon Technologies Ag | Symmetric, differential nonvolatile memory cell |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6319847A (ja) * | 1986-07-14 | 1988-01-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US4763181A (en) * | 1986-12-08 | 1988-08-09 | Motorola, Inc. | High density non-charge-sensing DRAM cell |
| US5146300A (en) * | 1989-11-27 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor |
| KR100198659B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 메모리 셀, 메모리 장치 및 그의 제조 방법 |
| US5110754A (en) * | 1991-10-04 | 1992-05-05 | Micron Technology, Inc. | Method of making a DRAM capacitor for use as an programmable antifuse for redundancy repair/options on a DRAM |
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| US5526305A (en) * | 1994-06-17 | 1996-06-11 | The United States Of America As Represented By The Secretary Of The Air Force | Two-transistor dynamic random-access memory cell |
| JP3406127B2 (ja) * | 1995-09-04 | 2003-05-12 | 三菱電機株式会社 | 半導体装置 |
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-
1996
- 1996-05-16 KR KR1019960016459A patent/KR100198662B1/ko not_active IP Right Cessation
-
1997
- 1997-01-14 DE DE19701003A patent/DE19701003C2/de not_active Expired - Fee Related
- 1997-04-03 JP JP9099587A patent/JP2939536B2/ja not_active Expired - Fee Related
- 1997-05-06 US US08/852,072 patent/US5771189A/en not_active Expired - Lifetime
-
1998
- 1998-03-06 US US09/035,970 patent/US6054346A/en not_active Expired - Lifetime
- 1998-03-06 US US09/035,841 patent/US5949705A/en not_active Expired - Lifetime
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|---|---|
| JP2939536B2 (ja) | 1999-08-25 |
| US6054346A (en) | 2000-04-25 |
| US5771189A (en) | 1998-06-23 |
| US5949705A (en) | 1999-09-07 |
| DE19701003A1 (de) | 1997-11-20 |
| KR100198662B1 (ko) | 1999-06-15 |
| DE19701003C2 (de) | 2003-04-17 |
| KR970077655A (ko) | 1997-12-12 |
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