JP2002245777A - 半導体装置 - Google Patents
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- H10B12/05—Making the transistor
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で高信頼で大記憶容量化を実現
し、使い勝手のよい半導体装置を提供する。 【解決手段】 第１及び第２電極を有する容量と、複数
のワード線のうちの対応するワード線に接続された制御
端子と上記第１電極及び複数のビット線のうちの対応す
るビット線との間に接続された電流経路とを有するスイ
ッチ素子とを有するメモリセルの複数を１つの半導体基
板上に含み、上記半導体装置が第１モードであるときに
上記ワード線線のオフ電位を第１電位とし、第２モード
であるときに上記ワード線線のオフ電位を第２電位と
し、上記スイッチ素子の電流経路を上記半導体基板に垂
直な方向の構造のものとする。
し、使い勝手のよい半導体装置を提供する。 【解決手段】 第１及び第２電極を有する容量と、複数
のワード線のうちの対応するワード線に接続された制御
端子と上記第１電極及び複数のビット線のうちの対応す
るビット線との間に接続された電流経路とを有するスイ
ッチ素子とを有するメモリセルの複数を１つの半導体基
板上に含み、上記半導体装置が第１モードであるときに
上記ワード線線のオフ電位を第１電位とし、第２モード
であるときに上記ワード線線のオフ電位を第２電位と
し、上記スイッチ素子の電流経路を上記半導体基板に垂
直な方向の構造のものとする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、高信頼で大記憶容量の半導体メモリ回路を備えたも
のに利用して有効な技術に関するものである。
し、高信頼で大記憶容量の半導体メモリ回路を備えたも
のに利用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体メモリには大別してＲＡＭ（ラン
ダムアクセスメモリ）とＲＯＭ（リードオンメモリ）が
ある。なかでも計算機の主記憶として最も大量に使われ
るのはダイナミックＲＡＭ（ＤＲＡＭ）である。記憶を
蓄えるメモリセルは、一つの蓄積静電容量（キャパシ
タ）とそれに電荷を蓄え読み出すトランジスタから構成
される。このメモリはＲＡＭとして最小の構成要素で実
現されるため、大規模化に適している。従って相対的に
安価で大量に生産されてきた。
ダムアクセスメモリ）とＲＯＭ（リードオンメモリ）が
ある。なかでも計算機の主記憶として最も大量に使われ
るのはダイナミックＲＡＭ（ＤＲＡＭ）である。記憶を
蓄えるメモリセルは、一つの蓄積静電容量（キャパシ
タ）とそれに電荷を蓄え読み出すトランジスタから構成
される。このメモリはＲＡＭとして最小の構成要素で実
現されるため、大規模化に適している。従って相対的に
安価で大量に生産されてきた。
【０００３】従来のＤＲＡＭでは、メモリセル内に存在
するｐｎ接合（リーク）電流によってキャパシタに蓄え
られた情報電荷は消失してしまう。そこで消失する前に
メモリセルを周期的にリフレッシュ（再生書きこみ）動
作をさせて記憶情報を保持させる。この周期はリフレッ
シュ時間と称し、現状では１００ｍｓ程度であるが、記
憶容量が増大するにつれてますま長くする必要がある。
すなわちリーク電流を抑える必要があるが、これは素子
の微細化とともにますます困難になってきている。リフ
レッシュ動作を省略する技術として、本願出願人におい
てはＰＬＥＤメモリを特願平１０−２８０６６３号によ
り提案している。
するｐｎ接合（リーク）電流によってキャパシタに蓄え
られた情報電荷は消失してしまう。そこで消失する前に
メモリセルを周期的にリフレッシュ（再生書きこみ）動
作をさせて記憶情報を保持させる。この周期はリフレッ
シュ時間と称し、現状では１００ｍｓ程度であるが、記
憶容量が増大するにつれてますま長くする必要がある。
すなわちリーク電流を抑える必要があるが、これは素子
の微細化とともにますます困難になってきている。リフ
レッシュ動作を省略する技術として、本願出願人におい
てはＰＬＥＤメモリを特願平１０−２８０６６３号によ
り提案している。
【０００４】ＰＬＥＤトランジスタは、積層した例えば
５層のポリシリコンの両側に酸化膜を介してゲート電極
が配置されている縦型構造であり、両側のポリシリコン
で形成されたゲート電極が一体で形成され常に等電位で
ある。トランジスタのドレイン−とソース間に設けられ
たポリシリコンをきわめて低濃度リンがドープされたイ
ントリンシックポリシリコン（intrinsic poly Si ）で
トランジスタの基板（チャネル）を構成し、各イントリ
ンシックポリシリコン間には、例えば薄いシリコン窒化
膜から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。中央部には、トンネ
ル膜を形成し、トランジスタのオフ電流を小さく抑える
ようにしている。すなわちオフ状態にあるトランジスタ
内のポリシリコンで発生した正孔あるいは電子が、電流
となってドレイン・ソース間を流れないようにするスト
ッパーの役割を持たせることによってリーク電流を理論
的にはゼロにすることができる。
５層のポリシリコンの両側に酸化膜を介してゲート電極
が配置されている縦型構造であり、両側のポリシリコン
で形成されたゲート電極が一体で形成され常に等電位で
ある。トランジスタのドレイン−とソース間に設けられ
たポリシリコンをきわめて低濃度リンがドープされたイ
ントリンシックポリシリコン（intrinsic poly Si ）で
トランジスタの基板（チャネル）を構成し、各イントリ
ンシックポリシリコン間には、例えば薄いシリコン窒化
膜から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。中央部には、トンネ
ル膜を形成し、トランジスタのオフ電流を小さく抑える
ようにしている。すなわちオフ状態にあるトランジスタ
内のポリシリコンで発生した正孔あるいは電子が、電流
となってドレイン・ソース間を流れないようにするスト
ッパーの役割を持たせることによってリーク電流を理論
的にはゼロにすることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、現在の
製造技術のもとでは、上記のようなＰＬＥＤトランジス
タを形成した場合、上記ドレイン・ソース間のイントリ
ンシックポリシリコンあるいはトンネル膜に生じる欠陥
を理論上のように無視することができないことが判明し
た。したがって、前記のようにリーク電流がゼロとなる
ようなＰＬＥＤトランジスタの特徴を生かしたメモリ回
路を得るには、ＰＬＥＤトランジスタの製造技術のいっ
そうの改善を待たなければならない。
製造技術のもとでは、上記のようなＰＬＥＤトランジス
タを形成した場合、上記ドレイン・ソース間のイントリ
ンシックポリシリコンあるいはトンネル膜に生じる欠陥
を理論上のように無視することができないことが判明し
た。したがって、前記のようにリーク電流がゼロとなる
ようなＰＬＥＤトランジスタの特徴を生かしたメモリ回
路を得るには、ＰＬＥＤトランジスタの製造技術のいっ
そうの改善を待たなければならない。
【０００６】この発明の目的は、簡単な構成で高信頼で
大記憶容量化を実現した半導体メモリ回路を備えた半導
体装置を提供することにある。この発明の他の目的は、
高信頼で大記憶容量化を実現ししつつ、使い勝手のよい
半導体装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
大記憶容量化を実現した半導体メモリ回路を備えた半導
体装置を提供することにある。この発明の他の目的は、
高信頼で大記憶容量化を実現ししつつ、使い勝手のよい
半導体装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１及び第２電極を有する容量と、複
数のワード線のうちの対応するワード線に接続された制
御端子と上記第１電極及び複数のビット線のうちの対応
するビット線との間に接続された電流経路とを有するス
イッチ素子とを有するメモリセルの複数を１つの半導体
基板上に含み、上記半導体装置が第１モードであるとき
に上記ワード線線のオフ電位を第１電位とし、第２モー
ドであるときに上記ワード線線のオフ電位を第２電位と
し、上記スイッチ素子の電流経路を上記半導体基板に垂
直な方向の構造のものとする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１及び第２電極を有する容量と、複
数のワード線のうちの対応するワード線に接続された制
御端子と上記第１電極及び複数のビット線のうちの対応
するビット線との間に接続された電流経路とを有するス
イッチ素子とを有するメモリセルの複数を１つの半導体
基板上に含み、上記半導体装置が第１モードであるとき
に上記ワード線線のオフ電位を第１電位とし、第２モー
ドであるときに上記ワード線線のオフ電位を第２電位と
し、上記スイッチ素子の電流経路を上記半導体基板に垂
直な方向の構造のものとする。
【０００８】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。容量の情報電圧がゲートに与えられたＭＯＳＦＥＴ
と、上記情報電圧を上記容量に与える書き込み用トラン
ジスタとを含むメモリセルの複数と、上記容量の第２電
極と、上記書き込み用トランジスタのゲートに接続され
たワード線の複数と、上記ワード線と直交する方向に配
置され、書き込み電圧と上記ＭＯＳＦＥＴのソース出力
が伝えられるビット線の複数とを１つの半導体基板上に
含む半導体装置であって、上記半導体装置が第１モード
のときに上記ワード線線のオフ電位を第１電位とし、第
２モードのときに上記ワード線線のオフ電位を第２電位
とし、かかる第１及び第２モードのとき上記ワード線の
オン電圧を情報電圧に対応した信号を上記ビット線に読
み出す動作のときに上記書き込み用トランジスタがオフ
状態で、上記容量の情報電圧がハイレベルのときに上記
ＭＯＳＦＥＴをオン状態にさせるような第３電圧とし、
上記容量にビット線から書き込み電圧を伝えるときに上
記書き込み用トランジスタをオン状態にさせる第４電圧
とし、上記書き込み用トランジスタと上記半導体基板と
を絶縁物質により絶縁させるものとする。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。容量の情報電圧がゲートに与えられたＭＯＳＦＥＴ
と、上記情報電圧を上記容量に与える書き込み用トラン
ジスタとを含むメモリセルの複数と、上記容量の第２電
極と、上記書き込み用トランジスタのゲートに接続され
たワード線の複数と、上記ワード線と直交する方向に配
置され、書き込み電圧と上記ＭＯＳＦＥＴのソース出力
が伝えられるビット線の複数とを１つの半導体基板上に
含む半導体装置であって、上記半導体装置が第１モード
のときに上記ワード線線のオフ電位を第１電位とし、第
２モードのときに上記ワード線線のオフ電位を第２電位
とし、かかる第１及び第２モードのとき上記ワード線の
オン電圧を情報電圧に対応した信号を上記ビット線に読
み出す動作のときに上記書き込み用トランジスタがオフ
状態で、上記容量の情報電圧がハイレベルのときに上記
ＭＯＳＦＥＴをオン状態にさせるような第３電圧とし、
上記容量にビット線から書き込み電圧を伝えるときに上
記書き込み用トランジスタをオン状態にさせる第４電圧
とし、上記書き込み用トランジスタと上記半導体基板と
を絶縁物質により絶縁させるものとする。
【０００９】
【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例の概略ブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、１つの基板上において形成される。この
実施例の各ブロックは、主に半導体記憶装置の電源供給
系の観点から代表的なものが例示的に示されている。そ
れ故、本来のメモリ動作に関連する回路は、メモリマッ
トＭＥＭＯＲＹ−ＭＡＴを中心にして、センスアンプＳ
Ａ、ワードドライバＷＤ及び論理回路ＬＯＧＩＣが代表
として例示的に示されている。
記憶装置の一実施例の概略ブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、１つの基板上において形成される。この
実施例の各ブロックは、主に半導体記憶装置の電源供給
系の観点から代表的なものが例示的に示されている。そ
れ故、本来のメモリ動作に関連する回路は、メモリマッ
トＭＥＭＯＲＹ−ＭＡＴを中心にして、センスアンプＳ
Ａ、ワードドライバＷＤ及び論理回路ＬＯＧＩＣが代表
として例示的に示されている。
【００１０】上記論理回路ＬＯＧＩＣには、半導体記憶
装置が汎用メモリ等のように１つの半導体装置で構成さ
れる場合、アドレスバッファ、データバッファ及び制御
バッファと、アドレスデコーダ等を入出力インターフェ
イス回路と、上記メモリマットＭＥＭＯＲＹ−ＭＡＴの
メモリセルを選択するアドレス選択回路、アドレス選択
回路により選択されたメモリセルに対する書き込み／読
み出し等の動作モードを指示する制御回路及びデータ保
持動作のめたのリフレッシュ制御回路（ＲＥＦＣ）が含
まれる。
装置が汎用メモリ等のように１つの半導体装置で構成さ
れる場合、アドレスバッファ、データバッファ及び制御
バッファと、アドレスデコーダ等を入出力インターフェ
イス回路と、上記メモリマットＭＥＭＯＲＹ−ＭＡＴの
メモリセルを選択するアドレス選択回路、アドレス選択
回路により選択されたメモリセルに対する書き込み／読
み出し等の動作モードを指示する制御回路及びデータ保
持動作のめたのリフレッシュ制御回路（ＲＥＦＣ）が含
まれる。
【００１１】半導体装置がシステムＬＳＩ等を構成する
大規模集積回路からなり、それに内蔵されるメモリ回路
に適用され、大規模集積回路に含まれる論理回路やＣＰ
Ｕ等のプロセッサ等のような内部回路からメモリアクセ
スされる場合には、アドレスバッファのような入出力イ
ンターフェイスを省略することができる。
大規模集積回路からなり、それに内蔵されるメモリ回路
に適用され、大規模集積回路に含まれる論理回路やＣＰ
Ｕ等のプロセッサ等のような内部回路からメモリアクセ
スされる場合には、アドレスバッファのような入出力イ
ンターフェイスを省略することができる。
【００１２】メモリマットＭＥＭＯＲＹ−ＭＡＴは、後
述するように容量に情報電圧を保持させるような記憶形
態をとり、上記容量に情報電圧を伝えるスイッチ素子と
してＰＬＥＤトランジスタが用いられる。この実施例の
ＰＬＥＤトランジスタは、特に制限されないが、その制
御端子がワード線に接続され、ワード線がオン電圧（選
択レベル）にされたとき、オン状態となって書き込み電
圧を容量に伝え、あるいは容量に保持された情報電圧を
ビット線に読み出す。このようにＰＬＥＤトランジスタ
により、容量に蓄積された情報電圧を書き込み／読み出
す構成は、従来の１つのＭＯＳトランジスタと１つの容
量とを用いたダイナミック型メモリセルと同様な動作原
理によって書き込み／読み出しが行われる。
述するように容量に情報電圧を保持させるような記憶形
態をとり、上記容量に情報電圧を伝えるスイッチ素子と
してＰＬＥＤトランジスタが用いられる。この実施例の
ＰＬＥＤトランジスタは、特に制限されないが、その制
御端子がワード線に接続され、ワード線がオン電圧（選
択レベル）にされたとき、オン状態となって書き込み電
圧を容量に伝え、あるいは容量に保持された情報電圧を
ビット線に読み出す。このようにＰＬＥＤトランジスタ
により、容量に蓄積された情報電圧を書き込み／読み出
す構成は、従来の１つのＭＯＳトランジスタと１つの容
量とを用いたダイナミック型メモリセルと同様な動作原
理によって書き込み／読み出しが行われる。
【００１３】上記のようなメモリセルの書き込みと読み
出し動作とを選択的に行うようにするために、ワードド
ライバＷＤが設けられる。ワードドライバＷＤは、オン
電圧が供給される動作電圧端子ＯＮと、オフ電圧が供給
される動作電圧端子ＯＦＦとを持ち、ワード線ＷＬの選
択レベルを上記動作電圧端子ＯＮに供給された電圧と
し、ワード線ＷＬの非選択レベルを上記動作電圧端子Ｏ
ＦＦに供給された電圧とする。
出し動作とを選択的に行うようにするために、ワードド
ライバＷＤが設けられる。ワードドライバＷＤは、オン
電圧が供給される動作電圧端子ＯＮと、オフ電圧が供給
される動作電圧端子ＯＦＦとを持ち、ワード線ＷＬの選
択レベルを上記動作電圧端子ＯＮに供給された電圧と
し、ワード線ＷＬの非選択レベルを上記動作電圧端子Ｏ
ＦＦに供給された電圧とする。
【００１４】この実施例では、ワード線の非選択レベル
としての動作電圧端子ＯＦＦに伝えられる電圧が、回路
の接地電位ＶＳＳと、基板バイアス電圧回路ＶＢＢで形
成された負電圧とのいずれかが切替回路ＳＷを介して供
給される。切替回路ＳＷは、動作モード信号ＭＯＤＥを
受けてメモリセルへの書き込みや読み出しが許可される
通常動作モードのときには上記回路の接地電位ＶＳＳを
供給し、メモリセルへの選択的な書き込みや読み出し動
作が停止されてデータ保持動作のみを行うデータ保持モ
ードのときには負電圧ＶＢＢを供給する。このような負
電圧を制御端子に供給することにより、ＰＬＥＤトラン
ジスタの欠陥等により生じるデータ保持モードでのリー
ク電流を大幅に低減でき、前記論理値に近ずけることが
できる。これにより、データ保持モードでのメモリセル
のリフレッシュ周期を大幅に低減でき、データ保持モー
ドでの消費電流を減少させることができる。
としての動作電圧端子ＯＦＦに伝えられる電圧が、回路
の接地電位ＶＳＳと、基板バイアス電圧回路ＶＢＢで形
成された負電圧とのいずれかが切替回路ＳＷを介して供
給される。切替回路ＳＷは、動作モード信号ＭＯＤＥを
受けてメモリセルへの書き込みや読み出しが許可される
通常動作モードのときには上記回路の接地電位ＶＳＳを
供給し、メモリセルへの選択的な書き込みや読み出し動
作が停止されてデータ保持動作のみを行うデータ保持モ
ードのときには負電圧ＶＢＢを供給する。このような負
電圧を制御端子に供給することにより、ＰＬＥＤトラン
ジスタの欠陥等により生じるデータ保持モードでのリー
ク電流を大幅に低減でき、前記論理値に近ずけることが
できる。これにより、データ保持モードでのメモリセル
のリフレッシュ周期を大幅に低減でき、データ保持モー
ドでの消費電流を減少させることができる。
【００１５】上記動作モード信号ＭＯＤＥは、特に制限
されないが、論理回路ＬＯＧＩＣにより形成される。論
理回路ＬＯＧＩＣは、通常動作のときには動作モード信
号ＭＯＤＥを一方の論理レベルとして、上記切替回路Ｓ
Ｗにより回路の接地電位ＶＳＳを供給し、制御バッファ
を通して入力されるデータ保持モード信号に対応して、
上記動作モード信号ＭＯＤＥを他方の論理レベルとして
上記切替回路ＳＷにより負電圧ＶＢＢを供給する。この
ような動作モードに対応して、論理回路ＬＯＧＩＣに含
まれるリフレッシュ制御回路ＲＥＦＣは、通常動作モー
ドのときのリフレッシュ周期に対して、データ保持モー
ドのときのリフレッシュ周期を、メモリセルのデータ保
持特性に対応して長くするものである。
されないが、論理回路ＬＯＧＩＣにより形成される。論
理回路ＬＯＧＩＣは、通常動作のときには動作モード信
号ＭＯＤＥを一方の論理レベルとして、上記切替回路Ｓ
Ｗにより回路の接地電位ＶＳＳを供給し、制御バッファ
を通して入力されるデータ保持モード信号に対応して、
上記動作モード信号ＭＯＤＥを他方の論理レベルとして
上記切替回路ＳＷにより負電圧ＶＢＢを供給する。この
ような動作モードに対応して、論理回路ＬＯＧＩＣに含
まれるリフレッシュ制御回路ＲＥＦＣは、通常動作モー
ドのときのリフレッシュ周期に対して、データ保持モー
ドのときのリフレッシュ周期を、メモリセルのデータ保
持特性に対応して長くするものである。
【００１６】上記論理回路ＬＯＧＩＣに含まれるインタ
ーフェイス回路が公知のシンクロナスＤＲＡＭに適合し
たものであるとき、上記データ保持モードは、データ保
持モードを指示するコマンドによって形成される。例え
ばクロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ、カラムアドレスストロー
ブ信号ＣＡＳ、ロウアドレスストローブ信号ＲＡＳ、及
びライトイネーブル信号ＷＥなどの外部制御信号と、Ｄ
Ｍ及びＤＱＳとアドレス信号とが用いられ、それらの信
号のレベルの変化やタイミングなどに基づいてシンクロ
ナスＤＲＡＭの動作モードが指示される。これらの各制
御信号の組み合わせにより、データ保持モードを指示す
るコマンドが設けられ、コマンドデコーダにより上記動
作モード信号ＭＯＤＥが形成される。なお、上記各信号
には、ロウレベルをアテティブレベルとするいわゆのバ
ー信号を含むが、その区別は省略されている。
ーフェイス回路が公知のシンクロナスＤＲＡＭに適合し
たものであるとき、上記データ保持モードは、データ保
持モードを指示するコマンドによって形成される。例え
ばクロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ、カラムアドレスストロー
ブ信号ＣＡＳ、ロウアドレスストローブ信号ＲＡＳ、及
びライトイネーブル信号ＷＥなどの外部制御信号と、Ｄ
Ｍ及びＤＱＳとアドレス信号とが用いられ、それらの信
号のレベルの変化やタイミングなどに基づいてシンクロ
ナスＤＲＡＭの動作モードが指示される。これらの各制
御信号の組み合わせにより、データ保持モードを指示す
るコマンドが設けられ、コマンドデコーダにより上記動
作モード信号ＭＯＤＥが形成される。なお、上記各信号
には、ロウレベルをアテティブレベルとするいわゆのバ
ー信号を含むが、その区別は省略されている。
【００１７】上記信号のうち、チップセレクト信号ＣＳ
はそのロウレベルによってコマンド入力サイクルの開始
を指示する。チップセレクト信号ＣＳがハイレベルのと
き（チップ非選択状態）やその他の入力は意味を持たな
い。但し、メモリバンクの選択状態やバースト動作など
の内部動作はチップ非選択状態への変化によって影響さ
れない。ＲＡＳ，ＣＡＳ，ＷＥの各信号は通常のＤＲＡ
Ｍにおける対応信号とは機能が相違し、コマンドサイク
ルを定義するときに有意の信号とされる。クロックイネ
ーブル信号ＣＫＥは次のクロック信号の有効性を指示す
る信号であり、当該信号ＣＫＥがハイレベルであれば次
のクロック信号ＣＬＫの立ち上がりエッジが有効とさ
れ、ロウレベルのときには無効とされる。
はそのロウレベルによってコマンド入力サイクルの開始
を指示する。チップセレクト信号ＣＳがハイレベルのと
き（チップ非選択状態）やその他の入力は意味を持たな
い。但し、メモリバンクの選択状態やバースト動作など
の内部動作はチップ非選択状態への変化によって影響さ
れない。ＲＡＳ，ＣＡＳ，ＷＥの各信号は通常のＤＲＡ
Ｍにおける対応信号とは機能が相違し、コマンドサイク
ルを定義するときに有意の信号とされる。クロックイネ
ーブル信号ＣＫＥは次のクロック信号の有効性を指示す
る信号であり、当該信号ＣＫＥがハイレベルであれば次
のクロック信号ＣＬＫの立ち上がりエッジが有効とさ
れ、ロウレベルのときには無効とされる。
【００１８】上記ワードドライバＷＤの上記動作電圧端
子ＯＮには、昇圧回路ＶＰＰで形成された昇圧電圧が供
給される。これにより、ワード線ＷＬのオン電圧は昇圧
電圧ＶＰＰのような高い電圧とされる。また、降圧回路
ＶＤＬは、外部から供給された電源電圧ＶＣＣを降圧し
た降圧電圧を形成する。例えば、外部端子から供給され
た電源電圧ＶＣＣが約３．３Ｖのとき、２又は１．８Ｖ
のような降圧電圧を形成し、センスアンプＳＡの動作電
圧に用いられる。センスアンプＳＡは、上記電圧ＶＤＬ
と回路の接地電位ＶＳＳを受けて、ビット線に与えられ
る増幅信号をＶＤＬのようなハイレベル又はＶＳＳのよ
うなロウレベルとする。
子ＯＮには、昇圧回路ＶＰＰで形成された昇圧電圧が供
給される。これにより、ワード線ＷＬのオン電圧は昇圧
電圧ＶＰＰのような高い電圧とされる。また、降圧回路
ＶＤＬは、外部から供給された電源電圧ＶＣＣを降圧し
た降圧電圧を形成する。例えば、外部端子から供給され
た電源電圧ＶＣＣが約３．３Ｖのとき、２又は１．８Ｖ
のような降圧電圧を形成し、センスアンプＳＡの動作電
圧に用いられる。センスアンプＳＡは、上記電圧ＶＤＬ
と回路の接地電位ＶＳＳを受けて、ビット線に与えられ
る増幅信号をＶＤＬのようなハイレベル又はＶＳＳのよ
うなロウレベルとする。
【００１９】電圧発生回路ＶＢＬＲは、上記降圧電圧Ｖ
ＤＬを受けて、その半分（ＶＤＬ／２）に対応したビッ
ト線プリチャージ電圧ＶＢＬＲを形成する。このプリチ
ャージ電圧ＶＢＬＲは、センスアンプＳＡに含まれる後
述するようなプリチャージ回路（ビット線イコライズ回
路）に伝えられる。上記電圧発生回路ＶＰＬＴは、上記
降圧電圧ＶＤＬを受けて、その半分（ＶＤＬ／２）に対
応したプレート電圧ＶＰＬＴを形成する。このプレート
電圧ＶＰＬＴは、メモリマットＭＥＭＯＲＹ−ＭＡＴに
設けられる複数の容量の共通電極（プレート）に伝えら
れる。
ＤＬを受けて、その半分（ＶＤＬ／２）に対応したビッ
ト線プリチャージ電圧ＶＢＬＲを形成する。このプリチ
ャージ電圧ＶＢＬＲは、センスアンプＳＡに含まれる後
述するようなプリチャージ回路（ビット線イコライズ回
路）に伝えられる。上記電圧発生回路ＶＰＬＴは、上記
降圧電圧ＶＤＬを受けて、その半分（ＶＤＬ／２）に対
応したプレート電圧ＶＰＬＴを形成する。このプレート
電圧ＶＰＬＴは、メモリマットＭＥＭＯＲＹ−ＭＡＴに
設けられる複数の容量の共通電極（プレート）に伝えら
れる。
【００２０】容量の一方の電極に蓄積すべき情報に応じ
てＶＤＬのようなハイレベルが供給された場合と、かか
る一方の電極に回路の接地電位ＶＳＳに等しいようなロ
ウレベルが供給された場合とのどの場合であっても、プ
レート電極電位ＶＰＬＴが上記電圧ＶＤＬのほぼ半分の
電位にされるため、容量を構成する誘電体膜に加わる電
圧をＶＤＬののほぼ半分のような小さい値に制限させる
ことができる。これによって誘電体膜は、その耐圧の低
下が可能となり、また印加電圧の減少に伴う不所望なリ
ーク電流の減少も可能となるので、その厚さを限界的な
薄さまで薄くすることが可能となる。
てＶＤＬのようなハイレベルが供給された場合と、かか
る一方の電極に回路の接地電位ＶＳＳに等しいようなロ
ウレベルが供給された場合とのどの場合であっても、プ
レート電極電位ＶＰＬＴが上記電圧ＶＤＬのほぼ半分の
電位にされるため、容量を構成する誘電体膜に加わる電
圧をＶＤＬののほぼ半分のような小さい値に制限させる
ことができる。これによって誘電体膜は、その耐圧の低
下が可能となり、また印加電圧の減少に伴う不所望なリ
ーク電流の減少も可能となるので、その厚さを限界的な
薄さまで薄くすることが可能となる。
【００２１】図２には、この発明に係る半導体記憶装置
の他の一実施例の概略ブロック図が示されている。この
実施例では、ワードドライバＷＤのオフ電圧に対応した
動作電圧端子ＯＦＦに与えられる２つの電圧が、共に負
電圧ＶＢＢ１とＶＢＢ２とされる。電圧ＶＢＢ１は、−
１．５Ｖ程度とされ、電圧ＶＢＢ２は−３Ｖのようにさ
れ、両電圧の関係はＶＢＢ１＞ＶＢＢ２とされる。
の他の一実施例の概略ブロック図が示されている。この
実施例では、ワードドライバＷＤのオフ電圧に対応した
動作電圧端子ＯＦＦに与えられる２つの電圧が、共に負
電圧ＶＢＢ１とＶＢＢ２とされる。電圧ＶＢＢ１は、−
１．５Ｖ程度とされ、電圧ＶＢＢ２は−３Ｖのようにさ
れ、両電圧の関係はＶＢＢ１＞ＶＢＢ２とされる。
【００２２】モード切替回路ＳＷは、動作モード信号Ｍ
ＯＤＥを受けてメモリセルへの書き込みや読み出しが許
可される通常動作モードのときには上記負電圧ＶＢＢ１
を供給し、メモリセルへの選択的な書き込みや読み出し
動作が停止されてデータ保持動作のみを行うデータ保持
モードのときには負電圧ＶＢＢ２を供給する。このよう
な負電圧を制御端子に供給することにより、ＰＬＥＤト
ランジスタの欠陥等により生じる通常動作時でのリーク
電流及びデータ保持モードでのリーク電流を大幅に低減
することができる。この構成は、ＰＬＥＤトランジスタ
の構造を活用してデータ保持モードでのリーク電流を理
想特性と同様にほぼゼロに近ずけることができる。
ＯＤＥを受けてメモリセルへの書き込みや読み出しが許
可される通常動作モードのときには上記負電圧ＶＢＢ１
を供給し、メモリセルへの選択的な書き込みや読み出し
動作が停止されてデータ保持動作のみを行うデータ保持
モードのときには負電圧ＶＢＢ２を供給する。このよう
な負電圧を制御端子に供給することにより、ＰＬＥＤト
ランジスタの欠陥等により生じる通常動作時でのリーク
電流及びデータ保持モードでのリーク電流を大幅に低減
することができる。この構成は、ＰＬＥＤトランジスタ
の構造を活用してデータ保持モードでのリーク電流を理
想特性と同様にほぼゼロに近ずけることができる。
【００２３】図３と図４には、図１又は図２のメモリマ
ットとその周辺回路の一実施例の回路図が示されてい
る。この実施例の半導体記憶装置は、特に制限されない
が、メモリアレイがワード線方向に対して複数に分割さ
れ、同様にビット線方向にも複数に分割される。かかる
分割されたワード線、ビット線に対応してメモリマット
ＭＥＭＯＲＹ−ＭＡＴが設けられるという、いわゆる階
層ワード線方式、階層ビット線方式とされる。
ットとその周辺回路の一実施例の回路図が示されてい
る。この実施例の半導体記憶装置は、特に制限されない
が、メモリアレイがワード線方向に対して複数に分割さ
れ、同様にビット線方向にも複数に分割される。かかる
分割されたワード線、ビット線に対応してメモリマット
ＭＥＭＯＲＹ−ＭＡＴが設けられるという、いわゆる階
層ワード線方式、階層ビット線方式とされる。
【００２４】上記メモリマットＭＥＭＯＲＹ−ＭＡＴを
挟んでセンスアンプＳＡ及びワードドライバＷＤに囲ま
れるよう配置とされる。同図では、メモリマットＭＥＭ
ＯＲＹ−ＭＡＴに対して設けられるセンスアンプＳＡの
うち、一方のみが示されている。上記センスアンプＳＡ
と上記ワードドライバＷＤの交差部とされて、例えばセ
ンスアンプの駆動回路ＳＤＶ等が設けられる。上記セン
スアンプＳＡに設けられる単位増幅回路ＵＳＡは、図４
に示すようにシェアードセンス方式により構成され、セ
ンスアンプの単位増幅回路ＵＳＡを中心にして左右に相
補ビット線が設けられ、左右いずれかのメモリマットＭ
ＥＭＯＲＹ−ＭＡＴの相補ビット線ＢＬ，ＢＬＢに選択
的に接続される。
挟んでセンスアンプＳＡ及びワードドライバＷＤに囲ま
れるよう配置とされる。同図では、メモリマットＭＥＭ
ＯＲＹ−ＭＡＴに対して設けられるセンスアンプＳＡの
うち、一方のみが示されている。上記センスアンプＳＡ
と上記ワードドライバＷＤの交差部とされて、例えばセ
ンスアンプの駆動回路ＳＤＶ等が設けられる。上記セン
スアンプＳＡに設けられる単位増幅回路ＵＳＡは、図４
に示すようにシェアードセンス方式により構成され、セ
ンスアンプの単位増幅回路ＵＳＡを中心にして左右に相
補ビット線が設けられ、左右いずれかのメモリマットＭ
ＥＭＯＲＹ−ＭＡＴの相補ビット線ＢＬ，ＢＬＢに選択
的に接続される。
【００２５】ワードドライバＷＤは、図３に示すように
ワード線ＷＬの選択信号／非選択信号を形成する。前記
のような階層ワード線方式においては、同図では省略さ
れていが、メインワード線の数を減らすために、言い換
えるならば、メインワード線の配線ピッチを緩やかにす
るために、特に制限されないが、１つのメインワード線
に対して、相補ビット線方向に複数からなるワード線を
配置させる。ワードドライバＷＤは、このように相補ビ
ット線方向に対して複数本ずつが割り当てられたワード
線ＷＬの中から１本のワード線ＷＬを選択する機能を持
つ。このため、ワードドライバＷＤは、メインワード線
と複数のワード選択線の中から１つを選択するワード線
選択信号とによりワード線ＷＬを選択する。
ワード線ＷＬの選択信号／非選択信号を形成する。前記
のような階層ワード線方式においては、同図では省略さ
れていが、メインワード線の数を減らすために、言い換
えるならば、メインワード線の配線ピッチを緩やかにす
るために、特に制限されないが、１つのメインワード線
に対して、相補ビット線方向に複数からなるワード線を
配置させる。ワードドライバＷＤは、このように相補ビ
ット線方向に対して複数本ずつが割り当てられたワード
線ＷＬの中から１本のワード線ＷＬを選択する機能を持
つ。このため、ワードドライバＷＤは、メインワード線
と複数のワード選択線の中から１つを選択するワード線
選択信号とによりワード線ＷＬを選択する。
【００２６】メモリセルは、図３に示すように上記ワー
ド線ＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方の
ビット線ＢＬとの間に設けら、ＰＬＥＤトランジスタか
らなるスイッチ素子ＰＤと、記憶用の容量Ｃから構成さ
れる。スイッチ素子ＰＤの制御端子（ゲート）はワード
線ＷＬに接続され、このスイッチ素子のドレインがビッ
ト線ＢＬに接続され、ソースに記憶用の容量Ｃの一方の
電極が接続される。容量Ｃの他方の電極は、共通化され
てプレート電圧ＶＰＬＴが与えられる。
ド線ＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方の
ビット線ＢＬとの間に設けら、ＰＬＥＤトランジスタか
らなるスイッチ素子ＰＤと、記憶用の容量Ｃから構成さ
れる。スイッチ素子ＰＤの制御端子（ゲート）はワード
線ＷＬに接続され、このスイッチ素子のドレインがビッ
ト線ＢＬに接続され、ソースに記憶用の容量Ｃの一方の
電極が接続される。容量Ｃの他方の電極は、共通化され
てプレート電圧ＶＰＬＴが与えられる。
【００２７】上記センスアンプＳＡを内部降圧電圧ＶＤ
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線ＢＬ（又はＢＬＢ）に与えられるハイ
レベルは、上記内部電圧ＶＤＬレベルにされる。したが
って、上記ワード線ＷＬの選択レベルに対応した高電圧
ＶＰＰはＶＤＬ＋Ｖth＋αにされる。ここで、ＶthはＰ
ＬＥＤトランジスタのしきい値電圧である。
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線ＢＬ（又はＢＬＢ）に与えられるハイ
レベルは、上記内部電圧ＶＤＬレベルにされる。したが
って、上記ワード線ＷＬの選択レベルに対応した高電圧
ＶＰＰはＶＤＬ＋Ｖth＋αにされる。ここで、ＶthはＰ
ＬＥＤトランジスタのしきい値電圧である。
【００２８】図４に示すように、センスアンプの単位回
路は、ゲートとドレインとが交差接続されてラッチ形態
にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ１５，Ｑ
１６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥ
ＴＱ１７，Ｑ１８から構成される。Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１とＱ１６のソースは、共通ソース線ＮＣＳ
に接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ１
８のソースは、共通ソース線ＰＣＳに接続される。上記
共通ソース線ＮＣＳとＰＣＳには、前記交差領域に設け
られるパワースイッチＭＯＳＦＥＴが接続される。
路は、ゲートとドレインとが交差接続されてラッチ形態
にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ１５，Ｑ
１６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥ
ＴＱ１７，Ｑ１８から構成される。Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１とＱ１６のソースは、共通ソース線ＮＣＳ
に接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ１
８のソースは、共通ソース線ＰＣＳに接続される。上記
共通ソース線ＮＣＳとＰＣＳには、前記交差領域に設け
られるパワースイッチＭＯＳＦＥＴが接続される。
【００２９】特に制限されないが、Ｎチャンネル型の増
幅ＭＯＳＦＥＴＱ１５とＱ１６のソースが接続された共
通ソース線ＮＣＳには、上記交差領域に設けられたセン
スアンプ駆動回路ＳＤＶにより駆動される。つまり、セ
ンスアンプ活性化信号ＳＡＮを受けるＮチャンネル型の
パワースイッチＭＯＳＦＥＴにより、上記共通ソース線
ＮＣＳに接地電位に対応した動作電圧ＶＳＳが与えられ
る。上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ１７とＱ
１８のソースが接続された共通ソース線ＰＣＳには、同
様に上記交差領域に設けられたセンスアンプ駆動回路Ｓ
ＤＶのＰチャンネル型のパワースイッチＭＯＳＦＥＴに
より降圧電圧ＶＤＬが与えられる。
幅ＭＯＳＦＥＴＱ１５とＱ１６のソースが接続された共
通ソース線ＮＣＳには、上記交差領域に設けられたセン
スアンプ駆動回路ＳＤＶにより駆動される。つまり、セ
ンスアンプ活性化信号ＳＡＮを受けるＮチャンネル型の
パワースイッチＭＯＳＦＥＴにより、上記共通ソース線
ＮＣＳに接地電位に対応した動作電圧ＶＳＳが与えられ
る。上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ１７とＱ
１８のソースが接続された共通ソース線ＰＣＳには、同
様に上記交差領域に設けられたセンスアンプ駆動回路Ｓ
ＤＶのＰチャンネル型のパワースイッチＭＯＳＦＥＴに
より降圧電圧ＶＤＬが与えられる。
【００３０】上記センスアンプの単位回路ＵＳＡの一対
の入出力ノードには、相補ビット線を短絡させるイコラ
イズＭＯＳＦＥＴＱ２１と、相補ビット線にハーフプリ
チャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴ
Ｑ１９とＱ２０からなるプリチャージ回路（又はイコラ
イズ回路）が設けられる。これらのＭＯＳＦＥＴＱ１９
〜Ｑ２１のゲートは、共通にプリチャージ（イコライ
ズ）信号ＢＬＥＱが供給される。このプリチャージ信号
ＢＬＥＱを形成するドライバ回路は、上記交差領域に設
けられたＣＭＯＳインバータ回路により構成される。メ
モリアクセスの開始時にワード線選択タイミングに先行
して、各交差領域に分散して設けられたインバータ回路
を通して上記プリチャージ回路を構成するＭＯＳＦＥＴ
Ｑ１９〜Ｑ２１を高速に切り替える。
の入出力ノードには、相補ビット線を短絡させるイコラ
イズＭＯＳＦＥＴＱ２１と、相補ビット線にハーフプリ
チャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴ
Ｑ１９とＱ２０からなるプリチャージ回路（又はイコラ
イズ回路）が設けられる。これらのＭＯＳＦＥＴＱ１９
〜Ｑ２１のゲートは、共通にプリチャージ（イコライ
ズ）信号ＢＬＥＱが供給される。このプリチャージ信号
ＢＬＥＱを形成するドライバ回路は、上記交差領域に設
けられたＣＭＯＳインバータ回路により構成される。メ
モリアクセスの開始時にワード線選択タイミングに先行
して、各交差領域に分散して設けられたインバータ回路
を通して上記プリチャージ回路を構成するＭＯＳＦＥＴ
Ｑ１９〜Ｑ２１を高速に切り替える。
【００３１】センスアンプの単位回路ＵＳＡは、シェア
ードスイッチＭＯＳＦＥＴＱ１１とＱ１２を介して図左
側のメモリマット相補ビット線ＢＬ，ＢＬＢと接続さ
れ、シェアードスイッチＭＯＳＦＥＴＱ１とＱ１４を介
して同図右側のメモリマット同様な相補ビット線ＢＬ，
ＢＬＢ（図示せず）に接続される。スイッチＭＯＳＦＥ
ＴＱ２２とＱ２３は、カラムスイッチ回路を構成するも
のであり、カラム選択信号ＹＳが選択レベル（ハイレベ
ル）にされるとオン状態となり、上記センスアンプの単
位回路ＵＳＡの一対の入出力ノードとローカル入出力線
ＬＩＯとを接続させる。センスアンプ部には、同様なロ
ーカル入出力線ＬＩＯＴ０とＬＩＯＢ０が設けられる。
ードスイッチＭＯＳＦＥＴＱ１１とＱ１２を介して図左
側のメモリマット相補ビット線ＢＬ，ＢＬＢと接続さ
れ、シェアードスイッチＭＯＳＦＥＴＱ１とＱ１４を介
して同図右側のメモリマット同様な相補ビット線ＢＬ，
ＢＬＢ（図示せず）に接続される。スイッチＭＯＳＦＥ
ＴＱ２２とＱ２３は、カラムスイッチ回路を構成するも
のであり、カラム選択信号ＹＳが選択レベル（ハイレベ
ル）にされるとオン状態となり、上記センスアンプの単
位回路ＵＳＡの一対の入出力ノードとローカル入出力線
ＬＩＯとを接続させる。センスアンプ部には、同様なロ
ーカル入出力線ＬＩＯＴ０とＬＩＯＢ０が設けられる。
【００３２】上記シェアードスイッチ回路は、例えば左
側のメモリマットのワード線ＷＬが選択されたときに
は、信号ＳＨＬのハイレベルにより左側のシェアードス
イッチＭＯＳＦＥＴＱ１１とＱ１２はオン状態のままに
し、信号ＳＨＲのロウレベルにより右側シェアードスイ
ッチＭＯＳＦＥＴＱ１３とＱ１４とをオフ状態にさせ
る。逆に、右側のメモリマットのワード線ＷＬが選択さ
れたときには、センスアンプの右側のシェアードスイッ
チＭＯＳＦＥＴＱ２３とＱ２４はオン状態のままにし、
左側シェアードスイッチＭＯＳＦＥＴＱ１１とＱ１２と
をオフ状態にさせる。これにより、センスアンプでは、
選択された側のメモリマットの相補ビット線ＢＬ，ＢＬ
Ｂの信号の増幅を行うものである。
側のメモリマットのワード線ＷＬが選択されたときに
は、信号ＳＨＬのハイレベルにより左側のシェアードス
イッチＭＯＳＦＥＴＱ１１とＱ１２はオン状態のままに
し、信号ＳＨＲのロウレベルにより右側シェアードスイ
ッチＭＯＳＦＥＴＱ１３とＱ１４とをオフ状態にさせ
る。逆に、右側のメモリマットのワード線ＷＬが選択さ
れたときには、センスアンプの右側のシェアードスイッ
チＭＯＳＦＥＴＱ２３とＱ２４はオン状態のままにし、
左側シェアードスイッチＭＯＳＦＥＴＱ１１とＱ１２と
をオフ状態にさせる。これにより、センスアンプでは、
選択された側のメモリマットの相補ビット線ＢＬ，ＢＬ
Ｂの信号の増幅を行うものである。
【００３３】センスアンプ（ＵＳＡ）の入出力ノード
は、例えば左側のメモリマットのワード線ＷＬが選択さ
れたなら、上記左側の相補ビット線ＢＬ，ＢＬＢとの接
続が維持されて、選択されたワード線ＷＬに接続された
メモリセルの微小信号を増幅し、上記カラムスイッチ回
路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ
に伝える。上記ローカル入出力線ＬＩＯは、図示しない
けれどれも、交差領域にに設けられたＮチャンネル型Ｍ
ＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭ
ＯＳスイッチ回路を介して、図示しないメインアンプ及
びライトアンプに接続されるメイン入出力線ＭＩＯに接
続される。このメイン入出力線ＭＩＯは、ビット線の延
長方向にワードドライバＷＤに沿って延長される。
は、例えば左側のメモリマットのワード線ＷＬが選択さ
れたなら、上記左側の相補ビット線ＢＬ，ＢＬＢとの接
続が維持されて、選択されたワード線ＷＬに接続された
メモリセルの微小信号を増幅し、上記カラムスイッチ回
路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ
に伝える。上記ローカル入出力線ＬＩＯは、図示しない
けれどれも、交差領域にに設けられたＮチャンネル型Ｍ
ＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭ
ＯＳスイッチ回路を介して、図示しないメインアンプ及
びライトアンプに接続されるメイン入出力線ＭＩＯに接
続される。このメイン入出力線ＭＩＯは、ビット線の延
長方向にワードドライバＷＤに沿って延長される。
【００３４】図３に示すようにメモリマットＭＥＭＯＲ
Ｙ−ＭＡＴの両側に設けられたワードドライバＷＤは、
ワード線ＷＬの両端に交互に分散して配置される。これ
により、メモリセルの配置に対応して高密度に配列され
るワード線ＷＬのピッチと、それを駆動するワードドラ
イバを構成するＰチャンネル型ＭＯＳＦＥＴＱ１とＮチ
ャンネル型ＭＯＳＦＥＴＱ２を含むようなワードドライ
バとのピッチを合わせるようにすることができる。上記
Ｐチャンネル型ＭＯＳＦＥＴＱ１のソースが接続される
オン電圧ＶＯＮは、前記昇圧電圧ＶＰＰに対応した動作
電圧ＶＰＰが供給される。
Ｙ−ＭＡＴの両側に設けられたワードドライバＷＤは、
ワード線ＷＬの両端に交互に分散して配置される。これ
により、メモリセルの配置に対応して高密度に配列され
るワード線ＷＬのピッチと、それを駆動するワードドラ
イバを構成するＰチャンネル型ＭＯＳＦＥＴＱ１とＮチ
ャンネル型ＭＯＳＦＥＴＱ２を含むようなワードドライ
バとのピッチを合わせるようにすることができる。上記
Ｐチャンネル型ＭＯＳＦＥＴＱ１のソースが接続される
オン電圧ＶＯＮは、前記昇圧電圧ＶＰＰに対応した動作
電圧ＶＰＰが供給される。
【００３５】上記Ｎチャンネル型ＭＯＳＦＥＴＱ２のソ
ースが接続されるオフ電圧ＶＯＦＦは、切替回路ＳＷを
介して接地電位ＶＳＳ又は基板電圧ＶＢＢが供給され
る。前記図２の実施例に対応させて、接地電位ＶＳＳに
代えて基板電圧ＶＢＢ１とし、基板電圧ＶＢＢに対して
基板電圧ＶＢＢ２を供給するようにするものであっても
よい。これにより、ワードドライバＷＤは、動作モード
信号ＭＯＤＥに対応して通常動作のときにはワード線Ｗ
Ｌの非選択レベル、つまりオフ電圧ＶＯＦＦを接地電位
ＶＳＳ又は負電圧ＶＢＢ１とし、データ保持モードのと
きにはワード線ＷＬの非選択レベル、つまりオフ電圧Ｖ
ＯＦＦを接地電位ＶＢＢ又は負電圧ＶＢＢ２に切り替え
る。
ースが接続されるオフ電圧ＶＯＦＦは、切替回路ＳＷを
介して接地電位ＶＳＳ又は基板電圧ＶＢＢが供給され
る。前記図２の実施例に対応させて、接地電位ＶＳＳに
代えて基板電圧ＶＢＢ１とし、基板電圧ＶＢＢに対して
基板電圧ＶＢＢ２を供給するようにするものであっても
よい。これにより、ワードドライバＷＤは、動作モード
信号ＭＯＤＥに対応して通常動作のときにはワード線Ｗ
Ｌの非選択レベル、つまりオフ電圧ＶＯＦＦを接地電位
ＶＳＳ又は負電圧ＶＢＢ１とし、データ保持モードのと
きにはワード線ＷＬの非選択レベル、つまりオフ電圧Ｖ
ＯＦＦを接地電位ＶＢＢ又は負電圧ＶＢＢ２に切り替え
る。
【００３６】図５と図６には、この発明に係る半導体記
憶装置の動作の一例を説明するための波形図が示されて
いる。この実施例は、前記図２の実施例に対応してい
る。動作モード信号ＭＯＤＥがロウレベルのときには通
常動作モードとされ、信号ＢＬＥＱのロウレベルにより
プリチャージ動作が終了して、相補ビット線ＢＬ，ＢＬ
Ｂは、フローティング状態で等しいプリチャージレベル
に維持される。
憶装置の動作の一例を説明するための波形図が示されて
いる。この実施例は、前記図２の実施例に対応してい
る。動作モード信号ＭＯＤＥがロウレベルのときには通
常動作モードとされ、信号ＢＬＥＱのロウレベルにより
プリチャージ動作が終了して、相補ビット線ＢＬ，ＢＬ
Ｂは、フローティング状態で等しいプリチャージレベル
に維持される。
【００３７】ワード線ＷＬは、通常動作モードでのオフ
電圧ＶＯＦＦ（ＶＢＢ１）に対応した約−１．５Ｖから
オン電圧ＶＯＮ（ＶＰＰ）に対応した約３Ｖのようなハ
イレベルにされる。これにより、ＦＬＥＤトランジスタ
ＰＤがオン状態となり、容量Ｃとビット線ＢＬとが接続
され、同図のように蓄積ノードＳＮの電位がハイレベル
ＶＤＬのとき、かかる電圧ＶＤＬに対応した電荷とビッ
ト線ＢＬのプリチャージによる電荷とのチャージシェア
によりビット線ＢＬの電位は容量Ｃの記憶電荷に対応し
て例えば微小電圧だけハイレベルに変化する。
電圧ＶＯＦＦ（ＶＢＢ１）に対応した約−１．５Ｖから
オン電圧ＶＯＮ（ＶＰＰ）に対応した約３Ｖのようなハ
イレベルにされる。これにより、ＦＬＥＤトランジスタ
ＰＤがオン状態となり、容量Ｃとビット線ＢＬとが接続
され、同図のように蓄積ノードＳＮの電位がハイレベル
ＶＤＬのとき、かかる電圧ＶＤＬに対応した電荷とビッ
ト線ＢＬのプリチャージによる電荷とのチャージシェア
によりビット線ＢＬの電位は容量Ｃの記憶電荷に対応し
て例えば微小電圧だけハイレベルに変化する。
【００３８】信号ＳＡＮがハイレベルとなり（図示しな
いが信号ＳＡＰがロウレベルとなって）センスアンプＳ
Ａが活性化されて上記ビット線ＢＬＢとＢＬの電位差を
増幅し、ＶＤＬに対応したハイレベルとＶＳＳに対応し
たロウレベルに増幅する。この増幅されたビット線ＢＬ
のハイレベル（ＶＤＬ）は、上記オン状態のＰＬＥＤト
ランジスタＰＤを介して容量Ｃに再書き込みされる。読
み出し動作なら、かかるセンスアンプの増幅信号がカラ
ムスイッチ回路、ローカル入出力線ＬＩＯ及びメインＩ
Ｏ線ＭＩＯを通してメインアンプに伝えられて増幅さ
れ、出力回路を通して外部端子から読み出し信号として
出力される。書き込み動作なら、書き込み信号に対応し
て上記ビット線ＢＬとＢＬＢの電位が決定され、それが
メモリセルの容量Ｃに書き込まれる。
いが信号ＳＡＰがロウレベルとなって）センスアンプＳ
Ａが活性化されて上記ビット線ＢＬＢとＢＬの電位差を
増幅し、ＶＤＬに対応したハイレベルとＶＳＳに対応し
たロウレベルに増幅する。この増幅されたビット線ＢＬ
のハイレベル（ＶＤＬ）は、上記オン状態のＰＬＥＤト
ランジスタＰＤを介して容量Ｃに再書き込みされる。読
み出し動作なら、かかるセンスアンプの増幅信号がカラ
ムスイッチ回路、ローカル入出力線ＬＩＯ及びメインＩ
Ｏ線ＭＩＯを通してメインアンプに伝えられて増幅さ
れ、出力回路を通して外部端子から読み出し信号として
出力される。書き込み動作なら、書き込み信号に対応し
て上記ビット線ＢＬとＢＬＢの電位が決定され、それが
メモリセルの容量Ｃに書き込まれる。
【００３９】上記読み出し動作又は書き込み動作が終了
すると、信号ＳＡＮがロウレベル（ＳＡＰがハイレベ
ル）となってセンスアンプの動作が停止され、ワード線
ＷＬはオフ電圧ＶＯＦＦに対応したロウレベル（ＶＢＢ
１）にされて、上記ＰＬＥＤトランジスタＰＤがオフ状
態にされる。そして、信号ＢＬＥＱがハイレベルにされ
て、相補ビット線ＢＬとＢＬＢとが短絡されてハーフプ
リチャージレベルに戻される。
すると、信号ＳＡＮがロウレベル（ＳＡＰがハイレベ
ル）となってセンスアンプの動作が停止され、ワード線
ＷＬはオフ電圧ＶＯＦＦに対応したロウレベル（ＶＢＢ
１）にされて、上記ＰＬＥＤトランジスタＰＤがオフ状
態にされる。そして、信号ＢＬＥＱがハイレベルにされ
て、相補ビット線ＢＬとＢＬＢとが短絡されてハーフプ
リチャージレベルに戻される。
【００４０】動作モード信号ＭＯＤＥのハイレベルによ
ってデータ保持モードとされると、に示すようにワー
ド線ＷＬのオフ電圧はＶＢＢ１からＶＢＢ２のように低
い電圧に切り替えられる。これにより、ＰＬＥＤトラン
ジスタＰＤのゲート，ソース間には−３Ｖのような逆バ
イアスが与えられるためにリーク電流がいっそう小さく
される。かかるワード線ＷＬのオフ電圧ＶＯＦＦ（ＶＢ
Ｂ２）のもとでは、図６に示すようなリフレッシュ動作
のみが実施される。リフレッシュ動作はロウ系の選択動
作は前記図５の実施例と同じである。つまり、リフレッ
シュ動作は容量Ｃの情報電荷を読み出して、それを増幅
してもとの電荷の状態に戻すための動作であり、読み出
し動作におけるカラム系の選択動作が省略されたものと
同等である。そして、動作モード信号ＭＯＤＥのロウレ
ベルによって通常モードとされると、に示すようにワ
ード線ＷＬのオフ電圧はＶＢＢ２からＶＢＢ１のように
切り替えられる。これにより、前記図５の状態に戻り、
書き込みや読み出しが可能にされる。
ってデータ保持モードとされると、に示すようにワー
ド線ＷＬのオフ電圧はＶＢＢ１からＶＢＢ２のように低
い電圧に切り替えられる。これにより、ＰＬＥＤトラン
ジスタＰＤのゲート，ソース間には−３Ｖのような逆バ
イアスが与えられるためにリーク電流がいっそう小さく
される。かかるワード線ＷＬのオフ電圧ＶＯＦＦ（ＶＢ
Ｂ２）のもとでは、図６に示すようなリフレッシュ動作
のみが実施される。リフレッシュ動作はロウ系の選択動
作は前記図５の実施例と同じである。つまり、リフレッ
シュ動作は容量Ｃの情報電荷を読み出して、それを増幅
してもとの電荷の状態に戻すための動作であり、読み出
し動作におけるカラム系の選択動作が省略されたものと
同等である。そして、動作モード信号ＭＯＤＥのロウレ
ベルによって通常モードとされると、に示すようにワ
ード線ＷＬのオフ電圧はＶＢＢ２からＶＢＢ１のように
切り替えられる。これにより、前記図５の状態に戻り、
書き込みや読み出しが可能にされる。
【００４１】この実施例では、通常動作時においてもワ
ード線ＷＬのオフ電圧ＶＯＦＦを−１．５Ｖ程度にして
ＰＬＥＤトランジスタのゲート，ソース間を逆バイアス
状態にするものであるために、前記のように電流経路
（チャネル）に欠陥が存在してもリーク電流を低減で
き、容量Ｃに蓄えられた情報電荷のリーク電流による低
減を補うためのリフレッシュ周期を長くすることができ
る。
ード線ＷＬのオフ電圧ＶＯＦＦを−１．５Ｖ程度にして
ＰＬＥＤトランジスタのゲート，ソース間を逆バイアス
状態にするものであるために、前記のように電流経路
（チャネル）に欠陥が存在してもリーク電流を低減で
き、容量Ｃに蓄えられた情報電荷のリーク電流による低
減を補うためのリフレッシュ周期を長くすることができ
る。
【００４２】図１の実施例のように通常動作モードにお
いて、ワード線ＷＬのオフ電圧ＶＯＦＦを接地電位ＶＳ
Ｓにした場合、図２の実施例に比べると前記のように電
流経路（チャネル）に欠陥によるリーク電流は相対的に
増大する。したがって、リーク電流のみに着目するなら
図２の実施例の方が有利であると考えられる。しかしな
がら、消費電流の全体を見ると次に説明するように両者
には一長一短がある。
いて、ワード線ＷＬのオフ電圧ＶＯＦＦを接地電位ＶＳ
Ｓにした場合、図２の実施例に比べると前記のように電
流経路（チャネル）に欠陥によるリーク電流は相対的に
増大する。したがって、リーク電流のみに着目するなら
図２の実施例の方が有利であると考えられる。しかしな
がら、消費電流の全体を見ると次に説明するように両者
には一長一短がある。
【００４３】図１の実施例では、通常動作モードでの消
費電流は、上記リフレッシュ周期が短くされ、一定時間
のリフレッシュ動作の回数が図２の実施例に比べて多く
なることにより消費電流が増大する。しかしながら、通
常動作モードでは、メモリ本来の動作である書き込みや
読み出し動作が行われおり、かかる動作の中がリフレッ
シュ動作が一定周期で実施されるためにみかけ上の消費
電流の増加はないとすることもできる。
費電流は、上記リフレッシュ周期が短くされ、一定時間
のリフレッシュ動作の回数が図２の実施例に比べて多く
なることにより消費電流が増大する。しかしながら、通
常動作モードでは、メモリ本来の動作である書き込みや
読み出し動作が行われおり、かかる動作の中がリフレッ
シュ動作が一定周期で実施されるためにみかけ上の消費
電流の増加はないとすることもできる。
【００４４】図２の実施例では、ＰＬＥＤトランジスタ
のリーク電流を減少させるために、言い換えるならば、
リフレッシュ周期を長くするためにワード線ＷＬのオフ
電圧ＶＯＦＦを負電圧にするためにチャージポンプ回路
を動作させるものである。そのため、リフレッシュ周期
が長くなる反面チャージポンプ回路での消費電流が加え
られる。そのため、リフレッシュ周期を長くすることに
よる消費電流の低減とチャージポンプ回路での消費電流
分が相殺されてしまう。したがって、両者のいずれを採
用するかは、それが搭載されるシステムに応じて決定さ
れるべきである。例えば、電池駆動される電子装置で
は、絶対値的な消費消費電流が問題になるので全体とし
ての評価が行われるべきであり、データ保持モードのみ
を電池によるバックアップするものでは、データ保持モ
ードのみの消費電流が小さい方を選べばよい。
のリーク電流を減少させるために、言い換えるならば、
リフレッシュ周期を長くするためにワード線ＷＬのオフ
電圧ＶＯＦＦを負電圧にするためにチャージポンプ回路
を動作させるものである。そのため、リフレッシュ周期
が長くなる反面チャージポンプ回路での消費電流が加え
られる。そのため、リフレッシュ周期を長くすることに
よる消費電流の低減とチャージポンプ回路での消費電流
分が相殺されてしまう。したがって、両者のいずれを採
用するかは、それが搭載されるシステムに応じて決定さ
れるべきである。例えば、電池駆動される電子装置で
は、絶対値的な消費消費電流が問題になるので全体とし
ての評価が行われるべきであり、データ保持モードのみ
を電池によるバックアップするものでは、データ保持モ
ードのみの消費電流が小さい方を選べばよい。
【００４５】図７には、この発明に係る半導体記憶装置
の他の一実施例の概略ブロック図が示されている。この
実施例では、ゲインセル（Ｇａｉｎ−Ｃｅｌｌ）が用い
られる。これに対応して、ワードドライバＷＤには、２
通りのオン電圧が与えられるようにされる。つまり、読
み出しのためのオン電圧端子ＯＮ１と、書き込みのため
のオン電圧端子ＯＮ２が設けられる。上記読み出しのた
めのオン電圧端子ＯＮ１には、降圧回路ＶＬＤ２でで形
成された降圧電圧ＶＤＬ２が与えられ、書き込みのため
のオン電圧端子ＯＮ２には、昇圧回路ＶＰＰで形成され
た昇圧電圧ＶＰＰが与えられる。
の他の一実施例の概略ブロック図が示されている。この
実施例では、ゲインセル（Ｇａｉｎ−Ｃｅｌｌ）が用い
られる。これに対応して、ワードドライバＷＤには、２
通りのオン電圧が与えられるようにされる。つまり、読
み出しのためのオン電圧端子ＯＮ１と、書き込みのため
のオン電圧端子ＯＮ２が設けられる。上記読み出しのた
めのオン電圧端子ＯＮ１には、降圧回路ＶＬＤ２でで形
成された降圧電圧ＶＤＬ２が与えられ、書き込みのため
のオン電圧端子ＯＮ２には、昇圧回路ＶＰＰで形成され
た昇圧電圧ＶＰＰが与えられる。
【００４６】前記メモリセルに含まれ上記ＰＬＥＤトラ
ンジスタのリーク電流低減のためのワード線ＷＬのオフ
電圧は、動作モードに対応して２通りのオフ電圧、例え
ばＶＢＢ１とＶＢＢ２が切替回路ＳＷにより切り替えら
れてワードドライバＷＤのオフ電圧端子ＯＦＦに伝えら
れる。他の構成は、前記図１又は図２と同様であるの
で、その説明を省略する。
ンジスタのリーク電流低減のためのワード線ＷＬのオフ
電圧は、動作モードに対応して２通りのオフ電圧、例え
ばＶＢＢ１とＶＢＢ２が切替回路ＳＷにより切り替えら
れてワードドライバＷＤのオフ電圧端子ＯＦＦに伝えら
れる。他の構成は、前記図１又は図２と同様であるの
で、その説明を省略する。
【００４７】図８と図９には、図７のメモリマットとそ
の周辺回路の一実施例の回路図が示されている。この実
施例は、前記図１ないし図４に示した実施例に比べて、
メモリセル部，ワードドライブ部及びセンスアンプ部の
一部が異なる。したがって、説明の重複を避けるため
に、以下においては前記実施例と相違する部分について
主に説明する。
の周辺回路の一実施例の回路図が示されている。この実
施例は、前記図１ないし図４に示した実施例に比べて、
メモリセル部，ワードドライブ部及びセンスアンプ部の
一部が異なる。したがって、説明の重複を避けるため
に、以下においては前記実施例と相違する部分について
主に説明する。
【００４８】図８に示すように、メモリセルは、上記ワ
ード線ＷＬと、ビット線ＢＬとの間に設けら、ＰＬＥＤ
トランジスタからなるスイッチ素子ＰＤと、記憶用の容
量Ｃ及び増幅ＭＯＳＦＥＴＱｍから構成される。スイッ
チ素子ＰＤの制御端子（ゲート）はワード線ＷＬに接続
され、このスイッチ素子のドレインがビット線ＢＬに接
続され、ソースに記憶用の容量Ｃの一方の電極が接続さ
れる。記憶用の容量Ｃの他方の電極は、上記ワード線Ｗ
Ｌに接続される。上記増幅ＭＯＳＦＥＴＱｍのソース
は、ビット線ＢＬに接続され、ドレインには電源電圧Ｖ
ＣＣが与えられて、ソースフォロワ増幅動作を行うよう
にされる。
ード線ＷＬと、ビット線ＢＬとの間に設けら、ＰＬＥＤ
トランジスタからなるスイッチ素子ＰＤと、記憶用の容
量Ｃ及び増幅ＭＯＳＦＥＴＱｍから構成される。スイッ
チ素子ＰＤの制御端子（ゲート）はワード線ＷＬに接続
され、このスイッチ素子のドレインがビット線ＢＬに接
続され、ソースに記憶用の容量Ｃの一方の電極が接続さ
れる。記憶用の容量Ｃの他方の電極は、上記ワード線Ｗ
Ｌに接続される。上記増幅ＭＯＳＦＥＴＱｍのソース
は、ビット線ＢＬに接続され、ドレインには電源電圧Ｖ
ＣＣが与えられて、ソースフォロワ増幅動作を行うよう
にされる。
【００４９】上記センスアンプＳＡを内部降圧電圧ＶＤ
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線ＢＬ（又はＢＬＢ）に与えられるハイ
レベルは、上記内部電圧ＶＤＬレベルにされる。したが
って、スイッチ素子ＰＤをオン状態にして、ビット線の
電位を容量Ｃに書き込むときの上記ワード線ＷＬは、前
記同様な高電圧ＶＰＰとされ、かかる昇圧電圧ＶＰＰは
ＶＤＬ＋Ｖth＋αである。
Ｌで動作させるようにした場合、センスアンプにより増
幅されてビット線ＢＬ（又はＢＬＢ）に与えられるハイ
レベルは、上記内部電圧ＶＤＬレベルにされる。したが
って、スイッチ素子ＰＤをオン状態にして、ビット線の
電位を容量Ｃに書き込むときの上記ワード線ＷＬは、前
記同様な高電圧ＶＰＰとされ、かかる昇圧電圧ＶＰＰは
ＶＤＬ＋Ｖth＋αである。
【００５０】ワードドライバＷＤは、スイッチ素子ＰＤ
をオン状態にする容量Ｃへの書き込み時の選択レベル
（ＶＰＰ）と、かかるスイッチ素子ＰＤがオフ状態で増
幅ＭＯＳＦＥＴのソースからビット線に容量Ｃに保持さ
れた情報電圧を出力させる読み出し時の選択レベル（Ｖ
ＤＬ２）の切り替え機能が付加される。すなわち、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ９のソースに昇圧電圧ＶＰＰ
を供給し、Ｎチャンネル型ＭＯＳＦＥＴＱ１０のソース
に降圧電圧ＶＤＬ２を供給し、これらのＭＯＳＦＥＴＱ
９とＱ１０のゲートに制御信号Ｒ／Ｗを供給して、ＭＯ
ＳＦＥＴＱ９とＱ１０のドレインからワード線ＷＬのオ
ン電圧ＶＯＮを出力させる。つまり、信号Ｒ／Ｗがハイ
レベルのきには、Ｎチャンネル型ＭＯＳＦＥＴＱ１０が
オン状態となり、ワード線ＷＬのオン電圧ＶＯＮをＶＤ
Ｌ２のような降圧電圧とし、信号Ｒ／Ｗがロウレベルの
きにはＰチャンネル型ＭＯＳＦＥＴＱ９がオン状態とな
り、ワード線ＷＬのオン電圧ＶＯＮをＶＰＰのような昇
圧電圧とする。
をオン状態にする容量Ｃへの書き込み時の選択レベル
（ＶＰＰ）と、かかるスイッチ素子ＰＤがオフ状態で増
幅ＭＯＳＦＥＴのソースからビット線に容量Ｃに保持さ
れた情報電圧を出力させる読み出し時の選択レベル（Ｖ
ＤＬ２）の切り替え機能が付加される。すなわち、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ９のソースに昇圧電圧ＶＰＰ
を供給し、Ｎチャンネル型ＭＯＳＦＥＴＱ１０のソース
に降圧電圧ＶＤＬ２を供給し、これらのＭＯＳＦＥＴＱ
９とＱ１０のゲートに制御信号Ｒ／Ｗを供給して、ＭＯ
ＳＦＥＴＱ９とＱ１０のドレインからワード線ＷＬのオ
ン電圧ＶＯＮを出力させる。つまり、信号Ｒ／Ｗがハイ
レベルのきには、Ｎチャンネル型ＭＯＳＦＥＴＱ１０が
オン状態となり、ワード線ＷＬのオン電圧ＶＯＮをＶＤ
Ｌ２のような降圧電圧とし、信号Ｒ／Ｗがロウレベルの
きにはＰチャンネル型ＭＯＳＦＥＴＱ９がオン状態とな
り、ワード線ＷＬのオン電圧ＶＯＮをＶＰＰのような昇
圧電圧とする。
【００５１】ワードドライバＷＤにおいては、前記同様
に上記スイッチ素子ＰＤのオフ状態でのリーク電流を減
少させるために動作モードに対応してオフ電圧ＶＯＦＦ
の切り替えが前記実施例と同様に行われる。
に上記スイッチ素子ＰＤのオフ状態でのリーク電流を減
少させるために動作モードに対応してオフ電圧ＶＯＦＦ
の切り替えが前記実施例と同様に行われる。
【００５２】ワードドライバＷＤにおいて、同一レベル
の選択信号ＡＤのもとでワード線の選択レベルをＶＤＬ
２からＶＰＰに切り替えられ、かつ、ワード線の非選択
レベルをＶＳＳ又はＶＢＢ（ＶＢＢ１又ＶＢＢ２）のよ
うにするよう、Ｐチャンネル型ＭＯＳＦＥＴＱ５、Ｑ８
とラッチ形態のＮチャンネル型ＭＯＳＦＥＴＱ６とＱ７
からなるレベル変換回路が設けられて、ワード線ＷＬを
駆動するＭＯＳＦＥＴＱ３とＱ４のゲート電圧が形成さ
れる。
の選択信号ＡＤのもとでワード線の選択レベルをＶＤＬ
２からＶＰＰに切り替えられ、かつ、ワード線の非選択
レベルをＶＳＳ又はＶＢＢ（ＶＢＢ１又ＶＢＢ２）のよ
うにするよう、Ｐチャンネル型ＭＯＳＦＥＴＱ５、Ｑ８
とラッチ形態のＮチャンネル型ＭＯＳＦＥＴＱ６とＱ７
からなるレベル変換回路が設けられて、ワード線ＷＬを
駆動するＭＯＳＦＥＴＱ３とＱ４のゲート電圧が形成さ
れる。
【００５３】特に制限されないが、この実施例では、セ
ンスアンプを中心にして相補ビット線ＢＬとＢＬＢとが
両側に延長される、いわゆる１交点方式とされる。この
１交点方式では、センスアンプの単位増幅回路の一対の
入出力ノードにはビット線ＢＬとＢＬＢとが直結される
で、前記のようなシェアードスイッチＭＯＳＦＥＴは設
けられない。センスアンプの単位増幅回路は、前記同様
なＮチャンネル型の増幅ＭＯＳＦＥＴＱ１５とＱ１６と
Ｐチャンネル型ＭＯＳＦＥＴＱ１７とＱ１８から構成さ
れる。そして、前記同様にカラムスイッチ回路を構成す
るＭＯＳＦＥＴＱ２２とＱ２３が設けられる。そして、
前記メモリセルの増幅ＭＯＳＦＥＴＱｍからの増幅信号
を得るために、ビット線ＢＬとＢＬＢには読み出し用の
プリチャージ信号を供給するＭＯＳＦＥＴＱ２４とＱ２
５が設けられる。
ンスアンプを中心にして相補ビット線ＢＬとＢＬＢとが
両側に延長される、いわゆる１交点方式とされる。この
１交点方式では、センスアンプの単位増幅回路の一対の
入出力ノードにはビット線ＢＬとＢＬＢとが直結される
で、前記のようなシェアードスイッチＭＯＳＦＥＴは設
けられない。センスアンプの単位増幅回路は、前記同様
なＮチャンネル型の増幅ＭＯＳＦＥＴＱ１５とＱ１６と
Ｐチャンネル型ＭＯＳＦＥＴＱ１７とＱ１８から構成さ
れる。そして、前記同様にカラムスイッチ回路を構成す
るＭＯＳＦＥＴＱ２２とＱ２３が設けられる。そして、
前記メモリセルの増幅ＭＯＳＦＥＴＱｍからの増幅信号
を得るために、ビット線ＢＬとＢＬＢには読み出し用の
プリチャージ信号を供給するＭＯＳＦＥＴＱ２４とＱ２
５が設けられる。
【００５４】前記実施例と同様に、上記Ｎチャンネル型
ＭＯＳＦＥＴＱ４のソースが接続されるオフ電圧ＶＯＦ
Ｆは、切替回路ＳＷを介してＶＢＢ１又はＶＢＢ２（あ
るいは接地電位ＶＳＳ又は基板電圧ＶＢＢ）が供給され
る。これにより、ワードドライバＷＤは、動作モード信
号ＭＯＤＥに対応して通常動作のときにはワード線ＷＬ
の非選択レベル、つまりオフ電圧ＶＯＦＦを接地電位Ｖ
ＳＳ又は負電圧ＶＢＢ１とし、データ保持モードのとき
にはワード線ＷＬの非選択レベル、つまりオフ電圧ＶＯ
ＦＦを接地電位ＶＢＢ又は負電圧ＶＢＢ２に切り替え
る。
ＭＯＳＦＥＴＱ４のソースが接続されるオフ電圧ＶＯＦ
Ｆは、切替回路ＳＷを介してＶＢＢ１又はＶＢＢ２（あ
るいは接地電位ＶＳＳ又は基板電圧ＶＢＢ）が供給され
る。これにより、ワードドライバＷＤは、動作モード信
号ＭＯＤＥに対応して通常動作のときにはワード線ＷＬ
の非選択レベル、つまりオフ電圧ＶＯＦＦを接地電位Ｖ
ＳＳ又は負電圧ＶＢＢ１とし、データ保持モードのとき
にはワード線ＷＬの非選択レベル、つまりオフ電圧ＶＯ
ＦＦを接地電位ＶＢＢ又は負電圧ＶＢＢ２に切り替え
る。
【００５５】図１０と図１１には、この発明に係る半導
体記憶装置の動作の一例を説明するための波形図が示さ
れている。この実施例は、前記図７の実施例に対応して
いる。動作モード信号ＭＯＤＥがロウレベルのときには
通常動作モードとされ、信号ＢＬＥＱのロウレベルによ
りプリチャージ動作が終了して、相補ビット線ＢＬ，Ｂ
ＬＢは、フローティング状態で等しいプリチャージレベ
ルされる。
体記憶装置の動作の一例を説明するための波形図が示さ
れている。この実施例は、前記図７の実施例に対応して
いる。動作モード信号ＭＯＤＥがロウレベルのときには
通常動作モードとされ、信号ＢＬＥＱのロウレベルによ
りプリチャージ動作が終了して、相補ビット線ＢＬ，Ｂ
ＬＢは、フローティング状態で等しいプリチャージレベ
ルされる。
【００５６】ワード線ＷＬが選択される側のビット線Ｂ
Ｌには、ワード線ＷＬの選択動作に先立って読み出し用
プリチャージ信号ＰＲＥがハイレベルにされてビット線
ＢＬの電位が低くされる。ワード線ＷＬは、通常動作モ
ードでのオフ電圧ＶＯＦＦ（ＶＢＢ１）に対応した約−
１．５Ｖからオン電圧ＶＯＮ（ＶＤＬ２）に対応した約
０．５Ｖのようなハイレベルにされる。これにより、蓄
積ノードＳＮの電位は容量Ｃの両端に蓄えられたハイレ
ベルの電圧にワード線ＷＬの選択レベル（０．５Ｖ）が
重畳されて高くされる。増幅ＭＯＳＦＥＴＱｍのゲート
電圧に対応してソースに接続されたビット線ＢＬの電位
がビット線ＢＬＢのプリチャージ電圧よりも高される。
もしも、容量Ｃの電荷が零なら増幅ＭＯＳＦＥＴＱｍの
ゲート電圧（ＶＤＬ２）に対応してソースに接続された
ビット線ＢＬの電位がビット線ＢＬＢのプリチャージ電
圧よりも低される。
Ｌには、ワード線ＷＬの選択動作に先立って読み出し用
プリチャージ信号ＰＲＥがハイレベルにされてビット線
ＢＬの電位が低くされる。ワード線ＷＬは、通常動作モ
ードでのオフ電圧ＶＯＦＦ（ＶＢＢ１）に対応した約−
１．５Ｖからオン電圧ＶＯＮ（ＶＤＬ２）に対応した約
０．５Ｖのようなハイレベルにされる。これにより、蓄
積ノードＳＮの電位は容量Ｃの両端に蓄えられたハイレ
ベルの電圧にワード線ＷＬの選択レベル（０．５Ｖ）が
重畳されて高くされる。増幅ＭＯＳＦＥＴＱｍのゲート
電圧に対応してソースに接続されたビット線ＢＬの電位
がビット線ＢＬＢのプリチャージ電圧よりも高される。
もしも、容量Ｃの電荷が零なら増幅ＭＯＳＦＥＴＱｍの
ゲート電圧（ＶＤＬ２）に対応してソースに接続された
ビット線ＢＬの電位がビット線ＢＬＢのプリチャージ電
圧よりも低される。
【００５７】容量Ｃに蓄えられたハイレベルの電圧ＶＨ
（ＶＤＬ１）と、上記ワード線ＷＬの選択レベル（ＶＤ
Ｌ２）を加えた電圧（ＶＤＬ２＋ＶＤＬ１）から、増幅
ＭＯＳＦＥＴＱｍのしきい値電圧Ｖｔｈを差し引いた電
圧が、上記ＢＬＢのプリチャージ電圧（ＶＢＬＲ）より
も高くなり、容量Ｃに蓄えられたロウレベル電圧ＶＬ
（０Ｖ）と、上記ワード線ＷＬの選択レベル（ＶＤＬ
２）を加えた電圧（ＶＤＬ２＋０Ｖ）から、増幅ＭＯＳ
ＦＥＴＱｍのしきい値電圧Ｖｔｈを差し引いた電圧が、
上記ＢＬＢのプリチャージ電圧（ＶＢＬＲ）よりも高く
くなるよう、そして、かかるワード線ＷＬの電圧ＶＤＬ
２ではＰＬＥＤトランジスタがオフ状態であるように各
電圧が設定される。
（ＶＤＬ１）と、上記ワード線ＷＬの選択レベル（ＶＤ
Ｌ２）を加えた電圧（ＶＤＬ２＋ＶＤＬ１）から、増幅
ＭＯＳＦＥＴＱｍのしきい値電圧Ｖｔｈを差し引いた電
圧が、上記ＢＬＢのプリチャージ電圧（ＶＢＬＲ）より
も高くなり、容量Ｃに蓄えられたロウレベル電圧ＶＬ
（０Ｖ）と、上記ワード線ＷＬの選択レベル（ＶＤＬ
２）を加えた電圧（ＶＤＬ２＋０Ｖ）から、増幅ＭＯＳ
ＦＥＴＱｍのしきい値電圧Ｖｔｈを差し引いた電圧が、
上記ＢＬＢのプリチャージ電圧（ＶＢＬＲ）よりも高く
くなるよう、そして、かかるワード線ＷＬの電圧ＶＤＬ
２ではＰＬＥＤトランジスタがオフ状態であるように各
電圧が設定される。
【００５８】信号ＳＡＮがハイレベルとなり（図示しな
いが信号ＳＡＰがロウレベルとなって）センスアンプＳ
Ａが活性化されて上記ビット線ＢＬＢとＢＬの電位差を
増幅し、ＶＤＬに対応したハイレベルとＶＳＳに対応し
たロウレベルに増幅する。特に制限されないが、この増
幅されたビット線ＢＬのハイレベル（ＶＤＬ）は、ワー
ド線ＷＬが昇圧電圧ＶＰＰに対応したハイレベルにされ
て、上記ＰＬＥＤトランジスタＰＤをオン状態にして容
量Ｃに再書き込みされる。前記図１又は図２の実施例の
ように、かかる容量Ｃの再書き込みは、読み出し動作の
ときに常に行う必要はない。つまり、容量Ｃの情報電荷
は、前記のような読み出し動作のもとでは失われからそ
のままワード線ＷＬをオフ電圧にするものであってもよ
い。
いが信号ＳＡＰがロウレベルとなって）センスアンプＳ
Ａが活性化されて上記ビット線ＢＬＢとＢＬの電位差を
増幅し、ＶＤＬに対応したハイレベルとＶＳＳに対応し
たロウレベルに増幅する。特に制限されないが、この増
幅されたビット線ＢＬのハイレベル（ＶＤＬ）は、ワー
ド線ＷＬが昇圧電圧ＶＰＰに対応したハイレベルにされ
て、上記ＰＬＥＤトランジスタＰＤをオン状態にして容
量Ｃに再書き込みされる。前記図１又は図２の実施例の
ように、かかる容量Ｃの再書き込みは、読み出し動作の
ときに常に行う必要はない。つまり、容量Ｃの情報電荷
は、前記のような読み出し動作のもとでは失われからそ
のままワード線ＷＬをオフ電圧にするものであってもよ
い。
【００５９】しかしながら、この発明では、ＰＬＥＤト
ランジスタにおいて欠陥により生じるリーク電流が無視
できないことを前提にしているので、言い換えるなら
ば、リフレッシュ動作を必要とすることを前提としてい
るので，上記実施例のような読み出し動作のときにも容
量Ｃの再書き込みを行うようにする。読み出し動作な
ら、かかるセンスアンプの増幅信号がカラムスイッチ回
路、ローカル入出力線ＬＩＯ及びメインＩＯ線ＭＩＯを
通してメインアンプに伝えられて増幅され、出力回路を
通して外部端子から読み出し信号として出力される。書
き込み動作なら、書き込み信号に対応して上記ビット線
ＢＬとＢＬＢの電位が決定され、それがメモリセルの容
量Ｃに書き込まれる。
ランジスタにおいて欠陥により生じるリーク電流が無視
できないことを前提にしているので、言い換えるなら
ば、リフレッシュ動作を必要とすることを前提としてい
るので，上記実施例のような読み出し動作のときにも容
量Ｃの再書き込みを行うようにする。読み出し動作な
ら、かかるセンスアンプの増幅信号がカラムスイッチ回
路、ローカル入出力線ＬＩＯ及びメインＩＯ線ＭＩＯを
通してメインアンプに伝えられて増幅され、出力回路を
通して外部端子から読み出し信号として出力される。書
き込み動作なら、書き込み信号に対応して上記ビット線
ＢＬとＢＬＢの電位が決定され、それがメモリセルの容
量Ｃに書き込まれる。
【００６０】上記読み出し動作又は書き込み動作が終了
すると、信号ＳＡＮがロウレベル（ＳＡＰがハイレベ
ル）となってセンスアンプの動作が停止され、ワード線
ＷＬはオフ電圧ＶＯＦＦに対応したロウレベル（ＶＢＢ
１）にされて、上記ＰＬＥＤトランジスタＰＤがオフ状
態にされる。そして、信号ＢＬＥＱがハイレベルにされ
て、相補ビット線ＢＬとＢＬＢとが短絡されてハーフプ
リチャージレベルに戻される。
すると、信号ＳＡＮがロウレベル（ＳＡＰがハイレベ
ル）となってセンスアンプの動作が停止され、ワード線
ＷＬはオフ電圧ＶＯＦＦに対応したロウレベル（ＶＢＢ
１）にされて、上記ＰＬＥＤトランジスタＰＤがオフ状
態にされる。そして、信号ＢＬＥＱがハイレベルにされ
て、相補ビット線ＢＬとＢＬＢとが短絡されてハーフプ
リチャージレベルに戻される。
【００６１】動作モード信号ＭＯＤＥのハイレベルによ
ってデータ保持モードとされると、に示すようにワー
ド線ＷＬのオフ電圧はＶＢＢ１からＶＢＢ２のように低
い電圧に切り替えられる。これにより、ＰＬＥＤトラン
ジスタＰＤのゲート，ソース間には−３Ｖのような逆バ
イアスが与えられるためにリーク電流がいっそう小さく
される。かかるワード線ＷＬのオフ電圧ＶＯＦＦ（ＶＢ
Ｂ２）のもとでは、図１１に示すようなリフレッシュ動
作のみが実施される。リフレッシュ動作はロウ系の選択
動作は前記図１０の実施例と同じである。
ってデータ保持モードとされると、に示すようにワー
ド線ＷＬのオフ電圧はＶＢＢ１からＶＢＢ２のように低
い電圧に切り替えられる。これにより、ＰＬＥＤトラン
ジスタＰＤのゲート，ソース間には−３Ｖのような逆バ
イアスが与えられるためにリーク電流がいっそう小さく
される。かかるワード線ＷＬのオフ電圧ＶＯＦＦ（ＶＢ
Ｂ２）のもとでは、図１１に示すようなリフレッシュ動
作のみが実施される。リフレッシュ動作はロウ系の選択
動作は前記図１０の実施例と同じである。
【００６２】つまり、リフレッシュ動作は容量Ｃの情報
電荷を読み出して、それを増幅してリーク電流により減
少した蓄積電荷をもとの電荷の状態に戻すための動作で
あり、前記実施例での読み出し動作におけるカラム系の
選択動作が省略されたものと同等である。そして、動作
モード信号ＭＯＤＥのロウレベルによって通常モードと
されると、に示すようにワード線ＷＬのオフ電圧はＶ
ＢＢ２からＶＢＢ１のように切り替えられる。これによ
り、前記図１０の状態に戻り、書き込みや読み出しが可
能にされる。
電荷を読み出して、それを増幅してリーク電流により減
少した蓄積電荷をもとの電荷の状態に戻すための動作で
あり、前記実施例での読み出し動作におけるカラム系の
選択動作が省略されたものと同等である。そして、動作
モード信号ＭＯＤＥのロウレベルによって通常モードと
されると、に示すようにワード線ＷＬのオフ電圧はＶ
ＢＢ２からＶＢＢ１のように切り替えられる。これによ
り、前記図１０の状態に戻り、書き込みや読み出しが可
能にされる。
【００６３】この実施例でも、通常動作時においてもワ
ード線ＷＬのオフ電圧ＶＯＦＦを−１．５Ｖ程度にして
ＰＬＥＤトランジスタのゲート，ソース間を逆バイアス
状態にするものであるために、前記のように電流経路
（チャネル）に欠陥が存在してもリーク電流を低減で
き、容量Ｃに蓄えられた情報電荷のリーク電流による低
減を補うためのリフレッシュ周期を長くすることができ
る。データ保持モードのときにのみ、ＰＬＥＤトランジ
スタのゲート，ソース間を逆バイアス状態にしてリーク
電流を低減させるなら、通常動作時のワード線ＷＬのオ
フ電圧ＶＯＦＦをＶＳＳのような０Ｖにするものであっ
てもよい。
ード線ＷＬのオフ電圧ＶＯＦＦを−１．５Ｖ程度にして
ＰＬＥＤトランジスタのゲート，ソース間を逆バイアス
状態にするものであるために、前記のように電流経路
（チャネル）に欠陥が存在してもリーク電流を低減で
き、容量Ｃに蓄えられた情報電荷のリーク電流による低
減を補うためのリフレッシュ周期を長くすることができ
る。データ保持モードのときにのみ、ＰＬＥＤトランジ
スタのゲート，ソース間を逆バイアス状態にしてリーク
電流を低減させるなら、通常動作時のワード線ＷＬのオ
フ電圧ＶＯＦＦをＶＳＳのような０Ｖにするものであっ
てもよい。
【００６４】図１２には、図１の切替回路の一実施例の
回路図が示されている。図１２（ａ）の実施例回路で
は、信号ＭＯＤＥＢの通常の信号レベルに対応して接地
電位ＶＳＳと負ＶＢＢのいずれかを出力させるために、
入力部にレベル変換回路が設けられる。信号ＭＯＤＥＢ
はＰチャンネル型ＭＯＳＦＥＴＱ３３のゲートと、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ３２のソースに供給される。
ＭＯＳＦＥＴＱ３３のソースは、電源電圧ＶＣＣが供給
され、ＭＯＳＦＥＴＱ３２のゲートには回路の接地電位
ＶＳＳが供給される。
回路図が示されている。図１２（ａ）の実施例回路で
は、信号ＭＯＤＥＢの通常の信号レベルに対応して接地
電位ＶＳＳと負ＶＢＢのいずれかを出力させるために、
入力部にレベル変換回路が設けられる。信号ＭＯＤＥＢ
はＰチャンネル型ＭＯＳＦＥＴＱ３３のゲートと、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ３２のソースに供給される。
ＭＯＳＦＥＴＱ３３のソースは、電源電圧ＶＣＣが供給
され、ＭＯＳＦＥＴＱ３２のゲートには回路の接地電位
ＶＳＳが供給される。
【００６５】上記Ｐチャンネル型ＭＯＳＦＥＴＱ３２の
ドレインと、Ｑ３３のドレインには、ゲートとドレイン
とが交差接続されてラッチ形態にされたＮチャンネル型
ＭＯＳＦＥＴＱ３０とＱ３１のドレインが接続される。
そして、これらのＭＯＳＦＥＴＱ３０とＱ３１のソース
には、負電圧ＶＢＢが供給される。上記ＭＯＳＦＥＴＱ
３３とＱ３１の共通接続されたドレインがレベル変換出
力とされ、ＶＳＳを出力するＰチャンネル型ＭＯＳＦＥ
ＴＱ３４のゲートに伝えられる。また、上記レベル変換
出力は、ＶＢＢ２を出力するＮチャンネル型ＭＯＳＦＥ
ＴＱ３５の駆動信号とされる。
ドレインと、Ｑ３３のドレインには、ゲートとドレイン
とが交差接続されてラッチ形態にされたＮチャンネル型
ＭＯＳＦＥＴＱ３０とＱ３１のドレインが接続される。
そして、これらのＭＯＳＦＥＴＱ３０とＱ３１のソース
には、負電圧ＶＢＢが供給される。上記ＭＯＳＦＥＴＱ
３３とＱ３１の共通接続されたドレインがレベル変換出
力とされ、ＶＳＳを出力するＰチャンネル型ＭＯＳＦＥ
ＴＱ３４のゲートに伝えられる。また、上記レベル変換
出力は、ＶＢＢ２を出力するＮチャンネル型ＭＯＳＦＥ
ＴＱ３５の駆動信号とされる。
【００６６】信号ＭＯＤＥＢが、例えばＶＣＣのような
ハイレベルなら、Ｐチャンネル型ＭＯＳＦＥＴＱ３３が
オフ状態で、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオン
状態にされる。これにより、ＭＯＳＦＥＴＱ３１のゲー
トにはＭＯＳＦＥＴＱ３２を通して信号ＭＯＤＥのハイ
レベルが伝えられてオン状態にされる。このＭＯＳＦＥ
ＴＱ３１のオン状態により、ＭＯＳＦＥＴＱ３０のゲー
トとソースとがＶＢＢの同電位となりオフ状態にされ
る。上記ＭＯＳＦＥＴＱ３１のオン状態により、出力信
号がＶＢＢのようなロウレベルにされる。これにより、
Ｎチャンネル型の出力ＭＯＳＦＥＴＱ３４がオフ状態に
される。上記レベル変換回路のロウレベルの出力信号に
より、Ｐチャンネル型ＭＯＳＦＥＴＱ３４がオン状態と
なり、ＶＳＳのようなオフ電圧ＶＯＦＦとして出力す
る。
ハイレベルなら、Ｐチャンネル型ＭＯＳＦＥＴＱ３３が
オフ状態で、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオン
状態にされる。これにより、ＭＯＳＦＥＴＱ３１のゲー
トにはＭＯＳＦＥＴＱ３２を通して信号ＭＯＤＥのハイ
レベルが伝えられてオン状態にされる。このＭＯＳＦＥ
ＴＱ３１のオン状態により、ＭＯＳＦＥＴＱ３０のゲー
トとソースとがＶＢＢの同電位となりオフ状態にされ
る。上記ＭＯＳＦＥＴＱ３１のオン状態により、出力信
号がＶＢＢのようなロウレベルにされる。これにより、
Ｎチャンネル型の出力ＭＯＳＦＥＴＱ３４がオフ状態に
される。上記レベル変換回路のロウレベルの出力信号に
より、Ｐチャンネル型ＭＯＳＦＥＴＱ３４がオン状態と
なり、ＶＳＳのようなオフ電圧ＶＯＦＦとして出力す
る。
【００６７】信号ＭＯＤＥＢが、例えばＶＳＳのような
ロウレベルなら、Ｐチャンネル型ＭＯＳＦＥＴＱ３３が
オン状態で、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオフ
状態にされる。これにより、ＭＯＳＦＥＴＱ３０のゲー
トにはＭＯＳＦＥＴＱ３３を通して電源電圧ＶＣＣのハ
イレベルが伝えられてオン状態にされる。このＭＯＳＦ
ＥＴＱ３０のオン状態により、ＭＯＳＦＥＴＱ３１のゲ
ートとソースとがＶＢＢ２同電位となりオフ状態にされ
る。上記ＭＯＳＦＥＴＱ３３のオン状態により、出力信
号がＶＣＣのようなハイレベルにされる。これにより、
Ｎチャンネル型の出力ＭＯＳＦＥＴＱ３４がオン状態に
されて、ＶＢＢをオフ電圧ＶＯＦＦとして出力する。上
記レベル変換回路のロウレベルの出力信号によりＰチャ
ンネル型ＭＯＳＦＥＴＱ３４がオフ状態になる。
ロウレベルなら、Ｐチャンネル型ＭＯＳＦＥＴＱ３３が
オン状態で、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオフ
状態にされる。これにより、ＭＯＳＦＥＴＱ３０のゲー
トにはＭＯＳＦＥＴＱ３３を通して電源電圧ＶＣＣのハ
イレベルが伝えられてオン状態にされる。このＭＯＳＦ
ＥＴＱ３０のオン状態により、ＭＯＳＦＥＴＱ３１のゲ
ートとソースとがＶＢＢ２同電位となりオフ状態にされ
る。上記ＭＯＳＦＥＴＱ３３のオン状態により、出力信
号がＶＣＣのようなハイレベルにされる。これにより、
Ｎチャンネル型の出力ＭＯＳＦＥＴＱ３４がオン状態に
されて、ＶＢＢをオフ電圧ＶＯＦＦとして出力する。上
記レベル変換回路のロウレベルの出力信号によりＰチャ
ンネル型ＭＯＳＦＥＴＱ３４がオフ状態になる。
【００６８】図１２（ｂ）の実施例回路では、上記出力
ＭＯＳＦＥＴＱ３４がＮチャンネル型により構成され
る。これにより、信号ＭＯＤＥＢが直接にＭＯＳＦＥＴ
Ｑ３４のゲートに供給される。この信号ＭＯＤＥＢは、
ＭＯＳＦＥＴＱ３８とＱ３９からなるＣＭＯＳインバー
タ回路により反転されて、前記のようなＭＯＳＦＥＴＱ
３２〜Ｑ３１からなるレベル変化回路に伝えられる。こ
の実施例では、ＭＯＳＦＥＴＱ３１がレベル変換動作と
ＶＢＢの出力動作とを兼ねるものである。
ＭＯＳＦＥＴＱ３４がＮチャンネル型により構成され
る。これにより、信号ＭＯＤＥＢが直接にＭＯＳＦＥＴ
Ｑ３４のゲートに供給される。この信号ＭＯＤＥＢは、
ＭＯＳＦＥＴＱ３８とＱ３９からなるＣＭＯＳインバー
タ回路により反転されて、前記のようなＭＯＳＦＥＴＱ
３２〜Ｑ３１からなるレベル変化回路に伝えられる。こ
の実施例では、ＭＯＳＦＥＴＱ３１がレベル変換動作と
ＶＢＢの出力動作とを兼ねるものである。
【００６９】図１３には、図２又は図７の切替回路の一
実施例の回路図が示されている。この実施例では、信号
ＭＯＤＥＢの通常の信号レベルに対応して負電圧ＶＢＢ
１とＶＢＢ２のいずれかを出力させるために、入力部に
前記同様なレベル変換回路が設けられる。つまり、信号
ＭＯＤＥＢはＰチャンネル型ＭＯＳＦＥＴＱ３３のゲー
トと、Ｐチャンネル型ＭＯＳＦＥＴＱ３２のソースに供
給される。ＭＯＳＦＥＴＱ３３のソースは、電源電圧Ｖ
ＣＣが供給され、ＭＯＳＦＥＴＱ３２のゲートには回路
の接地電位ＶＳＳが供給される。
実施例の回路図が示されている。この実施例では、信号
ＭＯＤＥＢの通常の信号レベルに対応して負電圧ＶＢＢ
１とＶＢＢ２のいずれかを出力させるために、入力部に
前記同様なレベル変換回路が設けられる。つまり、信号
ＭＯＤＥＢはＰチャンネル型ＭＯＳＦＥＴＱ３３のゲー
トと、Ｐチャンネル型ＭＯＳＦＥＴＱ３２のソースに供
給される。ＭＯＳＦＥＴＱ３３のソースは、電源電圧Ｖ
ＣＣが供給され、ＭＯＳＦＥＴＱ３２のゲートには回路
の接地電位ＶＳＳが供給される。
【００７０】上記Ｐチャンネル型ＭＯＳＦＥＴＱ３２の
ドレインと、Ｑ３３のドレインには、ゲートとドレイン
とが交差接続されてラッチ形態にされたＮチャンネル型
ＭＯＳＦＥＴＱ３０とＱ３１のドレインが接続される。
そして、これらのＭＯＳＦＥＴＱ３０とＱ３１のソース
には、最低電圧である負電圧ＶＢＢ２が供給される。前
記のようにＶＢＢ１は例えば−１．５Ｖであり、ＶＢＢ
２は例えば−３Ｖであり、ＶＢＢ１＞ＶＢＢ２のように
されている。
ドレインと、Ｑ３３のドレインには、ゲートとドレイン
とが交差接続されてラッチ形態にされたＮチャンネル型
ＭＯＳＦＥＴＱ３０とＱ３１のドレインが接続される。
そして、これらのＭＯＳＦＥＴＱ３０とＱ３１のソース
には、最低電圧である負電圧ＶＢＢ２が供給される。前
記のようにＶＢＢ１は例えば−１．５Ｖであり、ＶＢＢ
２は例えば−３Ｖであり、ＶＢＢ１＞ＶＢＢ２のように
されている。
【００７１】上記ＭＯＳＦＥＴＱ３３とＱ３１の共通接
続されたドレインがレベル変換出力とされ、ＶＢＢ１を
出力するＮチャンネル型ＭＯＳＦＥＴＱ３６のゲートに
伝えられる。また、上記レベル変換出力は、上記電源電
圧ＶＣＣと負電圧ＶＢＢ２により動作するＰチャンネル
型ＭＯＳＦＥＴＱ３４とＮチャンネル型ＭＯＳＦＥＴＱ
３５からなるＣＭＯＳインバータ回路に伝えられて、そ
の出力からＶＣＣ−ＶＢＢ２のような信号振幅を持つ反
転信号を形成する。この反転信号によりＶＢＢ２を出力
するＮチャンネル型ＭＯＳＦＥＴＱ３７が駆動される。
続されたドレインがレベル変換出力とされ、ＶＢＢ１を
出力するＮチャンネル型ＭＯＳＦＥＴＱ３６のゲートに
伝えられる。また、上記レベル変換出力は、上記電源電
圧ＶＣＣと負電圧ＶＢＢ２により動作するＰチャンネル
型ＭＯＳＦＥＴＱ３４とＮチャンネル型ＭＯＳＦＥＴＱ
３５からなるＣＭＯＳインバータ回路に伝えられて、そ
の出力からＶＣＣ−ＶＢＢ２のような信号振幅を持つ反
転信号を形成する。この反転信号によりＶＢＢ２を出力
するＮチャンネル型ＭＯＳＦＥＴＱ３７が駆動される。
【００７２】信号ＭＯＤＥＢが、例えばＶＣＣのような
ハイレベルなら、Ｐチャンネル型ＭＯＳＦＥＴＱ３３が
オフ状態で、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオン
状態にされる。これにより、ＭＯＳＦＥＴＱ３１のゲー
トにはＭＯＳＦＥＴＱ３２を通して信号ＭＯＤＥのハイ
レベルが伝えられてオン状態にされる。このＭＯＳＦＥ
ＴＱ３１のオン状態により、ＭＯＳＦＥＴＱ３０のゲー
トとソースとがＶＢＢ２の同電位となりオフ状態にされ
る。上記ＭＯＳＦＥＴＱ３１のオン状態により、出力信
号がＶＢＢ２のようなロウレベルにされる。これによ
り、Ｎチャンネル型の出力ＭＯＳＦＥＴＱ３６がオフ状
態にされる。上記レベル変換回路のロウレベルの出力信
号により、Ｐチャンネル型ＭＯＳＦＥＴＱ３４とＮチャ
ンネル型ＭＯＳＦＥＴＱ３５からなるＣＭＯＳインバー
タ回路の出力信号がＶＣＣのようなハイレベルを形成す
るので、Ｎチャンネル型ＭＯＳＦＥＴＱ３７がオン状態
となって、ＶＢＢ２のようなオフ電圧ＶＯＦＦとして出
力する。
ハイレベルなら、Ｐチャンネル型ＭＯＳＦＥＴＱ３３が
オフ状態で、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオン
状態にされる。これにより、ＭＯＳＦＥＴＱ３１のゲー
トにはＭＯＳＦＥＴＱ３２を通して信号ＭＯＤＥのハイ
レベルが伝えられてオン状態にされる。このＭＯＳＦＥ
ＴＱ３１のオン状態により、ＭＯＳＦＥＴＱ３０のゲー
トとソースとがＶＢＢ２の同電位となりオフ状態にされ
る。上記ＭＯＳＦＥＴＱ３１のオン状態により、出力信
号がＶＢＢ２のようなロウレベルにされる。これによ
り、Ｎチャンネル型の出力ＭＯＳＦＥＴＱ３６がオフ状
態にされる。上記レベル変換回路のロウレベルの出力信
号により、Ｐチャンネル型ＭＯＳＦＥＴＱ３４とＮチャ
ンネル型ＭＯＳＦＥＴＱ３５からなるＣＭＯＳインバー
タ回路の出力信号がＶＣＣのようなハイレベルを形成す
るので、Ｎチャンネル型ＭＯＳＦＥＴＱ３７がオン状態
となって、ＶＢＢ２のようなオフ電圧ＶＯＦＦとして出
力する。
【００７３】信号ＭＯＤＥＢが、例えばＶＳＳのような
ロウレベルなら、Ｐチャンネル型ＭＯＳＦＥＴＱ３３が
オン状態で、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオフ
状態にされる。これにより、ＭＯＳＦＥＴＱ３０のゲー
トにはＭＯＳＦＥＴＱ３３を通して電源電圧ＶＣＣのハ
イレベルが伝えられてオン状態にされる。このＭＯＳＦ
ＥＴＱ３０のオン状態により、ＭＯＳＦＥＴＱ３１のゲ
ートとソースとがＶＢＢ２の同電位となりオフ状態にさ
れる。上記ＭＯＳＦＥＴＱ３３のオン状態により、出力
信号がＶＣＣのようなハイレベルにされる。これによ
り、Ｎチャンネル型の出力ＭＯＳＦＥＴＱ３６がオン状
態にされて、ＶＢＢ１をオフ電圧ＶＯＦＦとして出力す
る。上記レベル変換回路のロウレベルの出力信号によ
り、Ｐチャンネル型ＭＯＳＦＥＴＱ３４とＮチャンネル
型ＭＯＳＦＥＴＱ３５からなるＣＭＯＳインバータ回路
の出力信号がＶＢＢ２のようなロウレベルを形成するの
で、Ｎチャンネル型ＭＯＳＦＥＴＱ３７がオフ状態とな
る。
ロウレベルなら、Ｐチャンネル型ＭＯＳＦＥＴＱ３３が
オン状態で、Ｐチャンネル型ＭＯＳＦＥＴＱ３２がオフ
状態にされる。これにより、ＭＯＳＦＥＴＱ３０のゲー
トにはＭＯＳＦＥＴＱ３３を通して電源電圧ＶＣＣのハ
イレベルが伝えられてオン状態にされる。このＭＯＳＦ
ＥＴＱ３０のオン状態により、ＭＯＳＦＥＴＱ３１のゲ
ートとソースとがＶＢＢ２の同電位となりオフ状態にさ
れる。上記ＭＯＳＦＥＴＱ３３のオン状態により、出力
信号がＶＣＣのようなハイレベルにされる。これによ
り、Ｎチャンネル型の出力ＭＯＳＦＥＴＱ３６がオン状
態にされて、ＶＢＢ１をオフ電圧ＶＯＦＦとして出力す
る。上記レベル変換回路のロウレベルの出力信号によ
り、Ｐチャンネル型ＭＯＳＦＥＴＱ３４とＮチャンネル
型ＭＯＳＦＥＴＱ３５からなるＣＭＯＳインバータ回路
の出力信号がＶＢＢ２のようなロウレベルを形成するの
で、Ｎチャンネル型ＭＯＳＦＥＴＱ３７がオフ状態とな
る。
【００７４】図１４には、この発明に用いられる負電圧
発生回路の一実施例のブロック図が示されている。この
実施例では、負電圧発生回路自身で発生させる負電圧Ｖ
ＢＢを動作モードに応じて変更させる。負電圧発生回路
は、発振回路ＯＳＣで発生されたパルスを受けるチャー
ジポンプ回路ＰＵＭＰにより負電圧ＶＢＢを発生させ
る。上記発振回路は、信号ＡＣＴＢがロウレベル（論理
０）にれることにより発振動作を行ない、信号ＡＣＴＢ
がハイレベルにされると発振動作を停止する。これのよ
うな発振回路の動作制御によって、チャージポンプ回路
ＰＵＭＰが間欠的に動作して基板電圧ＶＢＢの制御を行
う。
発生回路の一実施例のブロック図が示されている。この
実施例では、負電圧発生回路自身で発生させる負電圧Ｖ
ＢＢを動作モードに応じて変更させる。負電圧発生回路
は、発振回路ＯＳＣで発生されたパルスを受けるチャー
ジポンプ回路ＰＵＭＰにより負電圧ＶＢＢを発生させ
る。上記発振回路は、信号ＡＣＴＢがロウレベル（論理
０）にれることにより発振動作を行ない、信号ＡＣＴＢ
がハイレベルにされると発振動作を停止する。これのよ
うな発振回路の動作制御によって、チャージポンプ回路
ＰＵＭＰが間欠的に動作して基板電圧ＶＢＢの制御を行
う。
【００７５】信号ＰＵＰＢは、負電圧発生回路の動作制
御信号であり、それがロウレベル（論理０）によって負
電圧発生動作を指示する。Ｐチャンネル型ＭＯＳＦＥＴ
４０は、高抵抗素子として動作し、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ４１とダイオード接続のＮチャンネル型ＭＯ
ＳＦＥＴＱ４２とが負電圧ＶＢＢのレベル検出回路を構
成する。このＭＯＳＦＥＴＱ４１は、動作モード信号Ｍ
ＯＤＥを受けるＣＭＯＳインバータ回路の出力信号によ
り制御される。
御信号であり、それがロウレベル（論理０）によって負
電圧発生動作を指示する。Ｐチャンネル型ＭＯＳＦＥＴ
４０は、高抵抗素子として動作し、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ４１とダイオード接続のＮチャンネル型ＭＯ
ＳＦＥＴＱ４２とが負電圧ＶＢＢのレベル検出回路を構
成する。このＭＯＳＦＥＴＱ４１は、動作モード信号Ｍ
ＯＤＥを受けるＣＭＯＳインバータ回路の出力信号によ
り制御される。
【００７６】動作モード信号ＭＯＤＥがロウレベルと
き、ＣＭＯＳインバータ回路ＩＮ１の出力信号がハイレ
ベルとなり、ＭＯＳＦＥＴＱ４１はオン状態となり、ダ
イオード接続のＭＯＳＦＥＴＱ４２のドレインとＭＯＳ
ＦＥＴＱ４０のドレインとを接続する。このような動作
モード時には、負電圧ＶＢＢがＭＯＳＦＥＴＱ３２のゲ
ート，ソース間電圧だけ低くれると、電流経路が形成さ
れてＣＭＯＳインバータ回路ＩＮ２の入力電圧ＶＭをロ
ウレベルにする。これにより、ＣＭＯＳインバータ回路
ＩＮ２の出力信号がハイレベル、ＣＭＯＳインバータ回
路ＩＮ３の出力信号がロウレベル（論理０）となりノア
ゲート回路Ｇ１の出力信号をハイレベル（論理１）にす
るので、発振回路ＯＳＣの動作を停止させる。
き、ＣＭＯＳインバータ回路ＩＮ１の出力信号がハイレ
ベルとなり、ＭＯＳＦＥＴＱ４１はオン状態となり、ダ
イオード接続のＭＯＳＦＥＴＱ４２のドレインとＭＯＳ
ＦＥＴＱ４０のドレインとを接続する。このような動作
モード時には、負電圧ＶＢＢがＭＯＳＦＥＴＱ３２のゲ
ート，ソース間電圧だけ低くれると、電流経路が形成さ
れてＣＭＯＳインバータ回路ＩＮ２の入力電圧ＶＭをロ
ウレベルにする。これにより、ＣＭＯＳインバータ回路
ＩＮ２の出力信号がハイレベル、ＣＭＯＳインバータ回
路ＩＮ３の出力信号がロウレベル（論理０）となりノア
ゲート回路Ｇ１の出力信号をハイレベル（論理１）にす
るので、発振回路ＯＳＣの動作を停止させる。
【００７７】上記チャージポンプ回路ＰＵＭＰの停止に
より負電圧ＶＢＢがＭＯＳＦＥＴＱ３２のゲート，ソー
ス間電圧よりも小さくなると、電流経路が遮断されて高
抵抗素子としてのＭＯＳＦＥＴＱ４０によりＣＭＯＳイ
ンバータ回路ＩＮ２の入力信号ＶＭをハイレベルとし、
ＣＭＯＳインバータ回路ＩＮ２の出力信号がロウレベ
ル、ＣＭＯＳインバータ回路ＩＮ３の出力信号がハイレ
ベル（論理１）となりノアゲート回路Ｇ１の出力信号を
ロウレベル（論理０）にするので、発振回路ＯＳＣの動
作を行わせてチャージポンプ回路ＰＵＭＰにより負電圧
を発生させる。このような発振回路ＯＳＣ及びチャージ
ポンプ回路ＰＵＭＰの間欠的な動作によって、負電圧Ｖ
ＢＢはＭＯＳＦＥＴＱ４２のしきい値電圧に対応された
ほぼ一定に制御される。
より負電圧ＶＢＢがＭＯＳＦＥＴＱ３２のゲート，ソー
ス間電圧よりも小さくなると、電流経路が遮断されて高
抵抗素子としてのＭＯＳＦＥＴＱ４０によりＣＭＯＳイ
ンバータ回路ＩＮ２の入力信号ＶＭをハイレベルとし、
ＣＭＯＳインバータ回路ＩＮ２の出力信号がロウレベ
ル、ＣＭＯＳインバータ回路ＩＮ３の出力信号がハイレ
ベル（論理１）となりノアゲート回路Ｇ１の出力信号を
ロウレベル（論理０）にするので、発振回路ＯＳＣの動
作を行わせてチャージポンプ回路ＰＵＭＰにより負電圧
を発生させる。このような発振回路ＯＳＣ及びチャージ
ポンプ回路ＰＵＭＰの間欠的な動作によって、負電圧Ｖ
ＢＢはＭＯＳＦＥＴＱ４２のしきい値電圧に対応された
ほぼ一定に制御される。
【００７８】動作モード信号ＭＯＤＥがロウレベルと
き、ＣＭＯＳインバータ回路ＩＮ１の出力信号がロウレ
ベルとなり、ＭＯＳＦＥＴＱ４１は等価的にダイオード
接続のＭＯＳＦＥＴと見做される。このような動作モー
ド時には、負電圧ＶＢＢがＭＯＳＦＥＴＱ３２とＭＯＳ
ＦＥＴＱ４１のゲート，ソース間電圧より低い電圧にさ
れたときに、上記ＭＯＳＦＥＴＱ４１とＱ４２がオン状
態となって電流経路を形成して電圧ＶＭをロウレベルに
する。これにより、発振回路ＯＳＣの動作を停止するの
で、負電圧ＶＢＢはＭＯＳＦＥＴＱ４１とＱ４２のしき
い値電圧に対応されたほぼ一定に制御される。このよう
に、切替回路ＳＷを設けることなく、負電圧発生回路自
身で２通りの負電圧ＶＢＢ１（−Ｖｔｈ）と、ＶＢＢ２
（−２Ｖｔｈ）を形成することができる。
き、ＣＭＯＳインバータ回路ＩＮ１の出力信号がロウレ
ベルとなり、ＭＯＳＦＥＴＱ４１は等価的にダイオード
接続のＭＯＳＦＥＴと見做される。このような動作モー
ド時には、負電圧ＶＢＢがＭＯＳＦＥＴＱ３２とＭＯＳ
ＦＥＴＱ４１のゲート，ソース間電圧より低い電圧にさ
れたときに、上記ＭＯＳＦＥＴＱ４１とＱ４２がオン状
態となって電流経路を形成して電圧ＶＭをロウレベルに
する。これにより、発振回路ＯＳＣの動作を停止するの
で、負電圧ＶＢＢはＭＯＳＦＥＴＱ４１とＱ４２のしき
い値電圧に対応されたほぼ一定に制御される。このよう
に、切替回路ＳＷを設けることなく、負電圧発生回路自
身で２通りの負電圧ＶＢＢ１（−Ｖｔｈ）と、ＶＢＢ２
（−２Ｖｔｈ）を形成することができる。
【００７９】図１５には、この発明に用いられる発振回
路の一実施例の回路図が示されている。この実施例で
は、前記のようにデータ保持モードでは、リフレッシュ
周期が長くされることに対応し、負電圧発生回路での電
流供給能力が通常動作に比べて低くてよいことから、負
電圧発生回路自身での消費電流を低減するように工夫さ
れている。この実施例では、上記の理由により通常動作
時とデータ保持モード時とで発振回路の発振周波数を変
更する。
路の一実施例の回路図が示されている。この実施例で
は、前記のようにデータ保持モードでは、リフレッシュ
周期が長くされることに対応し、負電圧発生回路での電
流供給能力が通常動作に比べて低くてよいことから、負
電圧発生回路自身での消費電流を低減するように工夫さ
れている。この実施例では、上記の理由により通常動作
時とデータ保持モード時とで発振回路の発振周波数を変
更する。
【００８０】発振回路ＯＳＣは、基本的には奇数個（同
図では５個）のＣＭＯＳインバータ回路をリング状に接
続してリングオシレータを構成する。このリングオシレ
ータのうち初段回路には、２入力のナンドゲート回路で
構成し、一方の入力に信号ＳＴＰとＡＣＴとを受けるオ
アゲート回路で形成された制御信号を供給し、前記のよ
うなレベルモニタ出力に対応してナンドゲート回路での
信号伝達を制御することにより、発振ループの形成／遮
断を制御する。
図では５個）のＣＭＯＳインバータ回路をリング状に接
続してリングオシレータを構成する。このリングオシレ
ータのうち初段回路には、２入力のナンドゲート回路で
構成し、一方の入力に信号ＳＴＰとＡＣＴとを受けるオ
アゲート回路で形成された制御信号を供給し、前記のよ
うなレベルモニタ出力に対応してナンドゲート回路での
信号伝達を制御することにより、発振ループの形成／遮
断を制御する。
【００８１】そして、上記ナンドゲート回路を除くＣＭ
ＯＳインバータ回路には、動作電流を切り替える２種類
のＭＯＳＦＥＴを設ける。つまり、そのサイズを大きく
して大きな電流を流すようにするＮチャンネル型ＭＯＳ
ＦＥＴとＰチャンネル型ＭＯＳＦＥＴのペアと、そのサ
イズを小さくして小さな電流しか流さないようにしたＮ
チャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥ
Ｔのペアとをそれぞれ並列形態に接続する。これらのＭ
ＯＳＦＥＴを動作モード信号ＭＯＤＥ２によりいずれか
一方のペアをオン状態にする。
ＯＳインバータ回路には、動作電流を切り替える２種類
のＭＯＳＦＥＴを設ける。つまり、そのサイズを大きく
して大きな電流を流すようにするＮチャンネル型ＭＯＳ
ＦＥＴとＰチャンネル型ＭＯＳＦＥＴのペアと、そのサ
イズを小さくして小さな電流しか流さないようにしたＮ
チャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥ
Ｔのペアとをそれぞれ並列形態に接続する。これらのＭ
ＯＳＦＥＴを動作モード信号ＭＯＤＥ２によりいずれか
一方のペアをオン状態にする。
【００８２】したがって、信号ＳＴＰとＡＣＴにより発
振回路が発振動作にされるとき、上記動作モード信号Ｍ
ＯＤＥ２により通常動作モードのときには大きな電流を
流すＭＯＳＦＥＴペアを選び、ＣＭＯＳインバータ回路
での信号遅延時間を短くして、発振回路の発振周波数を
高くする。これにより、単位時間当たりのチャージポン
プ回路でのチャージポンプ回数が大きくなって負電圧発
生回路の電流供給能力を高くする。上記動作モード信号
ＭＯＤＥ２によりデータ保持モードのときには小さな電
流を流すＭＯＳＦＥＴペアを選び、ＣＭＯＳインバータ
回路での信号遅延時間を長くして、発振回路の発振周波
数を低くする。これにより、単位時間当たりのチャージ
ポンプ回路でのチャージポンプ回数が減少して、長い周
期でのリフレッシュ動作のみが行われることに対応して
負電圧発生回路の電流供給能力を小さくし、負電圧発生
回路での電流消費もあわせて低減させる。
振回路が発振動作にされるとき、上記動作モード信号Ｍ
ＯＤＥ２により通常動作モードのときには大きな電流を
流すＭＯＳＦＥＴペアを選び、ＣＭＯＳインバータ回路
での信号遅延時間を短くして、発振回路の発振周波数を
高くする。これにより、単位時間当たりのチャージポン
プ回路でのチャージポンプ回数が大きくなって負電圧発
生回路の電流供給能力を高くする。上記動作モード信号
ＭＯＤＥ２によりデータ保持モードのときには小さな電
流を流すＭＯＳＦＥＴペアを選び、ＣＭＯＳインバータ
回路での信号遅延時間を長くして、発振回路の発振周波
数を低くする。これにより、単位時間当たりのチャージ
ポンプ回路でのチャージポンプ回数が減少して、長い周
期でのリフレッシュ動作のみが行われることに対応して
負電圧発生回路の電流供給能力を小さくし、負電圧発生
回路での電流消費もあわせて低減させる。
【００８３】図１６には、この発明に用いられるチャー
ジポンプ回路の一実施例の回路図が示されている。実施
例では、負電圧ＶＢＢを形成するブースト容量ＣＢ１を
プリチャージするＭＯＳＦＥＴをＰチャンネル型ＭＯＳ
ＦＥＴＱ４３を用い、そのゲートにブースト容量ＣＢ２
で形成された負電圧を供給する。これにより、ブースト
容量ＣＢ１の両電極には、インバータ回路ＩＮ４の出力
信号が電源電圧（例えばＶＣＣ）に対応したハイレベル
と、回路の接地電位ＶＳＳとが与えられてプリチャージ
される。したがって、インバータ回路ＩＮ４がロウレベ
ル（接地電位ＶＳＳ）のときには−ＶＣＣのような負電
圧を発生させることができる。この負電圧−ＶＣＣによ
りダイオード形態のＭＯＳＦＥＴＱ４４がオン状態とな
り、ＶＢＢを−ＶＣＣ＋Ｖｔｈ（ＶｔｈはＭＯＳＦＥＴ
Ｑ４４のしきい値電圧）まで低下させる。
ジポンプ回路の一実施例の回路図が示されている。実施
例では、負電圧ＶＢＢを形成するブースト容量ＣＢ１を
プリチャージするＭＯＳＦＥＴをＰチャンネル型ＭＯＳ
ＦＥＴＱ４３を用い、そのゲートにブースト容量ＣＢ２
で形成された負電圧を供給する。これにより、ブースト
容量ＣＢ１の両電極には、インバータ回路ＩＮ４の出力
信号が電源電圧（例えばＶＣＣ）に対応したハイレベル
と、回路の接地電位ＶＳＳとが与えられてプリチャージ
される。したがって、インバータ回路ＩＮ４がロウレベ
ル（接地電位ＶＳＳ）のときには−ＶＣＣのような負電
圧を発生させることができる。この負電圧−ＶＣＣによ
りダイオード形態のＭＯＳＦＥＴＱ４４がオン状態とな
り、ＶＢＢを−ＶＣＣ＋Ｖｔｈ（ＶｔｈはＭＯＳＦＥＴ
Ｑ４４のしきい値電圧）まで低下させる。
【００８４】信号ＳＴＰは動作停止信号であり、それが
ハイレベル（論理１）のとき、発振回路ＯＳＣから発振
パルスが供給された状態でもチャージポンプ動作は、停
止させられる。上記信号ＳＴＰがロウレベル（論理０）
のときでも、前記のようなレベル検出回路により発振回
路ＯＳＣの動作が停止させられたならチャージポンプ回
路は動作を停止する。
ハイレベル（論理１）のとき、発振回路ＯＳＣから発振
パルスが供給された状態でもチャージポンプ動作は、停
止させられる。上記信号ＳＴＰがロウレベル（論理０）
のときでも、前記のようなレベル検出回路により発振回
路ＯＳＣの動作が停止させられたならチャージポンプ回
路は動作を停止する。
【００８５】図１７には、この発明に用いられる負電圧
発生回路の他の一実施例のブロック図が示されている。
発振回路ＯＳＣで形成された発振パルスがチャージポン
プ回路ＶＢＢ−ＰＵＭＰに供給されて負電圧ＶＢＢが形
成される。発振回路ＯＳＣは、例えば前記図１５と類似
したリングオシレータにより構成される。チャージポン
プ回路ＶＢＢ−ＰＵＭＰは、前記図１６と類似の回路に
より構成される。そして、負電圧ＶＢＢは、そのレベル
検出回路（Ｌevel Ｄetector)によりレベル判定が行わ
れて、発振回路ＯＳＣの動作制御信号ＡＣＴＢが形成さ
れる。
発生回路の他の一実施例のブロック図が示されている。
発振回路ＯＳＣで形成された発振パルスがチャージポン
プ回路ＶＢＢ−ＰＵＭＰに供給されて負電圧ＶＢＢが形
成される。発振回路ＯＳＣは、例えば前記図１５と類似
したリングオシレータにより構成される。チャージポン
プ回路ＶＢＢ−ＰＵＭＰは、前記図１６と類似の回路に
より構成される。そして、負電圧ＶＢＢは、そのレベル
検出回路（Ｌevel Ｄetector)によりレベル判定が行わ
れて、発振回路ＯＳＣの動作制御信号ＡＣＴＢが形成さ
れる。
【００８６】レベル検出回路は、高抵抗のＰチャンネル
型ＭＯＳＦＥＴと、ゲートが接地電位に接続されたＭＯ
ＳＦＥＴ及びダイオード接続のＭＯＳＦＥＴから構成さ
れる。このレベル検出回路は、前記図１４の実施例回路
においてインバータ回路ＩＮ１の出力信号がロウレベル
ときと等価である。それ故、この実施例の負電圧発生回
路では、負電圧ＶＢＢが−２Ｖｔｈのように設定され
る。Ｖｔｈは、上記ＭＯＳＦＥＴのしきい値電圧であ
る。
型ＭＯＳＦＥＴと、ゲートが接地電位に接続されたＭＯ
ＳＦＥＴ及びダイオード接続のＭＯＳＦＥＴから構成さ
れる。このレベル検出回路は、前記図１４の実施例回路
においてインバータ回路ＩＮ１の出力信号がロウレベル
ときと等価である。それ故、この実施例の負電圧発生回
路では、負電圧ＶＢＢが−２Ｖｔｈのように設定され
る。Ｖｔｈは、上記ＭＯＳＦＥＴのしきい値電圧であ
る。
【００８７】前記図２又は図７の実施例のように、２種
類の負電圧ＶＢＢ１とＶＢＢ２とを必要とする場合、Ｖ
ＢＢ１を形成する負電圧発生回路には、上記のように−
２Ｖｔｈ（又は−Ｖｔｈ）のようなレベル検出回路を用
い、ＶＢＢ２を形成する負電圧発生回路には、−４Ｖｔ
ｈ（又は−２Ｖｔｈ）のようなレベル検出回路を用いる
ようにするればよい。
類の負電圧ＶＢＢ１とＶＢＢ２とを必要とする場合、Ｖ
ＢＢ１を形成する負電圧発生回路には、上記のように−
２Ｖｔｈ（又は−Ｖｔｈ）のようなレベル検出回路を用
い、ＶＢＢ２を形成する負電圧発生回路には、−４Ｖｔ
ｈ（又は−２Ｖｔｈ）のようなレベル検出回路を用いる
ようにするればよい。
【００８８】前記図１５ないし図１６の実施例におい
て、通常モードからデータ保持モードに切り替えると
き、あるいはデータ保持モードから通常モードへの切り
替えをゆっくり行えばよいときには、通常モードのとき
にはＶＢＢ２を形成する負電圧発生回路を信号ＳＴＰに
より停止させ、データ保持モードに切り替えときにＶＢ
Ｂ２を動作状態にし、ＶＢＢ１を形成する負電圧発生回
路を停止状態にする。そして、データ保持モードから通
常モードに切り替えるときには、ＶＢＢ１を動作状態に
し、ＶＢＢ２を形成する負電圧発生回路を停止状態にす
る。このような２つの負電圧発生回路ＶＢＢ１とＶＢＢ
２を交互に動作させるようにすることにより、負電圧発
生回路での消費電流を小さくすることができる。
て、通常モードからデータ保持モードに切り替えると
き、あるいはデータ保持モードから通常モードへの切り
替えをゆっくり行えばよいときには、通常モードのとき
にはＶＢＢ２を形成する負電圧発生回路を信号ＳＴＰに
より停止させ、データ保持モードに切り替えときにＶＢ
Ｂ２を動作状態にし、ＶＢＢ１を形成する負電圧発生回
路を停止状態にする。そして、データ保持モードから通
常モードに切り替えるときには、ＶＢＢ１を動作状態に
し、ＶＢＢ２を形成する負電圧発生回路を停止状態にす
る。このような２つの負電圧発生回路ＶＢＢ１とＶＢＢ
２を交互に動作させるようにすることにより、負電圧発
生回路での消費電流を小さくすることができる。
【００８９】図１８には、図２又は図７の切替回路の他
の一実施例の回路図が示されている。この実施例では、
Ｐチャンネル型の差動ＭＯＳＦＥＴＱ５１とＱ５２と、
Ｎチャンネル型の電流ミラー形態の負荷ＭＯＳＦＥＴＱ
５３とＱ５４、上記差動ＭＯＳＦＥＴＱ５１とＱ５２の
共通接続されたソースに設けられてバイアス電流を流す
Ｐチャンネル型のＭＯＳＦＥＴＱ５０からなる差動回路
（電圧比較回路）を用い、制御電圧ＶRNに追従させて信
号電圧（オフ電圧）ＶＯＦＦを変化させるようにするも
のである。つまり、出力電圧ＶＯＦＦを出力する出力点
回路の接地電位ＶＳＳにＰチャンネル型ＭＯＳＦＥＴＱ
４４を設けて定電圧ＶＰ２を印加して高抵抗素子として
動作させる。上記出力電圧ＶＯＦＦを出力する出力点と
負電圧ＶＢＢとの間にＮチャンネル型ＭＯＳＦＥＴＱ５
６を設けて上記電圧比較回路の出力信号で制御する。出
力点には、出力電圧ＶＯＦＦを安定化させる容量Ｃが設
けられている。
の一実施例の回路図が示されている。この実施例では、
Ｐチャンネル型の差動ＭＯＳＦＥＴＱ５１とＱ５２と、
Ｎチャンネル型の電流ミラー形態の負荷ＭＯＳＦＥＴＱ
５３とＱ５４、上記差動ＭＯＳＦＥＴＱ５１とＱ５２の
共通接続されたソースに設けられてバイアス電流を流す
Ｐチャンネル型のＭＯＳＦＥＴＱ５０からなる差動回路
（電圧比較回路）を用い、制御電圧ＶRNに追従させて信
号電圧（オフ電圧）ＶＯＦＦを変化させるようにするも
のである。つまり、出力電圧ＶＯＦＦを出力する出力点
回路の接地電位ＶＳＳにＰチャンネル型ＭＯＳＦＥＴＱ
４４を設けて定電圧ＶＰ２を印加して高抵抗素子として
動作させる。上記出力電圧ＶＯＦＦを出力する出力点と
負電圧ＶＢＢとの間にＮチャンネル型ＭＯＳＦＥＴＱ５
６を設けて上記電圧比較回路の出力信号で制御する。出
力点には、出力電圧ＶＯＦＦを安定化させる容量Ｃが設
けられている。
【００９０】上記実施例回路では、制御電圧ＶRNに追従
した出力電圧ＶＯＦＦを形成することができる。つま
り、出力電圧ＶＯＦＦが制御電圧ＶRNよりも低いときに
は、ＭＯＳＦＥＴＱ５１に相対的に大きな電流が流れ、
負荷回路を介してＭＯＳＦＥＴＱ５１とＱ５２のドレイ
ン電流の差分に対応した電流によってＭＯＳＦＥＴＱ５
６のゲート電圧を低下させる。これにより、ＭＯＳＦＥ
ＴＱ５６の電流供給能力を低くする。これにより、出力
電圧ＶＯＦＦは、前記ワードドライバＷＤ等の電流等に
よって高くされる。
した出力電圧ＶＯＦＦを形成することができる。つま
り、出力電圧ＶＯＦＦが制御電圧ＶRNよりも低いときに
は、ＭＯＳＦＥＴＱ５１に相対的に大きな電流が流れ、
負荷回路を介してＭＯＳＦＥＴＱ５１とＱ５２のドレイ
ン電流の差分に対応した電流によってＭＯＳＦＥＴＱ５
６のゲート電圧を低下させる。これにより、ＭＯＳＦＥ
ＴＱ５６の電流供給能力を低くする。これにより、出力
電圧ＶＯＦＦは、前記ワードドライバＷＤ等の電流等に
よって高くされる。
【００９１】出力電圧ＶＯＦＦが制御電圧ＶRNよりも高
いときには、ＭＯＳＦＥＴＱ５２に相対的に大きな電流
が流れ、負荷回路を介してＭＯＳＦＥＴＱ５１とＱ５２
のドレイン電流の差分に対応した電流によってＭＯＳＦ
ＥＴＱ５６のゲート電圧を上昇させる。これにより、Ｍ
ＯＳＦＥＴＱ５６の電流供給能力が大きくなる。これに
より、出力電圧ＶＯＦＦは、負電圧ＶＢＢに向かって低
下する。上記のような制御動作により、ＶＯＦＦはＶRN
と等しくなるように制御される。このような回路動作を
利用し、上記制御電圧ＶRNをＶＢＢ１とＶＢＢ２に対応
した２値の電圧に切り替えるようにすることにより、前
記図１３の実施例と同様な２通りの負電圧ＶＢＢ１とＶ
ＢＢ２を切り替えて出力させることができる。
いときには、ＭＯＳＦＥＴＱ５２に相対的に大きな電流
が流れ、負荷回路を介してＭＯＳＦＥＴＱ５１とＱ５２
のドレイン電流の差分に対応した電流によってＭＯＳＦ
ＥＴＱ５６のゲート電圧を上昇させる。これにより、Ｍ
ＯＳＦＥＴＱ５６の電流供給能力が大きくなる。これに
より、出力電圧ＶＯＦＦは、負電圧ＶＢＢに向かって低
下する。上記のような制御動作により、ＶＯＦＦはＶRN
と等しくなるように制御される。このような回路動作を
利用し、上記制御電圧ＶRNをＶＢＢ１とＶＢＢ２に対応
した２値の電圧に切り替えるようにすることにより、前
記図１３の実施例と同様な２通りの負電圧ＶＢＢ１とＶ
ＢＢ２を切り替えて出力させることができる。
【００９２】図１９には、制御電圧発生回路の一実施例
の回路図が示されている。この実施例回路は、上記図１
８の制御電圧ＶRNを形成する。Ｐチャンネル型ＭＯＳＦ
ＥＴを構成するＰ型のソース，ドレインをエミッタと
し、Ｎ型のウェルをベースとして、Ｐ型基板をコレクタ
として利用する寄生バイポーラ型トランジスタのベー
ス，エミッタ間電圧ＶBEを利用して定電圧素子を構成
し、かかる定電圧Ｖref を電圧比較回路の反転入力
（−）に供給する。この電圧比較回路の非反転入力
（＋）には、抵抗Ｒに電流ＩBBを流して形成された電圧
を印加する。電圧比較回路は、非ＭＯＳＦＥＴＱ５８及
びＱ５９の制御して電圧Ｖref ＝Ｒ×ＩBBになるような
定電流ＩBBを形成する。
の回路図が示されている。この実施例回路は、上記図１
８の制御電圧ＶRNを形成する。Ｐチャンネル型ＭＯＳＦ
ＥＴを構成するＰ型のソース，ドレインをエミッタと
し、Ｎ型のウェルをベースとして、Ｐ型基板をコレクタ
として利用する寄生バイポーラ型トランジスタのベー
ス，エミッタ間電圧ＶBEを利用して定電圧素子を構成
し、かかる定電圧Ｖref を電圧比較回路の反転入力
（−）に供給する。この電圧比較回路の非反転入力
（＋）には、抵抗Ｒに電流ＩBBを流して形成された電圧
を印加する。電圧比較回路は、非ＭＯＳＦＥＴＱ５８及
びＱ５９の制御して電圧Ｖref ＝Ｒ×ＩBBになるような
定電流ＩBBを形成する。
【００９３】上記定電流ＩBBは、ＭＯＳＦＥＴＱ５９及
びＮチャンネル型のＭＯＳＦＥＴＱ６０とＱ６１からな
る電流ミラー回路を介して、抵抗Ｒ1 とＲ2 の直列回路
に供給される。上記抵抗Ｒ1 とＲ2 での電圧降下によっ
て２通りの基準電圧が形成され、それが動作モード信号
ＭＯＤＥとその反転信号／ＭＯＤＥによって相補的にス
イッチ制御されるＰチャンネル型ＭＯＳＦＥＴＱ６２と
Ｑ６３を介して、上記制御電圧ＶRNとして出力される。
つまり、動作モード信号ＭＯＤＥがロウレベルのとに、
Ｐチャンネル型ＭＯＳＦＥＴＱ６２がオン状態となり、
ＶＢＢ１に対応した制御電圧ＶRNを出力し、反転の動作
モード信号／ＭＯＤＥがロウレベルのとに、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ６３がオン状態となり、ＶＢＢ２に
対応した制御電圧ＶRNを出力する。
びＮチャンネル型のＭＯＳＦＥＴＱ６０とＱ６１からな
る電流ミラー回路を介して、抵抗Ｒ1 とＲ2 の直列回路
に供給される。上記抵抗Ｒ1 とＲ2 での電圧降下によっ
て２通りの基準電圧が形成され、それが動作モード信号
ＭＯＤＥとその反転信号／ＭＯＤＥによって相補的にス
イッチ制御されるＰチャンネル型ＭＯＳＦＥＴＱ６２と
Ｑ６３を介して、上記制御電圧ＶRNとして出力される。
つまり、動作モード信号ＭＯＤＥがロウレベルのとに、
Ｐチャンネル型ＭＯＳＦＥＴＱ６２がオン状態となり、
ＶＢＢ１に対応した制御電圧ＶRNを出力し、反転の動作
モード信号／ＭＯＤＥがロウレベルのとに、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ６３がオン状態となり、ＶＢＢ２に
対応した制御電圧ＶRNを出力する。
【００９４】図２０には、前記図３の実施例に対応した
メモリセルの一実施例の構造断面図が示されている。同
図には、メモリセルの等価回路と、ワード線ＷＬ方向断
面及びビット線ＢＬ方向の断面が示されている。ｎ＋
（ＳＵＢ）が容量Ｃの共通電極ＰＬＴとされ、かかるサ
ブストレートＳＵＢに溝が掘られて、誘電体膜としての
絶縁膜を介してストレージノードＳＮが形成される。か
かるストレージノードＳＮは、ＰＬＥＤトランジスタの
一方のソース，ドレインを構成し、チンネル及びビット
線を構成する他方のソース，ドレインが積層構造に形成
される。ゲート電極は、ワード線ＷＬと一体的に構成さ
れてチャネル部の側面に対応して部分がゲート電極とし
て機能する。
メモリセルの一実施例の構造断面図が示されている。同
図には、メモリセルの等価回路と、ワード線ＷＬ方向断
面及びビット線ＢＬ方向の断面が示されている。ｎ＋
（ＳＵＢ）が容量Ｃの共通電極ＰＬＴとされ、かかるサ
ブストレートＳＵＢに溝が掘られて、誘電体膜としての
絶縁膜を介してストレージノードＳＮが形成される。か
かるストレージノードＳＮは、ＰＬＥＤトランジスタの
一方のソース，ドレインを構成し、チンネル及びビット
線を構成する他方のソース，ドレインが積層構造に形成
される。ゲート電極は、ワード線ＷＬと一体的に構成さ
れてチャネル部の側面に対応して部分がゲート電極とし
て機能する。
【００９５】図２１には、前記図３の実施例に対応した
メモリセルの他の一実施例の構造断面図が示されてい
る。同図では、（１）ないし（６）のようにチャネル部
には種々の変形を行うよにすることができる。前記図２
０及び図２１に示すように、メモリセルの ＰＬＥＤト
ランジスタは、バリヤ絶縁膜の構造を持つトランジスタ
であり、例えばＳＯＩ（Ｓilicon on Ｉnsulator) で、
完全空乏型ＭＯＳ（チャネル部が導体）からなる。ＰＬ
ＥＤトランジスタは、積層した多層のポリシリコン（ n
+ poly Si - intrinsic poly Si - n+ poly Si）の両側
に酸化膜を介してゲート電極が配置されている縦型構造
に大きな特徴がある。
メモリセルの他の一実施例の構造断面図が示されてい
る。同図では、（１）ないし（６）のようにチャネル部
には種々の変形を行うよにすることができる。前記図２
０及び図２１に示すように、メモリセルの ＰＬＥＤト
ランジスタは、バリヤ絶縁膜の構造を持つトランジスタ
であり、例えばＳＯＩ（Ｓilicon on Ｉnsulator) で、
完全空乏型ＭＯＳ（チャネル部が導体）からなる。ＰＬ
ＥＤトランジスタは、積層した多層のポリシリコン（ n
+ poly Si - intrinsic poly Si - n+ poly Si）の両側
に酸化膜を介してゲート電極が配置されている縦型構造
に大きな特徴がある。
【００９６】両側のポリシリコンで形成されたゲート電
極は、一体で形成され常に等電位である。ビット線ＢＬ
とストレージノード（記憶ノード）ＳＮに対応したポリ
シリコンは、ポリシリコンに１０20ｃｍ-3程度のリンが
ドープされており、トランジスタのドレインＤ（あるい
はソースＳ）とソース（あるいはドレイン）を構成す
る。その間に設けられたポリシリコンはきわめて低濃度
（１０15〜１０17ｃｍ-3程度）にリンがドープされたイ
ントリンシックポリシリコン（intrinsic poly Si ）で
トランジスタの基板（チャネル）を構成する。
極は、一体で形成され常に等電位である。ビット線ＢＬ
とストレージノード（記憶ノード）ＳＮに対応したポリ
シリコンは、ポリシリコンに１０20ｃｍ-3程度のリンが
ドープされており、トランジスタのドレインＤ（あるい
はソースＳ）とソース（あるいはドレイン）を構成す
る。その間に設けられたポリシリコンはきわめて低濃度
（１０15〜１０17ｃｍ-3程度）にリンがドープされたイ
ントリンシックポリシリコン（intrinsic poly Si ）で
トランジスタの基板（チャネル）を構成する。
【００９７】各イントリンシックポリシリコン間には、
例えば薄い（２〜３ｎｍ）シリコン窒化膜（Ｓｉ３Ｎ
４）から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。また、チャネルの中
央部には、トランジスタのオフ電流を小さく抑えるよう
にするためのトンネル膜が必要に応じて形成される。
例えば薄い（２〜３ｎｍ）シリコン窒化膜（Ｓｉ３Ｎ
４）から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。また、チャネルの中
央部には、トランジスタのオフ電流を小さく抑えるよう
にするためのトンネル膜が必要に応じて形成される。
【００９８】図２０及び図２１（１）ないし（６）にお
いて、太い線により上記ストッパー膜を示し、細い線に
よりトランジスタのオフ電流を小さく抑えるようにする
ためのトンネル膜を示している。例えば、図２０のメモ
リセル及び図２１（１）ではオフ電流を小さく抑えるよ
うにするためのトンネル膜を省略し、図２１（４）で
は、逆にストッパー膜を省略している。他の実施例で
は、ストッパー膜とトンネル膜を設ける位置あるは数の
変形例が示されいてる。
いて、太い線により上記ストッパー膜を示し、細い線に
よりトランジスタのオフ電流を小さく抑えるようにする
ためのトンネル膜を示している。例えば、図２０のメモ
リセル及び図２１（１）ではオフ電流を小さく抑えるよ
うにするためのトンネル膜を省略し、図２１（４）で
は、逆にストッパー膜を省略している。他の実施例で
は、ストッパー膜とトンネル膜を設ける位置あるは数の
変形例が示されいてる。
【００９９】ＰＬＥＤトランジスタでは、オフ状態にあ
るトランジスタ内のポリシリコンで発生した正孔あるい
は電子が、電流となってドレイン・ソース間を流れない
ようにするストッパーの役割を持たせることによって、
理論的にはリーク電流を実質的にゼロにすることができ
る。しかしながら、現状の製造技術のもとでは、欠陥に
よりリーク電流をゼロにすることは難しいので、本願発
明では、ゲートに逆バイアス電圧を供給するという回路
的な手段によって、リーク電流の大幅な低減を図るよう
にするものである。
るトランジスタ内のポリシリコンで発生した正孔あるい
は電子が、電流となってドレイン・ソース間を流れない
ようにするストッパーの役割を持たせることによって、
理論的にはリーク電流を実質的にゼロにすることができ
る。しかしながら、現状の製造技術のもとでは、欠陥に
よりリーク電流をゼロにすることは難しいので、本願発
明では、ゲートに逆バイアス電圧を供給するという回路
的な手段によって、リーク電流の大幅な低減を図るよう
にするものである。
【０１００】図２２には、前記図８の実施例に対応した
メモリセルの一実施例の構造断面図が示されている。同
図には、メモリセルの等価回路と、ワード線ＷＬ方向断
面及びビット線ＢＬ方向の断面が示されている。この実
施例では、ソース，ドレイン拡散層ｎ＋の間に、前記Ｐ
ＬＥＤトランジスタのソース，ドレインからなるストレ
ージノード（蓄積ノード）ＳＮをゲート電極とする増幅
（センス）ＭＯＳＦＥＴＱｍが形成される。増幅ＭＯＳ
ＦＥＴＱｍの電流は、基板表面と平行に流れるのに対
し、ＰＬＥＤトランジスタＰＤの電流はそれと垂直方向
に流れる。このために、２トランジスタ構成でありなが
ら、小面積で表面の凹凸の少ないメモリセルを製造する
ことができる。したがってメモリチップは、比較的に作
り易くなり低価格になる。
メモリセルの一実施例の構造断面図が示されている。同
図には、メモリセルの等価回路と、ワード線ＷＬ方向断
面及びビット線ＢＬ方向の断面が示されている。この実
施例では、ソース，ドレイン拡散層ｎ＋の間に、前記Ｐ
ＬＥＤトランジスタのソース，ドレインからなるストレ
ージノード（蓄積ノード）ＳＮをゲート電極とする増幅
（センス）ＭＯＳＦＥＴＱｍが形成される。増幅ＭＯＳ
ＦＥＴＱｍの電流は、基板表面と平行に流れるのに対
し、ＰＬＥＤトランジスタＰＤの電流はそれと垂直方向
に流れる。このために、２トランジスタ構成でありなが
ら、小面積で表面の凹凸の少ないメモリセルを製造する
ことができる。したがってメモリチップは、比較的に作
り易くなり低価格になる。
【０１０１】図２３には、この発明に係る半導体記憶装
置のメモリマット部の一実施例のパターン図が示されて
いる。この実施例は、センスアンプを中心にしてビット
線が両側に延長されるように形成されるいわゆる１交点
方式又はオープンビット線方式に対応している。それ
故、ワード線ＷＬとビット線ＢＬの各交点にメモリセル
が配置される。メモリセルは、前記図２０や図２１のよ
うに１トランジスタ、１容量で構成するものであっても
よいし、図２２のように２トランジスタで構成してもよ
い。
置のメモリマット部の一実施例のパターン図が示されて
いる。この実施例は、センスアンプを中心にしてビット
線が両側に延長されるように形成されるいわゆる１交点
方式又はオープンビット線方式に対応している。それ
故、ワード線ＷＬとビット線ＢＬの各交点にメモリセル
が配置される。メモリセルは、前記図２０や図２１のよ
うに１トランジスタ、１容量で構成するものであっても
よいし、図２２のように２トランジスタで構成してもよ
い。
【０１０２】図２４には、この発明に係る半導体記憶装
置のメモリマット部の他の一実施例のパターン図が示さ
れている。この実施例は、センスアンプに対して相補ビ
ット線ＢＬとＢＬＢとが平行に延長されるという、いわ
ゆる２交点方式又は折り返しビット線方式に対応してい
る。それ故、ワード線ＷＬとビット線ＢＬ又はＢＬＢの
交点にメモリセルが配置される。つまり、ワード線ＷＬ
かの配列からみると、ビット線ＢＬとＢＬＢの交互にメ
モリセルが形成される。このメモリセルは、前記図２０
や図２１のように１トランジスタ、１容量で構成するも
のであってもよいし、図２２のように２トランジスタで
構成してもよい。
置のメモリマット部の他の一実施例のパターン図が示さ
れている。この実施例は、センスアンプに対して相補ビ
ット線ＢＬとＢＬＢとが平行に延長されるという、いわ
ゆる２交点方式又は折り返しビット線方式に対応してい
る。それ故、ワード線ＷＬとビット線ＢＬ又はＢＬＢの
交点にメモリセルが配置される。つまり、ワード線ＷＬ
かの配列からみると、ビット線ＢＬとＢＬＢの交互にメ
モリセルが形成される。このメモリセルは、前記図２０
や図２１のように１トランジスタ、１容量で構成するも
のであってもよいし、図２２のように２トランジスタで
構成してもよい。
【０１０３】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 第１及び第２電極を有する容量と、複数のワー
ド線のうちの対応するワード線に接続された制御端子と
上記第１電極及び複数のビット線のうちの対応するビッ
ト線との間に接続された電流経路とを有するスイッチ素
子とを有するメモリセルの複数を１つの半導体基板上に
含み、上記半導体装置が第１モードであるときに上記ワ
ード線線のオフ電位を第１電位とし、第２モードである
ときに上記ワード線線のオフ電位を第２電位とし、上記
スイッチ素子の電流経路を上記半導体基板に垂直な方向
の構造のものとすることにより、回路手段という簡単な
構成で高信頼を図りつつ大記憶容量で使い勝手のよくす
ることができるという効果が得られる。
記の通りである。 （１） 第１及び第２電極を有する容量と、複数のワー
ド線のうちの対応するワード線に接続された制御端子と
上記第１電極及び複数のビット線のうちの対応するビッ
ト線との間に接続された電流経路とを有するスイッチ素
子とを有するメモリセルの複数を１つの半導体基板上に
含み、上記半導体装置が第１モードであるときに上記ワ
ード線線のオフ電位を第１電位とし、第２モードである
ときに上記ワード線線のオフ電位を第２電位とし、上記
スイッチ素子の電流経路を上記半導体基板に垂直な方向
の構造のものとすることにより、回路手段という簡単な
構成で高信頼を図りつつ大記憶容量で使い勝手のよくす
ることができるという効果が得られる。
【０１０４】（２） 第１及び第２電極を有する容量
と、複数のワード線のうちの対応するワード線に接続さ
れた制御端子と上記第１電極及び複数のビット線のうち
の対応するビット線との間に接続された電流経路とを有
するスイッチ素子とを有するメモリセルの複数を１つの
半導体基板上に含み、上記半導体装置が第１モードであ
るときに上記ワード線線のオフ電位を第１電位とし、第
２モードであるときに上記ワード線線のオフ電位を第２
電位とし、上記スイッチ素子と上記半導体基板との間に
リーク電流経路は存在しない構造のものとすることによ
り、回路手段という簡単な構成で高信頼を図りつつ大記
憶容量で使い勝手のよくすることができるという効果が
得られる。
と、複数のワード線のうちの対応するワード線に接続さ
れた制御端子と上記第１電極及び複数のビット線のうち
の対応するビット線との間に接続された電流経路とを有
するスイッチ素子とを有するメモリセルの複数を１つの
半導体基板上に含み、上記半導体装置が第１モードであ
るときに上記ワード線線のオフ電位を第１電位とし、第
２モードであるときに上記ワード線線のオフ電位を第２
電位とし、上記スイッチ素子と上記半導体基板との間に
リーク電流経路は存在しない構造のものとすることによ
り、回路手段という簡単な構成で高信頼を図りつつ大記
憶容量で使い勝手のよくすることができるという効果が
得られる。
【０１０５】（３） 第１及び第２電極を有する容量
と、複数のワード線のうちの対応するワード線に接続さ
れた制御端子と上記第１電極及び複数のビット線のうち
の対応するビット線との間に接続された電流経路とを有
するスイッチ素子とを有するメモリセルの複数を１つの
半導体基板上に含み、上記半導体装置が第１モードであ
るときに上記ワード線線のオフ電位を第１電位とし、第
２モードであるときに上記ワード線線のオフ電位を第２
電位とし、上記スイッチ素子と上記半導体基板とを絶縁
物質により絶縁した構造のものとすることにより、回路
手段という簡単な構成で高信頼を図りつつ大記憶容量で
使い勝手のよくすることができるという効果が得られ
る。
と、複数のワード線のうちの対応するワード線に接続さ
れた制御端子と上記第１電極及び複数のビット線のうち
の対応するビット線との間に接続された電流経路とを有
するスイッチ素子とを有するメモリセルの複数を１つの
半導体基板上に含み、上記半導体装置が第１モードであ
るときに上記ワード線線のオフ電位を第１電位とし、第
２モードであるときに上記ワード線線のオフ電位を第２
電位とし、上記スイッチ素子と上記半導体基板とを絶縁
物質により絶縁した構造のものとすることにより、回路
手段という簡単な構成で高信頼を図りつつ大記憶容量で
使い勝手のよくすることができるという効果が得られ
る。
【０１０６】（４） 上記に加えて、上記第１モードを
上記メモリセルに対する書き込み動作や読み出し動作を
可能にする通常モードとし、上記第１電位を回路の接地
電位とし、上記第２モードをメモリセルに書き込みや読
み出しを行わないデータ保持モードとし、上記第２電位
を上記回路の接地電位よりも低い負電圧とすることによ
り、電源回路の簡素化を図りつつ、データ保持モードで
の消費電流を低減させることができるという効果が得ら
れる。
上記メモリセルに対する書き込み動作や読み出し動作を
可能にする通常モードとし、上記第１電位を回路の接地
電位とし、上記第２モードをメモリセルに書き込みや読
み出しを行わないデータ保持モードとし、上記第２電位
を上記回路の接地電位よりも低い負電圧とすることによ
り、電源回路の簡素化を図りつつ、データ保持モードで
の消費電流を低減させることができるという効果が得ら
れる。
【０１０７】（５） 上記に加えて、上記第１モードを
上記メモリセルに対する書き込みや読み出しを可能にす
る通常モードとし、上記第１電位を回路の接地電位より
低い第１の負電圧とし、上記第２モードをメモリセルに
書き込みや読み出しを行わないデータ保持モードとし、
上記第２電位を上記第１負電圧よりも低い負の第２電圧
とすることにより、リフレッシュ回数の低減によってい
っそうの低消費電力化を図ることができるという効果が
得られる。
上記メモリセルに対する書き込みや読み出しを可能にす
る通常モードとし、上記第１電位を回路の接地電位より
低い第１の負電圧とし、上記第２モードをメモリセルに
書き込みや読み出しを行わないデータ保持モードとし、
上記第２電位を上記第１負電圧よりも低い負の第２電圧
とすることにより、リフレッシュ回数の低減によってい
っそうの低消費電力化を図ることができるという効果が
得られる。
【０１０８】（６） 上記に加えて、上記メモリセルを
ＰＬＥＤトランジスタと容量として、第１モードと第２
モードのそれぞれデータ保持時間に対応してリフレッシ
ュ動作を行わせることにより、高集積化と低消費電力化
を図ることができるという効果が得られる。
ＰＬＥＤトランジスタと容量として、第１モードと第２
モードのそれぞれデータ保持時間に対応してリフレッシ
ュ動作を行わせることにより、高集積化と低消費電力化
を図ることができるという効果が得られる。
【０１０９】（７） 容量の情報電圧がゲートに与えら
れたＭＯＳＦＥＴと、上記情報電圧を上記容量に与える
書き込み用トランジスタとを含むメモリセルの複数と、
上記容量の第２電極と、上記書き込み用トランジスタの
ゲートに接続されたワード線の複数と、上記ワード線と
直交する方向に配置され、書き込み電圧と上記ＭＯＳＦ
ＥＴのソース出力が伝えられるビット線の複数とを１つ
の半導体基板上に含む半導体装置であって、上記半導体
装置が第１モードのときに上記ワード線線のオフ電位を
第１電位とし、第２モードのときに上記ワード線線のオ
フ電位を第２電位とし、かかる第１及び第２モードのと
き上記ワード線のオン電圧を情報電圧に対応した信号を
上記ビット線に読み出す動作のときに上記書き込み用ト
ランジスタがオフ状態で、上記容量の情報電圧がハイレ
ベルのときに上記ＭＯＳＦＥＴをオン状態にさせるよう
な第３電圧とし、上記容量にビット線から書き込み電圧
を伝えるときに上記書き込み用トランジスタをオン状態
にさせる第４電圧とし、上記書き込み用トランジスタと
上記半導体基板とを絶縁物質により絶縁させるものとす
ることにより、回路手段という簡単な構成で高信頼を図
りつつ大記憶容量で使い勝手のよくすることができると
いう効果が得られる。
れたＭＯＳＦＥＴと、上記情報電圧を上記容量に与える
書き込み用トランジスタとを含むメモリセルの複数と、
上記容量の第２電極と、上記書き込み用トランジスタの
ゲートに接続されたワード線の複数と、上記ワード線と
直交する方向に配置され、書き込み電圧と上記ＭＯＳＦ
ＥＴのソース出力が伝えられるビット線の複数とを１つ
の半導体基板上に含む半導体装置であって、上記半導体
装置が第１モードのときに上記ワード線線のオフ電位を
第１電位とし、第２モードのときに上記ワード線線のオ
フ電位を第２電位とし、かかる第１及び第２モードのと
き上記ワード線のオン電圧を情報電圧に対応した信号を
上記ビット線に読み出す動作のときに上記書き込み用ト
ランジスタがオフ状態で、上記容量の情報電圧がハイレ
ベルのときに上記ＭＯＳＦＥＴをオン状態にさせるよう
な第３電圧とし、上記容量にビット線から書き込み電圧
を伝えるときに上記書き込み用トランジスタをオン状態
にさせる第４電圧とし、上記書き込み用トランジスタと
上記半導体基板とを絶縁物質により絶縁させるものとす
ることにより、回路手段という簡単な構成で高信頼を図
りつつ大記憶容量で使い勝手のよくすることができると
いう効果が得られる。
【０１１０】（８） 容量の情報電圧がゲートに与えら
れたＭＯＳＦＥＴと、上記情報電圧を上記容量に与える
書き込み用トランジスタとを含むメモリセルの複数と、
上記容量の第２電極と、上記書き込み用トランジスタの
ゲートに接続されたワード線の複数と、上記ワード線と
直交する方向に配置され、書き込み電圧と上記ＭＯＳＦ
ＥＴのソース出力が伝えられるビット線の複数とを１つ
の半導体基板上に含む半導体装置であって、上記半導体
装置が第１モードのときに上記ワード線線のオフ電位を
第１電位とし、第２モードのときに上記ワード線線のオ
フ電位を第２電位とし、かかる第１及び第２モードのと
き上記ワード線のオン電圧を情報電圧に対応した信号を
上記ビット線に読み出す動作のときに上記書き込み用ト
ランジスタがオフ状態で、上記容量の情報電圧がハイレ
ベルのときに上記ＭＯＳＦＥＴをオン状態にさせるよう
な第３電圧とし、上記容量にビット線から書き込み電圧
を伝えるときに上記書き込み用トランジスタをオン状態
にさせる第４電圧とし、書き込み用トランジスタと上記
半導体基板との間にリーク電流経路は存在しないものと
することにより、回路手段という簡単な構成で高信頼を
図りつつ大記憶容量で使い勝手のよくすることができる
という効果が得られる。
れたＭＯＳＦＥＴと、上記情報電圧を上記容量に与える
書き込み用トランジスタとを含むメモリセルの複数と、
上記容量の第２電極と、上記書き込み用トランジスタの
ゲートに接続されたワード線の複数と、上記ワード線と
直交する方向に配置され、書き込み電圧と上記ＭＯＳＦ
ＥＴのソース出力が伝えられるビット線の複数とを１つ
の半導体基板上に含む半導体装置であって、上記半導体
装置が第１モードのときに上記ワード線線のオフ電位を
第１電位とし、第２モードのときに上記ワード線線のオ
フ電位を第２電位とし、かかる第１及び第２モードのと
き上記ワード線のオン電圧を情報電圧に対応した信号を
上記ビット線に読み出す動作のときに上記書き込み用ト
ランジスタがオフ状態で、上記容量の情報電圧がハイレ
ベルのときに上記ＭＯＳＦＥＴをオン状態にさせるよう
な第３電圧とし、上記容量にビット線から書き込み電圧
を伝えるときに上記書き込み用トランジスタをオン状態
にさせる第４電圧とし、書き込み用トランジスタと上記
半導体基板との間にリーク電流経路は存在しないものと
することにより、回路手段という簡単な構成で高信頼を
図りつつ大記憶容量で使い勝手のよくすることができる
という効果が得られる。
【０１１１】（９） 容量の情報電圧がゲートに与えら
れたＭＯＳＦＥＴと、上記情報電圧を上記容量に与える
書き込み用トランジスタとを含むメモリセルの複数と、
上記容量の第２電極と、上記書き込み用トランジスタの
ゲートに接続されたワード線の複数と、上記ワード線と
直交する方向に配置され、書き込み電圧と上記ＭＯＳＦ
ＥＴのソース出力が伝えられるビット線の複数とを１つ
の半導体基板上に含む半導体装置であって、上記半導体
装置が第１モードのときに上記ワード線線のオフ電位を
第１電位とし、第２モードのときに上記ワード線線のオ
フ電位を第２電位とし、かかる第１及び第２モードのと
き上記ワード線のオン電圧を情報電圧に対応した信号を
上記ビット線に読み出す動作のときに上記書き込み用ト
ランジスタがオフ状態で、上記容量の情報電圧がハイレ
ベルのときに上記ＭＯＳＦＥＴをオン状態にさせるよう
な第３電圧とし、上記容量にビット線から書き込み電圧
を伝えるときに上記書き込み用トランジスタをオン状態
にさせる第４電圧とし、上記書き込み用トランジスタと
上記半導体基板とは絶縁物質により絶縁されているもの
とすることにより、回路手段という簡単な構成で高信頼
を図りつつ大記憶容量で使い勝手のよくすることができ
るという効果が得られる。
れたＭＯＳＦＥＴと、上記情報電圧を上記容量に与える
書き込み用トランジスタとを含むメモリセルの複数と、
上記容量の第２電極と、上記書き込み用トランジスタの
ゲートに接続されたワード線の複数と、上記ワード線と
直交する方向に配置され、書き込み電圧と上記ＭＯＳＦ
ＥＴのソース出力が伝えられるビット線の複数とを１つ
の半導体基板上に含む半導体装置であって、上記半導体
装置が第１モードのときに上記ワード線線のオフ電位を
第１電位とし、第２モードのときに上記ワード線線のオ
フ電位を第２電位とし、かかる第１及び第２モードのと
き上記ワード線のオン電圧を情報電圧に対応した信号を
上記ビット線に読み出す動作のときに上記書き込み用ト
ランジスタがオフ状態で、上記容量の情報電圧がハイレ
ベルのときに上記ＭＯＳＦＥＴをオン状態にさせるよう
な第３電圧とし、上記容量にビット線から書き込み電圧
を伝えるときに上記書き込み用トランジスタをオン状態
にさせる第４電圧とし、上記書き込み用トランジスタと
上記半導体基板とは絶縁物質により絶縁されているもの
とすることにより、回路手段という簡単な構成で高信頼
を図りつつ大記憶容量で使い勝手のよくすることができ
るという効果が得られる。
【０１１２】（１０） 上記に加えて、上記第１モード
を上記メモリセルに対する書き込み動作や読み出し動作
を可能にする通常モードとし、上記第１電位を回路の接
地電位とし、上記第２モードをメモリセルに書き込みや
読み出しを行わないデータ保持モードとし、上記第２電
位を上記回路の接地電位よりも低い負電圧とすることに
より、電源回路の簡素化を図りつつ、データ保持モード
での消費電流を低減させることができるという効果が得
られる。
を上記メモリセルに対する書き込み動作や読み出し動作
を可能にする通常モードとし、上記第１電位を回路の接
地電位とし、上記第２モードをメモリセルに書き込みや
読み出しを行わないデータ保持モードとし、上記第２電
位を上記回路の接地電位よりも低い負電圧とすることに
より、電源回路の簡素化を図りつつ、データ保持モード
での消費電流を低減させることができるという効果が得
られる。
【０１１３】（１１） 上記に加えて、上記第１モード
を上記メモリセルに対する書き込みや読み出しを可能に
する通常モードとし、上記第１電位を回路の接地電位よ
り低い第１の負電圧とし、上記第２モードをメモリセル
に書き込みや読み出しを行わないデータ保持モードと
し、上記第２電位を上記第１負電圧よりも低い負の第２
電圧とすることにより、リフレッシュ回数の低減によっ
ていっそうの低消費電力化を図ることができるという効
果が得られる。
を上記メモリセルに対する書き込みや読み出しを可能に
する通常モードとし、上記第１電位を回路の接地電位よ
り低い第１の負電圧とし、上記第２モードをメモリセル
に書き込みや読み出しを行わないデータ保持モードと
し、上記第２電位を上記第１負電圧よりも低い負の第２
電圧とすることにより、リフレッシュ回数の低減によっ
ていっそうの低消費電力化を図ることができるという効
果が得られる。
【０１１４】（１２） 上記に加えて、上記メモリセル
をＰＬＥＤトランジスタと容量として、第１モードと第
２モードのそれぞれデータ保持時間に対応してリフレッ
シュ動作を行わせることにより、高集積化と低消費電力
化を図ることができるという効果が得られる。
をＰＬＥＤトランジスタと容量として、第１モードと第
２モードのそれぞれデータ保持時間に対応してリフレッ
シュ動作を行わせることにより、高集積化と低消費電力
化を図ることができるという効果が得られる。
【０１１５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図８
において、書き込みワード線、読み出しワード線及び書
き込みビット線及び読み出しビット線を設け、増幅ＭＯ
ＳＦＥＴと選択ＭＯＳＦＥＴとを直列接続し、増幅ＭＯ
ＳＦＥＴの増幅信号を読み出しワード線により選択ＭＯ
ＳＦＥＴを介して読み出しビット線に伝えるようにし、
書き込み動作のときに書き込みワード線によりＰＬＥＤ
トランジスタをオン状態にして書き込みビット線から書
き込み信号を供給するものとしてもよい。この場合、上
記増幅ＭＯＳＦＥＴと選択ＭＯＳＦＥＴは、２つのゲー
ト電極をソース，ドレイン間に並列に並べて配置するこ
とより、みかけ上１つのＭＯＳＦＥＴにより構成するこ
とができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図８
において、書き込みワード線、読み出しワード線及び書
き込みビット線及び読み出しビット線を設け、増幅ＭＯ
ＳＦＥＴと選択ＭＯＳＦＥＴとを直列接続し、増幅ＭＯ
ＳＦＥＴの増幅信号を読み出しワード線により選択ＭＯ
ＳＦＥＴを介して読み出しビット線に伝えるようにし、
書き込み動作のときに書き込みワード線によりＰＬＥＤ
トランジスタをオン状態にして書き込みビット線から書
き込み信号を供給するものとしてもよい。この場合、上
記増幅ＭＯＳＦＥＴと選択ＭＯＳＦＥＴは、２つのゲー
ト電極をソース，ドレイン間に並列に並べて配置するこ
とより、みかけ上１つのＭＯＳＦＥＴにより構成するこ
とができる。
【０１１６】メモリセルのアドレス選択回路や入出力イ
ンターフェイス回路及び制御回路は、公知のダイナミッ
ク型ＲＡＭ、シンクロナスＤＲＡＭあるいはＤＤＲ シ
ンクロナスＤＲＡＭ等のような汎用メモリ回路と同等の
ものを用いることができる。この発明に用いられるメモ
リセルは、ＰＬＥＤトランジスタを代表とするようなバ
リヤ絶縁膜の構造を持つトランジスタのようにｐｎ接合
のようなリーク電流経路を持たないスイッチ素子を利用
するものであればよい。この発明は、上記のようなバリ
ア絶縁膜の構造を持つトランジスタを用いてデータ保持
時間を長くするようにしたものに広く利用することがで
きる。
ンターフェイス回路及び制御回路は、公知のダイナミッ
ク型ＲＡＭ、シンクロナスＤＲＡＭあるいはＤＤＲ シ
ンクロナスＤＲＡＭ等のような汎用メモリ回路と同等の
ものを用いることができる。この発明に用いられるメモ
リセルは、ＰＬＥＤトランジスタを代表とするようなバ
リヤ絶縁膜の構造を持つトランジスタのようにｐｎ接合
のようなリーク電流経路を持たないスイッチ素子を利用
するものであればよい。この発明は、上記のようなバリ
ア絶縁膜の構造を持つトランジスタを用いてデータ保持
時間を長くするようにしたものに広く利用することがで
きる。
【０１１７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１及び第２電極を有する容量と、複
数のワード線のうちの対応するワード線に接続された制
御端子と上記第１電極及び複数のビット線のうちの対応
するビット線との間に接続された電流経路とを有するス
イッチ素子とを有するメモリセルの複数を１つの半導体
基板上に含み、上記半導体装置が第１モードであるとき
に上記ワード線線のオフ電位を第１電位とし、第２モー
ドであるときに上記ワード線線のオフ電位を第２電位と
し、上記スイッチ素子の電流経路を上記半導体基板に垂
直な方向の構造のものとすることにより、回路手段とい
う簡単な構成で高信頼を図りつつ大記憶容量で使い勝手
のよくすることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１及び第２電極を有する容量と、複
数のワード線のうちの対応するワード線に接続された制
御端子と上記第１電極及び複数のビット線のうちの対応
するビット線との間に接続された電流経路とを有するス
イッチ素子とを有するメモリセルの複数を１つの半導体
基板上に含み、上記半導体装置が第１モードであるとき
に上記ワード線線のオフ電位を第１電位とし、第２モー
ドであるときに上記ワード線線のオフ電位を第２電位と
し、上記スイッチ素子の電流経路を上記半導体基板に垂
直な方向の構造のものとすることにより、回路手段とい
う簡単な構成で高信頼を図りつつ大記憶容量で使い勝手
のよくすることができる。
【０１１８】容量の情報電圧がゲートに与えられたＭＯ
ＳＦＥＴと、上記情報電圧を上記容量に与える書き込み
用トランジスタとを含むメモリセルの複数と、上記容量
の第２電極と、上記書き込み用トランジスタのゲートに
接続されたワード線の複数と、上記ワード線と直交する
方向に配置され、書き込み電圧と上記ＭＯＳＦＥＴのソ
ース出力が伝えられるビット線の複数とを１つの半導体
基板上に含む半導体装置であって、上記半導体装置が第
１モードのときに上記ワード線線のオフ電位を第１電位
とし、第２モードのときに上記ワード線線のオフ電位を
第２電位とし、かかる第１及び第２モードのとき上記ワ
ード線のオン電圧を情報電圧に対応した信号を上記ビッ
ト線に読み出す動作のときに上記書き込み用トランジス
タがオフ状態で、上記容量の情報電圧がハイレベルのと
きに上記ＭＯＳＦＥＴをオン状態にさせるような第３電
圧とし、上記容量にビット線から書き込み電圧を伝える
ときに上記書き込み用トランジスタをオン状態にさせる
第４電圧とし、上記書き込み用トランジスタと上記半導
体基板とは絶縁物質により絶縁されているものとするこ
とにより、回路手段という簡単な構成で高信頼を図りつ
つ大記憶容量で使い勝手のよくすることができる。
ＳＦＥＴと、上記情報電圧を上記容量に与える書き込み
用トランジスタとを含むメモリセルの複数と、上記容量
の第２電極と、上記書き込み用トランジスタのゲートに
接続されたワード線の複数と、上記ワード線と直交する
方向に配置され、書き込み電圧と上記ＭＯＳＦＥＴのソ
ース出力が伝えられるビット線の複数とを１つの半導体
基板上に含む半導体装置であって、上記半導体装置が第
１モードのときに上記ワード線線のオフ電位を第１電位
とし、第２モードのときに上記ワード線線のオフ電位を
第２電位とし、かかる第１及び第２モードのとき上記ワ
ード線のオン電圧を情報電圧に対応した信号を上記ビッ
ト線に読み出す動作のときに上記書き込み用トランジス
タがオフ状態で、上記容量の情報電圧がハイレベルのと
きに上記ＭＯＳＦＥＴをオン状態にさせるような第３電
圧とし、上記容量にビット線から書き込み電圧を伝える
ときに上記書き込み用トランジスタをオン状態にさせる
第４電圧とし、上記書き込み用トランジスタと上記半導
体基板とは絶縁物質により絶縁されているものとするこ
とにより、回路手段という簡単な構成で高信頼を図りつ
つ大記憶容量で使い勝手のよくすることができる。
【図１】この発明に係る半導体記憶装置の一実施例を示
す概略ブロック図である。
す概略ブロック図である。
【図２】この発明に係る半導体記憶装置の他の一実施例
を示す概略ブロック図である。
を示す概略ブロック図である。
【図３】図１又は図２のメモリマットとその周辺回路の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図４】図１又は図２のメモリマットとその周辺回路の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図５】この発明に係る半導体記憶装置の動作の一例を
説明するための波形図である。
説明するための波形図である。
【図６】この発明に係る半導体記憶装置の動作の一例を
説明するための波形図である。
説明するための波形図である。
【図７】この発明に係る半導体記憶装置の他の一実施例
を示す概略ブロック図である。
を示す概略ブロック図である。
【図８】図７のメモリマットとその周辺回路の一実施例
を示す回路図である。
を示す回路図である。
【図９】図７のメモリマットとその周辺回路の一実施例
を示す回路図である。
を示す回路図である。
【図１０】この発明に係る半導体記憶装置の動作の一例
を説明するための波形図である。
を説明するための波形図である。
【図１１】この発明に係る半導体記憶装置の動作の一例
を説明するための波形図である。
を説明するための波形図である。
【図１２】図１の切替回路の一実施例を示す回路図であ
る。
る。
【図１３】図２又は図７の切替回路の一実施例を示す回
路図である。
路図である。
【図１４】この発明に用いられる負電圧発生回路の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図１５】この発明に用いられる発振回路の一実施例を
示す回路図である。
示す回路図である。
【図１６】この発明に用いられるチャージポンプ回路の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図１７】この発明に用いられる負電圧発生回路の他の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図１８】図２又は図７の切替回路の他の一実施例を示
す回路図である。
す回路図である。
【図１９】図１８の回路に用いられる制御電圧発生回路
の一実施例を示す回路図である。
の一実施例を示す回路図である。
【図２０】図３の実施例に対応したメモリセルの一実施
例を示す構造断面図である。
例を示す構造断面図である。
【図２１】図３の実施例に対応したメモリセルの他の一
実施例を示す構造断面図である。
実施例を示す構造断面図である。
【図２２】図８の実施例に対応したメモリセルの一実施
例を示す構造断面図である。
例を示す構造断面図である。
【図２３】この発明に係る半導体記憶装置のメモリマッ
ト部の一実施例を示すパターン図である。
ト部の一実施例を示すパターン図である。
【図２４】この発明に係る半導体記憶装置のメモリマッ
ト部の他の一実施例を示すパターン図である。
ト部の他の一実施例を示すパターン図である。
【符号の説明】 ＷＬ…ワード線、ＢＬ，ＢＬＢ…ビット線、ＰＤ…ＰＬ
ＥＤトランジスタ、Ｑ１〜Ｑ６３…ＭＯＳＦＥＴ、Ｃ…
容量、Ｑｍ…増幅ＭＯＳＦＥＴ、ＩＮ１〜ＩＮ４…ＣＭ
ＯＳインバータ回路、ＣＢ１，ＣＢ２…ブースト容量、
Ｇ…ゲート回路、ＳＡ…センスアンプ、ＵＳＡ…単位増
幅回路、ＷＤ…ワードドライバ、ＳＤＶ…センスアンプ
駆動回路、ＯＳＣ…発振回路、ＰＵＭＰ…チャージポン
プ回路、ＳＷ…切替回路、ＬＯＧＩＣ…論理回路、ＲＥ
ＦＣ…リフレッシュ制御回路、ＶＢＢ…負電圧発生回
路、ＶＰＰ…昇圧電圧発生回路、ＶＤＬ，ＶＢＬＲ，Ｖ
ＬＰＬ…降圧回路、ＭＥＭＯＲＹ−ＭＡＴ…メモリマッ
ト。
ＥＤトランジスタ、Ｑ１〜Ｑ６３…ＭＯＳＦＥＴ、Ｃ…
容量、Ｑｍ…増幅ＭＯＳＦＥＴ、ＩＮ１〜ＩＮ４…ＣＭ
ＯＳインバータ回路、ＣＢ１，ＣＢ２…ブースト容量、
Ｇ…ゲート回路、ＳＡ…センスアンプ、ＵＳＡ…単位増
幅回路、ＷＤ…ワードドライバ、ＳＤＶ…センスアンプ
駆動回路、ＯＳＣ…発振回路、ＰＵＭＰ…チャージポン
プ回路、ＳＷ…切替回路、ＬＯＧＩＣ…論理回路、ＲＥ
ＦＣ…リフレッシュ制御回路、ＶＢＢ…負電圧発生回
路、ＶＰＰ…昇圧電圧発生回路、ＶＤＬ，ＶＢＬＲ，Ｖ
ＬＰＬ…降圧回路、ＭＥＭＯＲＹ−ＭＡＴ…メモリマッ
ト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６２５Ａ 21/8242 ６７１Ａ Ｆターム(参考） 5F083 AD06 AD17 AD69 GA06 GA25 HA02 5M024 AA40 AA70 AA90 CC02 CC20 CC22 CC64 CC82 EE10 FF05 GG05 HH01 LL04 LL05 LL11 LL20 PP01 PP03 PP04 PP05 PP07
Claims (12)
- 【請求項１】 複数のワード線と、 複数のビット線と、 第１及び第２電極を有する容量と、上記複数のワード線
のうちの対応するワード線に接続された制御端子と上記
第１電極及び上記複数のビット線のうちの対応するビッ
ト線との間に接続された電流経路とを有するスイッチ素
子とを有するメモリセルの複数とを１つの半導体基板上
に含む半導体装置であって、 上記半導体装置が第１モードであるとき、上記ワード線
線のオフ電位は第１電位であり、 上記半導体装置が第２モードであるとき、上記ワード線
線のオフ電位は第２電位であり、 上記スイッチ素子の電流経路は、上記半導体基板に垂直
な方向であることを特徴とする半導体装置。 - 【請求項２】 複数のワード線と、 複数のビット線と、 第１及び第２電極を有する容量と、上記複数のワード線
のうちの対応するワード線に接続された制御端子と上記
第１電極及び上記複数のビット線のうちの対応するビッ
ト線との間に接続された電流経路とを有するスイッチ素
子とを有するメモリセルの複数とを１つの半導体基板上
に含む半導体装置であって、 上記半導体装置が第１モードであるとき、上記ワード線
線のオフ電位は第１電位であり、 上記半導体装置が第２モードであるとき、上記ワード線
線のオフ電位は第２電位であり、 上記スイッチ素子と上記半導体基板との間にリーク電流
経路は存在しないことを特徴とする半導体装置。 - 【請求項３】 複数のワード線と、 複数のビット線と、 第１及び第２電極を有する容量と、上記複数のワード線
のうちの対応するワード線に接続された制御端子と上記
第１電極及び上記複数のビット線のうちの対応するビッ
ト線との間に接続された電流経路とを有するスイッチ素
子とを有するメモリセルの複数とを１つの半導体基板上
に含む半導体装置であって、 上記半導体装置が第１モードであるとき、上記ワード線
線のオフ電位は第１電位であり、 上記半導体装置が第２モードであるとき、上記ワード線
線のオフ電位は第２電位であり、 上記スイッチ素子と上記半導体基板とは絶縁物質により
絶縁されていることを特徴とする半導体装置。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 上記第１モードは、上記メモリセルに対する書き込み動
作や読み出し動作を可能にする通常モードであり、 上記第１電位は、回路の接地電位であり、 上記第２モードは、メモリセルに書き込みや読み出しを
行わないデータ保持モードであり、 上記第２電位は上記回路の接地電位よりも低い負電圧で
あることを特徴とする半導体装置。 - 【請求項５】 請求項１ないし３のいずれかにおいて、 上記第１モードは、上記メモリセルに対する書き込みや
読み出しを可能にする通常モードであり、 上記第１電位は回路の接地電位より低い第１の負電圧で
あり、 上記第２モードは、メモリセルに書き込みや読み出しを
行わないデータ保持モードであり、 上記第２電位は上記第１負電圧よりも低い負の第２電圧
であることを特徴とする半導体装置。 - 【請求項６】 請求項４又は５において、 上記メモリセルは、ＰＬＥＤトランジスタと容量からな
り、第１モードと第２モードのそれぞれデータ保持時間
に対応してリフレッシュ動作が行われるものであること
を特徴とする半導体装置。 - 【請求項７】 第１電極と第２電極を有し、情報電圧を
保持する容量と、かかる容量の情報電圧がゲートに与え
られたＭＯＳＦＥＴと、上記情報電圧を上記容量に与え
る書き込み用トランジスタとを含むメモリセルの複数
と、 上記容量の第２電極と、上記書き込み用トランジスタの
ゲートに接続されたワード線の複数と、 上記ワード線と直交する方向に配置され、書き込み電圧
と上記ＭＯＳＦＥＴのソース出力とが伝えられるビット
線の複数とを１つの半導体基板上に含む半導体装置であ
って、 上記半導体装置が第１モードであるとき、上記ワード線
線のオフ電位は第１電位であり、 上記半導体装置が第２モードであるとき、上記ワード線
線のオフ電位は第２電位であり、 上記半導体装置が第１及び第２モードであるとき、上記
ワード線のオン電圧は、情報電圧に対応した信号を上記
ビット線に読み出す動作のときには、上記書き込み用ト
ランジスタがオフ状態であって、上記容量の情報電圧が
ハイレベルのときに上記ＭＯＳＦＥＴをオン状態にさせ
るような第３電圧とし、上記容量にビット線から書き込
み電圧を伝えるときには、上記書き込み用トランジスタ
をオン状態にさせる第４電圧とし、 上記書き込み用トランジスタの電流経路は、上記半導体
基板に垂直な方向であることを特徴とする半導体装置。 - 【請求項８】 第１電極と第２電極を有し、情報電圧を
保持する容量と、かかる容量の情報電圧がゲートに与え
られたＭＯＳＦＥＴと、上記情報電圧を上記容量に与え
る書き込み用トランジスタとを含むメモリセルの複数
と、 上記容量の第２電極と、上記書き込み用トランジスタの
ゲートに接続されたワード線の複数と、 上記ワード線と直交する方向に配置され、書き込み電圧
と上記ＭＯＳＦＥＴのソース出力とが伝えられるビット
線の複数とを１つの半導体基板上に含む半導体装置であ
って、 上記半導体装置が第１モードであるとき、上記ワード線
線のオフ電位は第１電位であり、 上記半導体装置が第２モードであるとき、上記ワード線
線のオフ電位は第２電位であり、 上記半導体装置が第１及び第２モードであるとき、上記
ワード線のオン電圧は、情報電圧に対応した信号を上記
ビット線に読み出す動作のときには、上記書き込み用ト
ランジスタがオフ状態であって、上記容量の情報電圧が
ハイレベルのときに上記ＭＯＳＦＥＴをオン状態にさせ
るような第３電圧とし、上記容量にビット線から書き込
み電圧を伝えるときには、上記書き込み用トランジスタ
をオン状態にさせる第４電圧とし、 上記書き込み用トランジスタと上記半導体基板との間に
リーク電流経路は存在しないことを特徴とする半導体装
置。 - 【請求項９】 第１電極と第２電極を有し、情報電圧を
保持する容量と、かかる容量の情報電圧がゲートに与え
られたＭＯＳＦＥＴと、上記情報電圧を上記容量に与え
る書き込み用トランジスタとを含むメモリセルの複数
と、 上記容量の第２電極と、上記書き込み用トランジスタの
ゲートに接続されたワード線の複数と、 上記ワード線と直交する方向に配置され、書き込み電圧
と上記ＭＯＳＦＥＴのソース出力とが伝えられるビット
線の複数とを１つの半導体基板上に含む半導体装置であ
って、 上記半導体装置が第１モードであるとき、上記ワード線
線のオフ電位は第１電位であり、 上記半導体装置が第２モードであるとき、上記ワード線
線のオフ電位は第２電位であり、 上記半導体装置が第１及び第２モードであるとき、上記
ワード線のオン電圧は、情報電圧に対応した信号を上記
ビット線に読み出す動作のときには、上記書き込み用ト
ランジスタがオフ状態であって、上記容量の情報電圧が
ハイレベルのときに上記ＭＯＳＦＥＴをオン状態にさせ
るような第３電圧とし、上記容量にビット線から書き込
み電圧を伝えるときには、上記書き込み用トランジスタ
をオン状態にさせる第４電圧とし、 上記書き込み用トランジスタと上記半導体基板とは絶縁
物質により絶縁されていることを特徴とする半導体装
置。 - 【請求項１０】 請求項７ないし９のいずれかにおい
て、 上記第１モードは、上記メモリセルに対する書き込み動
作や読み出し動作を可能にする通常モードであり、 上記第１電位は、回路の接地電位であり、 上記第２モードは、メモリセルに書き込みや読み出しを
行わないデータ保持モードであり、 上記第２電位は上記回路の接地電位よりも低い負電圧で
あることを特徴とする半導体装置。 - 【請求項１１】 請求項７ないし９のいずれかにおい
て、 上記第１モードは、上記メモリセルに対する書き込みや
読み出しを可能にする通常モードであり、 上記第１電位は回路の接地電位より低い第１の負電圧で
あり、 上記第２モードは、メモリセルに書き込みや読み出しを
行わないデータ保持モードであり、 上記第２電位は上記第１負電圧よりも低い負の第２電圧
であることを特徴とする半導体装置。 - 【請求項１２】 請求項１０又は１１において、 上記メモリセルは、ＰＬＥＤトランジスタと容量からな
り、第１モードと第２モードのそれぞれデータ保持時間
に対応してリフレッシュ動作が行われるものであること
を特徴とする半導体装置。
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|---|---|---|---|
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269976A (ja) * | 2001-03-09 | 2002-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JP2012003832A (ja) * | 2010-05-20 | 2012-01-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| US8441841B2 (en) | 2010-02-19 | 2013-05-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method of semiconductor device |
| JP2013137853A (ja) * | 2011-12-02 | 2013-07-11 | Semiconductor Energy Lab Co Ltd | 記憶装置および記憶装置の駆動方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10125967C1 (de) * | 2001-05-29 | 2002-07-11 | Infineon Technologies Ag | DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
| US7068552B2 (en) * | 2001-06-21 | 2006-06-27 | Kabushiki Kaisha Toshiba | Sense amplifier |
| DE10319271A1 (de) * | 2003-04-29 | 2004-11-25 | Infineon Technologies Ag | Speicher-Schaltungsanordnung und Verfahren zur Herstellung |
| US7216310B2 (en) * | 2004-01-07 | 2007-05-08 | Texas Instruments Incorporated | Design method and system for optimum performance in integrated circuits that use power management |
| DE102004012630A1 (de) * | 2004-03-16 | 2005-06-30 | Infineon Technologies Ag | Feldeffekttransistor mit geringem Leckstrom und Verfahren zu seiner Herstellung |
| JP4110115B2 (ja) * | 2004-04-15 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
| US7388248B2 (en) * | 2004-09-01 | 2008-06-17 | Micron Technology, Inc. | Dielectric relaxation memory |
| US7141514B2 (en) * | 2005-02-02 | 2006-11-28 | Applied Materials, Inc. | Selective plasma re-oxidation process using pulsed RF source power |
| TW200721163A (en) * | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
| US7375999B2 (en) * | 2005-09-29 | 2008-05-20 | Infineon Technologies Ag | Low equalized sense-amp for twin cell DRAMs |
| JP2008288499A (ja) * | 2007-05-21 | 2008-11-27 | Panasonic Corp | 半導体装置及びその製造方法 |
| US8014195B2 (en) * | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
| US8582348B2 (en) * | 2010-08-06 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| KR20220006951A (ko) * | 2020-07-09 | 2022-01-18 | 에스케이하이닉스 주식회사 | 메모리 장치 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161791A (en) * | 1978-08-28 | 1979-07-17 | Electronic Memories & Magnetics Corporation | Automatic refresh memory cell |
| JPS634671A (ja) | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体記憶装置 |
| US4999811A (en) * | 1987-11-30 | 1991-03-12 | Texas Instruments Incorporated | Trench DRAM cell with dynamic gain |
| JPH0254572A (ja) | 1988-08-18 | 1990-02-23 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH06112438A (ja) * | 1992-09-25 | 1994-04-22 | Fujitsu Ltd | 記憶装置、その情報読出し方法、情報書込み方法および記憶装置の製造方法 |
| KR970003270A (ko) * | 1995-06-23 | 1997-01-28 | 김광호 | 반도체메모리소자의 테스트를 위한 고속 기록회로 |
| JP3759648B2 (ja) * | 1996-03-04 | 2006-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100215866B1 (ko) | 1996-04-12 | 1999-08-16 | 구본준 | 커패시터가 없는 디램 및 그의 제조방법 |
| KR100198662B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 디램 셀, 디램 및 그의 제조 방법 |
| US5796965A (en) * | 1996-06-14 | 1998-08-18 | Texas Instruments Incorporated | Intelligent power circuit for external data drive |
| US5986946A (en) * | 1996-08-07 | 1999-11-16 | Micron Technology, Inc. | Method and apparatus for reducing row shut-off time in an interleaved-row memory device |
| JP4162280B2 (ja) | 1996-11-15 | 2008-10-08 | 株式会社日立製作所 | メモリデバイスおよびメモリアレイ回路 |
| EP0843360A1 (en) | 1996-11-15 | 1998-05-20 | Hitachi Europe Limited | Memory device |
| EP0843361A1 (en) | 1996-11-15 | 1998-05-20 | Hitachi Europe Limited | Memory device |
| US6060723A (en) | 1997-07-18 | 2000-05-09 | Hitachi, Ltd. | Controllable conduction device |
| US6169308B1 (en) | 1996-11-15 | 2001-01-02 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| JP3742191B2 (ja) * | 1997-06-06 | 2006-02-01 | 株式会社東芝 | 半導体集積回路装置 |
| EP0901169B1 (en) | 1997-09-05 | 2003-04-02 | Hitachi Europe Limited | Controlled conduction device |
| US6191441B1 (en) * | 1997-10-28 | 2001-02-20 | Fujitsu Limited | Ferroelectric memory device and its drive method |
| US5886920A (en) * | 1997-12-01 | 1999-03-23 | Motorola, Inc. | Variable conducting element and method of programming |
| DE69840518D1 (de) | 1998-02-06 | 2009-03-19 | Hitachi Ltd | Steuerbare Festkörperanordnung mit einer Tunnelbarrierestruktur |
| JPH11265995A (ja) * | 1998-03-17 | 1999-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2000113683A (ja) | 1998-10-02 | 2000-04-21 | Hitachi Ltd | 半導体装置 |
| JP2000187990A (ja) * | 1998-12-24 | 2000-07-04 | Nec Corp | センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法 |
| JP2000269358A (ja) | 1999-03-17 | 2000-09-29 | Hitachi Ltd | 半導体装置およびその製造方法 |
| KR100619580B1 (ko) | 1999-05-14 | 2006-09-05 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 |
| WO2000070622A1 (fr) * | 1999-05-14 | 2000-11-23 | Hitachi, Ltd. | Circuit de memorisation |
| JP2001093988A (ja) * | 1999-07-22 | 2001-04-06 | Sony Corp | 半導体記憶装置 |
| US6452858B1 (en) * | 1999-11-05 | 2002-09-17 | Hitachi, Ltd. | Semiconductor device |
| JP2001155486A (ja) * | 1999-11-25 | 2001-06-08 | Nec Corp | 半導体スタティックメモリ |
| US6317358B1 (en) * | 2000-08-03 | 2001-11-13 | Micron Technology, Inc. | Efficient dual port DRAM cell using SOI technology |
-
2001
- 2001-02-20 JP JP2001043007A patent/JP2002245777A/ja active Pending
-
2002
- 2002-02-20 US US10/077,817 patent/US6700826B2/en not_active Expired - Fee Related
-
2003
- 2003-12-02 US US10/724,684 patent/US6934212B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269976A (ja) * | 2001-03-09 | 2002-09-20 | Hitachi Ltd | 半導体記憶装置 |
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