JP3742191B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に係わり、特に低電圧においても確実に動作するビット線センスアンプを備えたダイナミック型半導体メモリに関する。
【０００２】
【従来の技術】
半導体基板上の加工技術が進歩するにつれて、半導体記憶装置で用いられる素子の大きさもスケールされ、次第に小さくなってきている。これに伴い、従来と同じ電源電圧Ｖｃｃを用いたままでは、素子の各部の電界密度が高くなりすぎて、信頼性が劣化するようになってきた。信頼性の劣化を抑制するため、動作電源電圧Ｖｃｃは、次第に小さくされる傾向にある。例えば１ＭビットのＤＲＡＭでは、電源電圧が５Ｖであったが、現在、量産されている１６ＭビットのＤＲＡＭの多くは、電源電圧が３．３Ｖである。
【０００３】
さらに、電源電圧Ｖｃｃの低圧化は、消費電力の低減という、二次的な利点も合わせて得られる。このため、電源電圧Ｖｃｃの低圧化は、今日、半導体の分野において重要な技術に発展してきている。
【０００４】
ところで、近時、ＰＤＡなどの携帯器機が、急速に普及している。急速に普及した要因として、小型化、性能の向上、機能の高度化があげられる。特に近年では、その機能の高度化に伴い、ＤＲＡＭなどの半導体メモリも、携帯器機の内部システムに組み込まれるようになってきている。
【０００５】
しかし、携帯器機の、いっそうの小型化、性能の向上、機能の高度化を図るため、半導体メモリのいっそうの低圧動作化が模索され始めてきた。つまり、電源電圧を、３．３Ｖから、一挙に１Ｖ〜１．５Ｖとする。これにより、携帯器機の消費電力を、いっそう低下でき、また、電池による動作も可能とする。
【０００６】
さらには１Ｖ以下の電源電圧Ｖｃｃで動作する、超低圧動作型の半導体メモリを実現させる。このような半導体メモリは、携帯器機のみならず、他の電子器機の分野においても、有用である。
【０００７】
しかし、電源電圧Ｖｃｃの低圧化が進展するにつれ、ビット線センスアンプにより、メモリセルからの微弱な情報信号を検出し、増幅させることが、難しくなってきた。
【０００８】
以下、典型的なビット線センスアンプを説明する。
図１７は、従来のＤＲＡＭに使用されている、典型的なビット線センスアンプの回路図である。図１８は、その動作波形図である。
【０００９】
まず、回路の構成を説明する。
図１７に示すように、ダイナミック型のメモリセルＭＣ１に接続されたビット線ＢＬ、他のメモリセルＭＣ２に接続された反転ビット線 /ＢＬがそれぞれ設けられている。ビット線ＢＬと反転ビット線 /ＢＬとは、互いに対をなしている（以下、ビット線対という）。
【００１０】
メモリセルＭＣ１は、電流通路の一端を、ビット線ＢＬに接続し、ゲートをワード線ＷＬ１に接続したトランスファトランジスタＴＲ１と、ストレージノード電極ＳＮ１を、トランジスタＴＲ１の電流通路の他端に接続し、プレート電極にプレート電位ＶPLを受けるメモリキャパシタＣ１とにより構成されている。同様に、メモリセルＭＣ２は、電流通路の一端を、反転ビット線 /ＢＬに接続し、ゲートをワード線ＷＬ２に接続したトランスファトランジスタＴＲ２と、ストレージノード電極ＳＮ２を、トランジスタＴＲ２の電流通路の他端に接続し、プレート電極にプレート電位ＶPLを受けるメモリキャパシタＣ２とにより構成されている。
【００１１】
ビット線対には、ビット線対イコライザ１０、Ｎ型センスアンプ１１、Ｐ型センスアンプ１２がそれぞれ接続されている。
ビット線対イコライザ１０は、電流通路をビット線ＢＬと反転ビット線 /ＢＬとの間に直列に接続したＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳという）Ｎ３と、電流通路の一端をビット線ＢＬに接続し、その他端に高電位Ｖｃｃと低電位Ｖｓｓとの中間の電位Ｖｃｃ／２を受けるＮＭＯＳ Ｎ４と、電流通路の一端を反転ビット線 /ＢＬに接続し、その他端に中間の電位を受けるＮＭＯＳ Ｎ５ とにより構成されている。これらＮＭＯＳ Ｎ３〜Ｎ５のゲートにはそれぞれ、プリチャージ信号ＰＲＣが供給される。
【００１２】
Ｎ型センスアンプ１１は、電流通路の一端をビット線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続したＮＭＯＳ Ｎ１と、電流通路の一端を反転ビット線 /ＢＬに接続し、ゲートをビット線ＢＬに接続したＮＭＯＳ Ｎ２とにより構成されている。これらＮＭＯＳ Ｎ１、Ｎ２の電流通路の他端はそれぞれ、駆動ノードＳＡＮに接続されている。
【００１３】
駆動ノードＳＡＮは、スイッチＳＷ１Ｎを介して中間の電位Ｖｃｃ／２に接続されるとともに、スイッチＳＷ２Ｎを介して低電位Ｖｓｓに接続されている。
Ｐ型センスアンプ１２は、電流通路の一端をビット線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続したＰＭＯＳ Ｐ１と、電流通路の一端を反転ビット線 /ＢＬに接続し、ゲートをビット線ＢＬに接続したＰＭＯＳ Ｐ２とにより構成されている。これらＰＭＯＳ Ｐ１、Ｐ２の電流通路の他端はそれぞれ、駆動ノードＳＡＰに接続されている。
【００１４】
駆動ノードＳＡＰは、スイッチＳＷ１Ｐを介して中間の電位Ｖｃｃ／２に接続されるとともに、スイッチＳＷ２Ｐを介して高電位Ｖｃｃに接続されている。
次に、その動作を説明する。
【００１５】
図１８に示すように、待機期間（プリチャージ期間）中、ワード線ＷＬ１の電位は、低電位Ｖｓｓになっている。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオン、スイッチＳＷ２Ｎ、ＳＷ２Ｐはそれぞれオフされている。これにより、駆動ノードＳＡＮ、ＳＡＰの電位はそれぞれ、中間の電位Ｖｃｃ／２にされる。また、プリチャージ信号ＰＲＣは高電位Ｖｃｃとなっており、ビット線対ＢＬ、 /ＢＬの電位はそれぞれ、中間の電位Ｖｃｃ／２にイコライズされている。
【００１６】
上記待機期間の後、読み出し／書き込み期間（アクティブ期間）が発生される。待機期間から読み出し／書き込み期間に移行するとき、まず、プリチャージ信号ＰＲＣが低電位Ｖｓｓに遷移する。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオフされ、駆動ノードＳＡＮ、ＳＡＰはそれぞれ、中間の電位Ｖｃｃ／２から切り離される。この後、ワード線のうち、ワード線ＷＬ１が選択されたとすると、ワード線ＷＬ１の電位は、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨとなる。メモリセルＭＣ１のストレージノード電極ＳＮ１には、蓄積電荷の量に応じた情報が書き込まれている。読み出し動作の場合、ワード線ＷＬ１の電位が電位ＶＷＬＨとなることによって、メモリセルＭＣ１のトランスファトランジスタＴＲ１がオンし、ストレージノード電極ＳＮ１に書き込まれていた情報が、ビット線ＢＬに伝えられる。これにより、ビット線ＢＬの電位は微弱に変化する。ストレージノード電極ＳＮ１に、データ“１”が書き込まれていた場合には、ビット線ＢＬの電位は、＋ΔＶ上昇する。反対にデータ“０”が書き込まれていた場合には、ビット線ＢＬの電位は、−ΔＶ下降する。図１８中では、＋ΔＶ上昇する例を示している。また、電位ΔＶと、メモリキャパシタＣＳ／ビット線容量ＣＢとの間には、ΔＶ＝（ＣＳ／ＣＢ）×（Ｖｃｃ／２）の関係がある。ビット線ＢＬの電位が微弱に変化した後、スイッチＳＷ２Ｎ、ＳＷ２Ｐをオンさせる。これにより、駆動ノードＳＡＮは低電位Ｖｓｓに接続され、駆動ノードＳＡＰは高電位Ｖｃｃに接続される。これにより、センスアンプ１１、１２がアクティブになり、ビット線ＢＬの電位は（Ｖｃｃ／２）＋ΔＶから高電位Ｖｃｃにさらに上昇され、一方、反転ビット線 /ＢＬの電位は（Ｖｃｃ／２）から低電位Ｖｓｓにさらに下降され、ビット線対間の電位差が増幅される。増幅されたビット線対間の電位差は、読み出しデータとして、図示せぬデータ線に伝えられる。また、ビット線対間の電位差は、センスアンプ１１、１２がアクティブとなっている間、センスアンプ１１、１２にラッチされる。ラッチされたビット線ＢＬの電位Ｖｃｃは、メモリセルＭＣ１への再書き込みデータとして利用され、メモリセルＭＣ１に、データ“１”が、再度書き込まれる。
【００１７】
ここで、センスアンプによる電位増幅の原理を説明する。以下では、簡単のため、図１７に示すＮ型センスアンプ１１（ＮＭＯＳ Ｎ１、Ｎ２、駆動ノードＳＡＮ）を参照して説明する。
【００１８】
図１９は電位増幅の原理を説明するための図で、（Ａ）図はセンスアンプが駆動される前の状態を示す図、（Ｂ）図はセンスアンプが駆動中の状態を示す図である。
【００１９】
図１９（Ａ）に示すように、Ｎ型センスアンプ１１が駆動される前の状態では、ビット線ＢＬの電位が｛（Ｖｃｃ／２）＋ΔＶ｝、反転ビット線 /ＢＬの電位が（Ｖｃｃ／２）、駆動ノードＳＡＮの電位が（Ｖｃｃ／２）である。
【００２０】
この後、図１９（Ｂ）に示すように、駆動ノードＳＡＮの電位が（Ｖｓｓ）となり、Ｎ型センスアンプ１１が駆動する。駆動ノードＳＡＮの電位が（Ｖｓｓ）となると、ビット線ＢＬの電位（電荷）が、ＮＭＯＳ Ｎ１を介して低電位（Ｖｓｓ）にディスチャージされようとする。同様に、反転ビット線 /ＢＬの電位（電荷）が、ＮＭＯＳ Ｎ２を介して低電位（Ｖｓｓ）にディスチャージされようとする。しかし、ＮＭＯＳ Ｎ２に注目してみると、ソースＳ２の電位は（Ｖｓｓ）、ゲートＧ２の電位は｛（Ｖｃｃ／２）＋ΔＶ｝である。また、同様にＮＭＯＳ Ｎ１に注目してみると、ソースＳ１の電位は（Ｖｓｓ）、ゲートＧ１の電位は（Ｖｃｃ／２）である。つまり、ゲート〜ソース間の電位差ＶＧＳは、ＮＭＯＳ Ｎ１よりも、ＮＭＯＳ Ｎ２のほうが大きい。このような状態では、ＮＭＯＳ Ｎ２の電流駆動能力は、ＮＭＯＳ Ｎ１の電流駆動能力よりも高くなっている。したがって、反転ビット線 /ＢＬの電位（電荷）は、ビット線ＢＬの電位（電荷）よりも先に、ＮＭＯＳ Ｎ２を介して低電位Ｖｓｓにディスチャージされていく。反転ビット線 /ＢＬの電位が下がることにより、ＮＭＯＳ Ｎ１のゲートＧ１の電位が下がる。そして、ＮＭＯＳ Ｎ１の電流駆動能力は、低下しだす。ＮＭＯＳ Ｎ１の電流駆動能力が低下しだすことによって、ＮＭＯＳ Ｎ２の電流駆動能力とＮＭＯＳ Ｎ１の電流駆動能力との差は、益々拡大されていく。この結果、反転ビット線 /ＢＬの電位は、ビット線ＢＬよりも、より速やかに低電位Ｖｓｓに近づくようになる。
【００２１】
なお、Ｐ型センスアンプ１２においても、Ｎ型センスアンプ１１と対称的な動作原理によって、ビット線ＢＬの電位が、反転ビット線 /ＢＬよりも、より速やかに高電位Ｖｃｃに近づくようになる。
【００２２】
最終的に、ビット線ＢＬの電位が（Ｖｃｃ）、反転ビット線 /ＢＬの電位が（Ｖｓｓ）となった段階でそれぞれ、駆動ノードＳＡＰからのビット線ＢＬへの電荷のチャージ、および反転ビット線 /ＢＬからの駆動ノードＳＡＮへの電荷のディスチャージがそれぞれ、停止される。
【００２３】
以上が、センスアンプの電位増幅の原理である。
上記のような典型的なセンスアンプにおいて、電源電圧Ｖｃｃが、より低圧化、例えば１〜１．５Ｖとなると、ＮＭＯＳ Ｎ１、Ｎ２それぞれのゲート〜ソース間電圧ＶＧＳ｛＝（Ｖｃｃ／２）−Ｖｓｓ｝が小さくなり、ＮＭＯＳ Ｎ１、Ｎ２それぞれの電流駆動能力は、従来に増して下がる。これは、センスアンプの電位増幅動作を緩慢にする。
【００２４】
さらに電源電圧Ｖｃｃが、１Ｖ以下に超低圧化されてくると、ＮＭＯＳ Ｎ１、Ｎ２が充分に動作しない現象が発生してくる。ゲート〜ソース間電圧ＶＧＳよりも、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧の方が高くなってしまうためである。この状態では、駆動ノードＳＡＮの電位を（Ｖｓｓ）に接続しても、ＮＭＯＳＮ１、Ｎ２のソース〜ドレイン間電圧ＶＤＳがそれぞれ｛（Ｖｃｃ／２）＋ΔＶ｝、（Ｖｃｃ／２）となるだけで、反転ビット線 /ＢＬの電荷を、駆動ノードＳＡＮに、有効にディスチャージできない。このため、センスアンプの電位増幅動作は、さらに緩慢となる。
【００２５】
この事情を解消するには、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧を低く設定すれば良いが、通常、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧には、０．４〜０．５Ｖ以上が必要である。ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧をあまりにも低く設定すると、Ｎ型センスアンプ１１、Ｐ型センスアンプ１２により構成される、即ち、ＣＭＯＳ型回路で構成されるセンスアンプに、高電位Ｖｃｃ〜低電位Ｖｓｓ間に貫通電流が発生するためである。さらにはＮＭＯＳ Ｎ１、Ｎ２と同じ形成工程で形成されるＮＭＯＳを使用した周辺回路においても、同様な貫通電流が発生する。貫通電流は、周知のように消費電力を増加させる。
【００２６】
このような電源電圧Ｖｃｃの超低圧化による事情を解消するセンスアンプが、ISSCC 95 M.Nakamura et al.“A 29ns 64Mb DRAM with Hierachical Array Architecture”に報告されている。この文献に報告されているセンスアンプでは、駆動ノードＳＡＰを、メモリセルのデータ“１”、つまり高電位Ｖｃｃよりも高い電位Ｖｃｃ２に一旦接続し、センスアンプの駆動開始初期における、Ｐ型センスアンプのＰＭＯＳ Ｐ１、Ｐ２のゲート〜ソース間電圧ＶＧＳを、より大きくする。
【００２７】
以下、このセンスアンプによる電位増幅の原理を、図１７、図１８に示したセンスアンプに対応させて、簡単に説明する。
図２０は、従来のＤＲＡＭのビット線センスアンプ近傍の回路図である。図２１は、その動作波形図である。これらの図において、図１７、図１８と同一の部分については、同一の参照符号を付し、異なる部分のみを説明する。
【００２８】
図２０に示すように、図１７に示した回路と異なる部分は、駆動ノードＳＡＰが、スイッチＳＷ３Ｐを介して、高電位Ｖｃｃよりもさらに高い電位Ｖｃｃ２に接続されていることである。
【００２９】
次に、その動作を説明する。
図２１に示すように、待機期間（プリチャージ期間）中、ワード線ＷＬ１の電位は、低電位Ｖｓｓになっている。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオン、スイッチＳＷ２Ｎ、ＳＷ２Ｐ、ＳＷ３Ｐはそれぞれオフされている。これにより、駆動ノードＳＡＮ、ＳＡＰの電位はそれぞれ、中間の電位Ｖｃｃにされる。
【００３０】
上記待機期間の後、読み出し／書き込み期間（アクティブ期間）が発生される。待機期間から読み出し／書き込み期間に移行するとき、まず、プリチャージ信号ＰＲＣが低電位Ｖｓｓに遷移する。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオフされ、駆動ノードＳＡＮ、ＳＡＰはそれぞれ、中間の電位Ｖｃｃ／２から切り離される。この後、ワード線ＷＬ１が選択され、ワード線ＷＬ１の電位が、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨとなる。これにより、ストレージノード電極ＳＮ１に書き込まれていた情報が、ビット線ＢＬに伝えられ、ビット線ＢＬの電位が、±ΔＶの範囲で微弱に変化する。図２１中では、＋ΔＶ上昇する例を示している。ビット線ＢＬの電位が微弱に変化した後、スイッチＳＷ３Ｐをオンさせ、駆動ノードＳＡＰを、充分に高い電位Ｖｃｃ２に接続する。このとき、反転ビット線 /BLの電位（Ｖｃｃ／２）と、駆動ノードＳＡＰの電位（Ｖｃｃ２）との差を、電位（Ｖｃｃ／２）よりも大きくなる。これにより、ＰＭＯＳ Ｐ１のゲート〜ソース間の電位差ＶＧＳ＝（Ｖｃｃ２）−（Ｖｃｃ／２）は、ＰＭＯＳ Ｐ１のしきい値電圧よりも大きくなり、Ｐ型センスアンプ１２が、充分な電位増幅動作を開始する。Ｐ型センスアンプ１２は、上述した電位増幅の原理にしたがって、ビット線ＢＬを、反転ビット線 /ＢＬよりも先に、ＰＭＯＳ Ｐ１を介して充分に高い電位Ｖｃｃ２にチャージしだす。これにより、ビット線ＢＬの電位が上昇（この上昇分を＋αとする）する。上昇したビット線ＢＬの電位によって、ＮＭＯＳ Ｎ２のゲート〜ソース間の電位差ＶＧＳ＝｛（Ｖｃｃ／２）＋Δ＋α｝−（Ｖｓｓ）は、やがてＮＭＯＳ Ｎ２のしきい値電圧を超える。今度はＮ型センスアンプ１１が、充分な電位増幅動作を開始する。Ｎ型センスアンプ１１は、上述した電位増幅の原理にしたがって、反転ビット線 /ＢＬの電荷を、ＮＭＯＳ Ｎ２を介して、ビット線ＢＬよりも先に、低電位Ｖｓｓにディスチャージする。このようにして、ビット線対間の電位差が充分に増幅された後、スイッチＳＷ３Ｐをオフし、スイッチＳＷ２Ｐをオンする。これにより、ビット線ＢＬの電位（Ｖｃｃ２）を、高電位（Ｖｃｃ）にディスチャージする。ラッチされたビット線ＢＬの電位Ｖｃｃは、メモリセルＭＣ１への再書き込みデータとして利用され、メモリセルＭＣ１に、データ“１”が、再度書き込まれる。
【００３１】
このようなセンスアンプでは、センスアンプ駆動開始時に、駆動ノードＳＡＰを、充分に高い電位Ｖｃｃ２とし、Ｐ型センスアンプ１１を先に駆動させ、ビット線ＢＬの電位を、まず上昇させる。この後、上昇されたビット線ＢＬの電位を利用してＮ型センスアンプ１２を駆動させる。
【００３２】
このような方法により、電源電圧Ｖｃｃが、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧の２倍よりも低くなるまで、超低圧化された場合でも、ビット線対間の電位差を、センスアンプにより増幅することができる。
【００３３】
【発明が解決しようとする課題】
しかしながら、超低圧動作化された半導体メモリに使用できる、ビット線センスアンプでは、その動作マージンが、典型的なセンスアンプよりも縮小する、という技術的な困難が見いだされた。
【００３４】
現在の半導体製造技術では、チップ全体、あるいはウェーハ全体でのしきい値電圧のばらつきは、ＰＭＯＳの方が、ＮＭＯＳよりも、はるかに大きくなってしまう。
【００３５】
図２０に示した超低圧で動作するセンスアンプでは、Ｐ型センスアンプ１１を、Ｎ型センスアンプ１２よりも先に動作させる。つまり、その電位増幅の初期動作が、しきい値電圧が広範囲にばらついているＰＭＯＳにより行われる。
【００３６】
センスアンプの動作において、対となる２つのトランジスタのしきい値電圧が、製造上の事情によって異なってしまっている場合、センスアンプの誤動作を引き起こす場合がある。即ち、上述したように、センスアンプの動作原理は、メモリセルの電荷がビット線に転送されることにより、ビット線対に現れる微少な電位差を、それぞれのビット線をゲート電極に接続した２つの駆動能力の差によって増幅するというものであるから、しきい値電圧がこの微少信号電位よりも大きくばらついてしまうと、信号を正確に増幅できなくなってしまう。したがって、信号電位が製造上の原因によるトランジスタのしきい値電圧のばらつきに比べて充分に大きなものとすることが、動作マージンを確保する上での条件となる。
【００３７】
電位増幅の初期動作を、しきい値電圧が広範囲にばらついているＰＭＯＳセンスアンプにより行う、従来の超低圧動作が可能なセンスアンプでは、電源電圧のふらつきや、温度などの使用環境に対する動作マージンを、電位増幅の初期動作をＮＭＯＳセンスアンプにより行う場合と、同等に確保するためには、ビット線対に現れる微少電位を大きく設定する必要がある。例えば電源電圧の最低値を高めに設定したり、さもなくばセルキャパシタの容量を大きくするなどが考えられる。ところが、電源電圧を高くすることは超低圧動作の目的と反し、また、セルキャパシタの容量を大きくするためには、半導体の製造プロセスを改良するなどの技術的な困難が伴う。
【００３８】
この発明は、上記の事情に鑑み為されたもので、その目的は、超低圧動作が可能で、しかも動作マージンを充分に得ることができるセンスアンプを備えた、メモリ機能を有する半導体集積回路装置を提供することにある。
【００３９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、複数のワード線と、複数のビット線と、少なくとも２レベルの情報電位を蓄えることができる容量素子、および前記ワード線の電位レベルに応じて前記容量素子と前記ビット線との電気的な接続を制御するトランスファゲートトランジスタを含む複数のメモリセルと、前記複数のビット線のうち、第１のビット線にドレインが接続され、第２のビット線にゲートが接続された第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＮチャネル型絶縁ゲートＦＥＴを含むＮ型センスアンプと、前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソースに、Ｎ型センスアンプ駆動電位を供給するＮ型センスアンプドライバと、前記Ｎ型センスアンプを活性にする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最低の電位よりも低い第１の電位とし、前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最低の電位と等しく、かつ、外部から与えられる接地電位と等しい電位の第２の電位とするセンスアンプコントローラと、前記第１、第２のビット線はそれぞれ、前記複数のメモリセルに接続される第１の部分と、前記Ｎ型センスアンプに接続される第２の部分とを含み、これら第１の部分と第２の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを含むゲート回路と、を具備し、前記Ｎ型センスアンプ駆動電位が前記第１の電位とされ、前記Ｎ型センスアンプが活性になっている時、前記ゲート回路のＮチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位よりも低い第３の電位として、前記ゲート回路のＮチャネル型絶縁ゲートＦＥＴをオフさせることを特徴とする。
【００４０】
また、この発明の第２態様に係る半導体集積回路装置は、複数のワード線と、複数のビット線と、少なくとも２レベルの情報電位を蓄えることができる容量素子、および前記ワード線の電位レベルに応じて前記容量素子と前記ビット線との電気的な接続を制御するトランスファゲートトランジスタを含む複数のメモリセルと、前記複数のビット線のうち、第１のビット線にドレインが接続され、第２のビット線にゲートが接続された第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＮチャネル型絶縁ゲートＦＥＴを含むＮ型センスアンプと、前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソースに、Ｎ型センスアンプ駆動電位を供給するＮ型センスアンプドライバと、前記Ｎ型センスアンプを活性にする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最低の電位よりも低い第１の電位とし、前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最低の電位と等しく、かつ、外部から与えられる接地電位と等しい電位の第２の電位とするセンスアンプコントローラと、前記第１、第２のビット線はそれぞれ、前記複数のメモリセルのうち、第１のメモリセル群に接続される第１の部分と、前記複数のメモリセルのうち、第２のメモリセル群に接続される第２の部分と、前記Ｎ型センスアンプに接続される第３の部分とを含み、これら第１の部分と前記第３の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを含む第１のゲート回路、および前記第２の部分と前記第３の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを含む第２のゲート回路と、を具備し、待機状態から読み出し／書き込み期間に遷移する時、前記第１、第２のゲート回路のうち、いずれか一方のゲート回路に含まれるＮチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位よりも低い第３の電位として、前記一方のゲート回路のＮチャネル型絶縁ゲート型ＦＥＴをオフさせることを特徴とする。
【００４１】
また、この発明の第３態様に係る半導体集積回路装置は、複数のワード線と、複数のビット線と、少なくとも２レベルの情報電位を蓄えることができる容量素子、および前記ワード線の電位レベルに応じて前記容量素子と前記ビット線との電気的な接続を制御するトランスファゲートトランジスタを含む複数のメモリセルと、前記複数のビット線のうち、第１のビット線にドレインが接続され、第２のビット線にゲートが接続された第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＮチャネル型絶縁ゲートＦＥＴを含むＮ型センスアンプと、前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソースに、Ｎ型センスアンプ駆動電位を供給するＮ型センスアンプドライバと、前記Ｎ型センスアンプを活性にする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最低の電位よりも低い第１の電位とし、前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最低の電位と等しく、かつ、外部から与えられる接地電位と等しい電位の第２の電位とするセンスアンプコントローラと、前記第１、第２のビット線はそれぞれ、前記複数のメモリセルに接続される第１の部分と、前記Ｎ型センスアンプに接続される第２の部分とを含み、これら前記第１の部分と前記第２の部分とを接続する、負のしきい値電圧を持つＰチャネル型絶縁ゲートＦＥＴを含むゲート回路と、前記Ｎ型センスアンプ駆動電位が前記第１の電位とされ、前記Ｎ型センスアンプが活性になっている時、前記ゲート回路のＰチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位と等しい第４の電位とし、前記Ｎ型センスアンプ駆動電位が前記第２の電位とされ、前記メモリセルの容量素子に情報電位が再書き込みされる時、前記ゲート回路のＰチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位よりも低い第５の電位とするタイミングコントローラとを具備することを特徴とする。
【００５５】
【発明の実施の形態】
以下、この発明を実施の形態により説明する。
図１は、この発明の第１の実施形態に係るＤＲＡＭのビット線センスアンプの回路図、図２は、その動作波形図、図３は、そのビット線センスアンプを備えたＤＲＡＭのブロック図である。
【００５６】
図１に示すように、セルアレイには、複数のワード線ＷＬ(WL1、WL2) 、および複数のビット線ＢＬ(BL、/BL)がそれぞれ形成されている。これらワード線ＷＬとビット線ＢＬとの各電気的交点にはそれぞれ、ダイナミック型のメモリセルＭＣ(MC1、MC2) が形成されている。メモリセルＭＣは各々、キャパシタＣ(C1、C2) 、およびトランスファトランジスタＴＲ(TR1、TR2) とから構成される。トランジスタＴＲは、ゲートをワード線ＷＬに、電流通路をキャパシタＣとビット線ＢＬとの間に直列に接続する。キャパシタＣの一方の電極はプレート電位ＶＰＬが供給されるプレート電極であり、他方の電極は、情報を、少なくとも２レベルの電位として蓄えるストレージノードＳＮ(SN1、SN2) である。ストレージノードＳＮは、トランジスタＴＲのソースに接続されている。ビット線ＢＬは、メモリセルＭＣ１に接続され、ビット線 /ＢＬは、メモリセルＭＣ２に接続されている。ビット線 /ＢＬと、ビット線ＢＬとは、互いに対をなす（以下、ビット線対という）。
【００５７】
ビット線対ＢＬ、 /ＢＬは、例えばセルアレイの外に導出され、セルアレイの外において、ビット線系回路（カラム系回路）に接続される。第１の実施形態では、ビット線系回路として、ビット線対ＢＬ、 /ＢＬ間の電位差をイコライズするビット線対イコライザ１０、ビット線対ＢＬ、 /ＢＬ間の微小電位差として読み出されたメモリセルＭＣの記憶情報を増幅するＮ型センスアンプ１１およびＰ型センスアンプ１２、並びに読み出し指定されたビット線対ＢＬ、 /ＢＬをＤＱ線対ＤＱ、 /ＤＱに接続するカラムゲート１５をそれぞれ含んでいる。
【００５８】
イコライザ１０は、電流通路をビット線ＢＬと反転ビット線 /ＢＬとの間に直列に接続したＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳという）Ｎ３と、電流通路の一端をビット線ＢＬに接続し、その他端に高電位Ｖｃｃと接地電位Ｖｓｓとの中間の電位Ｖｃｃ／２を受けるＮＭＯＳ Ｎ４と、電流通路の一端を反転ビット線 /ＢＬに接続し、その他端に中間の電位を受けるＮＭＯＳ Ｎ５ とにより構成されている。これらＮＭＯＳ Ｎ３〜Ｎ５のゲートにはそれぞれ、プリチャージ信号ＰＲＣが供給される。
【００５９】
Ｎ型センスアンプ１１は、ドレインをビット線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続したＮＭＯＳ Ｎ１と、ドレインを反転ビット線 /ＢＬに接続し、ゲートをビット線ＢＬに接続したＮＭＯＳ Ｎ２とにより構成されている。これらＮＭＯＳ Ｎ１、Ｎ２のソースはそれぞれ、制御信号線（駆動ノード）ＳＡＮに接続されている。
【００６０】
制御信号線ＳＡＮの電位は、Ｎ型センスアンプドライバ２０Ｎにより与えられる。ドライバ２０Ｎは、スイッチＳＷ１Ｎ、ＳＷ２Ｎ、ＳＷ３Ｎを有している。スイッチＳＷ１Ｎは、制御信号線ＳＡＮを、電源電圧（Ｖｓｓ〜Ｖｃｃ）の中間の電位に接続する。第１の実施形態では、中間の電位を、電位Ｖｃｃの約半分である、電位Ｖｃｃ／２に設定している。スイッチＳＷ２Ｎは、制御信号線ＳＡＮを、電源電圧の低電位側電位に接続する。第１の実施形態では、低電位側電位は、接地電位Ｖｓｓである。スイッチＳＷ３Ｎは、制御信号線ＳＡＮを、接地電位Ｖｓｓよりもさらに低い、例えば負電位Ｖｓｓ２に接続する。
【００６１】
Ｐ型センスアンプ１２は、ドレインをビット線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続したＰＭＯＳ Ｐ１と、ドレインを反転ビット線 /ＢＬに接続し、ゲートをビット線ＢＬに接続したＰＭＯＳ Ｐ２とにより構成されている。これらＰＭＯＳ Ｐ１、Ｐ２のソースはそれぞれ、制御信号線（駆動ノード）ＳＡＰに接続されている。
【００６２】
制御信号線ＳＡＰの電位は、Ｐ型センスアンプドライバ２０Ｐにより与えられる。ドライバ２０Ｐは、スイッチＳＷ１Ｐ、ＳＷ２Ｐ、ＳＷ３Ｐを有している。スイッチＳＷ１Ｐは、制御信号線ＳＡＰを、電源電圧（Ｖｓｓ〜Ｖｃｃ）の中間の電位に接続する。第１の実施形態では、中間の電位は、上記電位Ｖｃｃ／２である。スイッチＳＷ２Ｐは、制御信号線ＳＡＰを、電源電圧の高電位側電位に接続する。第１の実施形態では、高電位側電位は、外部から与えられる高電位Ｖｃｃである。スイッチＳＷ３Ｐは、制御信号線ＳＡＰを、高電位Ｖｃｃよりもさらに高い電位Ｖｃｃ２に接続する。
【００６３】
これらのスイッチＳＷ１Ｎ〜ＳＷ３Ｎ、ＳＷ１Ｐ〜ＳＷ３Ｐはそれぞれ、図３に示すセンスアンプ制御回路２１により、開閉制御される。
次に、その動作を説明する。
【００６４】
図２に示すように、待機期間（プリチャージ期間）中、ワード線ＷＬ１の電位は、接地電位Ｖｓｓよりも低い、ワード線降圧電位ＶＷＬＬとされる。これは、トランスファトランジスタＴＲ（TR1、TR2 ）に流れるリーク電流を少なくするためである。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオン、スイッチＳＷ２Ｎ、ＳＷ２Ｐ、ＳＷ３Ｎ、ＳＷ３Ｐはそれぞれオフされる。これにより、制御信号線ＳＡＮ、ＳＡＰの電位はそれぞれ、中間の電位Ｖｃｃ／２にされる。また、プリチャージ信号ＰＲＣは高電位Ｖｃｃとなっており、ビット線対ＢＬ、 /ＢＬの電位はそれぞれ、中間の電位Ｖｃｃ／２にイコライズされている。
【００６５】
上記待機期間の後、読み出し／書き込み期間（アクティブ期間）が始まる。待機期間から読み出し／書き込み期間に移行するとき、まず、プリチャージ信号ＰＲＣを、接地電位Ｖｓｓよりも、低い電位に遷移させる。第１の実施形態では、上記ワード線降圧電位ＶＷＬＬに遷移させる。これは、ＮＭＯＳ Ｎ３、Ｎ４、Ｎ５に流れるリーク電流を少なくするためである。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオフされ、制御信号線ＳＡＮ、ＳＡＰはそれぞれ、中間の電位Ｖｃｃ／２から切り離される。この後、ワード線のうち、ワード線ＷＬ１が選択されたとする。選択されたワード線ＷＬ１には、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨが供給される（これは、キャパシタＣ（C1、C2 ）に、“Ｈ”データ、即ち電位Ｖｃｃを“しきい値落ち”することなく、書き込むためである）。メモリセルＭＣ１のストレージノード電極ＳＮ１には、蓄積電荷の量に応じた情報が書き込まれている。ワード線ＷＬ１の電位が電位ＶＷＬＨとなることによって、トランスファトランジスタＴＲ１がオンし、ストレージノード電極ＳＮ１に書き込まれていた情報、即ち、微弱な電荷がビット線ＢＬに伝えられる。これにより、ビット線ＢＬの電位は微弱に変化する。ストレージノード電極ＳＮ１に、データ“１”が書き込まれていた場合には、ビット線ＢＬの電位は、＋ΔＶ上昇する。反対にデータ“０”が書き込まれていた場合には、ビット線ＢＬの電位は、−ΔＶ下降する。図２中では、＋ΔＶ上昇する例を示している。
【００６６】
この後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオンさせる。これにより、制御信号線ＳＡＮは、接地電位Ｖｓｓよりも充分に低い電位Ｖｓｓ２に接続され、制御信号線ＳＡＰは、高電位Ｖｃｃよりも充分に高い電位Ｖｃｃ２に接続される。
【００６７】
このとき、ＮＭＯＳ Ｎ１のゲート〜ソース間には｛（Ｖｃｃ／２）−Ｖｓｓ２｝の電位差がかかり、ＮＭＯＳ Ｎ２のゲート〜ソース間には｛（Ｖｃｃ／２）＋ΔＶ−Ｖｓｓ２｝の電位差がかかる。電位Ｖｓｓ２は、接地電位Ｖｓｓ（＝０Ｖ）よりも低い。このため、ＮＭＯＳ Ｎ１、Ｎ２のゲート〜ソース間には、図１７、図２０に示した従来のセンスアンプに比べ、より大きい電位差をかけることができる。この大きな電位差を、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧、例えば０．４〜０．５以上としておくことで、ＮＭＯＳ Ｎ１、Ｎ２は、充分に動作できる。よって、電位増幅の原理にしたがい、反転ビット線 /ＢＬの電位（電荷）は、ＮＭＯＳ Ｎ２を介して電位（Ｖｃｃ／２）から、充分に低い電位Ｖｓｓ２にディスチャージされる。
【００６８】
また、ＰＭＯＳ Ｐ１のゲート〜ソース間には｛Ｖｃｃ２−（Ｖｃｃ／２）｝の電位差が、ＰＭＯＳ Ｐ２のゲート〜ソース間には｛Ｖｃｃ２−（Ｖｃｃ／２）＋ΔＶ｝の電位差がそれぞれかかる。電位Ｖｃｃ２は、高電位Ｖｃｃ（＝１Ｖ）よりも高い。このため、ＮＭＯＳ Ｎ１、Ｎ２と同様に、ＰＭＯＳ Ｐ１、Ｐ２のゲート〜ソース間には、従来のセンスアンプに比べて、より大きい電位差がかかる。この大きな電位差を、ＰＭＯＳ Ｐ１、Ｐ２のしきい値電圧以上としておくことで、ＮＭＯＳ Ｎ１、Ｎ２と同様に、ＰＭＯＳ Ｐ１、Ｐ２が充分に動作する。これにより、ビット線ＢＬの電位は、ＰＭＯＳ Ｐ１を介して電位（Ｖｃｃ／２＋ΔＶ）から、充分に高い電位Ｖｃｃ２に、さらにチャージされる。
【００６９】
このようにして充分に増幅されたビット線対ＢＬ、 /ＢＬ間の電位差（Ｖｃｃ２−Ｖｓｓ２）は、カラムゲート１５が導通することにより、データ線対ＤＱ、 /ＤＱに読み出されていく。
【００７０】
この後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオフし、スイッチＳＷ２Ｎ、スイッチＳＷ２Ｐをオンさせる。これにより、ビット線ＢＬの電位は、充分に高い電位（Ｖｃｃ２）から、高電位Ｖｃｃに遷移する。また、反転ビット線 /ＢＬは、充分に低い電位（Ｖｓｓ２）から、接地電位Ｖｓｓに遷移する。センスアンプ１１、１２がアクティブとなっている間、ビット線ＢＬの電位Ｖｃｃ、反転ビット線 /ＢＬの電位Ｖｓｓはそれぞれ、センスアンプ１１、１２にラッチされている。ラッチされたビット線ＢＬの電位Ｖｃｃは、メモリセルＭＣ１への再書き込みデータとして利用され、メモリセルＭＣ１に、データ“１”が、再度書き込まれる。
【００７１】
上記とは逆に、メモリセルＭＣ１から、データ“０”を読み出した場合には、ビット線ＢＬの電位は、センスアンプ１１、１２によって、電位Ｖｓｓにラッチされる。ビット線ＢＬの電位Ｖｓｓは、メモリセルＭＣ１への再書き込みデータとして利用され、メモリセルＭＣ１に、データ“０”が、再度書き込まれる。
【００７２】
メモリセルＭＣ１に、読み出したデータを再度書き込んだ後、ワード線ＷＬ１の電位を、ワード線降圧電位ＶＷＬＬとする。この後、プリチャージ信号ＰＲＣを高電位Ｖｃｃとし、スイッチＳＷ２Ｎ、ＳＷ２Ｐをオフ、スイッチＳＷ１Ｎ、ＳＷ１Ｐをオンさせることで、待機期間に再度戻る。
【００７３】
以上説明したように、第１の実施形態に係るセンスアンプは、ビット線対ＢＬ、 /ＢＬ間の微小電位差を増幅するとき、ＮＭＯＳ Ｎ１、Ｎ２のソースに、接地電位Ｖｓｓよりも充分に低い電位Ｖｓｓ２を与える。このようにＮ型センスアンプ１１を駆動する制御信号線ＳＡＮの電位を下げることで、電源電圧Ｖｃｃが、接地電位Ｖｓｓとプリチャージ電位Ｖｃｃ／２との電位差がＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧よりも小さくなるほど超低圧化されても、Ｎ型センスアンプ１１は、電位の増幅動作を行うことができる。Ｎ型センスアンプ１１が動作し、ビット線対間の電位差が拡がりだした後、Ｐ型センスアンプ１２が動作し出すことにより、ビット線対間の電位差は、さらに拡大される。
【００７４】
また、超低圧動作型のセンスアンプは、例えば図２０に示したように、従来より知られているが、このセンスアンプでは、電位増幅の初期動作を、ＰＭＯＳにより行う。即ち、Ｐ型センスアンプを使って、ビット線対ＢＬ、 /ＢＬ間の微小電位差を増幅し、増幅された後のビット線電位を、Ｎ型センスアンプのＮＭＯＳのゲートに与えることで、Ｎ型センスアンプを動作させる。しかしながら、ＰＭＯＳは、ＮＭＯＳに比べてしきい値電圧のばらつきが大きく、ビット線対ＢＬ、 /ＢＬ間の微小電位差がより微小になってくると、誤読み出しの可能性が高まる。
【００７５】
この点、第１の実施形態では、Ｐ型センスアンプ１２よりも先に、Ｎ型センスアンプ１１が動作するので、電位増幅の初期動作をＮＭＯＳにより行うことができる。ＮＭＯＳは、ＰＭＯＳよりもしきい値電圧のばらつきの範囲が狭い。したがって、ビット線対ＢＬ、 /ＢＬ間の微小電位差がより微小になったとき、誤読み出しの可能性を、図２０に示した超低圧動作型のセンスアンプに比べて、より少なくなる。
【００７６】
このように、第１の実施形態に係るセンスアンプは、誤読み出しの可能性を少なくすることができるので、さらなる電源電圧の超低圧化に、充分に対応できる、という効果がある。
【００７７】
さらに第１の実施形態では、待機期間中の全てのワード線の電位、および読み出し／書き込み期間中の非選択のワード線の電位を、接地電位Ｖｓｓよりも低いワード線降圧電位ＶＷＬＬとする。降圧電位ＶＷＬＬのレベルは、例えば電位Ｖｓｓ２のレベルと同じでよい。このような降圧電位ＶＷＬＬを、ワード線に与えることで、接地電位Ｖｓｓよりもさらに低い電位Ｖｓｓ２となるビット線ＢＬ、 /ＢＬに接続されるトランスファトランジスタＴＲを、確実にオフさせることができる。
【００７８】
このような工夫が為されたセルアレイでは、第１の実施形態に係るセンスアンプをビット線対ＢＬ、 /ＢＬに接続しても、トランスファトランジスタＴＲのゲート〜ソース間の電位差がしきい値電圧以下となったときのリーク電流を小さくできる、という効果を得ることができる。
【００７９】
同様の観点から、プリチャージ信号ＰＲＣの電位を降圧電位ＶＷＬＬとして、イコライザ１０をオフさせる。また、カラム選択信号ＣＳＬの電位を降圧電位ＶＷＬＬとして、カラムゲート１５をオフさせる。このように、ビット線系回路に含まれるＮＭＯＳを、電位Ｖｓｓ２のレベルと同等のレベルである降圧電位ＶＷＬＬによりオフさせることにより、第１の実施形態に係るセンスアンプ１１、１２を含むビット線系回路を、誤動作し難くできる、という効果を得ることができる。
【００８０】
次に、第２の実施形態を説明する。
図４は、第２の実施形態に係るＤＲＡＭの回路図、図５は、その動作波形図、図６は、その全体構成を示すブロック図である。図４〜図６において、図１〜図３と同一部分については同一の参照符号を付し、異なる部分についてのみ説明する。
【００８１】
図４および図６に示すように、第２の実施形態が第１の実施形態と異なる部分は、各ビット線対ＢＬ、 /ＢＬごとに、ゲート回路１３をビット線系回路とセルアレイとの間に含むことである。このゲート回路１３は、ビット線対ＢＬ、 /ＢＬを、セルアレイ側ビット線対ＢＬＡ、 /ＢＬＡ、ビット線系回路側ビット線対ＢＬＢ、 /ＢＬＢとに分割する。
【００８２】
ゲート回路１３は、電流通路を、ビット線ＢＬに直列に挿入したＮＭＯＳ Ｎ６と、電流通路を、ビット線 /ＢＬに直列に挿入したＮＭＯＳ Ｎ７とにより構成される。ＮＭＯＳ Ｎ６、Ｎ７はそれぞれ、イコライザ１０と、メモリセルＭＣとの間に接続されている。
【００８３】
ＮＭＯＳ Ｎ６、Ｎ７のゲートには、導通タイミング制御信号Ｐが供給される。導通タイミング制御信号Ｐは、図６に示すタイミング制御回路３０から出力される。タイミング制御回路３０は、ゲート回路１３のＮＭＯＳ Ｎ６、Ｎ７をそれぞれ、ビット線系回路側ビット線対ＢＬＢ、 /ＢＬＢ間の電位差が増幅（Ｖｃｃ２−Ｖｓｓ２）されている間、オフするように制御する。
【００８４】
次に、その動作を、動作波形図を参照してより詳しく説明する。
図５に示すように、待機期間中、導通タイミング信号Ｐのレベルは、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨであり、セルアレイ側ビット線対ＢＬＡ、 /ＢＬＡは、ビット線系回路側ビット線対ＢＬＢ、 /ＢＬＢに接続されている。このため、待機期間においては、第１の実施形態と同様である。
【００８５】
読み出し／書き込み期間において、選択されたワード線ＷＬ１の電位が立ち上がり、セルアレイ側ビット線対ＢＬＡ、／ＢＬＡに、微小電位差Δが現れる。このとき、導通タイミング信号Ｐのレベルは、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨであり、ＮＭＯＳ Ｎ６、Ｎ７はそれぞれ、オンしている。このため、微小電位差Δは、ビット線系回路側ビット線対ＢＬＢ、／ＢＬＢにも伝えられる。この後、導通タイミング信号Ｐのレベルは、接地電位Ｖｓｓよりも低い、ワード線降圧電位ＶＷＬＬとし、ＮＭＯＳ Ｎ６、Ｎ７をそれぞれ、オフさせる。これにより、ビット線対ＢＬＡ、／ＢＬＡと、ビット線対ＢＬＢ、／ＢＬＢとを非接続にする。この後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオンさせる。これにより、Ｎ型センスアンプ１１では、第１の実施形態と同様な電位の増幅動作が始まり、やがて、ビット線対ＢＬＢ、／ＢＬＢ間の電位差は、微小電位差Δから、電源電圧よりも大きい電位差（Ｖｃｃ２−Ｖｓｓ２）まで増幅される。この後、データを読み出す。データを読み出した後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオフさせ、スイッチＳＷ２Ｎ、ＳＷ２Ｐをオンさせる。これにより、ビット線対ＢＬＢ、／ＢＬＢ間の電位差は、電位差（Ｖｃｃ２−Ｖｓｓ２）から、電源電圧（Ｖｃｃ−Ｖｓｓ）まで下がる。この後、導通タイミング信号Ｐのレベルを、降圧電位ＶＷＬＬから、昇圧電位ＶＷＬＨに上げ、ＮＭＯＳ Ｎ６、Ｎ７をそれぞれオンさせる。これにより、ビット線対ＢＬＡ、／ＢＬＡ間の電位差は、微小電位差Δから、電源電圧（Ｖｃｃ−Ｖｓｓ）まで増幅される。この増幅された電位差により、メモリセルＭＣ１には情報が再度書き込まれる。
【００８６】
このような第２の実施形態に係るＤＲＡＭでは、ゲート回路１３によって、電源電圧よりも大きい電位差（Ｖｃｃ２−Ｖｓｓ２）が、セルアレイ側ビット線対ＢＬＡ、 /ＢＬＡに伝わらなくなる。このため、メモリセルＭＣには、電源電圧以上の大きな電圧が加わらないので、第１の実施形態に比較して、メモリセルＭＣの微細化を促進できる、という効果を得ることができる。
【００８７】
次に、第３の実施形態を説明する。
図７は、第３の実施形態に係るＤＲＡＭの回路図、図８は、その動作波形図、図９は、その全体構成を示すブロック図である。図７〜図９において、図１〜図６と同一部分については同一の参照符号を付し、異なる部分についてのみ説明する。
【００８８】
図７および図９に示すように、第３の実施形態が、第１、第２の実施形態と異なる部分は、セルアレイＡとセルアレイＢとで共通のビット線系回路側ビット線対ＢＬＣ、 /ＢＬＣ（以下、共通ビット線対という）を有することである。共通ビット線対ＢＬＣ、 /ＢＬＣに接続されたビット線系回路は、セルアレイＡとセルアレイＢとで共通に使用される。共通に使用されるビット線系回路には、第１の実施形態により説明した超低圧動作が可能なＮ型センスアンプ１１、Ｐ型センスアンプ１２の他、イコライザ１０、カラムゲート１５などが含まれている。なお、セルアレイＡとセルアレイＢとで共通に使用されるセンスアンプは、シェアード型センスアンプと呼ばれている。
【００８９】
セルアレイＡのビット線対ＢＬＡ、 /ＢＬＡは、共通ビット線対ＢＬＣ、 /ＢＬＣの一端に、ゲート回路１３Ａによって接続される。同様に、セルアレイＢのビット線対ＢＬＢ、 /ＢＬＢは、共通ビット線対ＢＬＣ、 /ＢＬＣの他端に、ゲート回路１３Ｂによって接続される。ゲート回路１３Ａは、電流通路の一端をビット線ＢＬＡに接続し、その他端を共通ビット線ＢＬＣの一端に接続したＮＭＯＳ Ｎ６Ａと、電流通路の一端をビット線 /ＢＬＡに接続し、その他端を共通ビット線 /ＢＬＣの他端に接続したＮＭＯＳ Ｎ７Ａとにより構成されている。同様に、ゲート回路１３Ｂは、電流通路の一端をビット線ＢＬＢに接続し、その他端を共通ビット線ＢＬＣの一端に接続したＮＭＯＳ Ｎ６Ｂと、電流通路の一端をビット線 /ＢＬＢに接続し、その他端を共通ビット線 /ＢＬＣの他端に接続したＮＭＯＳ Ｎ７Ｂとにより構成されている。ＮＭＯＳ Ｎ６Ａ、Ｎ７Ａのゲートには、導通タイミング制御信号ＰＡが供給され、ＮＭＯＳ Ｎ６Ｂ、Ｎ７Ｂのゲートには、導通タイミング制御信号ＰＢが供給される。導通タイミング制御信号ＰＡ、ＰＢは、図９に示すタイミング制御回路３１から出力される。タイミング制御回路３１は、データの読み出し／書き込みを行うために、セルアレイＡ、セルアレイＢのいずれかを選び、選ばれたセルアレイＡ、またはセルアレイＢを、データ線ＤＱ、 /ＤＱに接続する。さらに選ばれたセルアレイＡ、またはセルアレイＢに対して、読み出し／書き込み期間中、ゲート回路１３ＡのＮＭＯＳ Ｎ６Ａ、Ｎ７Ａ、またはゲート回路１３ＢのＮＭＯＳ Ｎ６Ｂ、Ｎ７Ｂをそれぞれ、共通ビット線対ＢＬＣ、 /ＢＬＣ間の電位差が増幅（Ｖｃｃ２−Ｖｓｓ２）されている間、オフするように制御する。
【００９０】
次に、その動作を、動作波形図を参照してより詳しく説明する。
図８に示すように、待機期間中、導通タイミング信号ＰＡ、ＰＢのレベルはそれぞれ、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨであり、ビット線対ＢＬＡ、 /ＢＬＡ、およびビット線対ＢＬＢ、 /ＢＬＢはそれぞれ、共通ビット線対ＢＬＣ、 /ＢＬＣに接続されている。これにより、ビット線対ＢＬＡ、 /ＢＬＡ間の電位差、およびビット線対ＢＬＢ、 /ＢＬＢの電位差はともに、共通のイコライザ１０により、イコライズされる。この後、選択されたワード線を立ち上げる前に、セルアレイＡ、セルアレイＢのいずれをアクセスするかが決定される。この決定にしたがって、アクセスされるセルアレイのビット線対を、共通ビット線対ＢＬＣ、 /ＢＬＣに接続したままに、アクセスされないセルアレイのビット線対を、共通ビット線対ＢＬＣ、 /ＢＬＣから非接続にする。図８には、セルアレイＡがアクセスされる状態が示されている。そのため、導通タイミング信号ＰＡは、ワード線昇圧電位ＶＷＬＨのまま、また、信号ＰＢは、ワード線降圧電位ＶＷＬＬにされる。これにより、ＮＭＯＳ Ｎ６Ａ、Ｎ７Ａはオンのまま、ＮＭＯＳ Ｎ６Ｂ、Ｎ７Ｂはオフする。
【００９１】
読み出し／書き込み期間においては、ゲート回路１３Ａは、第２の実施形態のゲート回路１３と同様な動作を行う。このため、読み出し／書き込み期間は、第２の実施形態と同様である。
【００９２】
このような第３の実施形態に係るＤＲＡＭは、第１の実施形態により説明した超低圧動作可能なセンスアンプを、シェアード型センスアンプと呼ばれているものに応用している。このように、この発明に係るセンスアンプは、シェアード型とすることもできる。また、ゲート回路１３Ａ、１３Ｂは、シェアード型センスアンプを搭載しているＤＲＡＭにおいては、φｔゲートと呼ばれている。一般的なφｔゲートでは、選択されたものにおいては、読み出し／書き込み期間中、オフされることはなく、セルアレイのビット線対と、共通ノード線対とを接続し続ける。
【００９３】
しかし、第３の実施形態のゲート回路１３Ａ、１３Ｂは、その動作に、第２の実施形態で説明したゲート回路１３の動作を採用している。つまり、共通ノード線対間の微小電位差Δを増幅しているとき、選択されたものにおいても、読み出し／書き込み期間中、オフさせる。これにより、第３の実施形態では、超低圧動作が可能なシェアード型センスアンプを搭載しているＤＲＡＭにおいて、メモリセルＭＣに、電源電圧以上の大きな電圧が加えずに済み、第２の実施形態と同様に、メモリセルＭＣの微細化を促進できる、という効果を得ることができる。
【００９４】
次に、第４の実施形態を説明する。
図１０は、第４の実施形態に係るＤＲＡＭの動作波形図、図１１は、その全体構成を示すブロック図である。図１０、図１１において、図５、図６と同一の部分については同一の参照符号を付し、異なる部分についてのみ説明する。
【００９５】
図１０に示すように、第４の実施形態が、第２の実施形態と異なる部分は、ワード線の電位が、待機状態、あるいは非選択状態において接地電位Ｖｓｓであることである。
【００９６】
また、図１１に示すように、第４の実施形態は、第２の実施形態と同様なゲート回路１３を有しているので、電源電圧以上に増幅された電位差（Ｖｃｃ２−Ｖｓｓ２）は、セルアレイ側ビット線ＢＬＡ、 /ＢＬＡに伝わらないようにできるとともに、再書き込み時のセルアレイ側ビット線ＢＬＡ、 /ＢＬＡの電位差を、電源電圧（Ｖｃｃ−Ｖｓｓ）にできる。再書き込み時のセルアレイ側ビット線ＢＬＡ、 /ＢＬＡの電位差を電源電圧（Ｖｃｃ−Ｖｓｓ）とすることで、待機状態、あるいは非選択状態におけるワード線の電位を接地電位Ｖｓｓとしても、サブスレッショルドリークは、第１〜第３の実施形態と同様に、充分に抑制することができる。
【００９７】
待機状態、あるいは非選択状態において、ワード線の電位を接地電位Ｖｓｓとした時の利点は、ワード線の電位を降圧電位ＶＷＬＬとした時よりも、電位を安定させ易くなることである。
【００９８】
また、第１〜第３の実施形態における降圧電位ＶＷＬＬは、集積回路チップ内に設けられる電圧発生回路、例えばＰＭＯＳとキャパシタとで構成される降圧用チャージポンプ回路によって発生され、ワード線ドライバ、プリチャージ制御回路、タイミング制御回路などにそれぞれ供給される。しかし、第４の実施形態では、降圧電位ＶＷＬＬを、ワード線ドライバに供給せずに済むので、電圧発生回路の回路規模を小さくできる利点がある。特に電圧発生回路が降圧用チャージポンプ回路である場合には、キャパシタの面積を小さくでき、集積回路のチップサイズの増大を抑制する効果は、特に高くすることができる。
【００９９】
次に、第５の実施形態を説明する。
図１２は、第５の実施形態に係るＤＲＡＭの動作波形図、図１３は、その全体構成を示すブロック図である。図１２、図１３において、図８、図９と同一の部分については同一の参照符合を付し、異なる部分についてのみ説明する。
【０１００】
図１２に示すように、第５の実施形態が、第３の実施形態と異なる部分は、ワード線の電位が、待機状態、あるいは非選択状態において接地電位Ｖｓｓであることである。つまり、第５の実施形態は、第４の実施形態を、シェアード型のセンスアンプのＤＲＡＭに応用したものである。
【０１０１】
第５の実施形態では、シェアード型のセンスアンプのＤＲＡＭにおいて、第４の実施形態で説明した、待機状態、あるいは非選択状態において、ワード線の電位を安定させ易くなる、および降圧電位ＶＷＬＬを発生させる電圧発生回路の回路規模を小さくできる、という利点を得ることができる。
【０１０２】
次に、第６の実施形態を説明する。
図１４は、この発明の第６の実施形態に係るＤＲＡＭのビット線センスアンプの回路図、ＤＲＡＭの回路図、図１５は、その動作波形図、図１６は、その全体構成を示すブロック図である。図１４〜図１６において、図１〜図３と同一の部分については同一の参照符号を付し、異なる部分についてのみ説明する。
【０１０３】
図１４および図１６に示すように、第６の実施形態が第１の実施形態と異なる部分は、各ビット線対ＢＬ、 /ＢＬごとに、ビット線対間の電位差の振幅を調節するゲート回路１４を含むことである。この第６の実施形態に示すゲート回路１４は、特に電位差（Ｖｃｃ２−Ｖｓｓ２）という大きい電位差を、Ｎ型センスアンプ１１よりデータ線対ＤＱ、 /ＤＱ側のビット線対に発生されるようにしている。このため、センスアンプのうち、Ｎ型センスアンプ１１をデータ線対ＤＱ、 /ＤＱ側に配置し、ゲート回路１４を、Ｎ型センスアンプ１１とＰ型センスアンプ１２との間に設けている。また、この第６の実施形態では、振幅を調節するゲート回路１４の一つの例として、ＰＭＯＳの“しきい値浮き”を利用したゲート回路１４を示す。このようなゲート回路１４は、電流通路を、ビット線ＢＬに直列に挿入したＰＭＯＳ Ｐ３と、電流通路を、ビット線 /ＢＬに直列に挿入したＮＭＯＳ Ｐ４とにより構成される。ＰＭＯＳ Ｐ３、Ｐ４はそれぞれ、所定の負のしきい値電圧Ｖｔｈを有する。さらにＰＭＯＳ Ｐ３、Ｐ４は、ビット線対ＢＬ、 /ＢＬを、電位差（Ｖｃｃ２−Ｖｓｓ２）以下の電位差を生ずるビット線対ＢＬＡ、 /ＢＬＡと、電位差（Ｖｃｃ２−Ｖｓｓ２）を生ずるビット線対ＢＬＢ、 /ＢＬＢとに分割する。
【０１０４】
ＰＭＯＳ Ｐ３、Ｐ４のゲートには、振幅タイミング制御信号Ｑが供給される。振幅タイミング制御信号Ｑは、図１６に示すタイミング制御回路３２から出力される。タイミング制御回路３２は、ゲート回路１４のＰＭＯＳ Ｐ３、Ｐ４それぞれのゲートに接地電位Ｖｓｓを与えて“しきい値浮き”が生じるように、特に再書き込み時においては、接地電位Ｖｓｓよりもさらに低い降圧電位ＶＷＬＬをＰＭＯＳ Ｐ３、Ｐ４それぞれのゲートに与えて“しきい値浮き”が補償されるように、ＰＭＯＳ Ｐ３、Ｐ４のゲート電位を制御する。
【０１０５】
次に、その動作を、動作波形図を参照してより詳しく説明する。
図１５に示すように、制御信号Ｑのレベルは、待機期間から読み出し／書き込み期間中の特に読み出し期間にかけて接地電位Ｖｓｓである。このため、待機期間から読み出し期間にかけての動作タイミングは、第１の実施形態と同様であるが、ビット線対ＢＬＢ、 /ＢＬＢ間の電位差が（Ｖｃｃ２−Ｖｓｓ２）であるのに対して、ビット線対ＢＬＡ、 /ＢＬＡ間の電位差が（Ｖｃｃ２−Ｖｓｓ＋Ｖｔｈ）であることが異なっている。“Ｖｔｈ”は、ＰＭＯＳ Ｐ３、Ｐ４のしきい値電圧であり、制御信号Ｑのレベルが接地電位Ｖｓｓである間、ＰＭＯＳ Ｐ３、Ｐ４のうち、電位Ｖｓｓ２となっているビット線に接続されているものは、“しきい値浮き”を発生する。
【０１０６】
読み出し期間の後、スイッチＳＷ３Ｎ、ＳＷ３Ｐがオフし、スイッチＳＷ２Ｎ、ＳＷ２Ｐがオンして書き込み期間に入ると、制御信号Ｑのレベルが接地電位Ｖｓｓよりもさらに低い降圧電位ＶＷＬＬとなる。制御信号Ｑのレベルが降圧電位ＶＷＬＬとなっている間は、上述したように“しきい値浮き”が補償される。
【０１０７】
このような第６の実施形態によれば、ビット線対ＢＬＡ、 /ＢＬＡ間の電位差が、電位差（Ｖｃｃ２−Ｖｓｓ２）よりも小さい電位差（Ｖｃｃ２−Ｖｓｓ＋Ｖｔｈ）となり、特に第２の実施形態で説明したような、第１の実施形態に比較して、メモリセルＭＣにかかる最大電圧を小さくでき、メモリセルＭＣの微細化を推進できる、という効果を得ることができる。
【０１０８】
また、再書き込み時、制御信号Ｑのレベルを降圧電位ＶＷＬＬとし、“しきい値浮き”を補償する。このため、特に“０”レベルのデータを再書き込みする場合には、ビット線の電位をほぼ接地電位Ｖｓｓにでき、充分な“０”データを、メモリセルＭＣに書き込むことができる。
【０１０９】
また、この第６の実施形態では、セルアレイ側ビット線対ＢＬＡ、 /ＢＬＡの電位が、充分に低いＶｓｓ２まで下がらないようにできる。このため、待機状態、あるいは非選択状態におけるワード線の電位を、降圧電位ＶＷＬＬの他、図１５に示すように接地電位Ｖｓｓとしても、サブスレッショルドリークを抑制できる。このため、特に第４の実施形態で説明した効果と同等の効果を得ることもできる。
【０１１０】
また、ゲート回路１４を設ける位置は、図１４および図１６に示すように、Ｎ型センスアンプ１１とＰ型センスアンプ１２との間に限られることはなく、例えばＰ型センスアンプ１２とイコライザ１０との間や、イコライザ１０とセルアレイとの間に設けることも可能である。
【０１１１】
しかしながら、図１４および図１６に示すようなＮ型センスアンプ１１とＰ型センスアンプ１２との間にゲート回路１４を設ける構成は、特にＰ型センスアンプ１２、およびイコライザ１０にかかる最大電圧を小さくできる、という効果があり、Ｐ型センスアンプ１２、およびイコライザ１０を構成するＭＯＳＦＥＴを微細化できる、という特有の効果を得ることができる。
【０１１２】
また、Ｎ型センスアンプ１１とＰ型センスアンプ１２との間にゲート回路１４を設ける構成は、電位増幅を、ビット線対ＢＬＡ、 /ＢＬＡと、ビット線対ＢＬＢ、 /ＢＬＢとに分けて行うことができる。つまり、Ｎ型センスアンプ１１が増幅すべきビット線対の配線容量を第１〜第６の実施形態に比較してより小さくでき、電位増幅を、第１〜第６の実施形態に比較してより高速に行うことができる、という効果も有る。
【０１１３】
また、第２〜第５の実施形態に示したゲート回路１３、１３Ａ、１３Ｂは、第６の実施形態のように、Ｎ型センスアンプ１１とＰ型センスアンプ１２との間に設けるようにすることも可能である。
【０１１４】
なお、第６の実施形態は、第３、第５の実施形態で説明したようなシェアード型センスアンプにも適用することができる。その場合には、ゲート回路１４の他に、φｔゲート（ゲート回路１３Ａ、１３Ｂ）を設けても良いし、ゲート回路１４自身をφｔゲートのように動作させるようにしても良い。ゲート回路１４自身をφｔゲートのように動作させる場合には、例えば非選択のセルアレイ側のゲート回路１４を構成するＰＭＯＳのゲートに、高電位Ｖｃｃ、あるいは昇圧電位ＶＷＬＨを与えてオフさせ、選択されたセルアレイ側のゲート回路１４を構成するＰＭＯＳのゲートには、上述したように接地電位Ｖｓｓ与えるとともに、特に再書き込み時において、降圧電位ＶＷＬＬを与えるようにすれば良い。
【０１１５】
【発明の効果】
以上説明したように、この発明によれば、超低圧動作が可能で、しかも動作マージンを充分に得ることができるセンスアンプを備えた、メモリ機能を有する半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係るセンスアンプの回路図。
【図２】図２はこの発明の第１の実施形態に係るセンスアンプの動作波形図。
【図３】図３はこの発明の第１の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図４】図４はこの発明の第２の実施形態に係るセンスアンプの回路図。
【図５】図５はこの発明の第２の実施形態に係るセンスアンプの動作波形図。
【図６】図６はこの発明の第２の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図７】図７はこの発明の第３の実施形態に係るセンスアンプの回路図。
【図８】図８はこの発明の第３の実施形態に係るセンスアンプの動作波形図。
【図９】図９はこの発明の第３の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図１０】図10はこの発明の第４の実施形態に係るセンスアンプの動作波形図。
【図１１】図11はこの発明の第４の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図１２】図12はこの発明の第５の実施形態に係るセンスアンプの動作波形図。
【図１３】図13はこの発明の第５の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図１４】図14はこの発明の第６の実施形態に係るセンスアンプの回路図。
【図１５】図15はこの発明の第６の実施形態に係るセンスアンプの動作波形図。
【図１６】図16はこの発明の第６の実施形態に係るセンスアンプのを備えたＤＲＡＭブロック図。
【図１７】図17は従来のセンスアンプの回路図。
【図１８】図18は従来のセンスアンプの動作波形図。
【図１９】図19（Ａ）および（Ｂ）はそれぞれセンスアンプの増幅原理を説明するための図。
【図２０】図20は従来の超低圧動作型のセンスアンプの回路図。
【図２１】図21は従来の超低圧動作型のセンスアンプの動作波形図。
【符号の説明】
１０…ビット線対イコライザ、
１１…Ｎ型センスアンプ、
１２…Ｐ型センスアンプ、
１３…セル側ノード／センスアンプ側ノード分割ゲート、
１３Ａ、１３Ｂ…φｔゲート、
１４…ビット線電位調整ゲート、
１５…カラムゲート、
２０Ｎ…Ｎ型センスアンプドライバ、
２０Ｐ…Ｐ型センスアンプドライバ、
２１…センスアンプ制御回路。
３０，３１，３２…タイミング制御回路。
【発明の属する技術分野】
この発明は、半導体集積回路装置に係わり、特に低電圧においても確実に動作するビット線センスアンプを備えたダイナミック型半導体メモリに関する。
【０００２】
【従来の技術】
半導体基板上の加工技術が進歩するにつれて、半導体記憶装置で用いられる素子の大きさもスケールされ、次第に小さくなってきている。これに伴い、従来と同じ電源電圧Ｖｃｃを用いたままでは、素子の各部の電界密度が高くなりすぎて、信頼性が劣化するようになってきた。信頼性の劣化を抑制するため、動作電源電圧Ｖｃｃは、次第に小さくされる傾向にある。例えば１ＭビットのＤＲＡＭでは、電源電圧が５Ｖであったが、現在、量産されている１６ＭビットのＤＲＡＭの多くは、電源電圧が３．３Ｖである。
【０００３】
さらに、電源電圧Ｖｃｃの低圧化は、消費電力の低減という、二次的な利点も合わせて得られる。このため、電源電圧Ｖｃｃの低圧化は、今日、半導体の分野において重要な技術に発展してきている。
【０００４】
ところで、近時、ＰＤＡなどの携帯器機が、急速に普及している。急速に普及した要因として、小型化、性能の向上、機能の高度化があげられる。特に近年では、その機能の高度化に伴い、ＤＲＡＭなどの半導体メモリも、携帯器機の内部システムに組み込まれるようになってきている。
【０００５】
しかし、携帯器機の、いっそうの小型化、性能の向上、機能の高度化を図るため、半導体メモリのいっそうの低圧動作化が模索され始めてきた。つまり、電源電圧を、３．３Ｖから、一挙に１Ｖ〜１．５Ｖとする。これにより、携帯器機の消費電力を、いっそう低下でき、また、電池による動作も可能とする。
【０００６】
さらには１Ｖ以下の電源電圧Ｖｃｃで動作する、超低圧動作型の半導体メモリを実現させる。このような半導体メモリは、携帯器機のみならず、他の電子器機の分野においても、有用である。
【０００７】
しかし、電源電圧Ｖｃｃの低圧化が進展するにつれ、ビット線センスアンプにより、メモリセルからの微弱な情報信号を検出し、増幅させることが、難しくなってきた。
【０００８】
以下、典型的なビット線センスアンプを説明する。
図１７は、従来のＤＲＡＭに使用されている、典型的なビット線センスアンプの回路図である。図１８は、その動作波形図である。
【０００９】
まず、回路の構成を説明する。
図１７に示すように、ダイナミック型のメモリセルＭＣ１に接続されたビット線ＢＬ、他のメモリセルＭＣ２に接続された反転ビット線 /ＢＬがそれぞれ設けられている。ビット線ＢＬと反転ビット線 /ＢＬとは、互いに対をなしている（以下、ビット線対という）。
【００１０】
メモリセルＭＣ１は、電流通路の一端を、ビット線ＢＬに接続し、ゲートをワード線ＷＬ１に接続したトランスファトランジスタＴＲ１と、ストレージノード電極ＳＮ１を、トランジスタＴＲ１の電流通路の他端に接続し、プレート電極にプレート電位ＶPLを受けるメモリキャパシタＣ１とにより構成されている。同様に、メモリセルＭＣ２は、電流通路の一端を、反転ビット線 /ＢＬに接続し、ゲートをワード線ＷＬ２に接続したトランスファトランジスタＴＲ２と、ストレージノード電極ＳＮ２を、トランジスタＴＲ２の電流通路の他端に接続し、プレート電極にプレート電位ＶPLを受けるメモリキャパシタＣ２とにより構成されている。
【００１１】
ビット線対には、ビット線対イコライザ１０、Ｎ型センスアンプ１１、Ｐ型センスアンプ１２がそれぞれ接続されている。
ビット線対イコライザ１０は、電流通路をビット線ＢＬと反転ビット線 /ＢＬとの間に直列に接続したＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳという）Ｎ３と、電流通路の一端をビット線ＢＬに接続し、その他端に高電位Ｖｃｃと低電位Ｖｓｓとの中間の電位Ｖｃｃ／２を受けるＮＭＯＳ Ｎ４と、電流通路の一端を反転ビット線 /ＢＬに接続し、その他端に中間の電位を受けるＮＭＯＳ Ｎ５ とにより構成されている。これらＮＭＯＳ Ｎ３〜Ｎ５のゲートにはそれぞれ、プリチャージ信号ＰＲＣが供給される。
【００１２】
Ｎ型センスアンプ１１は、電流通路の一端をビット線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続したＮＭＯＳ Ｎ１と、電流通路の一端を反転ビット線 /ＢＬに接続し、ゲートをビット線ＢＬに接続したＮＭＯＳ Ｎ２とにより構成されている。これらＮＭＯＳ Ｎ１、Ｎ２の電流通路の他端はそれぞれ、駆動ノードＳＡＮに接続されている。
【００１３】
駆動ノードＳＡＮは、スイッチＳＷ１Ｎを介して中間の電位Ｖｃｃ／２に接続されるとともに、スイッチＳＷ２Ｎを介して低電位Ｖｓｓに接続されている。
Ｐ型センスアンプ１２は、電流通路の一端をビット線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続したＰＭＯＳ Ｐ１と、電流通路の一端を反転ビット線 /ＢＬに接続し、ゲートをビット線ＢＬに接続したＰＭＯＳ Ｐ２とにより構成されている。これらＰＭＯＳ Ｐ１、Ｐ２の電流通路の他端はそれぞれ、駆動ノードＳＡＰに接続されている。
【００１４】
駆動ノードＳＡＰは、スイッチＳＷ１Ｐを介して中間の電位Ｖｃｃ／２に接続されるとともに、スイッチＳＷ２Ｐを介して高電位Ｖｃｃに接続されている。
次に、その動作を説明する。
【００１５】
図１８に示すように、待機期間（プリチャージ期間）中、ワード線ＷＬ１の電位は、低電位Ｖｓｓになっている。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオン、スイッチＳＷ２Ｎ、ＳＷ２Ｐはそれぞれオフされている。これにより、駆動ノードＳＡＮ、ＳＡＰの電位はそれぞれ、中間の電位Ｖｃｃ／２にされる。また、プリチャージ信号ＰＲＣは高電位Ｖｃｃとなっており、ビット線対ＢＬ、 /ＢＬの電位はそれぞれ、中間の電位Ｖｃｃ／２にイコライズされている。
【００１６】
上記待機期間の後、読み出し／書き込み期間（アクティブ期間）が発生される。待機期間から読み出し／書き込み期間に移行するとき、まず、プリチャージ信号ＰＲＣが低電位Ｖｓｓに遷移する。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオフされ、駆動ノードＳＡＮ、ＳＡＰはそれぞれ、中間の電位Ｖｃｃ／２から切り離される。この後、ワード線のうち、ワード線ＷＬ１が選択されたとすると、ワード線ＷＬ１の電位は、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨとなる。メモリセルＭＣ１のストレージノード電極ＳＮ１には、蓄積電荷の量に応じた情報が書き込まれている。読み出し動作の場合、ワード線ＷＬ１の電位が電位ＶＷＬＨとなることによって、メモリセルＭＣ１のトランスファトランジスタＴＲ１がオンし、ストレージノード電極ＳＮ１に書き込まれていた情報が、ビット線ＢＬに伝えられる。これにより、ビット線ＢＬの電位は微弱に変化する。ストレージノード電極ＳＮ１に、データ“１”が書き込まれていた場合には、ビット線ＢＬの電位は、＋ΔＶ上昇する。反対にデータ“０”が書き込まれていた場合には、ビット線ＢＬの電位は、−ΔＶ下降する。図１８中では、＋ΔＶ上昇する例を示している。また、電位ΔＶと、メモリキャパシタＣＳ／ビット線容量ＣＢとの間には、ΔＶ＝（ＣＳ／ＣＢ）×（Ｖｃｃ／２）の関係がある。ビット線ＢＬの電位が微弱に変化した後、スイッチＳＷ２Ｎ、ＳＷ２Ｐをオンさせる。これにより、駆動ノードＳＡＮは低電位Ｖｓｓに接続され、駆動ノードＳＡＰは高電位Ｖｃｃに接続される。これにより、センスアンプ１１、１２がアクティブになり、ビット線ＢＬの電位は（Ｖｃｃ／２）＋ΔＶから高電位Ｖｃｃにさらに上昇され、一方、反転ビット線 /ＢＬの電位は（Ｖｃｃ／２）から低電位Ｖｓｓにさらに下降され、ビット線対間の電位差が増幅される。増幅されたビット線対間の電位差は、読み出しデータとして、図示せぬデータ線に伝えられる。また、ビット線対間の電位差は、センスアンプ１１、１２がアクティブとなっている間、センスアンプ１１、１２にラッチされる。ラッチされたビット線ＢＬの電位Ｖｃｃは、メモリセルＭＣ１への再書き込みデータとして利用され、メモリセルＭＣ１に、データ“１”が、再度書き込まれる。
【００１７】
ここで、センスアンプによる電位増幅の原理を説明する。以下では、簡単のため、図１７に示すＮ型センスアンプ１１（ＮＭＯＳ Ｎ１、Ｎ２、駆動ノードＳＡＮ）を参照して説明する。
【００１８】
図１９は電位増幅の原理を説明するための図で、（Ａ）図はセンスアンプが駆動される前の状態を示す図、（Ｂ）図はセンスアンプが駆動中の状態を示す図である。
【００１９】
図１９（Ａ）に示すように、Ｎ型センスアンプ１１が駆動される前の状態では、ビット線ＢＬの電位が｛（Ｖｃｃ／２）＋ΔＶ｝、反転ビット線 /ＢＬの電位が（Ｖｃｃ／２）、駆動ノードＳＡＮの電位が（Ｖｃｃ／２）である。
【００２０】
この後、図１９（Ｂ）に示すように、駆動ノードＳＡＮの電位が（Ｖｓｓ）となり、Ｎ型センスアンプ１１が駆動する。駆動ノードＳＡＮの電位が（Ｖｓｓ）となると、ビット線ＢＬの電位（電荷）が、ＮＭＯＳ Ｎ１を介して低電位（Ｖｓｓ）にディスチャージされようとする。同様に、反転ビット線 /ＢＬの電位（電荷）が、ＮＭＯＳ Ｎ２を介して低電位（Ｖｓｓ）にディスチャージされようとする。しかし、ＮＭＯＳ Ｎ２に注目してみると、ソースＳ２の電位は（Ｖｓｓ）、ゲートＧ２の電位は｛（Ｖｃｃ／２）＋ΔＶ｝である。また、同様にＮＭＯＳ Ｎ１に注目してみると、ソースＳ１の電位は（Ｖｓｓ）、ゲートＧ１の電位は（Ｖｃｃ／２）である。つまり、ゲート〜ソース間の電位差ＶＧＳは、ＮＭＯＳ Ｎ１よりも、ＮＭＯＳ Ｎ２のほうが大きい。このような状態では、ＮＭＯＳ Ｎ２の電流駆動能力は、ＮＭＯＳ Ｎ１の電流駆動能力よりも高くなっている。したがって、反転ビット線 /ＢＬの電位（電荷）は、ビット線ＢＬの電位（電荷）よりも先に、ＮＭＯＳ Ｎ２を介して低電位Ｖｓｓにディスチャージされていく。反転ビット線 /ＢＬの電位が下がることにより、ＮＭＯＳ Ｎ１のゲートＧ１の電位が下がる。そして、ＮＭＯＳ Ｎ１の電流駆動能力は、低下しだす。ＮＭＯＳ Ｎ１の電流駆動能力が低下しだすことによって、ＮＭＯＳ Ｎ２の電流駆動能力とＮＭＯＳ Ｎ１の電流駆動能力との差は、益々拡大されていく。この結果、反転ビット線 /ＢＬの電位は、ビット線ＢＬよりも、より速やかに低電位Ｖｓｓに近づくようになる。
【００２１】
なお、Ｐ型センスアンプ１２においても、Ｎ型センスアンプ１１と対称的な動作原理によって、ビット線ＢＬの電位が、反転ビット線 /ＢＬよりも、より速やかに高電位Ｖｃｃに近づくようになる。
【００２２】
最終的に、ビット線ＢＬの電位が（Ｖｃｃ）、反転ビット線 /ＢＬの電位が（Ｖｓｓ）となった段階でそれぞれ、駆動ノードＳＡＰからのビット線ＢＬへの電荷のチャージ、および反転ビット線 /ＢＬからの駆動ノードＳＡＮへの電荷のディスチャージがそれぞれ、停止される。
【００２３】
以上が、センスアンプの電位増幅の原理である。
上記のような典型的なセンスアンプにおいて、電源電圧Ｖｃｃが、より低圧化、例えば１〜１．５Ｖとなると、ＮＭＯＳ Ｎ１、Ｎ２それぞれのゲート〜ソース間電圧ＶＧＳ｛＝（Ｖｃｃ／２）−Ｖｓｓ｝が小さくなり、ＮＭＯＳ Ｎ１、Ｎ２それぞれの電流駆動能力は、従来に増して下がる。これは、センスアンプの電位増幅動作を緩慢にする。
【００２４】
さらに電源電圧Ｖｃｃが、１Ｖ以下に超低圧化されてくると、ＮＭＯＳ Ｎ１、Ｎ２が充分に動作しない現象が発生してくる。ゲート〜ソース間電圧ＶＧＳよりも、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧の方が高くなってしまうためである。この状態では、駆動ノードＳＡＮの電位を（Ｖｓｓ）に接続しても、ＮＭＯＳＮ１、Ｎ２のソース〜ドレイン間電圧ＶＤＳがそれぞれ｛（Ｖｃｃ／２）＋ΔＶ｝、（Ｖｃｃ／２）となるだけで、反転ビット線 /ＢＬの電荷を、駆動ノードＳＡＮに、有効にディスチャージできない。このため、センスアンプの電位増幅動作は、さらに緩慢となる。
【００２５】
この事情を解消するには、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧を低く設定すれば良いが、通常、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧には、０．４〜０．５Ｖ以上が必要である。ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧をあまりにも低く設定すると、Ｎ型センスアンプ１１、Ｐ型センスアンプ１２により構成される、即ち、ＣＭＯＳ型回路で構成されるセンスアンプに、高電位Ｖｃｃ〜低電位Ｖｓｓ間に貫通電流が発生するためである。さらにはＮＭＯＳ Ｎ１、Ｎ２と同じ形成工程で形成されるＮＭＯＳを使用した周辺回路においても、同様な貫通電流が発生する。貫通電流は、周知のように消費電力を増加させる。
【００２６】
このような電源電圧Ｖｃｃの超低圧化による事情を解消するセンスアンプが、ISSCC 95 M.Nakamura et al.“A 29ns 64Mb DRAM with Hierachical Array Architecture”に報告されている。この文献に報告されているセンスアンプでは、駆動ノードＳＡＰを、メモリセルのデータ“１”、つまり高電位Ｖｃｃよりも高い電位Ｖｃｃ２に一旦接続し、センスアンプの駆動開始初期における、Ｐ型センスアンプのＰＭＯＳ Ｐ１、Ｐ２のゲート〜ソース間電圧ＶＧＳを、より大きくする。
【００２７】
以下、このセンスアンプによる電位増幅の原理を、図１７、図１８に示したセンスアンプに対応させて、簡単に説明する。
図２０は、従来のＤＲＡＭのビット線センスアンプ近傍の回路図である。図２１は、その動作波形図である。これらの図において、図１７、図１８と同一の部分については、同一の参照符号を付し、異なる部分のみを説明する。
【００２８】
図２０に示すように、図１７に示した回路と異なる部分は、駆動ノードＳＡＰが、スイッチＳＷ３Ｐを介して、高電位Ｖｃｃよりもさらに高い電位Ｖｃｃ２に接続されていることである。
【００２９】
次に、その動作を説明する。
図２１に示すように、待機期間（プリチャージ期間）中、ワード線ＷＬ１の電位は、低電位Ｖｓｓになっている。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオン、スイッチＳＷ２Ｎ、ＳＷ２Ｐ、ＳＷ３Ｐはそれぞれオフされている。これにより、駆動ノードＳＡＮ、ＳＡＰの電位はそれぞれ、中間の電位Ｖｃｃにされる。
【００３０】
上記待機期間の後、読み出し／書き込み期間（アクティブ期間）が発生される。待機期間から読み出し／書き込み期間に移行するとき、まず、プリチャージ信号ＰＲＣが低電位Ｖｓｓに遷移する。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオフされ、駆動ノードＳＡＮ、ＳＡＰはそれぞれ、中間の電位Ｖｃｃ／２から切り離される。この後、ワード線ＷＬ１が選択され、ワード線ＷＬ１の電位が、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨとなる。これにより、ストレージノード電極ＳＮ１に書き込まれていた情報が、ビット線ＢＬに伝えられ、ビット線ＢＬの電位が、±ΔＶの範囲で微弱に変化する。図２１中では、＋ΔＶ上昇する例を示している。ビット線ＢＬの電位が微弱に変化した後、スイッチＳＷ３Ｐをオンさせ、駆動ノードＳＡＰを、充分に高い電位Ｖｃｃ２に接続する。このとき、反転ビット線 /BLの電位（Ｖｃｃ／２）と、駆動ノードＳＡＰの電位（Ｖｃｃ２）との差を、電位（Ｖｃｃ／２）よりも大きくなる。これにより、ＰＭＯＳ Ｐ１のゲート〜ソース間の電位差ＶＧＳ＝（Ｖｃｃ２）−（Ｖｃｃ／２）は、ＰＭＯＳ Ｐ１のしきい値電圧よりも大きくなり、Ｐ型センスアンプ１２が、充分な電位増幅動作を開始する。Ｐ型センスアンプ１２は、上述した電位増幅の原理にしたがって、ビット線ＢＬを、反転ビット線 /ＢＬよりも先に、ＰＭＯＳ Ｐ１を介して充分に高い電位Ｖｃｃ２にチャージしだす。これにより、ビット線ＢＬの電位が上昇（この上昇分を＋αとする）する。上昇したビット線ＢＬの電位によって、ＮＭＯＳ Ｎ２のゲート〜ソース間の電位差ＶＧＳ＝｛（Ｖｃｃ／２）＋Δ＋α｝−（Ｖｓｓ）は、やがてＮＭＯＳ Ｎ２のしきい値電圧を超える。今度はＮ型センスアンプ１１が、充分な電位増幅動作を開始する。Ｎ型センスアンプ１１は、上述した電位増幅の原理にしたがって、反転ビット線 /ＢＬの電荷を、ＮＭＯＳ Ｎ２を介して、ビット線ＢＬよりも先に、低電位Ｖｓｓにディスチャージする。このようにして、ビット線対間の電位差が充分に増幅された後、スイッチＳＷ３Ｐをオフし、スイッチＳＷ２Ｐをオンする。これにより、ビット線ＢＬの電位（Ｖｃｃ２）を、高電位（Ｖｃｃ）にディスチャージする。ラッチされたビット線ＢＬの電位Ｖｃｃは、メモリセルＭＣ１への再書き込みデータとして利用され、メモリセルＭＣ１に、データ“１”が、再度書き込まれる。
【００３１】
このようなセンスアンプでは、センスアンプ駆動開始時に、駆動ノードＳＡＰを、充分に高い電位Ｖｃｃ２とし、Ｐ型センスアンプ１１を先に駆動させ、ビット線ＢＬの電位を、まず上昇させる。この後、上昇されたビット線ＢＬの電位を利用してＮ型センスアンプ１２を駆動させる。
【００３２】
このような方法により、電源電圧Ｖｃｃが、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧の２倍よりも低くなるまで、超低圧化された場合でも、ビット線対間の電位差を、センスアンプにより増幅することができる。
【００３３】
【発明が解決しようとする課題】
しかしながら、超低圧動作化された半導体メモリに使用できる、ビット線センスアンプでは、その動作マージンが、典型的なセンスアンプよりも縮小する、という技術的な困難が見いだされた。
【００３４】
現在の半導体製造技術では、チップ全体、あるいはウェーハ全体でのしきい値電圧のばらつきは、ＰＭＯＳの方が、ＮＭＯＳよりも、はるかに大きくなってしまう。
【００３５】
図２０に示した超低圧で動作するセンスアンプでは、Ｐ型センスアンプ１１を、Ｎ型センスアンプ１２よりも先に動作させる。つまり、その電位増幅の初期動作が、しきい値電圧が広範囲にばらついているＰＭＯＳにより行われる。
【００３６】
センスアンプの動作において、対となる２つのトランジスタのしきい値電圧が、製造上の事情によって異なってしまっている場合、センスアンプの誤動作を引き起こす場合がある。即ち、上述したように、センスアンプの動作原理は、メモリセルの電荷がビット線に転送されることにより、ビット線対に現れる微少な電位差を、それぞれのビット線をゲート電極に接続した２つの駆動能力の差によって増幅するというものであるから、しきい値電圧がこの微少信号電位よりも大きくばらついてしまうと、信号を正確に増幅できなくなってしまう。したがって、信号電位が製造上の原因によるトランジスタのしきい値電圧のばらつきに比べて充分に大きなものとすることが、動作マージンを確保する上での条件となる。
【００３７】
電位増幅の初期動作を、しきい値電圧が広範囲にばらついているＰＭＯＳセンスアンプにより行う、従来の超低圧動作が可能なセンスアンプでは、電源電圧のふらつきや、温度などの使用環境に対する動作マージンを、電位増幅の初期動作をＮＭＯＳセンスアンプにより行う場合と、同等に確保するためには、ビット線対に現れる微少電位を大きく設定する必要がある。例えば電源電圧の最低値を高めに設定したり、さもなくばセルキャパシタの容量を大きくするなどが考えられる。ところが、電源電圧を高くすることは超低圧動作の目的と反し、また、セルキャパシタの容量を大きくするためには、半導体の製造プロセスを改良するなどの技術的な困難が伴う。
【００３８】
この発明は、上記の事情に鑑み為されたもので、その目的は、超低圧動作が可能で、しかも動作マージンを充分に得ることができるセンスアンプを備えた、メモリ機能を有する半導体集積回路装置を提供することにある。
【００３９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、複数のワード線と、複数のビット線と、少なくとも２レベルの情報電位を蓄えることができる容量素子、および前記ワード線の電位レベルに応じて前記容量素子と前記ビット線との電気的な接続を制御するトランスファゲートトランジスタを含む複数のメモリセルと、前記複数のビット線のうち、第１のビット線にドレインが接続され、第２のビット線にゲートが接続された第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＮチャネル型絶縁ゲートＦＥＴを含むＮ型センスアンプと、前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソースに、Ｎ型センスアンプ駆動電位を供給するＮ型センスアンプドライバと、前記Ｎ型センスアンプを活性にする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最低の電位よりも低い第１の電位とし、前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最低の電位と等しく、かつ、外部から与えられる接地電位と等しい電位の第２の電位とするセンスアンプコントローラと、前記第１、第２のビット線はそれぞれ、前記複数のメモリセルに接続される第１の部分と、前記Ｎ型センスアンプに接続される第２の部分とを含み、これら第１の部分と第２の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを含むゲート回路と、を具備し、前記Ｎ型センスアンプ駆動電位が前記第１の電位とされ、前記Ｎ型センスアンプが活性になっている時、前記ゲート回路のＮチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位よりも低い第３の電位として、前記ゲート回路のＮチャネル型絶縁ゲートＦＥＴをオフさせることを特徴とする。
【００４０】
また、この発明の第２態様に係る半導体集積回路装置は、複数のワード線と、複数のビット線と、少なくとも２レベルの情報電位を蓄えることができる容量素子、および前記ワード線の電位レベルに応じて前記容量素子と前記ビット線との電気的な接続を制御するトランスファゲートトランジスタを含む複数のメモリセルと、前記複数のビット線のうち、第１のビット線にドレインが接続され、第２のビット線にゲートが接続された第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＮチャネル型絶縁ゲートＦＥＴを含むＮ型センスアンプと、前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソースに、Ｎ型センスアンプ駆動電位を供給するＮ型センスアンプドライバと、前記Ｎ型センスアンプを活性にする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最低の電位よりも低い第１の電位とし、前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最低の電位と等しく、かつ、外部から与えられる接地電位と等しい電位の第２の電位とするセンスアンプコントローラと、前記第１、第２のビット線はそれぞれ、前記複数のメモリセルのうち、第１のメモリセル群に接続される第１の部分と、前記複数のメモリセルのうち、第２のメモリセル群に接続される第２の部分と、前記Ｎ型センスアンプに接続される第３の部分とを含み、これら第１の部分と前記第３の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを含む第１のゲート回路、および前記第２の部分と前記第３の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを含む第２のゲート回路と、を具備し、待機状態から読み出し／書き込み期間に遷移する時、前記第１、第２のゲート回路のうち、いずれか一方のゲート回路に含まれるＮチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位よりも低い第３の電位として、前記一方のゲート回路のＮチャネル型絶縁ゲート型ＦＥＴをオフさせることを特徴とする。
【００４１】
また、この発明の第３態様に係る半導体集積回路装置は、複数のワード線と、複数のビット線と、少なくとも２レベルの情報電位を蓄えることができる容量素子、および前記ワード線の電位レベルに応じて前記容量素子と前記ビット線との電気的な接続を制御するトランスファゲートトランジスタを含む複数のメモリセルと、前記複数のビット線のうち、第１のビット線にドレインが接続され、第２のビット線にゲートが接続された第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＮチャネル型絶縁ゲートＦＥＴを含むＮ型センスアンプと、前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソースに、Ｎ型センスアンプ駆動電位を供給するＮ型センスアンプドライバと、前記Ｎ型センスアンプを活性にする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最低の電位よりも低い第１の電位とし、前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最低の電位と等しく、かつ、外部から与えられる接地電位と等しい電位の第２の電位とするセンスアンプコントローラと、前記第１、第２のビット線はそれぞれ、前記複数のメモリセルに接続される第１の部分と、前記Ｎ型センスアンプに接続される第２の部分とを含み、これら前記第１の部分と前記第２の部分とを接続する、負のしきい値電圧を持つＰチャネル型絶縁ゲートＦＥＴを含むゲート回路と、前記Ｎ型センスアンプ駆動電位が前記第１の電位とされ、前記Ｎ型センスアンプが活性になっている時、前記ゲート回路のＰチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位と等しい第４の電位とし、前記Ｎ型センスアンプ駆動電位が前記第２の電位とされ、前記メモリセルの容量素子に情報電位が再書き込みされる時、前記ゲート回路のＰチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位よりも低い第５の電位とするタイミングコントローラとを具備することを特徴とする。
【００５５】
【発明の実施の形態】
以下、この発明を実施の形態により説明する。
図１は、この発明の第１の実施形態に係るＤＲＡＭのビット線センスアンプの回路図、図２は、その動作波形図、図３は、そのビット線センスアンプを備えたＤＲＡＭのブロック図である。
【００５６】
図１に示すように、セルアレイには、複数のワード線ＷＬ(WL1、WL2) 、および複数のビット線ＢＬ(BL、/BL)がそれぞれ形成されている。これらワード線ＷＬとビット線ＢＬとの各電気的交点にはそれぞれ、ダイナミック型のメモリセルＭＣ(MC1、MC2) が形成されている。メモリセルＭＣは各々、キャパシタＣ(C1、C2) 、およびトランスファトランジスタＴＲ(TR1、TR2) とから構成される。トランジスタＴＲは、ゲートをワード線ＷＬに、電流通路をキャパシタＣとビット線ＢＬとの間に直列に接続する。キャパシタＣの一方の電極はプレート電位ＶＰＬが供給されるプレート電極であり、他方の電極は、情報を、少なくとも２レベルの電位として蓄えるストレージノードＳＮ(SN1、SN2) である。ストレージノードＳＮは、トランジスタＴＲのソースに接続されている。ビット線ＢＬは、メモリセルＭＣ１に接続され、ビット線 /ＢＬは、メモリセルＭＣ２に接続されている。ビット線 /ＢＬと、ビット線ＢＬとは、互いに対をなす（以下、ビット線対という）。
【００５７】
ビット線対ＢＬ、 /ＢＬは、例えばセルアレイの外に導出され、セルアレイの外において、ビット線系回路（カラム系回路）に接続される。第１の実施形態では、ビット線系回路として、ビット線対ＢＬ、 /ＢＬ間の電位差をイコライズするビット線対イコライザ１０、ビット線対ＢＬ、 /ＢＬ間の微小電位差として読み出されたメモリセルＭＣの記憶情報を増幅するＮ型センスアンプ１１およびＰ型センスアンプ１２、並びに読み出し指定されたビット線対ＢＬ、 /ＢＬをＤＱ線対ＤＱ、 /ＤＱに接続するカラムゲート１５をそれぞれ含んでいる。
【００５８】
イコライザ１０は、電流通路をビット線ＢＬと反転ビット線 /ＢＬとの間に直列に接続したＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳという）Ｎ３と、電流通路の一端をビット線ＢＬに接続し、その他端に高電位Ｖｃｃと接地電位Ｖｓｓとの中間の電位Ｖｃｃ／２を受けるＮＭＯＳ Ｎ４と、電流通路の一端を反転ビット線 /ＢＬに接続し、その他端に中間の電位を受けるＮＭＯＳ Ｎ５ とにより構成されている。これらＮＭＯＳ Ｎ３〜Ｎ５のゲートにはそれぞれ、プリチャージ信号ＰＲＣが供給される。
【００５９】
Ｎ型センスアンプ１１は、ドレインをビット線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続したＮＭＯＳ Ｎ１と、ドレインを反転ビット線 /ＢＬに接続し、ゲートをビット線ＢＬに接続したＮＭＯＳ Ｎ２とにより構成されている。これらＮＭＯＳ Ｎ１、Ｎ２のソースはそれぞれ、制御信号線（駆動ノード）ＳＡＮに接続されている。
【００６０】
制御信号線ＳＡＮの電位は、Ｎ型センスアンプドライバ２０Ｎにより与えられる。ドライバ２０Ｎは、スイッチＳＷ１Ｎ、ＳＷ２Ｎ、ＳＷ３Ｎを有している。スイッチＳＷ１Ｎは、制御信号線ＳＡＮを、電源電圧（Ｖｓｓ〜Ｖｃｃ）の中間の電位に接続する。第１の実施形態では、中間の電位を、電位Ｖｃｃの約半分である、電位Ｖｃｃ／２に設定している。スイッチＳＷ２Ｎは、制御信号線ＳＡＮを、電源電圧の低電位側電位に接続する。第１の実施形態では、低電位側電位は、接地電位Ｖｓｓである。スイッチＳＷ３Ｎは、制御信号線ＳＡＮを、接地電位Ｖｓｓよりもさらに低い、例えば負電位Ｖｓｓ２に接続する。
【００６１】
Ｐ型センスアンプ１２は、ドレインをビット線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続したＰＭＯＳ Ｐ１と、ドレインを反転ビット線 /ＢＬに接続し、ゲートをビット線ＢＬに接続したＰＭＯＳ Ｐ２とにより構成されている。これらＰＭＯＳ Ｐ１、Ｐ２のソースはそれぞれ、制御信号線（駆動ノード）ＳＡＰに接続されている。
【００６２】
制御信号線ＳＡＰの電位は、Ｐ型センスアンプドライバ２０Ｐにより与えられる。ドライバ２０Ｐは、スイッチＳＷ１Ｐ、ＳＷ２Ｐ、ＳＷ３Ｐを有している。スイッチＳＷ１Ｐは、制御信号線ＳＡＰを、電源電圧（Ｖｓｓ〜Ｖｃｃ）の中間の電位に接続する。第１の実施形態では、中間の電位は、上記電位Ｖｃｃ／２である。スイッチＳＷ２Ｐは、制御信号線ＳＡＰを、電源電圧の高電位側電位に接続する。第１の実施形態では、高電位側電位は、外部から与えられる高電位Ｖｃｃである。スイッチＳＷ３Ｐは、制御信号線ＳＡＰを、高電位Ｖｃｃよりもさらに高い電位Ｖｃｃ２に接続する。
【００６３】
これらのスイッチＳＷ１Ｎ〜ＳＷ３Ｎ、ＳＷ１Ｐ〜ＳＷ３Ｐはそれぞれ、図３に示すセンスアンプ制御回路２１により、開閉制御される。
次に、その動作を説明する。
【００６４】
図２に示すように、待機期間（プリチャージ期間）中、ワード線ＷＬ１の電位は、接地電位Ｖｓｓよりも低い、ワード線降圧電位ＶＷＬＬとされる。これは、トランスファトランジスタＴＲ（TR1、TR2 ）に流れるリーク電流を少なくするためである。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオン、スイッチＳＷ２Ｎ、ＳＷ２Ｐ、ＳＷ３Ｎ、ＳＷ３Ｐはそれぞれオフされる。これにより、制御信号線ＳＡＮ、ＳＡＰの電位はそれぞれ、中間の電位Ｖｃｃ／２にされる。また、プリチャージ信号ＰＲＣは高電位Ｖｃｃとなっており、ビット線対ＢＬ、 /ＢＬの電位はそれぞれ、中間の電位Ｖｃｃ／２にイコライズされている。
【００６５】
上記待機期間の後、読み出し／書き込み期間（アクティブ期間）が始まる。待機期間から読み出し／書き込み期間に移行するとき、まず、プリチャージ信号ＰＲＣを、接地電位Ｖｓｓよりも、低い電位に遷移させる。第１の実施形態では、上記ワード線降圧電位ＶＷＬＬに遷移させる。これは、ＮＭＯＳ Ｎ３、Ｎ４、Ｎ５に流れるリーク電流を少なくするためである。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオフされ、制御信号線ＳＡＮ、ＳＡＰはそれぞれ、中間の電位Ｖｃｃ／２から切り離される。この後、ワード線のうち、ワード線ＷＬ１が選択されたとする。選択されたワード線ＷＬ１には、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨが供給される（これは、キャパシタＣ（C1、C2 ）に、“Ｈ”データ、即ち電位Ｖｃｃを“しきい値落ち”することなく、書き込むためである）。メモリセルＭＣ１のストレージノード電極ＳＮ１には、蓄積電荷の量に応じた情報が書き込まれている。ワード線ＷＬ１の電位が電位ＶＷＬＨとなることによって、トランスファトランジスタＴＲ１がオンし、ストレージノード電極ＳＮ１に書き込まれていた情報、即ち、微弱な電荷がビット線ＢＬに伝えられる。これにより、ビット線ＢＬの電位は微弱に変化する。ストレージノード電極ＳＮ１に、データ“１”が書き込まれていた場合には、ビット線ＢＬの電位は、＋ΔＶ上昇する。反対にデータ“０”が書き込まれていた場合には、ビット線ＢＬの電位は、−ΔＶ下降する。図２中では、＋ΔＶ上昇する例を示している。
【００６６】
この後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオンさせる。これにより、制御信号線ＳＡＮは、接地電位Ｖｓｓよりも充分に低い電位Ｖｓｓ２に接続され、制御信号線ＳＡＰは、高電位Ｖｃｃよりも充分に高い電位Ｖｃｃ２に接続される。
【００６７】
このとき、ＮＭＯＳ Ｎ１のゲート〜ソース間には｛（Ｖｃｃ／２）−Ｖｓｓ２｝の電位差がかかり、ＮＭＯＳ Ｎ２のゲート〜ソース間には｛（Ｖｃｃ／２）＋ΔＶ−Ｖｓｓ２｝の電位差がかかる。電位Ｖｓｓ２は、接地電位Ｖｓｓ（＝０Ｖ）よりも低い。このため、ＮＭＯＳ Ｎ１、Ｎ２のゲート〜ソース間には、図１７、図２０に示した従来のセンスアンプに比べ、より大きい電位差をかけることができる。この大きな電位差を、ＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧、例えば０．４〜０．５以上としておくことで、ＮＭＯＳ Ｎ１、Ｎ２は、充分に動作できる。よって、電位増幅の原理にしたがい、反転ビット線 /ＢＬの電位（電荷）は、ＮＭＯＳ Ｎ２を介して電位（Ｖｃｃ／２）から、充分に低い電位Ｖｓｓ２にディスチャージされる。
【００６８】
また、ＰＭＯＳ Ｐ１のゲート〜ソース間には｛Ｖｃｃ２−（Ｖｃｃ／２）｝の電位差が、ＰＭＯＳ Ｐ２のゲート〜ソース間には｛Ｖｃｃ２−（Ｖｃｃ／２）＋ΔＶ｝の電位差がそれぞれかかる。電位Ｖｃｃ２は、高電位Ｖｃｃ（＝１Ｖ）よりも高い。このため、ＮＭＯＳ Ｎ１、Ｎ２と同様に、ＰＭＯＳ Ｐ１、Ｐ２のゲート〜ソース間には、従来のセンスアンプに比べて、より大きい電位差がかかる。この大きな電位差を、ＰＭＯＳ Ｐ１、Ｐ２のしきい値電圧以上としておくことで、ＮＭＯＳ Ｎ１、Ｎ２と同様に、ＰＭＯＳ Ｐ１、Ｐ２が充分に動作する。これにより、ビット線ＢＬの電位は、ＰＭＯＳ Ｐ１を介して電位（Ｖｃｃ／２＋ΔＶ）から、充分に高い電位Ｖｃｃ２に、さらにチャージされる。
【００６９】
このようにして充分に増幅されたビット線対ＢＬ、 /ＢＬ間の電位差（Ｖｃｃ２−Ｖｓｓ２）は、カラムゲート１５が導通することにより、データ線対ＤＱ、 /ＤＱに読み出されていく。
【００７０】
この後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオフし、スイッチＳＷ２Ｎ、スイッチＳＷ２Ｐをオンさせる。これにより、ビット線ＢＬの電位は、充分に高い電位（Ｖｃｃ２）から、高電位Ｖｃｃに遷移する。また、反転ビット線 /ＢＬは、充分に低い電位（Ｖｓｓ２）から、接地電位Ｖｓｓに遷移する。センスアンプ１１、１２がアクティブとなっている間、ビット線ＢＬの電位Ｖｃｃ、反転ビット線 /ＢＬの電位Ｖｓｓはそれぞれ、センスアンプ１１、１２にラッチされている。ラッチされたビット線ＢＬの電位Ｖｃｃは、メモリセルＭＣ１への再書き込みデータとして利用され、メモリセルＭＣ１に、データ“１”が、再度書き込まれる。
【００７１】
上記とは逆に、メモリセルＭＣ１から、データ“０”を読み出した場合には、ビット線ＢＬの電位は、センスアンプ１１、１２によって、電位Ｖｓｓにラッチされる。ビット線ＢＬの電位Ｖｓｓは、メモリセルＭＣ１への再書き込みデータとして利用され、メモリセルＭＣ１に、データ“０”が、再度書き込まれる。
【００７２】
メモリセルＭＣ１に、読み出したデータを再度書き込んだ後、ワード線ＷＬ１の電位を、ワード線降圧電位ＶＷＬＬとする。この後、プリチャージ信号ＰＲＣを高電位Ｖｃｃとし、スイッチＳＷ２Ｎ、ＳＷ２Ｐをオフ、スイッチＳＷ１Ｎ、ＳＷ１Ｐをオンさせることで、待機期間に再度戻る。
【００７３】
以上説明したように、第１の実施形態に係るセンスアンプは、ビット線対ＢＬ、 /ＢＬ間の微小電位差を増幅するとき、ＮＭＯＳ Ｎ１、Ｎ２のソースに、接地電位Ｖｓｓよりも充分に低い電位Ｖｓｓ２を与える。このようにＮ型センスアンプ１１を駆動する制御信号線ＳＡＮの電位を下げることで、電源電圧Ｖｃｃが、接地電位Ｖｓｓとプリチャージ電位Ｖｃｃ／２との電位差がＮＭＯＳ Ｎ１、Ｎ２のしきい値電圧よりも小さくなるほど超低圧化されても、Ｎ型センスアンプ１１は、電位の増幅動作を行うことができる。Ｎ型センスアンプ１１が動作し、ビット線対間の電位差が拡がりだした後、Ｐ型センスアンプ１２が動作し出すことにより、ビット線対間の電位差は、さらに拡大される。
【００７４】
また、超低圧動作型のセンスアンプは、例えば図２０に示したように、従来より知られているが、このセンスアンプでは、電位増幅の初期動作を、ＰＭＯＳにより行う。即ち、Ｐ型センスアンプを使って、ビット線対ＢＬ、 /ＢＬ間の微小電位差を増幅し、増幅された後のビット線電位を、Ｎ型センスアンプのＮＭＯＳのゲートに与えることで、Ｎ型センスアンプを動作させる。しかしながら、ＰＭＯＳは、ＮＭＯＳに比べてしきい値電圧のばらつきが大きく、ビット線対ＢＬ、 /ＢＬ間の微小電位差がより微小になってくると、誤読み出しの可能性が高まる。
【００７５】
この点、第１の実施形態では、Ｐ型センスアンプ１２よりも先に、Ｎ型センスアンプ１１が動作するので、電位増幅の初期動作をＮＭＯＳにより行うことができる。ＮＭＯＳは、ＰＭＯＳよりもしきい値電圧のばらつきの範囲が狭い。したがって、ビット線対ＢＬ、 /ＢＬ間の微小電位差がより微小になったとき、誤読み出しの可能性を、図２０に示した超低圧動作型のセンスアンプに比べて、より少なくなる。
【００７６】
このように、第１の実施形態に係るセンスアンプは、誤読み出しの可能性を少なくすることができるので、さらなる電源電圧の超低圧化に、充分に対応できる、という効果がある。
【００７７】
さらに第１の実施形態では、待機期間中の全てのワード線の電位、および読み出し／書き込み期間中の非選択のワード線の電位を、接地電位Ｖｓｓよりも低いワード線降圧電位ＶＷＬＬとする。降圧電位ＶＷＬＬのレベルは、例えば電位Ｖｓｓ２のレベルと同じでよい。このような降圧電位ＶＷＬＬを、ワード線に与えることで、接地電位Ｖｓｓよりもさらに低い電位Ｖｓｓ２となるビット線ＢＬ、 /ＢＬに接続されるトランスファトランジスタＴＲを、確実にオフさせることができる。
【００７８】
このような工夫が為されたセルアレイでは、第１の実施形態に係るセンスアンプをビット線対ＢＬ、 /ＢＬに接続しても、トランスファトランジスタＴＲのゲート〜ソース間の電位差がしきい値電圧以下となったときのリーク電流を小さくできる、という効果を得ることができる。
【００７９】
同様の観点から、プリチャージ信号ＰＲＣの電位を降圧電位ＶＷＬＬとして、イコライザ１０をオフさせる。また、カラム選択信号ＣＳＬの電位を降圧電位ＶＷＬＬとして、カラムゲート１５をオフさせる。このように、ビット線系回路に含まれるＮＭＯＳを、電位Ｖｓｓ２のレベルと同等のレベルである降圧電位ＶＷＬＬによりオフさせることにより、第１の実施形態に係るセンスアンプ１１、１２を含むビット線系回路を、誤動作し難くできる、という効果を得ることができる。
【００８０】
次に、第２の実施形態を説明する。
図４は、第２の実施形態に係るＤＲＡＭの回路図、図５は、その動作波形図、図６は、その全体構成を示すブロック図である。図４〜図６において、図１〜図３と同一部分については同一の参照符号を付し、異なる部分についてのみ説明する。
【００８１】
図４および図６に示すように、第２の実施形態が第１の実施形態と異なる部分は、各ビット線対ＢＬ、 /ＢＬごとに、ゲート回路１３をビット線系回路とセルアレイとの間に含むことである。このゲート回路１３は、ビット線対ＢＬ、 /ＢＬを、セルアレイ側ビット線対ＢＬＡ、 /ＢＬＡ、ビット線系回路側ビット線対ＢＬＢ、 /ＢＬＢとに分割する。
【００８２】
ゲート回路１３は、電流通路を、ビット線ＢＬに直列に挿入したＮＭＯＳ Ｎ６と、電流通路を、ビット線 /ＢＬに直列に挿入したＮＭＯＳ Ｎ７とにより構成される。ＮＭＯＳ Ｎ６、Ｎ７はそれぞれ、イコライザ１０と、メモリセルＭＣとの間に接続されている。
【００８３】
ＮＭＯＳ Ｎ６、Ｎ７のゲートには、導通タイミング制御信号Ｐが供給される。導通タイミング制御信号Ｐは、図６に示すタイミング制御回路３０から出力される。タイミング制御回路３０は、ゲート回路１３のＮＭＯＳ Ｎ６、Ｎ７をそれぞれ、ビット線系回路側ビット線対ＢＬＢ、 /ＢＬＢ間の電位差が増幅（Ｖｃｃ２−Ｖｓｓ２）されている間、オフするように制御する。
【００８４】
次に、その動作を、動作波形図を参照してより詳しく説明する。
図５に示すように、待機期間中、導通タイミング信号Ｐのレベルは、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨであり、セルアレイ側ビット線対ＢＬＡ、 /ＢＬＡは、ビット線系回路側ビット線対ＢＬＢ、 /ＢＬＢに接続されている。このため、待機期間においては、第１の実施形態と同様である。
【００８５】
読み出し／書き込み期間において、選択されたワード線ＷＬ１の電位が立ち上がり、セルアレイ側ビット線対ＢＬＡ、／ＢＬＡに、微小電位差Δが現れる。このとき、導通タイミング信号Ｐのレベルは、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨであり、ＮＭＯＳ Ｎ６、Ｎ７はそれぞれ、オンしている。このため、微小電位差Δは、ビット線系回路側ビット線対ＢＬＢ、／ＢＬＢにも伝えられる。この後、導通タイミング信号Ｐのレベルは、接地電位Ｖｓｓよりも低い、ワード線降圧電位ＶＷＬＬとし、ＮＭＯＳ Ｎ６、Ｎ７をそれぞれ、オフさせる。これにより、ビット線対ＢＬＡ、／ＢＬＡと、ビット線対ＢＬＢ、／ＢＬＢとを非接続にする。この後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオンさせる。これにより、Ｎ型センスアンプ１１では、第１の実施形態と同様な電位の増幅動作が始まり、やがて、ビット線対ＢＬＢ、／ＢＬＢ間の電位差は、微小電位差Δから、電源電圧よりも大きい電位差（Ｖｃｃ２−Ｖｓｓ２）まで増幅される。この後、データを読み出す。データを読み出した後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオフさせ、スイッチＳＷ２Ｎ、ＳＷ２Ｐをオンさせる。これにより、ビット線対ＢＬＢ、／ＢＬＢ間の電位差は、電位差（Ｖｃｃ２−Ｖｓｓ２）から、電源電圧（Ｖｃｃ−Ｖｓｓ）まで下がる。この後、導通タイミング信号Ｐのレベルを、降圧電位ＶＷＬＬから、昇圧電位ＶＷＬＨに上げ、ＮＭＯＳ Ｎ６、Ｎ７をそれぞれオンさせる。これにより、ビット線対ＢＬＡ、／ＢＬＡ間の電位差は、微小電位差Δから、電源電圧（Ｖｃｃ−Ｖｓｓ）まで増幅される。この増幅された電位差により、メモリセルＭＣ１には情報が再度書き込まれる。
【００８６】
このような第２の実施形態に係るＤＲＡＭでは、ゲート回路１３によって、電源電圧よりも大きい電位差（Ｖｃｃ２−Ｖｓｓ２）が、セルアレイ側ビット線対ＢＬＡ、 /ＢＬＡに伝わらなくなる。このため、メモリセルＭＣには、電源電圧以上の大きな電圧が加わらないので、第１の実施形態に比較して、メモリセルＭＣの微細化を促進できる、という効果を得ることができる。
【００８７】
次に、第３の実施形態を説明する。
図７は、第３の実施形態に係るＤＲＡＭの回路図、図８は、その動作波形図、図９は、その全体構成を示すブロック図である。図７〜図９において、図１〜図６と同一部分については同一の参照符号を付し、異なる部分についてのみ説明する。
【００８８】
図７および図９に示すように、第３の実施形態が、第１、第２の実施形態と異なる部分は、セルアレイＡとセルアレイＢとで共通のビット線系回路側ビット線対ＢＬＣ、 /ＢＬＣ（以下、共通ビット線対という）を有することである。共通ビット線対ＢＬＣ、 /ＢＬＣに接続されたビット線系回路は、セルアレイＡとセルアレイＢとで共通に使用される。共通に使用されるビット線系回路には、第１の実施形態により説明した超低圧動作が可能なＮ型センスアンプ１１、Ｐ型センスアンプ１２の他、イコライザ１０、カラムゲート１５などが含まれている。なお、セルアレイＡとセルアレイＢとで共通に使用されるセンスアンプは、シェアード型センスアンプと呼ばれている。
【００８９】
セルアレイＡのビット線対ＢＬＡ、 /ＢＬＡは、共通ビット線対ＢＬＣ、 /ＢＬＣの一端に、ゲート回路１３Ａによって接続される。同様に、セルアレイＢのビット線対ＢＬＢ、 /ＢＬＢは、共通ビット線対ＢＬＣ、 /ＢＬＣの他端に、ゲート回路１３Ｂによって接続される。ゲート回路１３Ａは、電流通路の一端をビット線ＢＬＡに接続し、その他端を共通ビット線ＢＬＣの一端に接続したＮＭＯＳ Ｎ６Ａと、電流通路の一端をビット線 /ＢＬＡに接続し、その他端を共通ビット線 /ＢＬＣの他端に接続したＮＭＯＳ Ｎ７Ａとにより構成されている。同様に、ゲート回路１３Ｂは、電流通路の一端をビット線ＢＬＢに接続し、その他端を共通ビット線ＢＬＣの一端に接続したＮＭＯＳ Ｎ６Ｂと、電流通路の一端をビット線 /ＢＬＢに接続し、その他端を共通ビット線 /ＢＬＣの他端に接続したＮＭＯＳ Ｎ７Ｂとにより構成されている。ＮＭＯＳ Ｎ６Ａ、Ｎ７Ａのゲートには、導通タイミング制御信号ＰＡが供給され、ＮＭＯＳ Ｎ６Ｂ、Ｎ７Ｂのゲートには、導通タイミング制御信号ＰＢが供給される。導通タイミング制御信号ＰＡ、ＰＢは、図９に示すタイミング制御回路３１から出力される。タイミング制御回路３１は、データの読み出し／書き込みを行うために、セルアレイＡ、セルアレイＢのいずれかを選び、選ばれたセルアレイＡ、またはセルアレイＢを、データ線ＤＱ、 /ＤＱに接続する。さらに選ばれたセルアレイＡ、またはセルアレイＢに対して、読み出し／書き込み期間中、ゲート回路１３ＡのＮＭＯＳ Ｎ６Ａ、Ｎ７Ａ、またはゲート回路１３ＢのＮＭＯＳ Ｎ６Ｂ、Ｎ７Ｂをそれぞれ、共通ビット線対ＢＬＣ、 /ＢＬＣ間の電位差が増幅（Ｖｃｃ２−Ｖｓｓ２）されている間、オフするように制御する。
【００９０】
次に、その動作を、動作波形図を参照してより詳しく説明する。
図８に示すように、待機期間中、導通タイミング信号ＰＡ、ＰＢのレベルはそれぞれ、高電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨであり、ビット線対ＢＬＡ、 /ＢＬＡ、およびビット線対ＢＬＢ、 /ＢＬＢはそれぞれ、共通ビット線対ＢＬＣ、 /ＢＬＣに接続されている。これにより、ビット線対ＢＬＡ、 /ＢＬＡ間の電位差、およびビット線対ＢＬＢ、 /ＢＬＢの電位差はともに、共通のイコライザ１０により、イコライズされる。この後、選択されたワード線を立ち上げる前に、セルアレイＡ、セルアレイＢのいずれをアクセスするかが決定される。この決定にしたがって、アクセスされるセルアレイのビット線対を、共通ビット線対ＢＬＣ、 /ＢＬＣに接続したままに、アクセスされないセルアレイのビット線対を、共通ビット線対ＢＬＣ、 /ＢＬＣから非接続にする。図８には、セルアレイＡがアクセスされる状態が示されている。そのため、導通タイミング信号ＰＡは、ワード線昇圧電位ＶＷＬＨのまま、また、信号ＰＢは、ワード線降圧電位ＶＷＬＬにされる。これにより、ＮＭＯＳ Ｎ６Ａ、Ｎ７Ａはオンのまま、ＮＭＯＳ Ｎ６Ｂ、Ｎ７Ｂはオフする。
【００９１】
読み出し／書き込み期間においては、ゲート回路１３Ａは、第２の実施形態のゲート回路１３と同様な動作を行う。このため、読み出し／書き込み期間は、第２の実施形態と同様である。
【００９２】
このような第３の実施形態に係るＤＲＡＭは、第１の実施形態により説明した超低圧動作可能なセンスアンプを、シェアード型センスアンプと呼ばれているものに応用している。このように、この発明に係るセンスアンプは、シェアード型とすることもできる。また、ゲート回路１３Ａ、１３Ｂは、シェアード型センスアンプを搭載しているＤＲＡＭにおいては、φｔゲートと呼ばれている。一般的なφｔゲートでは、選択されたものにおいては、読み出し／書き込み期間中、オフされることはなく、セルアレイのビット線対と、共通ノード線対とを接続し続ける。
【００９３】
しかし、第３の実施形態のゲート回路１３Ａ、１３Ｂは、その動作に、第２の実施形態で説明したゲート回路１３の動作を採用している。つまり、共通ノード線対間の微小電位差Δを増幅しているとき、選択されたものにおいても、読み出し／書き込み期間中、オフさせる。これにより、第３の実施形態では、超低圧動作が可能なシェアード型センスアンプを搭載しているＤＲＡＭにおいて、メモリセルＭＣに、電源電圧以上の大きな電圧が加えずに済み、第２の実施形態と同様に、メモリセルＭＣの微細化を促進できる、という効果を得ることができる。
【００９４】
次に、第４の実施形態を説明する。
図１０は、第４の実施形態に係るＤＲＡＭの動作波形図、図１１は、その全体構成を示すブロック図である。図１０、図１１において、図５、図６と同一の部分については同一の参照符号を付し、異なる部分についてのみ説明する。
【００９５】
図１０に示すように、第４の実施形態が、第２の実施形態と異なる部分は、ワード線の電位が、待機状態、あるいは非選択状態において接地電位Ｖｓｓであることである。
【００９６】
また、図１１に示すように、第４の実施形態は、第２の実施形態と同様なゲート回路１３を有しているので、電源電圧以上に増幅された電位差（Ｖｃｃ２−Ｖｓｓ２）は、セルアレイ側ビット線ＢＬＡ、 /ＢＬＡに伝わらないようにできるとともに、再書き込み時のセルアレイ側ビット線ＢＬＡ、 /ＢＬＡの電位差を、電源電圧（Ｖｃｃ−Ｖｓｓ）にできる。再書き込み時のセルアレイ側ビット線ＢＬＡ、 /ＢＬＡの電位差を電源電圧（Ｖｃｃ−Ｖｓｓ）とすることで、待機状態、あるいは非選択状態におけるワード線の電位を接地電位Ｖｓｓとしても、サブスレッショルドリークは、第１〜第３の実施形態と同様に、充分に抑制することができる。
【００９７】
待機状態、あるいは非選択状態において、ワード線の電位を接地電位Ｖｓｓとした時の利点は、ワード線の電位を降圧電位ＶＷＬＬとした時よりも、電位を安定させ易くなることである。
【００９８】
また、第１〜第３の実施形態における降圧電位ＶＷＬＬは、集積回路チップ内に設けられる電圧発生回路、例えばＰＭＯＳとキャパシタとで構成される降圧用チャージポンプ回路によって発生され、ワード線ドライバ、プリチャージ制御回路、タイミング制御回路などにそれぞれ供給される。しかし、第４の実施形態では、降圧電位ＶＷＬＬを、ワード線ドライバに供給せずに済むので、電圧発生回路の回路規模を小さくできる利点がある。特に電圧発生回路が降圧用チャージポンプ回路である場合には、キャパシタの面積を小さくでき、集積回路のチップサイズの増大を抑制する効果は、特に高くすることができる。
【００９９】
次に、第５の実施形態を説明する。
図１２は、第５の実施形態に係るＤＲＡＭの動作波形図、図１３は、その全体構成を示すブロック図である。図１２、図１３において、図８、図９と同一の部分については同一の参照符合を付し、異なる部分についてのみ説明する。
【０１００】
図１２に示すように、第５の実施形態が、第３の実施形態と異なる部分は、ワード線の電位が、待機状態、あるいは非選択状態において接地電位Ｖｓｓであることである。つまり、第５の実施形態は、第４の実施形態を、シェアード型のセンスアンプのＤＲＡＭに応用したものである。
【０１０１】
第５の実施形態では、シェアード型のセンスアンプのＤＲＡＭにおいて、第４の実施形態で説明した、待機状態、あるいは非選択状態において、ワード線の電位を安定させ易くなる、および降圧電位ＶＷＬＬを発生させる電圧発生回路の回路規模を小さくできる、という利点を得ることができる。
【０１０２】
次に、第６の実施形態を説明する。
図１４は、この発明の第６の実施形態に係るＤＲＡＭのビット線センスアンプの回路図、ＤＲＡＭの回路図、図１５は、その動作波形図、図１６は、その全体構成を示すブロック図である。図１４〜図１６において、図１〜図３と同一の部分については同一の参照符号を付し、異なる部分についてのみ説明する。
【０１０３】
図１４および図１６に示すように、第６の実施形態が第１の実施形態と異なる部分は、各ビット線対ＢＬ、 /ＢＬごとに、ビット線対間の電位差の振幅を調節するゲート回路１４を含むことである。この第６の実施形態に示すゲート回路１４は、特に電位差（Ｖｃｃ２−Ｖｓｓ２）という大きい電位差を、Ｎ型センスアンプ１１よりデータ線対ＤＱ、 /ＤＱ側のビット線対に発生されるようにしている。このため、センスアンプのうち、Ｎ型センスアンプ１１をデータ線対ＤＱ、 /ＤＱ側に配置し、ゲート回路１４を、Ｎ型センスアンプ１１とＰ型センスアンプ１２との間に設けている。また、この第６の実施形態では、振幅を調節するゲート回路１４の一つの例として、ＰＭＯＳの“しきい値浮き”を利用したゲート回路１４を示す。このようなゲート回路１４は、電流通路を、ビット線ＢＬに直列に挿入したＰＭＯＳ Ｐ３と、電流通路を、ビット線 /ＢＬに直列に挿入したＮＭＯＳ Ｐ４とにより構成される。ＰＭＯＳ Ｐ３、Ｐ４はそれぞれ、所定の負のしきい値電圧Ｖｔｈを有する。さらにＰＭＯＳ Ｐ３、Ｐ４は、ビット線対ＢＬ、 /ＢＬを、電位差（Ｖｃｃ２−Ｖｓｓ２）以下の電位差を生ずるビット線対ＢＬＡ、 /ＢＬＡと、電位差（Ｖｃｃ２−Ｖｓｓ２）を生ずるビット線対ＢＬＢ、 /ＢＬＢとに分割する。
【０１０４】
ＰＭＯＳ Ｐ３、Ｐ４のゲートには、振幅タイミング制御信号Ｑが供給される。振幅タイミング制御信号Ｑは、図１６に示すタイミング制御回路３２から出力される。タイミング制御回路３２は、ゲート回路１４のＰＭＯＳ Ｐ３、Ｐ４それぞれのゲートに接地電位Ｖｓｓを与えて“しきい値浮き”が生じるように、特に再書き込み時においては、接地電位Ｖｓｓよりもさらに低い降圧電位ＶＷＬＬをＰＭＯＳ Ｐ３、Ｐ４それぞれのゲートに与えて“しきい値浮き”が補償されるように、ＰＭＯＳ Ｐ３、Ｐ４のゲート電位を制御する。
【０１０５】
次に、その動作を、動作波形図を参照してより詳しく説明する。
図１５に示すように、制御信号Ｑのレベルは、待機期間から読み出し／書き込み期間中の特に読み出し期間にかけて接地電位Ｖｓｓである。このため、待機期間から読み出し期間にかけての動作タイミングは、第１の実施形態と同様であるが、ビット線対ＢＬＢ、 /ＢＬＢ間の電位差が（Ｖｃｃ２−Ｖｓｓ２）であるのに対して、ビット線対ＢＬＡ、 /ＢＬＡ間の電位差が（Ｖｃｃ２−Ｖｓｓ＋Ｖｔｈ）であることが異なっている。“Ｖｔｈ”は、ＰＭＯＳ Ｐ３、Ｐ４のしきい値電圧であり、制御信号Ｑのレベルが接地電位Ｖｓｓである間、ＰＭＯＳ Ｐ３、Ｐ４のうち、電位Ｖｓｓ２となっているビット線に接続されているものは、“しきい値浮き”を発生する。
【０１０６】
読み出し期間の後、スイッチＳＷ３Ｎ、ＳＷ３Ｐがオフし、スイッチＳＷ２Ｎ、ＳＷ２Ｐがオンして書き込み期間に入ると、制御信号Ｑのレベルが接地電位Ｖｓｓよりもさらに低い降圧電位ＶＷＬＬとなる。制御信号Ｑのレベルが降圧電位ＶＷＬＬとなっている間は、上述したように“しきい値浮き”が補償される。
【０１０７】
このような第６の実施形態によれば、ビット線対ＢＬＡ、 /ＢＬＡ間の電位差が、電位差（Ｖｃｃ２−Ｖｓｓ２）よりも小さい電位差（Ｖｃｃ２−Ｖｓｓ＋Ｖｔｈ）となり、特に第２の実施形態で説明したような、第１の実施形態に比較して、メモリセルＭＣにかかる最大電圧を小さくでき、メモリセルＭＣの微細化を推進できる、という効果を得ることができる。
【０１０８】
また、再書き込み時、制御信号Ｑのレベルを降圧電位ＶＷＬＬとし、“しきい値浮き”を補償する。このため、特に“０”レベルのデータを再書き込みする場合には、ビット線の電位をほぼ接地電位Ｖｓｓにでき、充分な“０”データを、メモリセルＭＣに書き込むことができる。
【０１０９】
また、この第６の実施形態では、セルアレイ側ビット線対ＢＬＡ、 /ＢＬＡの電位が、充分に低いＶｓｓ２まで下がらないようにできる。このため、待機状態、あるいは非選択状態におけるワード線の電位を、降圧電位ＶＷＬＬの他、図１５に示すように接地電位Ｖｓｓとしても、サブスレッショルドリークを抑制できる。このため、特に第４の実施形態で説明した効果と同等の効果を得ることもできる。
【０１１０】
また、ゲート回路１４を設ける位置は、図１４および図１６に示すように、Ｎ型センスアンプ１１とＰ型センスアンプ１２との間に限られることはなく、例えばＰ型センスアンプ１２とイコライザ１０との間や、イコライザ１０とセルアレイとの間に設けることも可能である。
【０１１１】
しかしながら、図１４および図１６に示すようなＮ型センスアンプ１１とＰ型センスアンプ１２との間にゲート回路１４を設ける構成は、特にＰ型センスアンプ１２、およびイコライザ１０にかかる最大電圧を小さくできる、という効果があり、Ｐ型センスアンプ１２、およびイコライザ１０を構成するＭＯＳＦＥＴを微細化できる、という特有の効果を得ることができる。
【０１１２】
また、Ｎ型センスアンプ１１とＰ型センスアンプ１２との間にゲート回路１４を設ける構成は、電位増幅を、ビット線対ＢＬＡ、 /ＢＬＡと、ビット線対ＢＬＢ、 /ＢＬＢとに分けて行うことができる。つまり、Ｎ型センスアンプ１１が増幅すべきビット線対の配線容量を第１〜第６の実施形態に比較してより小さくでき、電位増幅を、第１〜第６の実施形態に比較してより高速に行うことができる、という効果も有る。
【０１１３】
また、第２〜第５の実施形態に示したゲート回路１３、１３Ａ、１３Ｂは、第６の実施形態のように、Ｎ型センスアンプ１１とＰ型センスアンプ１２との間に設けるようにすることも可能である。
【０１１４】
なお、第６の実施形態は、第３、第５の実施形態で説明したようなシェアード型センスアンプにも適用することができる。その場合には、ゲート回路１４の他に、φｔゲート（ゲート回路１３Ａ、１３Ｂ）を設けても良いし、ゲート回路１４自身をφｔゲートのように動作させるようにしても良い。ゲート回路１４自身をφｔゲートのように動作させる場合には、例えば非選択のセルアレイ側のゲート回路１４を構成するＰＭＯＳのゲートに、高電位Ｖｃｃ、あるいは昇圧電位ＶＷＬＨを与えてオフさせ、選択されたセルアレイ側のゲート回路１４を構成するＰＭＯＳのゲートには、上述したように接地電位Ｖｓｓ与えるとともに、特に再書き込み時において、降圧電位ＶＷＬＬを与えるようにすれば良い。
【０１１５】
【発明の効果】
以上説明したように、この発明によれば、超低圧動作が可能で、しかも動作マージンを充分に得ることができるセンスアンプを備えた、メモリ機能を有する半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施形態に係るセンスアンプの回路図。
【図２】図２はこの発明の第１の実施形態に係るセンスアンプの動作波形図。
【図３】図３はこの発明の第１の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図４】図４はこの発明の第２の実施形態に係るセンスアンプの回路図。
【図５】図５はこの発明の第２の実施形態に係るセンスアンプの動作波形図。
【図６】図６はこの発明の第２の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図７】図７はこの発明の第３の実施形態に係るセンスアンプの回路図。
【図８】図８はこの発明の第３の実施形態に係るセンスアンプの動作波形図。
【図９】図９はこの発明の第３の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図１０】図10はこの発明の第４の実施形態に係るセンスアンプの動作波形図。
【図１１】図11はこの発明の第４の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図１２】図12はこの発明の第５の実施形態に係るセンスアンプの動作波形図。
【図１３】図13はこの発明の第５の実施形態に係るセンスアンプを備えたＤＲＡＭのブロック図。
【図１４】図14はこの発明の第６の実施形態に係るセンスアンプの回路図。
【図１５】図15はこの発明の第６の実施形態に係るセンスアンプの動作波形図。
【図１６】図16はこの発明の第６の実施形態に係るセンスアンプのを備えたＤＲＡＭブロック図。
【図１７】図17は従来のセンスアンプの回路図。
【図１８】図18は従来のセンスアンプの動作波形図。
【図１９】図19（Ａ）および（Ｂ）はそれぞれセンスアンプの増幅原理を説明するための図。
【図２０】図20は従来の超低圧動作型のセンスアンプの回路図。
【図２１】図21は従来の超低圧動作型のセンスアンプの動作波形図。
【符号の説明】
１０…ビット線対イコライザ、
１１…Ｎ型センスアンプ、
１２…Ｐ型センスアンプ、
１３…セル側ノード／センスアンプ側ノード分割ゲート、
１３Ａ、１３Ｂ…φｔゲート、
１４…ビット線電位調整ゲート、
１５…カラムゲート、
２０Ｎ…Ｎ型センスアンプドライバ、
２０Ｐ…Ｐ型センスアンプドライバ、
２１…センスアンプ制御回路。
３０，３１，３２…タイミング制御回路。
Claims (9)
- 複数のワード線と、
複数のビット線と、
少なくとも２レベルの情報電位を蓄えることができる容量素子、および前記ワード線の電位レベルに応じて前記容量素子と前記ビット線との電気的な接続を制御するトランスファゲートトランジスタを含む複数のメモリセルと、
前記複数のビット線のうち、第１のビット線にドレインが接続され、第２のビット線にゲートが接続された第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＮチャネル型絶縁ゲートＦＥＴを含むＮ型センスアンプと、
前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソースに、Ｎ型センスアンプ駆動電位を供給するＮ型センスアンプドライバと、
前記Ｎ型センスアンプを活性にする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最低の電位よりも低い第１の電位とし、前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最低の電位と等しく、かつ、外部から与えられる接地電位と等しい電位の第２の電位とするセンスアンプコントローラと、
前記第１、第２のビット線はそれぞれ、前記複数のメモリセルに接続される第１の部分と、前記Ｎ型センスアンプに接続される第２の部分とを含み、これら第１の部分と第２の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを含むゲート回路と、を具備し、
前記Ｎ型センスアンプ駆動電位が前記第１の電位とされ、前記Ｎ型センスアンプが活性になっている時、前記ゲート回路のＮチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位よりも低い第３の電位として、前記ゲート回路のＮチャネル型絶縁ゲートＦＥＴをオフさせることを特徴とする半導体集積回路装置。 - 複数のワード線と、
複数のビット線と、
少なくとも２レベルの情報電位を蓄えることができる容量素子、および前記ワード線の電位レベルに応じて前記容量素子と前記ビット線との電気的な接続を制御するトランスファゲートトランジスタを含む複数のメモリセルと、
前記複数のビット線のうち、第１のビット線にドレインが接続され、第２のビット線にゲートが接続された第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＮチャネル型絶縁ゲートＦＥＴを含むＮ型センスアンプと、
前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソースに、Ｎ型センスアンプ駆動電位を供給するＮ型センスアンプドライバと、
前記Ｎ型センスアンプを活性にする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最低の電位よりも低い第１の電位とし、前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最低の電位と等しく、かつ、外部から与えられる接地電位と等しい電位の第２の電位とするセンスアンプコントローラと、
前記第１、第２のビット線はそれぞれ、前記複数のメモリセルのうち、第１のメモリセル群に接続される第１の部分と、前記複数のメモリセルのうち、第２のメモリセル群に接続される第２の部分と、前記Ｎ型センスアンプに接続される第３の部分とを含み、これら第１の部分と前記第３の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを含む第１のゲート回路、および前記第２の部分と前記第３の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを含む第２のゲート回路と、を具備し、
待機状態から読み出し／書き込み期間に遷移する時、前記第１、第２のゲート回路のうち、いずれか一方のゲート回路に含まれるＮチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位よりも低い第３の電位として、前記一方のゲート回路のＮチャネル型絶縁ゲート型ＦＥＴをオフさせることを特徴とする半導体集積回路装置。 - 前記待機状態から読み出し／書き込み期間に遷移した後、前記Ｎ型センスアンプ駆動電位が、少なくとも前記第１の電位とされている間、前記第１、第２のゲート回路うち、他方のゲート回路に含まれるＮチャネル型絶縁ゲートＦＥＴのゲートの電位を前記第３の電位とし、前記他方のゲート回路をオフさせることを特徴とする請求項２に記載の半導体集積回路装置。
- 前記第３の部分に接続され、前記ビット線をプリチャージ電位にプリチャージするビット線プリチャージ回路を、さらに具備することを特徴とする請求項２に記載の半導体集積回路装置。
- 前記プリチャージ電位と接地電位との電位差は、前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのしきい値電圧以下であることを特徴とする請求項４に記載の半導体集積回路装置。
- 複数のワード線と、
複数のビット線と、
少なくとも２レベルの情報電位を蓄えることができる容量素子、および前記ワード線の電位レベルに応じて前記容量素子と前記ビット線との電気的な接続を制御するトランスファゲートトランジスタを含む複数のメモリセルと、
前記複数のビット線のうち、第１のビット線にドレインが接続され、第２のビット線にゲートが接続された第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＮチャネル型絶縁ゲートＦＥＴを含むＮ型センスアンプと、
前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソースに、Ｎ型センスアンプ駆動電位を供給するＮ型センスアンプドライバと、
前記Ｎ型センスアンプを活性にする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最低の電位よりも低い第１の電位とし、前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｎ型センスアンプドライバにより供給されるＮ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最低の電位と等しく、かつ、外部から与えられる接地電位と等しい電位の第２の電位とするセンスアンプコントローラと、
前記第１、第２のビット線はそれぞれ、前記複数のメモリセルに接続される第１の部分と、前記Ｎ型センスアンプに接続される第２の部分とを含み、これら前記第１の部分と前記第２の部分とを接続する、負のしきい値電圧を持つＰチャネル型絶縁ゲートＦＥＴを含むゲート回路と、
前記Ｎ型センスアンプ駆動電位が前記第１の電位とされ、前記Ｎ型センスアンプが活性になっている時、前記ゲート回路のＰチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位と等しい第４の電位とし、前記Ｎ型センスアンプ駆動電位が前記第２の電位とされ、前記メモリセルの容量素子に情報電位が再書き込みされる時、前記ゲート回路のＰチャネル型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位よりも低い第５の電位とするタイミングコントローラと
を具備することを特徴とする半導体集積回路装置。 - 待機状態および非選択状態の少なくともいずれかにおける前記ワード線の電位は、前記第２の電位以下の第６の電位であることを特徴とする請求項１乃至請求項６いずれか一項に記載に記載の半導体集積回路装置。
- 前記第１のビット線にドレインが接続され、前記第２のビット線にゲートが接続された第１のＰチャネル型絶縁ゲートＦＥＴ、および前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のＰチャネル型絶縁ゲートＦＥＴを含むＰ型センスアンプと、
前記第１、第２のＰチャネル型絶縁ゲートＦＥＴのソースに、Ｐ型センスアンプ駆動電位を供給するＰ型センスアンプドライバと、をさらに具備し、
前記センスアンプコントローラは、
前記Ｐ型センスアンプを活性にする時、前記Ｐ型センスアンプドライバにより供給されるＰ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、最高の電位よりも高い第７の電位とし、
前記メモリセルの容量素子に情報電位を再書き込みする時、前記Ｐ型センスアンプドライバにより供給されるＰ型センスアンプ駆動電位を、前記メモリセルに蓄えられる情報電位のうち、前記最高の電位と等しい第８の電位とすることを特徴とする請求項１乃至請求項６いずれか一項に記載の半導体集積回路装置。 - 前記容量素子に蓄えられる情報電位のうち、前記最低の電位と前記最高の電位との電位差は電源電圧と等しく、前記第１の電位と前記第７の電位との電位差は前記電源電圧よりも大きいことを特徴とする請求項８に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14915997A JP3742191B2 (ja) | 1997-06-06 | 1997-06-06 | 半導体集積回路装置 |
| US09/089,506 US5970007A (en) | 1997-06-06 | 1998-06-03 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14915997A JP3742191B2 (ja) | 1997-06-06 | 1997-06-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340581A JPH10340581A (ja) | 1998-12-22 |
| JP3742191B2 true JP3742191B2 (ja) | 2006-02-01 |
Family
ID=15469088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14915997A Expired - Fee Related JP3742191B2 (ja) | 1997-06-06 | 1997-06-06 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5970007A (ja) |
| JP (1) | JP3742191B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040375A (ja) * | 1998-07-17 | 2000-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2000040370A (ja) * | 1998-07-24 | 2000-02-08 | Nec Corp | 半導体記憶装置 |
| US6347379B1 (en) * | 1998-09-25 | 2002-02-12 | Intel Corporation | Reducing power consumption of an electronic device |
| US6236605B1 (en) * | 1999-03-26 | 2001-05-22 | Fujitsu Limited | Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier |
| TW526497B (en) * | 1999-05-18 | 2003-04-01 | Nanya Technology Corp | Data sensing method of semiconductor memory device |
| JP2001084767A (ja) * | 1999-08-30 | 2001-03-30 | Internatl Business Mach Corp <Ibm> | センスアンプ |
| US6366513B1 (en) * | 2000-01-12 | 2002-04-02 | Advanced Micro Devices, Inc. | Reduction of noise in memory integrated circuits with dedicate power supply bus and ground bus for sense amplifiers |
| US6285612B1 (en) * | 2000-06-26 | 2001-09-04 | International Business Machines Corporation | Reduced bit line equalization level sensing scheme |
| KR20020044689A (ko) * | 2000-12-06 | 2002-06-19 | 박 성 식 | 리프레쉬 모드에서 대기 전류를 감소시키기 위한 센스앰프 회로를 가지는 반도체 메모리 장치 |
| JP2002245777A (ja) | 2001-02-20 | 2002-08-30 | Hitachi Ltd | 半導体装置 |
| JP2002298586A (ja) * | 2001-04-02 | 2002-10-11 | Nec Corp | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |
| US6976181B2 (en) * | 2001-12-20 | 2005-12-13 | Intel Corporation | Method and apparatus for enabling a low power mode for a processor |
| DE10316581B4 (de) * | 2003-04-10 | 2010-04-22 | Qimonda Ag | Integrierter Speicher mit einer Spannungsgeneratorschaltung zur Erzeugung einer Spannungsversorgung für einen Schreib-Lese-Verstärker |
| DE10323501B4 (de) * | 2003-05-23 | 2005-03-10 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zur Einstellung einer Spannungsversorgung für einen Schreib-Lese-Verstärker eines integrierten Speichers |
| JP2007504594A (ja) * | 2003-09-05 | 2007-03-01 | ズィーモス テクノロジー，インコーポレイテッド | ダイナミック・メモリー、センス増幅器回路、ワード線駆動回路、制御信号ｐｘ駆動回路、信号センス又はリストア方法、及び漏れ電流低減方法 |
| JP2005174504A (ja) * | 2003-12-15 | 2005-06-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| KR100772686B1 (ko) * | 2004-10-30 | 2007-11-02 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| KR100670701B1 (ko) * | 2004-10-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
| KR100673898B1 (ko) | 2004-10-30 | 2007-01-25 | 주식회사 하이닉스반도체 | 저 전압용 반도체 메모리 장치 |
| DE102004053486B4 (de) * | 2004-11-05 | 2011-06-22 | Qimonda AG, 81739 | Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines integrierten Halbleiterspeichers |
| KR100649351B1 (ko) | 2005-03-31 | 2006-11-27 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| KR100571650B1 (ko) | 2005-03-31 | 2006-04-17 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| KR100652794B1 (ko) | 2005-03-31 | 2006-12-01 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| US7375999B2 (en) * | 2005-09-29 | 2008-05-20 | Infineon Technologies Ag | Low equalized sense-amp for twin cell DRAMs |
| KR100902127B1 (ko) * | 2006-02-22 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 증폭 회로 및 그의 구동 방법 |
| KR100845774B1 (ko) * | 2006-10-13 | 2008-07-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 이를 이용한 전압 제어 방법 |
| US7852652B1 (en) * | 2007-06-29 | 2010-12-14 | Netlogic Microsystems, Inc. | Match line precharge circuits and methods for content addressable memory (CAM) device |
| JP5068615B2 (ja) * | 2007-09-21 | 2012-11-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20110044121A1 (en) * | 2009-08-20 | 2011-02-24 | Kim Joung-Yeal | Semiconductor memory device having device for controlling bit line loading and improving sensing efficiency of bit line sense amplifier |
| JP5518409B2 (ja) * | 2009-09-15 | 2014-06-11 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置、半導体記憶装置、及び半導体装置を含む情報処理システム |
| CN109906483B (zh) * | 2016-11-14 | 2023-08-15 | 索尼半导体解决方案公司 | 半导体电路和半导体电路系统 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3101298B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| KR960009953B1 (ko) * | 1994-01-27 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| JPH0887887A (ja) * | 1994-09-17 | 1996-04-02 | Toshiba Corp | 半導体記憶装置 |
| JP3270294B2 (ja) * | 1995-01-05 | 2002-04-02 | 株式会社東芝 | 半導体記憶装置 |
| US5875141A (en) * | 1997-08-14 | 1999-02-23 | Micron Technology, Inc. | Circuit and method for a memory device with P-channel isolation gates |
-
1997
- 1997-06-06 JP JP14915997A patent/JP3742191B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-03 US US09/089,506 patent/US5970007A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5970007A (en) | 1999-10-19 |
| JPH10340581A (ja) | 1998-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051005 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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