JPH10340581A

JPH10340581A - 半導体集積回路装置

Info

Publication number: JPH10340581A
Application number: JP9149159A
Authority: JP
Inventors: Shinichiro Shiratake; 慎一郎白武
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-06-06
Filing date: 1997-06-06
Publication date: 1998-12-22
Anticipated expiration: 2017-06-06
Also published as: JP3742191B2; US5970007A

Abstract

(57)【要約】【課題】超低圧動作が可能で、しかも動作マージンを
充分に得ることができるセンスアンプを備えた半導体集
積回路装置を提供すること。【解決手段】ビット線ＢＬにソースを接続し、ビット
線に /ＢＬにゲートを接続したＮＭＯＳＮ１と、ビッ
ト線 /ＢＬにソースを接続し、ビット線にＢＬにゲート
を接続したＮＭＯＳＮ２とを含むＮ型センスアンプ１
１を有し、このＮ型センスアンプを活性にする時、制御
信号線ＳＡＮの電位を、接地電位Ｖｓｓよりも低い電位
Ｖｓｓ２とし、メモリセルＭＣのキャパシタＣ１にデー
タを再書き込みする時、制御信号線ＳＡＮの電位を接地
電位Ｖｓｓとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に係わり、特に低電圧においても確実に動作するビ
ット線センスアンプを備えたダイナミック型半導体メモ
リに関する。

【０００２】

【従来の技術】半導体基板上の加工技術が進歩するにつ
れて、半導体記憶装置で用いられる素子の大きさもスケ
ールされ、次第に小さくなってきている。これに伴い、
従来と同じ電源電圧Ｖｃｃを用いたままでは、素子の各
部の電界密度が高くなりすぎて、信頼性が劣化するよう
になってきた。信頼性の劣化を抑制するため、動作電源
電圧Ｖｃｃは、次第に小さくされる傾向にある。例えば
１ＭビットのＤＲＡＭでは、電源電圧が５Ｖであった
が、現在、量産されている１６ＭビットのＤＲＡＭの多
くは、電源電圧が３．３Ｖである。

【０００３】さらに、電源電圧Ｖｃｃの低圧化は、消費
電力の低減という、二次的な利点も合わせて得られる。
このため、電源電圧Ｖｃｃの低圧化は、今日、半導体の
分野において重要な技術に発展してきている。

【０００４】ところで、近時、ＰＤＡなどの携帯器機
が、急速に普及している。急速に普及した要因として、
小型化、性能の向上、機能の高度化があげられる。特に
近年では、その機能の高度化に伴い、ＤＲＡＭなどの半
導体メモリも、携帯器機の内部システムに組み込まれる
ようになってきている。

【０００５】しかし、携帯器機の、いっそうの小型化、
性能の向上、機能の高度化を図るため、半導体メモリの
いっそうの低圧動作化が模索され始めてきた。つまり、
電源電圧を、３．３Ｖから、一挙に１Ｖ〜１．５Ｖとす
る。これにより、携帯器機の消費電力を、いっそう低下
でき、また、電池による動作も可能とする。

【０００６】さらには１Ｖ以下の電源電圧Ｖｃｃで動作
する、超低圧動作型の半導体メモリを実現させる。この
ような半導体メモリは、携帯器機のみならず、他の電子
器機の分野においても、有用である。

【０００７】しかし、電源電圧Ｖｃｃの低圧化が進展す
るにつれ、ビット線センスアンプにより、メモリセルか
らの微弱な情報信号を検出し、増幅させることが、難し
くなってきた。

【０００８】以下、典型的なビット線センスアンプを説
明する。図１７は、従来のＤＲＡＭに使用されている、
典型的なビット線センスアンプの回路図である。図１８
は、その動作波形図である。

【０００９】まず、回路の構成を説明する。図１７に示
すように、ダイナミック型のメモリセルＭＣ１に接続さ
れたビット線ＢＬ、他のメモリセルＭＣ２に接続された
反転ビット線 /ＢＬがそれぞれ設けられている。ビット
線ＢＬと反転ビット線 /ＢＬとは、互いに対をなしてい
る（以下、ビット線対という）。

【００１０】メモリセルＭＣ１は、電流通路の一端を、
ビット線ＢＬに接続し、ゲートをワード線ＷＬ１に接続
したトランスファトランジスタＴＲ１と、ストレージノ
ード電極ＳＮ１を、トランジスタＴＲ１の電流通路の他
端に接続し、プレート電極にプレート電位ＶPLを受ける
メモリキャパシタＣ１とにより構成されている。同様
に、メモリセルＭＣ２は、電流通路の一端を、反転ビッ
ト線 /ＢＬに接続し、ゲートをワード線ＷＬ２に接続し
たトランスファトランジスタＴＲ２と、ストレージノー
ド電極ＳＮ２を、トランジスタＴＲ２の電流通路の他端
に接続し、プレート電極にプレート電位ＶPLを受けるメ
モリキャパシタＣ２とにより構成されている。

【００１１】ビット線対には、ビット線対イコライザ１
０、Ｎ型センスアンプ１１、Ｐ型センスアンプ１２がそ
れぞれ接続されている。ビット線対イコライザ１０は、
電流通路をビット線ＢＬと反転ビット線 /ＢＬとの間に
直列に接続したＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯ
Ｓという）Ｎ３と、電流通路の一端をビット線ＢＬに接
続し、その他端に高電位Ｖｃｃと低電位Ｖｓｓとの中間
の電位Ｖｃｃ／２を受けるＮＭＯＳＮ４と、電流通路
の一端を反転ビット線 /ＢＬに接続し、その他端に中間
の電位を受けるＮＭＯＳＮ５とにより構成されてい
る。これらＮＭＯＳＮ３〜Ｎ５のゲートにはそれぞ
れ、プリチャージ信号ＰＲＣが供給される。

【００１２】Ｎ型センスアンプ１１は、電流通路の一端
をビット線ＢＬに接続し、ゲートを反転ビット線 /ＢＬ
に接続したＮＭＯＳＮ１と、電流通路の一端を反転ビ
ット線 /ＢＬに接続し、ゲートをビット線ＢＬに接続し
たＮＭＯＳＮ２とにより構成されている。これらＮＭ
ＯＳＮ１、Ｎ２の電流通路の他端はそれぞれ、駆動ノ
ードＳＡＮに接続されている。

【００１３】駆動ノードＳＡＮは、スイッチＳＷ１Ｎを
介して中間の電位Ｖｃｃ／２に接続されるとともに、ス
イッチＳＷ２Ｎを介して低電位Ｖｓｓに接続されてい
る。Ｐ型センスアンプ１２は、電流通路の一端をビット
線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続し
たＰＭＯＳＰ１と、電流通路の一端を反転ビット線 /
ＢＬに接続し、ゲートをビット線ＢＬに接続したＰＭＯ
ＳＰ２とにより構成されている。これらＰＭＯＳＰ
１、Ｐ２の電流通路の他端はそれぞれ、駆動ノードＳＡ
Ｐに接続されている。

【００１４】駆動ノードＳＡＰは、スイッチＳＷ１Ｐを
介して中間の電位Ｖｃｃ／２に接続されるとともに、ス
イッチＳＷ２Ｐを介して高電位Ｖｃｃに接続されてい
る。次に、その動作を説明する。

【００１５】図１８に示すように、待機期間（プリチャ
ージ期間）中、ワード線ＷＬ１の電位は、低電位Ｖｓｓ
になっている。また、スイッチＳＷ１Ｎ、ＳＷ１Ｐはそ
れぞれオン、スイッチＳＷ２Ｎ、ＳＷ２Ｐはそれぞれオ
フされている。これにより、駆動ノードＳＡＮ、ＳＡＰ
の電位はそれぞれ、中間の電位Ｖｃｃ／２にされる。ま
た、プリチャージ信号ＰＲＣは高電位Ｖｃｃとなってお
り、ビット線対ＢＬ、/ＢＬの電位はそれぞれ、中間の
電位Ｖｃｃ／２にイコライズされている。

【００１６】上記待機期間の後、読み出し／書き込み期
間（アクティブ期間）が発生される。待機期間から読み
出し／書き込み期間に移行するとき、まず、プリチャー
ジ信号ＰＲＣが低電位Ｖｓｓに遷移する。また、スイッ
チＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオフされ、駆動ノード
ＳＡＮ、ＳＡＰはそれぞれ、中間の電位Ｖｃｃ／２から
切り離される。この後、ワード線のうち、ワード線ＷＬ
１が選択されたとすると、ワード線ＷＬ１の電位は、高
電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨとな
る。メモリセルＭＣ１のストレージノード電極ＳＮ１に
は、蓄積電荷の量に応じた情報が書き込まれている。読
み出し動作の場合、ワード線ＷＬ１の電位が電位ＶＷＬ
Ｈとなることによって、メモリセルＭＣ１のトランスフ
ァトランジスタＴＲ１がオンし、ストレージノード電極
ＳＮ１に書き込まれていた情報が、ビット線ＢＬに伝え
られる。これにより、ビット線ＢＬの電位は微弱に変化
する。ストレージノード電極ＳＮ１に、データ“１”が
書き込まれていた場合には、ビット線ＢＬの電位は、＋
ΔＶ上昇する。反対にデータ“０”が書き込まれていた
場合には、ビット線ＢＬの電位は、−ΔＶ下降する。図
１８中では、＋ΔＶ上昇する例を示している。また、電
位ΔＶと、メモリキャパシタＣＳ／ビット線容量ＣＢと
の間には、ΔＶ＝（ＣＳ／ＣＢ）×（Ｖｃｃ／２）の関
係がある。ビット線ＢＬの電位が微弱に変化した後、ス
イッチＳＷ２Ｎ、ＳＷ２Ｐをオンさせる。これにより、
駆動ノードＳＡＮは低電位Ｖｓｓに接続され、駆動ノー
ドＳＡＰは高電位Ｖｃｃに接続される。これにより、セ
ンスアンプ１１、１２がアクティブになり、ビット線Ｂ
Ｌの電位は（Ｖｃｃ／２）＋ΔＶから高電位Ｖｃｃにさ
らに上昇され、一方、反転ビット線 /ＢＬの電位は（Ｖ
ｃｃ／２）から低電位Ｖｓｓにさらに下降され、ビット
線対間の電位差が増幅される。増幅されたビット線対間
の電位差は、読み出しデータとして、図示せぬデータ線
に伝えられる。また、ビット線対間の電位差は、センス
アンプ１１、１２がアクティブとなっている間、センス
アンプ１１、１２にラッチされる。ラッチされたビット
線ＢＬの電位Ｖｃｃは、メモリセルＭＣ１への再書き込
みデータとして利用され、メモリセルＭＣ１に、データ
“１”が、再度書き込まれる。

【００１７】ここで、センスアンプによる電位増幅の原
理を説明する。以下では、簡単のため、図１７に示すＮ
型センスアンプ１１（ＮＭＯＳＮ１、Ｎ２、駆動ノー
ドＳＡＮ）を参照して説明する。

【００１８】図１９は電位増幅の原理を説明するための
図で、（Ａ）図はセンスアンプが駆動される前の状態を
示す図、（Ｂ）図はセンスアンプが駆動中の状態を示す
図である。

【００１９】図１９（Ａ）に示すように、Ｎ型センスア
ンプ１１が駆動される前の状態では、ビット線ＢＬの電
位が｛（Ｖｃｃ／２）＋ΔＶ｝、反転ビット線 /ＢＬの
電位が（Ｖｃｃ／２）、駆動ノードＳＡＮの電位が（Ｖ
ｃｃ／２）である。

【００２０】この後、図１９（Ｂ）に示すように、駆動
ノードＳＡＮの電位が（Ｖｓｓ）となり、Ｎ型センスア
ンプ１１が駆動する。駆動ノードＳＡＮの電位が（Ｖｓ
ｓ）となると、ビット線ＢＬの電位（電荷）が、ＮＭＯ
ＳＮ１を介して低電位（Ｖｓｓ）にディスチャージさ
れようとする。同様に、反転ビット線 /ＢＬの電位（電
荷）が、ＮＭＯＳＮ２を介して低電位（Ｖｓｓ）にデ
ィスチャージされようとする。しかし、ＮＭＯＳＮ２
に注目してみると、ソースＳ２の電位は（Ｖｓｓ）、ゲ
ートＧ２の電位は｛（Ｖｃｃ／２）＋ΔＶ｝である。ま
た、同様にＮＭＯＳＮ１に注目してみると、ソースＳ
１の電位は（Ｖｓｓ）、ゲートＧ１の電位は（Ｖｃｃ／
２）である。つまり、ゲート〜ソース間の電位差ＶＧＳ
は、ＮＭＯＳＮ１よりも、ＮＭＯＳＮ２のほうが大
きい。このような状態では、ＮＭＯＳＮ２の電流駆動
能力は、ＮＭＯＳＮ１の電流駆動能力よりも高くなっ
ている。したがって、反転ビット線 /ＢＬの電位（電
荷）は、ビット線ＢＬの電位（電荷）よりも先に、ＮＭ
ＯＳＮ２を介して低電位Ｖｓｓにディスチャージされ
ていく。反転ビット線 /ＢＬの電位が下がることによ
り、ＮＭＯＳＮ１のゲートＧ１の電位が下がる。そし
て、ＮＭＯＳＮ１の電流駆動能力は、低下しだす。Ｎ
ＭＯＳＮ１の電流駆動能力が低下しだすことによっ
て、ＮＭＯＳＮ２の電流駆動能力とＮＭＯＳＮ１の
電流駆動能力との差は、益々拡大されていく。この結
果、反転ビット線 /ＢＬの電位は、ビット線ＢＬより
も、より速やかに低電位Ｖｓｓに近づくようになる。

【００２１】なお、Ｐ型センスアンプ１２においても、
Ｎ型センスアンプ１１と対称的な動作原理によって、ビ
ット線ＢＬの電位が、反転ビット線 /ＢＬよりも、より
速やかに高電位Ｖｃｃに近づくようになる。

【００２２】最終的に、ビット線ＢＬの電位が（Ｖｃ
ｃ）、反転ビット線 /ＢＬの電位が（Ｖｓｓ）となった
段階でそれぞれ、駆動ノードＳＡＰからのビット線ＢＬ
への電荷のチャージ、および反転ビット線 /ＢＬからの
駆動ノードＳＡＮへの電荷のディスチャージがそれぞ
れ、停止される。

【００２３】以上が、センスアンプの電位増幅の原理で
ある。上記のような典型的なセンスアンプにおいて、電
源電圧Ｖｃｃが、より低圧化、例えば１〜１．５Ｖとな
ると、ＮＭＯＳＮ１、Ｎ２それぞれのゲート〜ソース
間電圧ＶＧＳ｛＝（Ｖｃｃ／２）−Ｖｓｓ｝が小さくな
り、ＮＭＯＳＮ１、Ｎ２それぞれの電流駆動能力は、
従来に増して下がる。これは、センスアンプの電位増幅
動作を緩慢にする。

【００２４】さらに電源電圧Ｖｃｃが、１Ｖ以下に超低
圧化されてくると、ＮＭＯＳＮ１、Ｎ２が充分に動作
しない現象が発生してくる。ゲート〜ソース間電圧ＶＧ
Ｓよりも、ＮＭＯＳＮ１、Ｎ２のしきい値電圧の方が
高くなってしまうためである。この状態では、駆動ノー
ドＳＡＮの電位を（Ｖｓｓ）に接続しても、ＮＭＯＳＮ
１、Ｎ２のソース〜ドレイン間電圧ＶＤＳがそれぞれ
｛（Ｖｃｃ／２）＋ΔＶ｝、（Ｖｃｃ／２）となるだけ
で、反転ビット線 /ＢＬの電荷を、駆動ノードＳＡＮ
に、有効にディスチャージできない。このため、センス
アンプの電位増幅動作は、さらに緩慢となる。

【００２５】この事情を解消するには、ＮＭＯＳＮ
１、Ｎ２のしきい値電圧を低く設定すれば良いが、通
常、ＮＭＯＳＮ１、Ｎ２のしきい値電圧には、０．４
〜０．５Ｖ以上が必要である。ＮＭＯＳＮ１、Ｎ２の
しきい値電圧をあまりにも低く設定すると、Ｎ型センス
アンプ１１、Ｐ型センスアンプ１２により構成される、
即ち、ＣＭＯＳ型回路で構成されるセンスアンプに、高
電位Ｖｃｃ〜低電位Ｖｓｓ間に貫通電流が発生するため
である。さらにはＮＭＯＳＮ１、Ｎ２と同じ形成工程
で形成されるＮＭＯＳを使用した周辺回路においても、
同様な貫通電流が発生する。貫通電流は、周知のように
消費電力を増加させる。

【００２６】このような電源電圧Ｖｃｃの超低圧化によ
る事情を解消するセンスアンプが、ISSCC 95 M.Nakamur
a et al.“A 29ns 64Mb DRAM with Hierachical Array
Architecture”に報告されている。この文献に報告され
ているセンスアンプでは、駆動ノードＳＡＰを、メモリ
セルのデータ“１”、つまり高電位Ｖｃｃよりも高い電
位Ｖｃｃ２に一旦接続し、センスアンプの駆動開始初期
における、Ｐ型センスアンプのＰＭＯＳＰ１、Ｐ２の
ゲート〜ソース間電圧ＶＧＳを、より大きくする。

【００２７】以下、このセンスアンプによる電位増幅の
原理を、図１７、図１８に示したセンスアンプに対応さ
せて、簡単に説明する。図２０は、従来のＤＲＡＭのビ
ット線センスアンプ近傍の回路図である。図２１は、そ
の動作波形図である。これらの図において、図１７、図
１８と同一の部分については、同一の参照符号を付し、
異なる部分のみを説明する。

【００２８】図２０に示すように、図１７に示した回路
と異なる部分は、駆動ノードＳＡＰが、スイッチＳＷ３
Ｐを介して、高電位Ｖｃｃよりもさらに高い電位Ｖｃｃ
２に接続されていることである。

【００２９】次に、その動作を説明する。図２１に示す
ように、待機期間（プリチャージ期間）中、ワード線Ｗ
Ｌ１の電位は、低電位Ｖｓｓになっている。また、スイ
ッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオン、スイッチＳＷ
２Ｎ、ＳＷ２Ｐ、ＳＷ３Ｐはそれぞれオフされている。
これにより、駆動ノードＳＡＮ、ＳＡＰの電位はそれぞ
れ、中間の電位Ｖｃｃにされる。

【００３０】上記待機期間の後、読み出し／書き込み期
間（アクティブ期間）が発生される。待機期間から読み
出し／書き込み期間に移行するとき、まず、プリチャー
ジ信号ＰＲＣが低電位Ｖｓｓに遷移する。また、スイッ
チＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオフされ、駆動ノード
ＳＡＮ、ＳＡＰはそれぞれ、中間の電位Ｖｃｃ／２から
切り離される。この後、ワード線ＷＬ１が選択され、ワ
ード線ＷＬ１の電位が、高電位Ｖｃｃよりも高い、ワー
ド線昇圧電位ＶＷＬＨとなる。これにより、ストレージ
ノード電極ＳＮ１に書き込まれていた情報が、ビット線
ＢＬに伝えられ、ビット線ＢＬの電位が、±ΔＶの範囲
で微弱に変化する。図２１中では、＋ΔＶ上昇する例を
示している。ビット線ＢＬの電位が微弱に変化した後、
スイッチＳＷ３Ｐをオンさせ、駆動ノードＳＡＰを、充
分に高い電位Ｖｃｃ２に接続する。このとき、反転ビッ
ト線 /BLの電位（Ｖｃｃ／２）と、駆動ノードＳＡＰの
電位（Ｖｃｃ２）との差を、電位（Ｖｃｃ／２）よりも
大きくなる。これにより、ＰＭＯＳＰ１のゲート〜ソ
ース間の電位差ＶＧＳ＝（Ｖｃｃ２）−（Ｖｃｃ／２）
は、ＰＭＯＳＰ１のしきい値電圧よりも大きくなり、
Ｐ型センスアンプ１２が、充分な電位増幅動作を開始す
る。Ｐ型センスアンプ１２は、上述した電位増幅の原理
にしたがって、ビット線ＢＬを、反転ビット線 /ＢＬよ
りも先に、ＰＭＯＳＰ１を介して充分に高い電位Ｖｃ
ｃ２にチャージしだす。これにより、ビット線ＢＬの電
位が上昇（この上昇分を＋αとする）する。上昇したビ
ット線ＢＬの電位によって、ＮＭＯＳＮ２のゲート〜
ソース間の電位差ＶＧＳ＝｛（Ｖｃｃ／２）＋Δ＋α｝
−（Ｖｓｓ）は、やがてＮＭＯＳＮ２のしきい値電圧
を超える。今度はＮ型センスアンプ１１が、充分な電位
増幅動作を開始する。Ｎ型センスアンプ１１は、上述し
た電位増幅の原理にしたがって、反転ビット線 /ＢＬの
電荷を、ＮＭＯＳＮ２を介して、ビット線ＢＬよりも
先に、低電位Ｖｓｓにディスチャージする。このように
して、ビット線対間の電位差が充分に増幅された後、ス
イッチＳＷ３Ｐをオフし、スイッチＳＷ２Ｐをオンす
る。これにより、ビット線ＢＬの電位（Ｖｃｃ２）を、
高電位（Ｖｃｃ）にディスチャージする。ラッチされた
ビット線ＢＬの電位Ｖｃｃは、メモリセルＭＣ１への再
書き込みデータとして利用され、メモリセルＭＣ１に、
データ“１”が、再度書き込まれる。

【００３１】このようなセンスアンプでは、センスアン
プ駆動開始時に、駆動ノードＳＡＰを、充分に高い電位
Ｖｃｃ２とし、Ｐ型センスアンプ１１を先に駆動させ、
ビット線ＢＬの電位を、まず上昇させる。この後、上昇
されたビット線ＢＬの電位を利用してＮ型センスアンプ
１２を駆動させる。

【００３２】このような方法により、電源電圧Ｖｃｃ
が、ＮＭＯＳＮ１、Ｎ２のしきい値電圧の２倍よりも
低くなるまで、超低圧化された場合でも、ビット線対間
の電位差を、センスアンプにより増幅することができ
る。

【００３３】

【発明が解決しようとする課題】しかしながら、超低圧
動作化された半導体メモリに使用できる、ビット線セン
スアンプでは、その動作マージンが、典型的なセンスア
ンプよりも縮小する、という技術的な困難が見いだされ
た。

【００３４】現在の半導体製造技術では、チップ全体、
あるいはウェーハ全体でのしきい値電圧のばらつきは、
ＰＭＯＳの方が、ＮＭＯＳよりも、はるかに大きくなっ
てしまう。

【００３５】図２０に示した超低圧で動作するセンスア
ンプでは、Ｐ型センスアンプ１１を、Ｎ型センスアンプ
１２よりも先に動作させる。つまり、その電位増幅の初
期動作が、しきい値電圧が広範囲にばらついているＰＭ
ＯＳにより行われる。

【００３６】センスアンプの動作において、対となる２
つのトランジスタのしきい値電圧が、製造上の事情によ
って異なってしまっている場合、センスアンプの誤動作
を引き起こす場合がある。即ち、上述したように、セン
スアンプの動作原理は、メモリセルの電荷がビット線に
転送されることにより、ビット線対に現れる微少な電位
差を、それぞれのビット線をゲート電極に接続した２つ
の駆動能力の差によって増幅するというものであるか
ら、しきい値電圧がこの微少信号電位よりも大きくばら
ついてしまうと、信号を正確に増幅できなくなってしま
う。したがって、信号電位が製造上の原因によるトラン
ジスタのしきい値電圧のばらつきに比べて充分に大きな
ものとすることが、動作マージンを確保する上での条件
となる。

【００３７】電位増幅の初期動作を、しきい値電圧が広
範囲にばらついているＰＭＯＳセンスアンプにより行
う、従来の超低圧動作が可能なセンスアンプでは、電源
電圧のふらつきや、温度などの使用環境に対する動作マ
ージンを、電位増幅の初期動作をＮＭＯＳセンスアンプ
により行う場合と、同等に確保するためには、ビット線
対に現れる微少電位を大きく設定する必要がある。例え
ば電源電圧の最低値を高めに設定したり、さもなくばセ
ルキャパシタの容量を大きくするなどが考えられる。と
ころが、電源電圧を高くすることは超低圧動作の目的と
反し、また、セルキャパシタの容量を大きくするために
は、半導体の製造プロセスを改良するなどの技術的な困
難が伴う。

【００３８】この発明は、上記の事情に鑑み為されたも
ので、その目的は、超低圧動作が可能で、しかも動作マ
ージンを充分に得ることができるセンスアンプを備え
た、メモリ機能を有する半導体集積回路装置を提供する
ことにある。

【００３９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明では、複数のワード線と、複数
のビット線と、少なくとも２レベルの情報電位を蓄える
ことができる容量素子、および前記ワード線の電位レベ
ルにより、前記容量素子と前記ビット線との電気的な接
続を制御するトランスファトランジスタとを含む、複数
のメモリセルと、前記複数のビット線のうち、第１のビ
ット線にドレインを接続し、第２のビット線にゲートを
接続した第１のＮチャネル型絶縁ゲートＦＥＴ、および
前記第２のビット線にドレインを接続し、前記第１のビ
ット線にゲートを接続した第２のＮチャネル型絶縁ゲー
トＦＥＴを含むＮ型センスアンプと、前記Ｎ型センスア
ンプに含まれる第１、第２のＮチャネル型絶縁ゲートＦ
ＥＴのソースに、Ｎ型センスアンプ駆動電位を供給する
Ｎ型センスアンプドライバとを具備する。そして、前記
Ｎ型センスアンプを活性にする時、前記Ｎ型センスアン
プドライバが供給するＮ型センスアンプ駆動電位を、前
記メモリセルに蓄えられる情報電位のうち、最低の電位
よりも低い第１の電位とし、前記メモリセルの容量素子
に情報電位を再書き込みする時、前記Ｎ型センスアンプ
ドライバが供給するＮ型センスアンプ駆動電位を、前記
メモリセルに蓄えられる情報電位のうち、前記最低の電
位とほぼ等しい第２の電位とする、センスアンプ制御回
路を具備することを特徴とする。

【００４０】また、請求項２に係る発明では、請求項１
に係る発明において、待機状態および非選択状態の少な
くともいずれかにおける前記ワード線の電位を、前記第
２の電位とほぼ等しいかそれ以下の第３の電位とするこ
とを特徴とする。

【００４１】また、請求項３に係る発明では、請求項１
および請求項２いずれかに係る発明において、前記第２
の電位は、外部から与えられる接地電位と等しい電位で
あることを特徴とする。

【００４２】また、請求項４に係る発明では、請求項１
乃至請求項３いずれか一つに係る発明において、前記第
１のビット線にドレインを接続し、前記第２のビット線
にゲートを接続した第１のＰチャネル型絶縁ゲートＦＥ
Ｔ、および前記第２のビット線にドレインを接続し、前
記第１のビット線にゲートを接続した第２のＰチャネル
型絶縁ゲートＦＥＴを含むＰ型センスアンプと、前記Ｐ
型センスアンプに含まれる第１、第２のＮチャネル型絶
縁ゲートＦＥＴのソースに、Ｐ型センスアンプ駆動電位
を供給するＰ型センスアンプドライバとをさらに具備
し、前記制御回路は、前記Ｐ型センスアンプを活性にす
る時、前記Ｐ型センスアンプドライバが供給するＰ型セ
ンスアンプ駆動電位を、前記メモリセルに蓄えられる情
報電位のうち、最高の電位よりも高い第４の電位とし、
前記メモリセルの容量素子に情報電位を再書き込みする
時、前記Ｐ型センスアンプドライバが供給するＰ型セン
スアンプ駆動電位を、前記メモリセルに蓄えられる情報
電位のうち、前記最高の電位とほぼ等しい第５の電位と
することを特徴とする。

【００４３】また、請求項５に係る発明では、請求項４
に係る発明において、前記容量素子に蓄えられる情報電
位のうち、最低の電位と最高の電位との電位差は、電源
電圧とほぼ等しく、前記第１の電位と前記第４の電位と
の電位差は、前記電源電圧以上であることを特徴とす
る。

【００４４】また、請求項６に係る発明では、請求項１
乃至請求項５いずれか一つに係る発明において、前記第
１、第２のビット線はそれぞれ、前記複数のメモリセル
に接続される第１の部分と、前記Ｎ型センスアンプに接
続される第２の部分とを含み、前記第１の部分と前記第
２の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを
含むゲート回路をさらに具備し、前記Ｎ型センスアンプ
駆動電位が前記第１の電位とされ、前記Ｎ型センスアン
プが活性になっている時、前記ゲート回路のＮチャネル
型絶縁ゲートＦＥＴのゲートの電位を、前記第２の電位
以下の第６の電位として、前記ゲート回路のＮチャネル
型絶縁ゲートＦＥＴをオフさせておくことを特徴とす
る。

【００４５】また、請求項７に係る発明では、請求項１
乃至請求項５いずれか一つに係る発明において、前記第
１、第２のビット線はそれぞれ、前記複数のメモリセル
のうち、第１のメモリセル群に接続される第１の部分
と、前記複数のメモリセルのうち、第２のメモリセル群
に接続される第２の部分と、前記Ｎ型センスアンプに接
続される第３の部分とを含み、前記第１の部分と前記第
３の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを
含む第１のゲート回路、および前記第２の部分と前記第
３の部分とを接続するＮチャネル型絶縁ゲートＦＥＴを
含む第２のゲート回路をさらに具備し、待機状態から読
み出し／書き込み期間に遷移する時、前記第１、第２の
ゲート回路のうち、いずれか一方のゲート回路に含まれ
るＮチャネル型絶縁ゲートＦＥＴのゲートの電位を前記
第２の電位以下の第７の電位とし、前記一方のゲート回
路をオフさせておくことを特徴とする。

【００４６】また、請求項８に係る発明では、請求項７
に係る発明において、前記読み出し／書き込み期間に遷
移した後、前記Ｎ型センスアンプ駆動電位が、少なくと
も前記第１の電位とされている間、前記第１、第２のゲ
ート回路うち、他方のゲート回路に含まれるＮチャネル
型絶縁ゲートＦＥＴのゲートの電位を前記第７の電位と
し、前記他方のゲート回路をオフさせておくことを特徴
とする。

【００４７】また、請求項９に係る発明では、請求項７
および請求項８いずれかに係る発明において、前記ビッ
ト線をプリチャージ電位にプリチャージするビット線プ
リチャージ回路が、前記第３の部分に接続されているこ
とを特徴とする。

【００４８】また、請求項１０に係る発明では、請求項
１乃至請求項９いずれか一つに係る発明において、前記
第１、第２のビット線はそれぞれ、前記複数のメモリセ
ルに接続される第１の部分と、前記Ｎ型センスアンプに
接続される第２の部分とを含み、前記第１の部分と前記
第２の部分とを接続する、負のしきい値電圧を持つＰチ
ャネル型絶縁ゲートＦＥＴを含むゲート回路と、前記Ｎ
型センスアンプ駆動電位が前記第１の電位とされ、前記
Ｎ型センスアンプが活性になっている時、前記ゲート回
路のＰチャネル型絶縁ゲートＦＥＴのゲートの電位を、
前記第２の電位とほぼ等しい第８の電位とし、前記Ｎ型
センスアンプ駆動電位が前記第２の電位とされ、前記メ
モリセルの容量素子に情報電位が再書き込みされる時、
前記ゲート回路のＰチャネル型絶縁ゲートＦＥＴのゲー
トの電位を、前記第２の電位以下の第９の電位とする、
タイミング制御回路とをさらに具備することを特徴とす
る。

【００４９】また、請求項１１に係る発明では、請求項
１乃至請求項１０いずれか一つに係る発明において、前
記複数のビット線のプリチャージ電位と接地電位との電
位差は、前記第１、第２のＮチャネル型絶縁ゲートＦＥ
Ｔのしきい値電圧以下であることを特徴とする。

【００５０】上記目的を達成するために、請求項１２に
係る発明では、複数のワード線と、複数のビット線と、
少なくとも２レベルの情報電位を蓄えることができる容
量素子、および前記ワード線の電位レベルにより、前記
容量素子と前記ビット線との電気的な接続を制御するト
ランスファトランジスタとを含む、前記ワード線と前記
ビット線との電気的交点に配置された複数のメモリセル
と、前記複数のビット線のうち、第１のビット線にドレ
インを接続し、第２のビット線にゲートを接続した第１
のＮチャネル型絶縁ゲートＦＥＴ、および前記第２のビ
ット線にドレインを接続し、前記第１のビット線にゲー
トを接続した第２のＮチャネル型絶縁ゲートＦＥＴを含
むＮ型センスアンプと、前記複数のビット線のうち、前
記第１のビット線にドレインを接続し、前記第２のビッ
ト線にゲートを接続した第１のＰチャネル型絶縁ゲート
ＦＥＴ、および前記第２のビット線にドレインを接続
し、前記第１のビット線にゲートを接続した第２のＰチ
ャネル型絶縁ゲートＦＥＴを含むＰ型センスアンプとを
具備する。そして、前記容量素子に蓄えられている情報
電位を、電源電圧の中間の電位であるプリチャージ電位
にプリチャージされている第１、第２のビット線のいず
れか一方に伝達し、前記第１、第２のビット線間の微少
電位差を生じさせ、前記第１、第２のＮチャネル型絶縁
ゲートＦＥＴのソースに、このソースと前記微少電位差
を生じた第１、第２のビット線のうち、低電位側のビッ
ト線の電位との電位差を、前記第１、第２のＮチャネル
型絶縁ゲートＦＥＴのしきい値電圧以上とする、前記電
源電圧の低電位側電位よりも低い第１の電位を供給し
て、前記低電位側のビット線をディスチャージし、前記
ディスチャージされたビット線の電位を、前記第１、第
２のＰチャネル型絶縁ゲートＦＥＴのうち、高電位側の
ビット線にドレインを接続したＰチャネル型絶縁ゲート
ＦＥＴのゲートに供給して、前記高電位側のビット線を
チャージすることにより、前記第１、第２のビット線間
に生じた微少電位差を増幅することを特徴とする。

【００５１】また、請求項１３に係る発明では、請求項
１２に係る発明において、前記メモリセルに情報を書き
込むとき、前記第１、第２のＮチャネル型絶縁ゲートＦ
ＥＴのソースに、前記第１の電位に代えて、前記容量素
子に蓄えられる情報電位のうち、最低の電位とほぼ等し
い電位である、前記第１の電位よりも高い第２の電位を
供給することを特徴する。

【００５２】また、請求項１４に係る発明では、請求項
１３に係る発明のにおいて、前記第２の電位は、前記電
源電圧の低電位側電位と同じであることを特徴とする。
また、請求項１５に係る発明では、請求項１２乃至請求
項１４いずれか一つに係る発明において、少なくとも前
記第１、第２のビット線間に電位差が生じている時、待
機状態、あるいは非選択状態のワード線の電位は、前記
電位差が生じた第１、第２のビット線のうち、低電位側
のビット線の電位と前記トランスファトランジスタのゲ
ートの電位との間の電位差が、このトランスファトラン
ジスタのしきい値電圧を超えない値になっていることを
特徴とする。

【００５３】また、請求項１６に係る発明では、請求項
１２乃至請求項１５いずれか一項に係る発明において、
前記記第１、第２のビット線の、前記Ｎ型センスアンプ
と前記メモリセルとの間の部分に、前記Ｎ型センスアン
プと前記メモリセルとを電気的に接続、もしくは非接続
にするゲート回路をさらに具備し、前記ゲート回路は、
前記第１のビット線に電流通路を直列に接続した第３の
Ｎチャネル型絶縁ゲートＦＥＴと、前記第２のビット線
に電流通路を直列に接続した第４のＮチャネル型絶縁ゲ
ートＦＥＴとを含み、前記Ｎ型センスアンプと前記メモ
リセルとを電気的に非接続にする時、前記第３、第４の
Ｎチャネル型絶縁ゲートＦＥＴのゲートに、前記第２の
電位とほぼ等しい第３の電位を与えることを特徴とす
る。また、請求項１７に係る発明では、請求項１６に
係る発明において、前記Ｎ型センスアンプが増幅動作を
行っている間、前記Ｎ型センスアンプと前記メモリセル
とを電気的に非接続にすることを特徴とする。

【００５４】また、請求項１８に係る発明では、請求項
１２乃至請求項１７いずれか一つに係る発明において、
前記第１、第２のビット線の、前記Ｎ型センスアンプと
前記メモリセルとの間の部分に、ゲート回路をさらに具
備し、前記ゲート回路は、前記第１のビット線に電流通
路を直列に接続した第３のＰチャネル型絶縁ゲートＦＥ
Ｔと、前記第２のビット線に電流通路を直列に接続した
第４のＰチャネル型絶縁ゲートＦＥＴとを含み、少なく
とも前記Ｎ型センスアンプが増幅動作を行っている間、
前記第１、第２のビット線のうち、前記メモリセル側の
部分の電位差を、前記Ｎ型センスアンプ側の部分の電位
差よりも、前記第３、第４のＰチャネル型絶縁ゲートＦ
ＥＴのしきい値電圧分小さくすることを特徴とする。

【００５５】

【発明の実施の形態】以下、この発明を実施の形態によ
り説明する。図１は、この発明の第１の実施形態に係る
ＤＲＡＭのビット線センスアンプの回路図、図２は、そ
の動作波形図、図３は、そのビット線センスアンプを備
えたＤＲＡＭのブロック図である。

【００５６】図１に示すように、セルアレイには、複数
のワード線ＷＬ(WL1、WL2) 、および複数のビット線ＢＬ
(BL、/BL)がそれぞれ形成されている。これらワード線Ｗ
Ｌとビット線ＢＬとの各電気的交点にはそれぞれ、ダイ
ナミック型のメモリセルＭＣ(MC1、MC2) が形成されてい
る。メモリセルＭＣは各々、キャパシタＣ(C1、C2) 、お
よびトランスファトランジスタＴＲ(TR1、TR2) とから構
成される。トランジスタＴＲは、ゲートをワード線ＷＬ
に、電流通路をキャパシタＣとビット線ＢＬとの間に直
列に接続する。キャパシタＣの一方の電極はプレート電
位ＶＰＬが供給されるプレート電極であり、他方の電極
は、情報を、少なくとも２レベルの電位として蓄えるス
トレージノードＳＮ(SN1、SN2) である。ストレージノー
ドＳＮは、トランジスタＴＲのソースに接続されてい
る。ビット線ＢＬは、メモリセルＭＣ１に接続され、ビ
ット線 /ＢＬは、メモリセルＭＣ２に接続されている。
ビット線 /ＢＬと、ビット線ＢＬとは、互いに対をなす
（以下、ビット線対という）。

【００５７】ビット線対ＢＬ、 /ＢＬは、例えばセルア
レイの外に導出され、セルアレイの外において、ビット
線系回路（カラム系回路）に接続される。第１の実施形
態では、ビット線系回路として、ビット線対ＢＬ、 /Ｂ
Ｌ間の電位差をイコライズするビット線対イコライザ１
０、ビット線対ＢＬ、 /ＢＬ間の微小電位差として読み
出されたメモリセルＭＣの記憶情報を増幅するＮ型セン
スアンプ１１およびＰ型センスアンプ１２、並びに読み
出し指定されたビット線対ＢＬ、 /ＢＬをＤＱ線対Ｄ
Ｑ、 /ＤＱに接続するカラムゲート１５をそれぞれ含ん
でいる。

【００５８】イコライザ１０は、電流通路をビット線Ｂ
Ｌと反転ビット線 /ＢＬとの間に直列に接続したＮチャ
ネル型ＭＯＳＦＥＴ（以下ＮＭＯＳという）Ｎ３と、電
流通路の一端をビット線ＢＬに接続し、その他端に高電
位Ｖｃｃと接地電位Ｖｓｓとの中間の電位Ｖｃｃ／２を
受けるＮＭＯＳＮ４と、電流通路の一端を反転ビット
線 /ＢＬに接続し、その他端に中間の電位を受けるＮＭ
ＯＳＮ５とにより構成されている。これらＮＭＯＳ
Ｎ３〜Ｎ５のゲートにはそれぞれ、プリチャージ信号
ＰＲＣが供給される。

【００５９】Ｎ型センスアンプ１１は、ドレインをビッ
ト線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続
したＮＭＯＳＮ１と、ドレインを反転ビット線 /ＢＬ
に接続し、ゲートをビット線ＢＬに接続したＮＭＯＳ
Ｎ２とにより構成されている。これらＮＭＯＳＮ１、
Ｎ２のソースはそれぞれ、制御信号線（駆動ノード）Ｓ
ＡＮに接続されている。

【００６０】制御信号線ＳＡＮの電位は、Ｎ型センスア
ンプドライバ２０Ｎにより与えられる。ドライバ２０Ｎ
は、スイッチＳＷ１Ｎ、ＳＷ２Ｎ、ＳＷ３Ｎを有してい
る。スイッチＳＷ１Ｎは、制御信号線ＳＡＮを、電源電
圧（Ｖｓｓ〜Ｖｃｃ）の中間の電位に接続する。第１の
実施形態では、中間の電位を、電位Ｖｃｃの約半分であ
る、電位Ｖｃｃ／２に設定している。スイッチＳＷ２Ｎ
は、制御信号線ＳＡＮを、電源電圧の低電位側電位に接
続する。第１の実施形態では、低電位側電位は、接地電
位Ｖｓｓである。スイッチＳＷ３Ｎは、制御信号線ＳＡ
Ｎを、接地電位Ｖｓｓよりもさらに低い、例えば負電位
Ｖｓｓ２に接続する。

【００６１】Ｐ型センスアンプ１２は、ドレインをビッ
ト線ＢＬに接続し、ゲートを反転ビット線 /ＢＬに接続
したＰＭＯＳＰ１と、ドレインを反転ビット線 /ＢＬ
に接続し、ゲートをビット線ＢＬに接続したＰＭＯＳ
Ｐ２とにより構成されている。これらＰＭＯＳＰ１、
Ｐ２のソースはそれぞれ、制御信号線（駆動ノード）Ｓ
ＡＰに接続されている。

【００６２】制御信号線ＳＡＰの電位は、Ｐ型センスア
ンプドライバ２０Ｐにより与えられる。ドライバ２０Ｐ
は、スイッチＳＷ１Ｐ、ＳＷ２Ｐ、ＳＷ３Ｐを有してい
る。スイッチＳＷ１Ｐは、制御信号線ＳＡＰを、電源電
圧（Ｖｓｓ〜Ｖｃｃ）の中間の電位に接続する。第１の
実施形態では、中間の電位は、上記電位Ｖｃｃ／２であ
る。スイッチＳＷ２Ｐは、制御信号線ＳＡＰを、電源電
圧の高電位側電位に接続する。第１の実施形態では、高
電位側電位は、外部から与えられる高電位Ｖｃｃであ
る。スイッチＳＷ３Ｐは、制御信号線ＳＡＰを、高電位
Ｖｃｃよりもさらに高い電位Ｖｃｃ２に接続する。

【００６３】これらのスイッチＳＷ１Ｎ〜ＳＷ３Ｎ、Ｓ
Ｗ１Ｐ〜ＳＷ３Ｐはそれぞれ、図３に示すセンスアンプ
制御回路２１により、開閉制御される。次に、その動作
を説明する。

【００６４】図２に示すように、待機期間（プリチャー
ジ期間）中、ワード線ＷＬ１の電位は、接地電位Ｖｓｓ
よりも低い、ワード線降圧電位ＶＷＬＬとされる。これ
は、トランスファトランジスタＴＲ（TR1、TR2 ）に流れ
るリーク電流を少なくするためである。また、スイッチ
ＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオン、スイッチＳＷ２
Ｎ、ＳＷ２Ｐ、ＳＷ３Ｎ、ＳＷ３Ｐはそれぞれオフされ
る。これにより、制御信号線ＳＡＮ、ＳＡＰの電位はそ
れぞれ、中間の電位Ｖｃｃ／２にされる。また、プリチ
ャージ信号ＰＲＣは高電位Ｖｃｃとなっており、ビット
線対ＢＬ、 /ＢＬの電位はそれぞれ、中間の電位Ｖｃｃ
／２にイコライズされている。

【００６５】上記待機期間の後、読み出し／書き込み期
間（アクティブ期間）が始まる。待機期間から読み出し
／書き込み期間に移行するとき、まず、プリチャージ信
号ＰＲＣを、接地電位Ｖｓｓよりも、低い電位に遷移さ
せる。第１の実施形態では、上記ワード線降圧電位ＶＷ
ＬＬに遷移させる。これは、ＮＭＯＳＮ３、Ｎ４、Ｎ
５に流れるリーク電流を少なくするためである。また、
スイッチＳＷ１Ｎ、ＳＷ１Ｐはそれぞれオフされ、制御
信号線ＳＡＮ、ＳＡＰはそれぞれ、中間の電位Ｖｃｃ／
２から切り離される。この後、ワード線のうち、ワード
線ＷＬ１が選択されたとする。選択されたワード線ＷＬ
１には、高電位Ｖｃｃよりも高い、ワード線昇圧電位Ｖ
ＷＬＨが供給される（これは、キャパシタＣ（C1、C2 ）
に、“Ｈ”データ、即ち電位Ｖｃｃを“しきい値落ち”
することなく、書き込むためである）。メモリセルＭＣ
１のストレージノード電極ＳＮ１には、蓄積電荷の量に
応じた情報が書き込まれている。ワード線ＷＬ１の電位
が電位ＶＷＬＨとなることによって、トランスファトラ
ンジスタＴＲ１がオンし、ストレージノード電極ＳＮ１
に書き込まれていた情報、即ち、微弱な電荷がビット線
ＢＬに伝えられる。これにより、ビット線ＢＬの電位は
微弱に変化する。ストレージノード電極ＳＮ１に、デー
タ“１”が書き込まれていた場合には、ビット線ＢＬの
電位は、＋ΔＶ上昇する。反対にデータ“０”が書き込
まれていた場合には、ビット線ＢＬの電位は、−ΔＶ下
降する。図２中では、＋ΔＶ上昇する例を示している。

【００６６】この後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオ
ンさせる。これにより、制御信号線ＳＡＮは、接地電位
Ｖｓｓよりも充分に低い電位Ｖｓｓ２に接続され、制御
信号線ＳＡＰは、高電位Ｖｃｃよりも充分に高い電位Ｖ
ｃｃ２に接続される。

【００６７】このとき、ＮＭＯＳＮ１のゲート〜ソー
ス間には｛（Ｖｃｃ／２）−Ｖｓｓ２｝の電位差がかか
り、ＮＭＯＳＮ２のゲート〜ソース間には｛（Ｖｃｃ
／２）＋ΔＶ−Ｖｓｓ２｝の電位差がかかる。電位Ｖｓ
ｓ２は、接地電位Ｖｓｓ（＝０Ｖ）よりも低い。このた
め、ＮＭＯＳＮ１、Ｎ２のゲート〜ソース間には、図
１７、図２０に示した従来のセンスアンプに比べ、より
大きい電位差をかけることができる。この大きな電位差
を、ＮＭＯＳＮ１、Ｎ２のしきい値電圧、例えば０．
４〜０．５以上としておくことで、ＮＭＯＳＮ１、Ｎ
２は、充分に動作できる。よって、電位増幅の原理にし
たがい、反転ビット線 /ＢＬの電位（電荷）は、ＮＭＯ
ＳＮ２を介して電位（Ｖｃｃ／２）から、充分に低い
電位Ｖｓｓ２にディスチャージされる。

【００６８】また、ＰＭＯＳＰ１のゲート〜ソース間
には｛Ｖｃｃ２−（Ｖｃｃ／２）｝の電位差が、ＰＭＯ
ＳＰ２のゲート〜ソース間には｛Ｖｃｃ２−（Ｖｃｃ
／２）＋ΔＶ｝の電位差がそれぞれかかる。電位Ｖｃｃ
２は、高電位Ｖｃｃ（＝１Ｖ）よりも高い。このため、
ＮＭＯＳＮ１、Ｎ２と同様に、ＰＭＯＳＰ１、Ｐ２
のゲート〜ソース間には、従来のセンスアンプに比べ
て、より大きい電位差がかかる。この大きな電位差を、
ＰＭＯＳＰ１、Ｐ２のしきい値電圧以上としておくこ
とで、ＮＭＯＳＮ１、Ｎ２と同様に、ＰＭＯＳＰ
１、Ｐ２が充分に動作する。これにより、ビット線ＢＬ
の電位は、ＰＭＯＳＰ１を介して電位（Ｖｃｃ／２＋
ΔＶ）から、充分に高い電位Ｖｃｃ２に、さらにチャー
ジされる。

【００６９】このようにして充分に増幅されたビット線
対ＢＬ、 /ＢＬ間の電位差（Ｖｃｃ２−Ｖｓｓ２）は、
カラムゲート１５が導通することにより、データ線対Ｄ
Ｑ、/ＤＱに読み出されていく。

【００７０】この後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオ
フし、スイッチＳＷ２Ｎ、スイッチＳＷ２Ｐをオンさせ
る。これにより、ビット線ＢＬの電位は、充分に高い電
位（Ｖｃｃ２）から、高電位Ｖｃｃに遷移する。また、
反転ビット線 /ＢＬは、充分に低い電位（Ｖｓｓ２）か
ら、接地電位Ｖｓｓに遷移する。センスアンプ１１、１
２がアクティブとなっている間、ビット線ＢＬの電位Ｖ
ｃｃ、反転ビット線 /ＢＬの電位Ｖｓｓはそれぞれ、セ
ンスアンプ１１、１２にラッチされている。ラッチされ
たビット線ＢＬの電位Ｖｃｃは、メモリセルＭＣ１への
再書き込みデータとして利用され、メモリセルＭＣ１
に、データ“１”が、再度書き込まれる。

【００７１】上記とは逆に、メモリセルＭＣ１から、デ
ータ“０”を読み出した場合には、ビット線ＢＬの電位
は、センスアンプ１１、１２によって、電位Ｖｓｓにラ
ッチされる。ビット線ＢＬの電位Ｖｓｓは、メモリセル
ＭＣ１への再書き込みデータとして利用され、メモリセ
ルＭＣ１に、データ“０”が、再度書き込まれる。

【００７２】メモリセルＭＣ１に、読み出したデータを
再度書き込んだ後、ワード線ＷＬ１の電位を、ワード線
降圧電位ＶＷＬＬとする。この後、プリチャージ信号Ｐ
ＲＣを高電位Ｖｃｃとし、スイッチＳＷ２Ｎ、ＳＷ２Ｐ
をオフ、スイッチＳＷ１Ｎ、ＳＷ１Ｐをオンさせること
で、待機期間に再度戻る。

【００７３】以上説明したように、第１の実施形態に係
るセンスアンプは、ビット線対ＢＬ、 /ＢＬ間の微小電
位差を増幅するとき、ＮＭＯＳＮ１、Ｎ２のソース
に、接地電位Ｖｓｓよりも充分に低い電位Ｖｓｓ２を与
える。このようにＮ型センスアンプ１１を駆動する制御
信号線ＳＡＮの電位を下げることで、電源電圧Ｖｃｃ
が、接地電位Ｖｓｓとプリチャージ電位Ｖｃｃ／２との
電位差がＮＭＯＳＮ１、Ｎ２のしきい値電圧よりも小
さくなるほど超低圧化されても、Ｎ型センスアンプ１１
は、電位の増幅動作を行うことができる。Ｎ型センスア
ンプ１１が動作し、ビット線対間の電位差が拡がりだし
た後、Ｐ型センスアンプ１２が動作し出すことにより、
ビット線対間の電位差は、さらに拡大される。

【００７４】また、超低圧動作型のセンスアンプは、例
えば図２０に示したように、従来より知られているが、
このセンスアンプでは、電位増幅の初期動作を、ＰＭＯ
Ｓにより行う。即ち、Ｐ型センスアンプを使って、ビッ
ト線対ＢＬ、 /ＢＬ間の微小電位差を増幅し、増幅され
た後のビット線電位を、Ｎ型センスアンプのＮＭＯＳの
ゲートに与えることで、Ｎ型センスアンプを動作させ
る。しかしながら、ＰＭＯＳは、ＮＭＯＳに比べてしき
い値電圧のばらつきが大きく、ビット線対ＢＬ、/ＢＬ
間の微小電位差がより微小になってくると、誤読み出し
の可能性が高まる。

【００７５】この点、第１の実施形態では、Ｐ型センス
アンプ１２よりも先に、Ｎ型センスアンプ１１が動作す
るので、電位増幅の初期動作をＮＭＯＳにより行うこと
ができる。ＮＭＯＳは、ＰＭＯＳよりもしきい値電圧の
ばらつきの範囲が狭い。したがって、ビット線対ＢＬ、
/ＢＬ間の微小電位差がより微小になったとき、誤読み
出しの可能性を、図２０に示した超低圧動作型のセンス
アンプに比べて、より少なくなる。

【００７６】このように、第１の実施形態に係るセンス
アンプは、誤読み出しの可能性を少なくすることができ
るので、さらなる電源電圧の超低圧化に、充分に対応で
きる、という効果がある。

【００７７】さらに第１の実施形態では、待機期間中の
全てのワード線の電位、および読み出し／書き込み期間
中の非選択のワード線の電位を、接地電位Ｖｓｓよりも
低いワード線降圧電位ＶＷＬＬとする。降圧電位ＶＷＬ
Ｌのレベルは、例えば電位Ｖｓｓ２のレベルと同じでよ
い。このような降圧電位ＶＷＬＬを、ワード線に与える
ことで、接地電位Ｖｓｓよりもさらに低い電位Ｖｓｓ２
となるビット線ＢＬ、/ＢＬに接続されるトランスファ
トランジスタＴＲを、確実にオフさせることができる。

【００７８】このような工夫が為されたセルアレイで
は、第１の実施形態に係るセンスアンプをビット線対Ｂ
Ｌ、 /ＢＬに接続しても、トランスファトランジスタＴ
Ｒのゲート〜ソース間の電位差がしきい値電圧以下とな
ったときのリーク電流を小さくできる、という効果を得
ることができる。

【００７９】同様の観点から、プリチャージ信号ＰＲＣ
の電位を降圧電位ＶＷＬＬとして、イコライザ１０をオ
フさせる。また、カラム選択信号ＣＳＬの電位を降圧電
位ＶＷＬＬとして、カラムゲート１５をオフさせる。こ
のように、ビット線系回路に含まれるＮＭＯＳを、電位
Ｖｓｓ２のレベルと同等のレベルである降圧電位ＶＷＬ
Ｌによりオフさせることにより、第１の実施形態に係る
センスアンプ１１、１２を含むビット線系回路を、誤動
作し難くできる、という効果を得ることができる。

【００８０】次に、第２の実施形態を説明する。図４
は、第２の実施形態に係るＤＲＡＭの回路図、図５は、
その動作波形図、図６は、その全体構成を示すブロック
図である。図４〜図６において、図１〜図３と同一部分
については同一の参照符号を付し、異なる部分について
のみ説明する。

【００８１】図４および図６に示すように、第２の実施
形態が第１の実施形態と異なる部分は、各ビット線対Ｂ
Ｌ、 /ＢＬごとに、ゲート回路１３をビット線系回路と
セルアレイとの間に含むことである。このゲート回路１
３は、ビット線対ＢＬ、 /ＢＬを、セルアレイ側ビット
線対ＢＬＡ、 /ＢＬＡ、ビット線系回路側ビット線対Ｂ
ＬＢ、 /ＢＬＢとに分割する。

【００８２】ゲート回路１３は、電流通路を、ビット線
ＢＬに直列に挿入したＮＭＯＳＮ６と、電流通路を、
ビット線 /ＢＬに直列に挿入したＮＭＯＳＮ７とによ
り構成される。ＮＭＯＳＮ６、Ｎ７はそれぞれ、イコ
ライザ１０と、メモリセルＭＣとの間に接続されてい
る。

【００８３】ＮＭＯＳＮ６、Ｎ７のゲートには、導通
タイミング制御信号Ｐが供給される。導通タイミング制
御信号Ｐは、図６に示すタイミング制御回路３０から出
力される。タイミング制御回路３０は、ゲート回路１３
のＮＭＯＳＮ６、Ｎ７をそれぞれ、ビット線系回路側
ビット線対ＢＬＢ、 /ＢＬＢ間の電位差が増幅（Ｖｃｃ
２−Ｖｓｓ２）されている間、オフするように制御す
る。

【００８４】次に、その動作を、動作波形図を参照して
より詳しく説明する。図５に示すように、待機期間中、
導通タイミング信号Ｐのレベルは、高電位Ｖｃｃよりも
高い、ワード線昇圧電位ＶＷＬＨであり、セルアレイ側
ビット線対ＢＬＡ、 /ＢＬＡは、ビット線系回路側ビッ
ト線対ＢＬＢ、 /ＢＬＢに接続されている。このため、
待機期間においては、第１の実施形態と同様である。

【００８５】読み出し／書き込み期間において、選択さ
れたワード線ＷＬ１の電位が立ち上がり、セルアレイ側
ビット線対ＢＬＡ、 /ＢＬＡに、微小電位差Δが現れ
る。このとき、導通タイミング信号Ｐのレベルは、高電
位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨであ
り、ＮＭＯＳＮ６、Ｎ７はそれぞれ、オンしている。
このため、微小電位差Δは、ビット線系回路側ビット線
対ＢＬＢ、 /ＢＬＢにも伝えられる。この後、導通タイ
ミング信号Ｐのレベルは、接地電位Ｖｓｓよりも低い、
ワード線降圧電位ＶＷＬＨとし、ＮＭＯＳＮ６、Ｎ７
をそれぞれ、オフさせる。これにより、ビット線対ＢＬ
Ａ、 /ＢＬＡと、ビット線対ＢＬＢ、 /ＢＬＢとを非接
続にする。この後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオン
させる。これにより、Ｎ型センスアンプ１１では、第１
の実施形態と同様な電位の増幅動作が始まり、やがて、
ビット線対ＢＬＢ、 /ＢＬＢ間の電位差は、微小電位差
Δから、電源電圧よりも大きい電位差（Ｖｃｃ２−Ｖｓ
ｓ２）まで増幅される。この後、データを読み出す。デ
ータを読み出した後、スイッチＳＷ３Ｎ、ＳＷ３Ｐをオ
フさせ、スイッチＳＷ２Ｎ、ＳＷ２Ｐをオンさせる。こ
れにより、ビット線対ＢＬＢ、 /ＢＬＢ間の電位差は、
電位差（Ｖｃｃ２−Ｖｓｓ２）から、電源電圧（Ｖｃｃ
−Ｖｓｓ）まで下がる。この後、導通タイミング信号Ｐ
のレベルを、降圧電位ＶＷＬＬから、昇圧電位ＶＷＬＨ
に上げ、ＮＭＯＳＮ６、Ｎ７をそれぞれオンさせる。
これにより、ビット線対ＢＬＡ、 /ＢＬＡ間の電位差
は、微小電位差Δから、電源電圧（Ｖｃｃ−Ｖｓｓ）ま
で増幅される。この増幅された電位差により、メモリセ
ルＭＣ１には情報が再度書き込まれる。

【００８６】このような第２の実施形態に係るＤＲＡＭ
では、ゲート回路１３によって、電源電圧よりも大きい
電位差（Ｖｃｃ２−Ｖｓｓ２）が、セルアレイ側ビット
線対ＢＬＡ、 /ＢＬＡに伝わらなくなる。このため、メ
モリセルＭＣには、電源電圧以上の大きな電圧が加わら
ないので、第１の実施形態に比較して、メモリセルＭＣ
の微細化を促進できる、という効果を得ることができ
る。

【００８７】次に、第３の実施形態を説明する。図７
は、第３の実施形態に係るＤＲＡＭの回路図、図８は、
その動作波形図、図９は、その全体構成を示すブロック
図である。図７〜図９において、図１〜図６と同一部分
については同一の参照符号を付し、異なる部分について
のみ説明する。

【００８８】図７および図９に示すように、第３の実施
形態が、第１、第２の実施形態と異なる部分は、セルア
レイＡとセルアレイＢとで共通のビット線系回路側ビッ
ト線対ＢＬＣ、 /ＢＬＣ（以下、共通ビット線対とい
う）を有することである。共通ビット線対ＢＬＣ、 /Ｂ
ＬＣに接続されたビット線系回路は、セルアレイＡとセ
ルアレイＢとで共通に使用される。共通に使用されるビ
ット線系回路には、第１の実施形態により説明した超低
圧動作が可能なＮ型センスアンプ１１、Ｐ型センスアン
プ１２の他、イコライザ１０、カラムゲート１５などが
含まれている。なお、セルアレイＡとセルアレイＢとで
共通に使用されるセンスアンプは、シェアード型センス
アンプと呼ばれている。

【００８９】セルアレイＡのビット線対ＢＬＡ、 /ＢＬ
Ａは、共通ビット線対ＢＬＣ、 /ＢＬＣの一端に、ゲー
ト回路１３Ａによって接続される。同様に、セルアレイ
Ｂのビット線対ＢＬＢ、 /ＢＬＢは、共通ビット線対Ｂ
ＬＣ、 /ＢＬＣの他端に、ゲート回路１３Ｂによって接
続される。ゲート回路１３Ａは、電流通路の一端をビッ
ト線ＢＬＡに接続し、その他端を共通ビット線ＢＬＣの
一端に接続したＮＭＯＳＮ６Ａと、電流通路の一端を
ビット線 /ＢＬＡに接続し、その他端を共通ビット線 /
ＢＬＣの他端に接続したＮＭＯＳＮ７Ａとにより構成
されている。同様に、ゲート回路１３Ｂは、電流通路の
一端をビット線ＢＬＢに接続し、その他端を共通ビット
線ＢＬＣの一端に接続したＮＭＯＳＮ６Ｂと、電流通
路の一端をビット線 /ＢＬＢに接続し、その他端を共通
ビット線 /ＢＬＣの他端に接続したＮＭＯＳＮ７Ｂと
により構成されている。ＮＭＯＳＮ６Ａ、Ｎ７Ａのゲ
ートには、導通タイミング制御信号ＰＡが供給され、Ｎ
ＭＯＳＮ６Ｂ、Ｎ７Ｂのゲートには、導通タイミング
制御信号ＰＢが供給される。導通タイミング制御信号Ｐ
Ａ、ＰＢは、図９に示すタイミング制御回路３１から出
力される。タイミング制御回路３１は、データの読み出
し／書き込みを行うために、セルアレイＡ、セルアレイ
Ｂのいずれかを選び、選ばれたセルアレイＡ、またはセ
ルアレイＢを、データ線ＤＱ、 /ＤＱに接続する。さら
に選ばれたセルアレイＡ、またはセルアレイＢに対し
て、読み出し／書き込み期間中、ゲート回路１３ＡのＮ
ＭＯＳＮ６Ａ、Ｎ７Ａ、またはゲート回路１３ＢのＮＭ
ＯＳＮ６Ｂ、Ｎ７Ｂをそれぞれ、共通ビット線対ＢＬ
Ｃ、 /ＢＬＣ間の電位差が増幅（Ｖｃｃ２−Ｖｓｓ２）
されている間、オフするように制御する。

【００９０】次に、その動作を、動作波形図を参照して
より詳しく説明する。図８に示すように、待機期間中、
導通タイミング信号ＰＡ、ＰＢのレベルはそれぞれ、高
電位Ｖｃｃよりも高い、ワード線昇圧電位ＶＷＬＨであ
り、ビット線対ＢＬＡ、 /ＢＬＡ、およびビット線対Ｂ
ＬＢ、 /ＢＬＢはそれぞれ、共通ビット線対ＢＬＣ、 /
ＢＬＣに接続されている。これにより、ビット線対ＢＬ
Ａ、 /ＢＬＡ間の電位差、およびビット線対ＢＬＢ、 /
ＢＬＢの電位差はともに、共通のイコライザ１０によ
り、イコライズされる。この後、選択されたワード線を
立ち上げる前に、セルアレイＡ、セルアレイＢのいずれ
をアクセスするかが決定される。この決定にしたがっ
て、アクセスされるセルアレイのビット線対を、共通ビ
ット線対ＢＬＣ、 /ＢＬＣに接続したままに、アクセス
されないセルアレイのビット線対を、共通ビット線対Ｂ
ＬＣ、 /ＢＬＣから非接続にする。図８には、セルアレ
イＡがアクセスされる状態が示されている。そのため、
導通タイミング信号ＰＡは、ワード線昇圧電位ＶＷＬＨ
のまま、また、信号ＰＢは、ワード線降圧電位ＶＷＬＬ
にされる。これにより、ＮＭＯＳＮ６Ａ、Ｎ７Ａはオ
ンのまま、ＮＭＯＳＮ６Ｂ、Ｎ７Ｂはオフする。

【００９１】読み出し／書き込み期間においては、ゲー
ト回路１３Ａは、第２の実施形態のゲート回路１３と同
様な動作を行う。このため、読み出し／書き込み期間
は、第２の実施形態と同様である。

【００９２】このような第３の実施形態に係るＤＲＡＭ
は、第１の実施形態により説明した超低圧動作可能なセ
ンスアンプを、シェアード型センスアンプと呼ばれてい
るものに応用している。このように、この発明に係るセ
ンスアンプは、シェアード型とすることもできる。ま
た、ゲート回路１３Ａ、１３Ｂは、シェアード型センス
アンプを搭載しているＤＲＡＭにおいては、φｔゲート
と呼ばれている。一般的なφｔゲートでは、選択された
ものにおいては、読み出し／書き込み期間中、オフされ
ることはなく、セルアレイのビット線対と、共通ノード
線対とを接続し続ける。

【００９３】しかし、第３の実施形態のゲート回路１３
Ａ、１３Ｂは、その動作に、第２の実施形態で説明した
ゲート回路１３の動作を採用している。つまり、共通ノ
ード線対間の微小電位差Δを増幅しているとき、選択さ
れたものにおいても、読み出し／書き込み期間中、オフ
させる。これにより、第３の実施形態では、超低圧動作
が可能なシェアード型センスアンプを搭載しているＤＲ
ＡＭにおいて、メモリセルＭＣに、電源電圧以上の大き
な電圧が加えずに済み、第２の実施形態と同様に、メモ
リセルＭＣの微細化を促進できる、という効果を得るこ
とができる。

【００９４】次に、第４の実施形態を説明する。図１０
は、第４の実施形態に係るＤＲＡＭの動作波形図、図１
１は、その全体構成を示すブロック図である。図１０、
図１１において、図５、図６と同一の部分については同
一の参照符号を付し、異なる部分についてのみ説明す
る。

【００９５】図１０に示すように、第４の実施形態が、
第２の実施形態と異なる部分は、ワード線の電位が、待
機状態、あるいは非選択状態において接地電位Ｖｓｓで
あることである。

【００９６】また、図１１に示すように、第４の実施形
態は、第２の実施形態と同様なゲート回路１３を有して
いるので、電源電圧以上に増幅された電位差（Ｖｃｃ２
−Ｖｓｓ２）は、セルアレイ側ビット線ＢＬＡ、 /ＢＬ
Ａに伝わらないようにできるとともに、再書き込み時の
セルアレイ側ビット線ＢＬＡ、 /ＢＬＡの電位差を、電
源電圧（Ｖｃｃ−Ｖｓｓ）にできる。再書き込み時のセ
ルアレイ側ビット線ＢＬＡ、 /ＢＬＡの電位差を電源電
圧（Ｖｃｃ−Ｖｓｓ）とすることで、待機状態、あるい
は非選択状態におけるワード線の電位を接地電位Ｖｓｓ
としても、サブスレッショルドリークは、第１〜第３の
実施形態と同様に、充分に抑制することができる。

【００９７】待機状態、あるいは非選択状態において、
ワード線の電位を接地電位Ｖｓｓとした時の利点は、ワ
ード線の電位を降圧電位ＶＷＬＬとした時よりも、電位
を安定させ易くなることである。

【００９８】また、第１〜第３の実施形態における降圧
電位ＶＷＬＬは、集積回路チップ内に設けられる電圧発
生回路、例えばＰＭＯＳとキャパシタとで構成される降
圧用チャージポンプ回路によって発生され、ワード線ド
ライバ、プリチャージ制御回路、タイミング制御回路な
どにそれぞれ供給される。しかし、第４の実施形態で
は、降圧電位ＶＷＬＬを、ワード線ドライバに供給せず
に済むので、電圧発生回路の回路規模を小さくできる利
点がある。特に電圧発生回路が降圧用チャージポンプ回
路である場合には、キャパシタの面積を小さくでき、集
積回路のチップサイズの増大を抑制する効果は、特に高
くすることができる。

【００９９】次に、第５の実施形態を説明する。図１２
は、第４の実施形態に係るＤＲＡＭの動作波形図、図１
３は、その全体構成を示すブロック図である。図１２、
図１３において、図８、図９と同一の部分については同
一の参照符号を付し、異なる部分についてのみ説明す
る。

【０１００】図１０に示すように、第５の実施形態が、
第３の実施形態と異なる部分は、ワード線の電位が、待
機状態、あるいは非選択状態において接地電位Ｖｓｓで
あることである。つまり、第５の実施形態は、第４の実
施形態を、シェアード型のセンスアンプのＤＲＡＭに応
用したものである。

【０１０１】第５の実施形態では、シェアード型のセン
スアンプのＤＲＡＭにおいて、第４の実施形態で説明し
た、待機状態、あるいは非選択状態において、ワード線
の電位を安定させ易くなる、および降圧電位ＶＷＬＬを
発生させる電圧発生回路の回路規模を小さくできる、と
いう利点を得ることができる。

【０１０２】次に、第６の実施形態を説明する。図１４
は、この発明の第６の実施形態に係るＤＲＡＭのビット
線センスアンプの回路図、ＤＲＡＭの回路図、図１５
は、その動作波形図、図１６は、その全体構成を示すブ
ロック図である。図１４〜図１６において、図１〜図３
と同一の部分については同一の参照符号を付し、異なる
部分についてのみ説明する。

【０１０３】図１４および図１６に示すように、第６の
実施形態が第１の実施形態と異なる部分は、各ビット線
対ＢＬ、 /ＢＬごとに、ビット線対間の電位差の振幅を
調節するゲート回路１４を含むことである。この第６の
実施形態に示すゲート回路１４は、特に電位差（Ｖｃｃ
２−Ｖｓｓ２）という大きい電位差を、Ｎ型センスアン
プ１１よりデータ線対ＤＱ、 /ＤＱ側のビット線対に発
生されるようにしている。このため、センスアンプのう
ち、Ｎ型センスアンプ１１をデータ線対ＤＱ、/ＤＱ側
に配置し、ゲート回路１４を、Ｎ型センスアンプ１１と
Ｐ型センスアンプ１２との間に設けている。また、この
第６の実施形態では、振幅を調節するゲート回路１４の
一つの例として、ＰＭＯＳの“しきい値浮き”を利用し
たゲート回路１４を示す。このようなゲート回路１４
は、電流通路を、ビット線ＢＬに直列に挿入したＰＭＯ
ＳＰ３と、電流通路を、ビット線 /ＢＬに直列に挿入
したＮＭＯＳＰ４とにより構成される。ＰＭＯＳＰ
３、Ｐ４はそれぞれ、所定の負のしきい値電圧Ｖｔｈを
有する。さらにＰＭＯＳＰ３、Ｐ４は、ビット線対Ｂ
Ｌ、 /ＢＬを、電位差（Ｖｃｃ２−Ｖｓｓ２）以下の電
位差を生ずるビット線対ＢＬＡ、 /ＢＬＡと、電位差
（Ｖｃｃ２−Ｖｓｓ２）を生ずるビット線対ＢＬＢ、 /
ＢＬＢとに分割する。

【０１０４】ＰＭＯＳＰ３、Ｐ４のゲートには、振幅
タイミング制御信号Ｑが供給される。振幅タイミング制
御信号Ｑは、図１６に示すタイミング制御回路３２から
出力される。タイミング制御回路３２は、ゲート回路１
４のＰＭＯＳＰ３、Ｐ４それぞれのゲートに接地電位
Ｖｓｓを与えて“しきい値浮き”が生じるように、特に
再書き込み時においては、接地電位Ｖｓｓよりもさらに
低い降圧電位ＶＷＬＬをＰＭＯＳＰ３、Ｐ４それぞれ
のゲートに与えて“しきい値浮き”が補償されるよう
に、ＰＭＯＳＰ３、Ｐ４のゲート電位を制御する。

【０１０５】次に、その動作を、動作波形図を参照して
より詳しく説明する。図１５に示すように、制御信号Ｑ
のレベルは、待機期間から読み出し／書き込み期間中の
特に読み出し期間にかけて接地電位Ｖｓｓである。この
ため、待機期間から読み出し期間にかけての動作タイミ
ングは、第１の実施形態と同様であるが、ビット線対Ｂ
ＬＢ、 /ＢＬＢ間の電位差が（Ｖｃｃ２−Ｖｓｓ２）で
あるのに対して、ビット線対ＢＬＡ、 /ＢＬＡ間の電位
差が（Ｖｃｃ２−Ｖｓｓ＋Ｖｔｈ）であることが異なっ
ている。“Ｖｔｈ”は、ＰＭＯＳＰ３、Ｐ４のしきい
値電圧であり、制御信号Ｑのレベルが接地電位Ｖｓｓで
ある間、ＰＭＯＳＰ３、Ｐ４のうち、電位Ｖｓｓ２と
なっているビット線に接続されているものは、“しきい
値浮き”を発生する。

【０１０６】読み出し期間の後、スイッチＳＷ３Ｎ、Ｓ
Ｗ３Ｐがオフし、スイッチＳＷ２Ｎ、ＳＷ２Ｐがオンし
て書き込み期間に入ると、制御信号Ｑのレベルが接地電
位Ｖｓｓよりもさらに低い降圧電位ＶＷＬＬとなる。制
御信号Ｑのレベルが降圧電位ＶＷＬＬとなっている間
は、上述したように“しきい値浮き”が補償される。

【０１０７】このような第６の実施形態によれば、ビッ
ト線対ＢＬＡ、 /ＢＬＡ間の電位差が、電位差（Ｖｃｃ
２−Ｖｓｓ２）よりも小さい電位差（Ｖｃｃ２−Ｖｓｓ
＋Ｖｔｈ）となり、特に第２の実施形態で説明したよう
な、第１の実施形態に比較して、メモリセルＭＣにかか
る最大電圧を小さくでき、メモリセルＭＣの微細化を推
進できる、という効果を得ることができる。

【０１０８】また、再書き込み時、制御信号Ｑのレベル
を降圧電位ＶＷＬＬとし、“しきい値浮き”を補償す
る。このため、特に“０”レベルのデータを再書き込み
する場合には、ビット線の電位をほぼ接地電位Ｖｓｓに
でき、充分な“０”データを、メモリセルＭＣに書き込
むことができる。

【０１０９】また、この第６の実施形態では、セルアレ
イ側ビット線対ＢＬＡ、 /ＢＬＡの電位が、充分に低い
Ｖｓｓ２まで下がらないようにできる。このため、待機
状態、あるいは非選択状態におけるワード線の電位を、
降圧電位ＶＷＬＬの他、図１５に示すように接地電位Ｖ
ｓｓとしても、サブスレッショルドリークを抑制でき
る。このため、特に第４の実施形態で説明した効果と同
等の効果を得ることもできる。

【０１１０】また、ゲート回路１４を設ける位置は、図
１４および図１６に示すように、Ｎ型センスアンプ１１
とＰ型センスアンプ１２との間に限られることはなく、
例えばＰ型センスアンプ１２とイコライザ１０との間
や、イコライザ１０とセルアレイとの間に設けることも
可能である。

【０１１１】しかしながら、図１４および図１６に示す
ようなＮ型センスアンプ１１とＰ型センスアンプ１２と
の間にゲート回路１４を設ける構成は、特にＰ型センス
アンプ１２、およびイコライザ１０にかかる最大電圧を
小さくできる、という効果があり、Ｐ型センスアンプ１
２、およびイコライザ１０を構成するＭＯＳＦＥＴを微
細化できる、という特有の効果を得ることができる。

【０１１２】また、Ｎ型センスアンプ１１とＰ型センス
アンプ１２との間にゲート回路１４を設ける構成は、電
位増幅を、ビット線対ＢＬＡ、 /ＢＬＡと、ビット線対
ＢＬＢ、 /ＢＬＢとに分けて行うことができる。つま
り、Ｎ型センスアンプ１１が増幅すべきビット線対の配
線容量を第１〜第６の実施形態に比較してより小さくで
き、電位増幅を、第１〜第６の実施形態に比較してより
高速に行うことができる、という効果も有る。

【０１１３】また、第２〜第５の実施形態に示したゲー
ト回路１３、１３Ａ、１３Ｂは、第６の実施形態のよう
に、Ｎ型センスアンプ１１とＰ型センスアンプ１２との
間に設けるようにすることも可能である。

【０１１４】なお、第６の実施形態は、第３、第５の実
施形態で説明したようなシェアード型センスアンプにも
適用することができる。その場合には、ゲート回路１４
の他に、φｔゲート（ゲート回路１３Ａ、１３Ｂ）を設
けても良いし、ゲート回路１４自身をφｔゲートのよう
に動作させるようにしても良い。ゲート回路１４自身を
φｔゲートのように動作させる場合には、例えば非選択
のセルアレイ側のゲート回路１４を構成するＰＭＯＳの
ゲートに、高電位Ｖｃｃ、あるいは昇圧電位ＶＷＬＨを
与えてオフさせ、選択されたセルアレイ側のゲート回路
１４を構成するＰＭＯＳのゲートには、上述したように
接地電位Ｖｓｓ与えるとともに、特に再書き込み時にお
いて、降圧電位ＶＷＬＬを与えるようにすれば良い。

【０１１５】

【発明の効果】以上説明したように、この発明によれ
ば、超低圧動作が可能で、しかも動作マージンを充分に
得ることができるセンスアンプを備えた、メモリ機能を
有する半導体集積回路装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施形態に係るセンス
アンプの回路図。

【図２】図２はこの発明の第１の実施形態に係るセンス
アンプの動作波形図。

【図３】図３はこの発明の第１の実施形態に係るセンス
アンプを備えたＤＲＡＭのブロック図。

【図４】図４はこの発明の第２の実施形態に係るセンス
アンプの回路図。

【図５】図５はこの発明の第２の実施形態に係るセンス
アンプの動作波形図。

【図６】図６はこの発明の第２の実施形態に係るセンス
アンプを備えたＤＲＡＭのブロック図。

【図７】図７はこの発明の第３の実施形態に係るセンス
アンプの回路図。

【図８】図８はこの発明の第３の実施形態に係るセンス
アンプの動作波形図。

【図９】図９はこの発明の第３の実施形態に係るセンス
アンプを備えたＤＲＡＭのブロック図。

【図１０】図10はこの発明の第４の実施形態に係るセン
スアンプの動作波形図。

【図１１】図11はこの発明の第４の実施形態に係るセン
スアンプを備えたＤＲＡＭのブロック図。

【図１２】図12はこの発明の第５の実施形態に係るセン
スアンプの動作波形図。

【図１３】図13はこの発明の第５の実施形態に係るセン
スアンプを備えたＤＲＡＭのブロック図。

【図１４】図14はこの発明の第６の実施形態に係るセン
スアンプの回路図。

【図１５】図15はこの発明の第６の実施形態に係るセン
スアンプの動作波形図。

【図１６】図16はこの発明の第６の実施形態に係るセン
スアンプのを備えたＤＲＡＭブロック図。

【図１７】図17は従来のセンスアンプの回路図。

【図１８】図18は従来のセンスアンプの動作波形図。

【図１９】図19（Ａ）および（Ｂ）はそれぞれセンスア
ンプの増幅原理を説明するための図。

【図２０】図20は従来の超低圧動作型のセンスアンプの
回路図。

【図２１】図21は従来の超低圧動作型のセンスアンプの
動作波形図。

【符号の説明】

１０…ビット線対イコライザ、１１…Ｎ型センスアンプ、１２…Ｐ型センスアンプ、１３…セル側ノード／センスアンプ側ノード分割ゲー
ト、１３Ａ、１３Ｂ…φｔゲート、１４…ビット線電位調整ゲート、１５…カラムゲート、２０Ｎ…Ｎ型センスアンプドライバ、２０Ｐ…Ｐ型センスアンプドライバ、２１…センスアンプ制御回路。３０，３１，３２…タイミング制御回路。

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、複数のビット線と、少なくとも２レベルの情報電位を蓄えることができる容
量素子、および前記ワード線の電位レベルにより、前記
容量素子と前記ビット線との電気的な接続を制御するト
ランスファトランジスタとを含む、複数のメモリセル
と、前記複数のビット線のうち、第１のビット線にドレイン
端子を接続し、第２のビット線にゲート端子を接続した
第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２
のビット線にドレイン端子を接続し、前記第１のビット
線にゲート端子を接続した第２のＮチャネル型絶縁ゲー
トＦＥＴを含むＮ型センスアンプと、前記Ｎ型センスアンプに含まれる第１、第２のＮチャネ
ル型絶縁ゲートＦＥＴのソース端子に、Ｎ型センスアン
プ駆動電位を供給するＮ型センスアンプドライバと、前記Ｎ型センスアンプを活性にする時、前記Ｎ型センス
アンプドライバが供給するＮ型センスアンプ駆動電位
を、前記メモリセルに蓄えられる情報電位のうち、最低
の電位よりも低い第１の電位とし、前記メモリセルの容
量素子に情報電位を再書き込みする時、前記Ｎ型センス
アンプドライバが供給するＮ型センスアンプ駆動電位
を、前記メモリセルに蓄えられる情報電位のうち、前記
最低の電位とほぼ等しい第２の電位とする、センスアン
プ制御回路とを具備することを特徴とする半導体集積回
路装置。
【請求項２】待機状態および非選択状態の少なくとも
いずれかにおける前記ワード線の電位を、前記第２の電
位とほぼ等しいかそれ以下の第３の電位とすることを特
徴とする請求項１に記載に記載の半導体集積回路装置。
【請求項３】前記第２の電位は、外部から与えられる
接地電位と等しい電位であることを特徴とする請求項１
および請求項２いずれか一項に記載の半導体集積回路装
置。
【請求項４】前記第１のビット線にドレイン端子を接
続し、前記第２のビット線にゲート端子を接続した第１
のＰチャネル型絶縁ゲートＦＥＴ、および前記第２のビ
ット線にドレイン端子を接続し、前記第１のビット線に
ゲート端子を接続した第２のＰチャネル型絶縁ゲートＦ
ＥＴを含むＰ型センスアンプと、前記Ｐ型センスアンプに含まれる第１、第２のＮチャネ
ル型絶縁ゲートＦＥＴのソース端子に、Ｐ型センスアン
プ駆動電位を供給するＰ型センスアンプドライバとをさ
らに具備し、前記制御回路は、前記Ｐ型センスアンプを活性にする
時、前記Ｐ型センスアンプドライバが供給するＰ型セン
スアンプ駆動電位を、前記メモリセルに蓄えられる情報
電位のうち、最高の電位よりも高い第４の電位とし、前
記メモリセルの容量素子に情報電位を再書き込みする
時、前記Ｐ型センスアンプドライバが供給するＰ型セン
スアンプ駆動電位を、前記メモリセルに蓄えられる情報
電位のうち、前記最高の電位とほぼ等しい第５の電位と
することを特徴とする請求項１乃至請求項３いずれかに
記載の半導体集積回路装置。
【請求項５】前記容量素子に蓄えられる情報電位のう
ち、最低の電位と最高の電位との電位差は、電源電圧と
ほぼ等しく、前記第１の電位と前記第４の電位との電位
差は、前記電源電圧以上であることを特徴とする請求項
４に記載の半導体集積回路装置。
【請求項６】前記第１、第２のビット線はそれぞれ、
前記複数のメモリセルに接続される第１の部分と、前記
Ｎ型センスアンプに接続される第２の部分とを含み、前
記第１の部分と前記第２の部分とを接続するＮチャネル
型絶縁ゲートＦＥＴを含むゲート回路をさらに具備し、前記Ｎ型センスアンプ駆動電位が前記第１の電位とさ
れ、前記Ｎ型センスアンプが活性になっている時、前記
ゲート回路のＮチャネル型絶縁ゲートＦＥＴのゲートの
電位を、前記第２の電位以下の第６の電位として、前記
ゲート回路のＮチャネル型絶縁ゲートＦＥＴをオフさせ
ておくことを特徴とする請求項１乃至請求項５いずれか
一項に記載の半導体集積回路装置。
【請求項７】前記第１、第２のビット線はそれぞれ、
前記複数のメモリセルのうち、第１のメモリセル群に接
続される第１の部分と、前記複数のメモリセルのうち、
第２のメモリセル群に接続される第２の部分と、前記Ｎ
型センスアンプに接続される第３の部分とを含み、前記
第１の部分と前記第３の部分とを接続するＮチャネル型
絶縁ゲートＦＥＴを含む第１のゲート回路、および前記
第２の部分と前記第３の部分とを接続するＮチャネル型
絶縁ゲートＦＥＴを含む第２のゲート回路をさらに具備
し、待機状態から読み出し／書き込み期間に遷移する時、前
記第１、第２のゲート回路のうち、いずれか一方のゲー
ト回路に含まれるＮチャネル型絶縁ゲートＦＥＴのゲー
トの電位を前記第２の電位以下の第７の電位とし、前記
一方のゲート回路をオフさせておくことを特徴とする請
求項１乃至請求項５いずれか一項に記載の半導体集積回
路装置。
【請求項８】前記読み出し／書き込み期間に遷移した
後、前記Ｎ型センスアンプ駆動電位が、少なくとも前記
第１の電位とされている間、前記第１、第２のゲート回
路うち、他方のゲート回路に含まれるＮチャネル型絶縁
ゲートＦＥＴのゲートの電位を前記第７の電位とし、前
記他方のゲート回路をオフさせておくことを特徴とする
請求項７に記載の半導体集積回路装置。
【請求項９】前記ビット線をプリチャージ電位にプリ
チャージするビット線プリチャージ回路が、前記第３の
部分に接続されていることを特徴とする請求項７および
請求項８いずれかに記載の半導体集積回路装置。
【請求項１０】前記第１、第２のビット線はそれぞ
れ、前記複数のメモリセルに接続される第１の部分と、
前記Ｎ型センスアンプに接続される第２の部分とを含
み、前記第１の部分と前記第２の部分とを接続する、負
のしきい値電圧を持つＰチャネル型絶縁ゲートＦＥＴを
含むゲート回路と、前記Ｎ型センスアンプ駆動電位が前記第１の電位とさ
れ、前記Ｎ型センスアンプが活性になっている時、前記
ゲート回路のＰチャネル型絶縁ゲートＦＥＴのゲートの
電位を、前記第２の電位とほぼ等しい第８の電位とし、
前記Ｎ型センスアンプ駆動電位が前記第２の電位とさ
れ、前記メモリセルの容量素子に情報電位が再書き込み
される時、前記ゲート回路のＰチャネル型絶縁ゲートＦ
ＥＴのゲートの電位を、前記第２の電位以下の第９の電
位とする、タイミング制御回路とをさらに具備すること
を特徴とする請求項１乃至請求項１０いずれか一項に記
載の半導体集積回路装置。
【請求項１１】前記複数のビット線のプリチャージ電
位と接地電位との電位差は、前記第１、第２のＮチャネ
ル型絶縁ゲートＦＥＴのしきい値電圧以下であることを
特徴とする請求項１乃至請求項１０いずれか一項に記載
の半導体集積回路装置。
【請求項１２】複数のワード線と、複数のビット線と、少なくとも２レベルの情報電位を蓄えることができる容
量素子、および前記ワード線の電位レベルにより、前記
容量素子と前記ビット線との電気的な接続を制御するト
ランスファトランジスタとを含む、前記ワード線と前記
ビット線との電気的交点に配置された複数のメモリセル
と、前記複数のビット線のうち、第１のビット線にドレイン
端子を接続し、第２のビット線にゲート端子を接続した
第１のＮチャネル型絶縁ゲートＦＥＴ、および前記第２
のビット線にドレイン端子を接続し、前記第１のビット
線にゲート端子を接続した第２のＮチャネル型絶縁ゲー
トＦＥＴを含むＮ型センスアンプと、前記複数のビット線のうち、前記第１のビット線にドレ
イン端子を接続し、前記第２のビット線にゲート端子を
接続した第１のＰチャネル型絶縁ゲートＦＥＴ、および
前記第２のビット線にドレイン端子を接続し、前記第１
のビット線にゲート端子を接続した第２のＰチャネル型
絶縁ゲートＦＥＴを含むＰ型センスアンプとを具備し、前記容量素子に蓄えられている情報電位を、電源電圧の
中間の電位であるプリチャージ電位にプリチャージされ
ている第１、第２のビット線のいずれか一方に伝達し、
前記第１、第２のビット線間の微少電位差を生じさせ、
前記第１、第２のＮチャネル型絶縁ゲートＦＥＴのソー
ス端子に、このソース端子と前記微少電位差を生じた第
１、第２のビット線のうち、低電位側のビット線の電位
との電位差を、前記第１、第２のＮチャネル型絶縁ゲー
トＦＥＴのしきい値電圧以上とする、前記電源電圧の低
電位側電位よりも低い第１の電位を供給して、前記低電
位側のビット線をディスチャージし、前記ディスチャー
ジされたビット線の電位を、前記第１、第２のＰチャネ
ル型絶縁ゲートＦＥＴのうち、高電位側のビット線にド
レイン端子を接続したＰチャネル型絶縁ゲートＦＥＴの
ゲート端子に供給して、前記高電位側のビット線をチャ
ージすることにより、前記第１、第２のビット線間に生
じた微少電位差を増幅することを特徴とする半導体集積
回路装置。
【請求項１３】前記メモリセルに情報を書き込むと
き、前記第１、第２のＮチャネル型絶縁ゲートＦＥＴの
ソース端子に、前記第１の電位に代えて、前記容量素子
に蓄えられる情報電位のうち、最低の電位とほぼ等しい
電位である、前記第１の電位よりも高い第２の電位を供
給することを特徴する請求項１２に記載の半導体集積回
路装置。
【請求項１４】前記第２の電位は、前記電源電圧の低
電位側電位と同じであることを特徴とする請求項１３に
記載の半導体集積回路装置。
【請求項１５】少なくとも前記第１、第２のビット線
間に電位差が生じている時、待機状態、あるいは非選択
状態のワード線の電位は、前記電位差が生じた第１、第
２のビット線のうち、低電位側のビット線の電位と前記
トランスファトランジスタのゲート端子の電位との間の
電位差が、このトランスファトランジスタのしきい値電
圧を超えない値になっていることを特徴とする請求項１
２乃至請求項１４いずれか一項に記載の半導体集積回路
装置。
【請求項１６】前記第１、第２のビット線の、前記Ｎ
型センスアンプと前記メモリセルとの間の部分に、前記
Ｎ型センスアンプと前記メモリセルとを電気的に接続、
もしくは非接続にするゲート回路をさらに具備し、前記ゲート回路は、前記第１のビット線に電流通路を直
列に接続した第３のＮチャネル型絶縁ゲートＦＥＴと、
前記第２のビット線に電流通路を直列に接続した第４の
Ｎチャネル型絶縁ゲートＦＥＴとを含み、前記Ｎ型センスアンプと前記メモリセルとを電気的に非
接続にする時、前記第３、第４のＮチャネル型絶縁ゲートＦＥＴのゲー
ト端子に、前記第１の電位とほぼ等しい第３の電位を与
えることを特徴とする請求項１２乃至請求項１５いずれ
か一項に記載の半導体集積回路装置。
【請求項１７】前記Ｎ型センスアンプが増幅動作を行
っている間、前記Ｎ型センスアンプと前記メモリセルと
を電気的に非接続にすることを特徴とする請求項１６に
記載の半導体集積回路装置。
【請求項１８】前記第１、第２のビット線の、前記Ｎ
型センスアンプと前記メモリセルとの間の部分に、ゲー
ト回路をさらに具備し、前記ゲート回路は、前記第１のビット線に電流通路を直
列に接続した第３のＰチャネル型絶縁ゲートＦＥＴと、
前記第２のビット線に電流通路を直列に接続した第４の
Ｐチャネル型絶縁ゲートＦＥＴとを含み、少なくとも前記Ｎ型センスアンプが増幅動作を行ってい
る間、前記第１、第２のビット線のうち、前記メモリセ
ル側の部分の電位差を、前記Ｎ型センスアンプ側の部分
の電位差よりも、前記第３、第４のＰチャネル型絶縁ゲ
ートＦＥＴのしきい値電圧分小さくすることを特徴とす
る請求項１２乃至請求項１７いずれか一項に記載の半導
体集積回路装置。