JP3182071B2

JP3182071B2 - 半導体記憶回路のデータ保持時間の延長装置及び延長方法

Info

Publication number: JP3182071B2
Application number: JP01225096A
Authority: JP
Inventors: 徹岩田; 寛行山内; 哲之福島
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-02-08
Filing date: 1996-01-26
Publication date: 2001-07-03
Anticipated expiration: 2016-01-26
Also published as: JPH08279285A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ(Dynamic
Random Access Memory)より成る半導体記憶回路のデー
タ保持時間を延長するための延長装置及び延長方法の改
良に関する。

【０００２】

【従来の技術】近年、情報機器では、内蔵バッテリーで
駆動される携帯機器が多く開発されている。この携帯機
器では、内蔵バッテリーによる内部部品の駆動可能期間
を長期間に延長できるように、その内部部品の１つであ
る半導体記憶回路の消費電力をより一層低減することが
望まれる。

【０００３】ところで、半導体記憶回路を構成するＤＲ
ＡＭでは、その構成上、記憶したデータ、即ち蓄積した
電荷がリークするため、動作状態でない場合、即ち待機
時であっても、蓄積した電荷を初期状態に回復させるた
めのリフレッシュ動作が所定時間間隔で繰返し必要であ
る。このリフレッシュ動作の間隔を長く設定できれば、
待機時の消費電流を低減でき、携帯機器の内部バッテリ
ーの寿命を延ばすことが可能である。

【０００４】以下、ＤＲＡＭの要部構成、及び蓄積した
電荷のリーク経路を説明する。

【０００５】図２５はＤＲＡＭの要部構成を示す。同図
において、ａはメモリセル、ｂは前記メモリセルａが多
数個配置されたメモリセルアレイである。メモリセルａ
は、メモリセルトランジスタｃ及びメモリセルキャパシ
タｄから成る。メモリセルトランジスタｃは、そのゲー
ト電極Ｇがワード線ＷＬを通じてワードドライバ回路ｅ
に、第１の電極ｑがビット線ＢＬを通じてセンスアンプ
ｆに、各々接続される。前記メモリセルトランジスタｃ
の第２の電極ｔとメモリセルキャパシタｄの一方の電極
とは、互いに接続されて電荷蓄積ノードｊを形成してい
る。この電荷蓄積ノードｊには、データとしての電荷が
所定電位ＶSNの分だけ蓄積され、例えばハイデータの場
合にはＶSN＝Ｖcc( Ｖccは電源電圧であり、例えば３．
６Ｖ）に、ロウデータの場合にはＶSN＝０Ｖに充電され
る。前記メモリセルキャパシタｄの他方の電極はセルプ
レートノードｇに接続され、このノードｇには、メモリ
セルプレート電位発生回路ｈにより、所定のセルプレー
トノード電位ＶCP（例えばＶCP＝1.8v）が印加される。
また、前記メモリセルトランジスタｃの基板ノードｉに
は、所定の基板ノード電位ＶBB（例えばＶBB＝-1.5v)が
印加される。

【０００６】図２７はメモリセルトランジスタｃからの
電荷のリーク経路を示す。同図のメモリセルトランジス
タｃはＮチャネル型ＭＯＳトランジスタより成る。同図
において、電荷蓄積ノードｊは、メモリセルトランジス
タｃのＰ型基板とＮ型拡散層との間のＰＮ接合ｋを介し
て基板ノードｉに接続される。従って、ハイデータを蓄
積する電荷蓄積ノードｊ（ＶSN=3.6v)では、その蓄積し
た電荷が前記ＰＮ接合ｋを介してＰ型基板にリークし
て、基板ノードｉ（ＶBB=-1.5v) に流れ込む。また、メ
モリセルトランジスタｃがＯＦＦ状態にある際、第１の
電極ｑの電位が第２の電極ｔの電位よりも低い場合に
は、第１の電極ｑがソースとなり、第２の電極ｔがドレ
インとなって、第２の電極ｔから第１の電極ｑへの電荷
のリークパスＬp1が形成され、前記とは逆に第２の電極
ｔの電位の方が低い場合には、第２の電極ｔがソースと
なり、第１の電極ｑがドレインとなって、第１の電極ｑ
から第２の電極ｔへの電荷のリークパスＬp2が形成され
る。従って、ハイデータを蓄積する電荷蓄積ノードｊ
（ＶSN=3.6v)では、その蓄積した電荷が第２の電極ｔか
ら前記リークパスＬp1を経て第１の電極ｑにリークし、
一方、ロウデータを蓄積する電荷蓄積ノードｊ（ＶSN=0
v)では、第１の電極ｑに存在する電荷がリークパスＬp2
を経て第２の電極ｔに流入する。従って、例えば、図２
６に示すように、ハイデータを記憶する場合を説明する
と、所定のメモリセルａに対するリフレッシュが行われ
た後は、そのメモリセルａの電荷蓄積ノードｊの電位Ｖ
SNがハイデータの読み出し限界電位Ｖlim(“Ｈ")に低下
するまでの間に、その所定のメモリセルａに対する次の
リフレッシュを行う必要がある。電荷蓄積ノード電位Ｖ
SNの低下速度が遅い（換言すれば、電荷蓄積ノードｊの
電荷のリーク量が少ない）場合には、リフレッシュ周期
は長期間に設定できて、待機時の消費電流を低減するこ
とができる。

【０００７】前記電荷蓄積ノードｊの電荷リーク量は、
各メモリセル毎に異なる。従って、リフレッシュ周期は
リーク量の最も多いメモリセルに対応して長く設定され
るのが一般的である。

【０００８】そこで、メモリセルアレイｂにおいて、リ
ーク量の多い不良メモリセルをリーク量の少ない良好メ
モリセルに置換することが考えられる。しかしながら、
ＤＲＡＭが大容量化すれば、不良メモリセルの個数も増
大するため、その全てを冗長メモリセルで置換すること
は、冗長面積の増大等の観点からも、現実的な対策でな
い。

【０００９】そこで、従来、例えば、特開平４−１７９
１６４号公報及び特開平５−２９１５３４号公報に開示
される技術では、ＰＮ接合を経る電荷のリークによって
電荷蓄積ノードｊの電位が変化しても、動作時に先立っ
て予めその電位を元の値に回復させている。この技術
は、電荷のリークを許容する消極的な考えである。電荷
のリーク量自体を制限する積極的な技術として、例え
ば、特開平６−１１１５６７号公報（従来例１）に開示
されるものでは、ＰＮ接合の両端の電位差を小さく制限
して、ＰＮ接合を流れるリーク電流を少なく抑制してい
る。この公報では、ＰＮ接合の電位差を小さく制限する
構成として、セルプレートノードｇの電位を下げ、これ
により、電荷蓄積ノードｊの電位をメモリセルキャパシ
タｄの容量カップリングにより下げて、電荷蓄積ノード
ｊと基板ノードｉとの電位差（即ち、ＰＮ接合の電位
差）を小さく制限している。

【００１０】また、従来、前記メモリセルトランジスタ
ｃのオフ時にそのドレインとソースとの間に流れるリー
ク電流（オフ電流）を制限する技術として、例えば、
「A 34ns 256Mb DRAM with Boosted Sense-Ground Sche
me」(1994 IEEE InternationalSolid-State Circuits C
onference/SESSION 8/DRAMS AND NON- VOLATILE MEMOR
IES/PAPER TA8.2)（従来例２）に開示されるものでは、
待機時、即ちワード線の電位が“０”電位にある時に、
ビット線ＢＬの電位を零電位よりも微小電位高い設定電
位に高くする構成を採用している。この技術では、待機
時に、ビット線ＢＬの電位が前記設定電位にあるので、
メモリセルトランジスタｃの第１の電極ｑ（ビット線Ｂ
Ｌに接続された電極）がソースとなる場合には、このメ
モリセルトランジスタｃのゲートとソースとの間の電位
差Ｖgs（= ゲート電位Ｖｇ- ソース電位Ｖｓ）が負電位
となり、これにより、メモリセルトランジスタｃのオフ
状態が一層強まるので、電荷蓄積ノードｊからメモリセ
ルトランジスタｃを経てビット線ＢＬに流れるオフ電流
量を有効に抑制できる。

【００１１】

【発明が解決しようとする課題】しかしながら、前記Ｐ
Ｎ接合のリーク電流及びメモリセルトランジスタｃのオ
フ電流を共に積極的に低減しようとする場合に、前記従
来例１及び従来例２を組合せても、次の不具合が存在す
る。

【００１２】即ち、前記従来例１では、電荷蓄積ノード
ｊにロウデータが記憶されている場合（ＶSN=0v)、待機
時に、このノードｊの電位がセルプレートノードｇの電
位の低下制御に応じて下がり負電位になる。この時、メ
モリセルトランジスタｃの第２の電極ｔ（電荷蓄積ノー
ドｊに接続されている電極）がソースとなって、ゲート
- ソース間電圧Ｖgsが正電位になるため、メモリセルト
ランジスタｃがオン動作し、その結果、ビット線ＢＬか
らこのメモリセルトランジスタｃを経て電荷蓄積ノード
ｊに電流が流れるため、電荷蓄積ノードｊの電位が上昇
し、ロウデータが壊れる。この欠点は、電荷蓄積ノード
ｊにハイデータが記憶されている場合には生じない。即
ち、この場合には、メモリセルトランジスタｃの第１の
電極ｑ（ビット線ＢＬに接続されている電極）がソース
となるので、前記従来例２の構成が所期通り作用して、
メモリセルトランジスタｃのオフ状態が強まり、その結
果、電荷蓄積ノードｊからこのメモリセルトランジスタ
ｊを経てビット線ＢＬに流れるオフ電流が少なく抑制さ
れるので、電荷蓄積ノードｊのハイデータは良好に残存
する。

【００１３】また、前記従来例１の構成を採用するより
も前記従来例２を採用する方が有効な場合がある。即
ち、メモリセルトランジスタとして、図１６に示すよう
に、ＳＯＩ(Silicon On Insulator)構造のトランジスタ
が採用された場合には、Ｐ型基板と２つの電極との間に
絶縁体が配置されるので、ＰＮ接合は存在せず、従っ
て、前記ＰＮ接合を経て流れるリーク電流を考慮する必
要がない。更に、メモリセルトランジスタでは、その微
細化が進行すると、ゲート酸化膜の耐圧が低下するた
め、印加電圧を低く設定する必要があり、これに伴いメ
モリセルトランジスタのしきい値電圧も低下して、メモ
リセルトランジスタを経て流れるオフ電流も多くなると
予想される。このような場合には、前記従来例２を採用
して、メモリセルトランジスタを経て流れるオフ電流を
少なく制限することが重要となるが、前記従来例２を採
用できない場合が存在する。以下、その場合を説明す
る。待機中において各メモリセルａに対するリフレッシ
ュを集中して行うときには、リフレッシュ動作を行わな
い完全停止期間が存在する。この完全停止期間では、ビ
ット線ＢＬは電源電圧又はその中間電位（電源電圧の１
／２の電位）にプリチャージされるのが一般的である。
従って、この状況では、前記従来例２の構成（即ち、ワ
ード線の電位が“０”電位であることを前提とし、この
“０”電位よりも微小電位高い設定電位に設定する構
成）は採用できない。この状況の下では、電荷蓄積ノー
ドｊにロウデータが記憶されている場合に、メモリセル
トランジスタｃの第２の電極ｔ（電荷蓄積ノードｊに接
続されている電極）がソースとなるため、メモリセルト
ランジスタｃはオン動作して、ビット線ＢＬからこのメ
モリセルトランジスタｃを経て電荷蓄積ノードｊに電流
が流れ、ロウデータが壊れる欠点がある。

【００１４】ＤＲＡＭでは、ロウデータを記憶するメモ
リセルとハイデータを記憶するメモリセルとが混在する
以上、前記従来例では、何れも、その両データを壊すこ
となく、ＰＮ接合のリーク電流又はメモリセルトランジ
スタのオフ電流を少なく抑制できない。

【００１５】本発明は、以上の欠点に鑑みてなされたも
のであり、その目的は、各電荷蓄積ノードに記憶された
ロウ又はハイデータを壊すことなく、ＰＮ接合のリーク
電流又はメモリセルトランジスタのオフ電流を少なく抑
制して、データの保持期間を延ばし、よって、リフレッ
シュ周期を長く設定できて、携帯機器の内蔵バッテリー
の消費電流を軽減することにある。

【００１６】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、ＰＮ接合の電位差を小さく制限してリ
ーク電流を抑制する場合には、メモリセルトランジスタ
のオフ状態を強めるよう対策して、メモリセルトランジ
スタを経て電荷が流れることを抑制する。

【００１７】また、メモリセルトランジスタとしてＳＯ
Ｉ構造のトランジスタを用いた場合には、完全停止期間
で、メモリセルトランジスタを経て電荷が流れることを
抑制する。

【００１８】即ち、請求項１記載の発明の半導体記憶回
路のデータ保持時間の延長装置は、複数個のメモリセル
を備え、前記各メモリセルは、各々、第１の電極と第２
の電極との間に絶縁体を挟んで成るキャパシタと、制御
電極及び他の２個の電極が基板上に配置されたメモリセ
ルトランジスタとを有し、前記キャパシタは、その第２
の電極がセルプレートに接続され、前記キャパシタの第
１の電極と前記メモリセルトランジスタの２個の電極の
うち一方の電極とが接続され、この接続点が電荷蓄積ノ
ードとされ、前記メモリセルトランジスタは、その２個
の電極のうち他方の電極がビット線に接続され、前記電
荷蓄積ノードと基板との間にＰＮ接合が形成され、前記
メモリセルトランジスタの制御電極にはワード線が接続
され、待機中の第１の期間で少なくとも１つの前記メモ
リセルの電荷蓄積ノードに所定量の電荷を蓄積し、待機
中の第２の期間で前記電荷の蓄積を停止する半導体記憶
回路の前記電荷蓄積ノードでのデータの保持時間を延長
する装置であって、前記セルプレートに接続される出力
端子を有し、前記セルプレートの電位を、前記第１の期
間では所定電位に設定し、前記第２の期間では前記ＰＮ
接合の両端の電位差が前記第１の期間での電位差よりも
小さくなるような電位に設定するセルプレート電位切換
回路と、前記メモリセルトランジスタの制御電極に接続
されるワード線のうち非選択ワード線の電位を、前記待
機中の第１の期間では接地電位に設定し、前記待機中の
第２の期間では接地電位よりも低い電位に設定する電極
電位切換回路とを備えて、待機時に前記ＰＮ接合を流れ
るリーク電流及び前記メモリセルトランジスタを経て流
れるオフ電流を少なく抑制することを特徴とする。

【００１９】請求項２記載の発明は、前記請求項１記載
の半導体記憶回路のデータ保持時間の延長装置におい
て、待機中の前記第１の期間及び前記第２の期間を判別
するタイマ回路を備え、その判別信号は前記セルプレー
ト電位切換回路及び電極電位切換回路に出力されること
を特徴とする。

【００２０】請求項３記載の発明は、前記請求項１記載
の半導体記憶回路のデータ保持時間の延長装置におい
て、基板の電位は負電位に設定され、前記セルプレート
電位切換回路は、セルプレートの電位を、前記第２の期
間では前記所定電位よりも低い低電位に切り換えて、前
記ＰＮ接合の両端の電位差を前記第１の期間での電位差
よりも小さくすることを特徴とする。

【００２１】請求項４記載の発明は、前記請求項１記載
の半導体記憶回路のデータ保持時間の延長装置におい
て、ビット線は、前記第２の期間では電源電位又はその
半分値にプリチャージされることを特徴とする。

【００２２】請求項５記載の発明は、前記請求項３記載
の半導体記憶回路のデータ保持時間の延長装置におい
て、所定電位を発生し、前記セルプレート電位切換回路
に接続される第１のセルプレート電位発生回路と、前記
低電位を発生し、この電位を前記セルプレート電位切換
回路に供給する第２のセルプレート電位発生回路と、前
記第１のセルプレート電位発生回路と前記セルプレート
電位切換回路との間に配置され、前記第１のセルプレー
ト電位発生回路により発生した所定電位を微小電位低く
して前記セルプレート電位切換回路に供給するＮＭＯＳ
型又はＰＭＯＳ型のトランジスタより成るダイオードと
を備えたことを特徴とする。

【００２３】請求項６記載の発明は、前記請求項３記載
の半導体記憶回路のデータ保持時間の延長装置におい
て、所定電位を発生し、この電位を前記セルプレート電
位切換回路に供給する第１のセルプレート電位発生回路
と、前記低電位を発生し、前記セルプレート電位切換回
路に接続される第２のセルプレート電位発生回路と、前
記第２のセルプレート電位発生回路と前記セルプレート
電位切換回路との間に配置され、前記第２のセルプレー
ト電位発生回路により発生した低電位を微小電位高くし
て前記セルプレート電位切換回路に供給するＮＭＯＳ型
又はＰＭＯＳ型のトランジスタより成るダイオードとを
備えたことを特徴とする。

【００２４】請求項７記載の発明の半導体記憶回路のデ
ータ保持時間の延長方法は、待機中の第１の期間で、Ｎ
ＭＯＳ型のメモリセルトランジスタのゲートの電位を高
電位に設定してこのメモリセルトランジスタをオンさ
せ、これにより、このメモリセルトランジスタとキャパ
シタとの間の電荷蓄積ノードの電荷をビット線に転送
し、その後、前記ビット線の電荷をセンスアンプ回路に
より増幅し、この増幅したビット線の電荷を前記メモリ
セルトランジスタを介して前記電荷蓄積ノードに再蓄積
し、その後、待機中の第２の期間で、前記キャパシタに
接続されるセルプレートの電位を低くし、これにより、
前記電荷蓄積ノードと前記メモリセルトランジスタの基
板との間のＰＮ接合の両端の電位差を小さくすると共
に、前記メモリセルトランジスタのゲートに接続された
ワード線のうち非選択ワード線の電位を、前記待機中の
第１の期間では接地電位に設定し、前記待機中の第２の
期間では接地電位よりも低い電位に設定することを特徴
とする。

【００２５】請求項８記載の発明の半導体記憶回路のデ
ータ保持時間の延長装置は、複数個のメモリセルを備
え、前記各メモリセルは、各々、第１の電極と第２の電
極との間に絶縁体を挟んで成るキャパシタと、制御電極
及び他の２個の電極が基板上に配置されたメモリセルト
ランジスタとを有し、前記キャパシタは、その第２の電
極がセルプレートに接続され、前記キャパシタの第１の
電極と前記メモリセルトランジスタの２個の電極のうち
一方の電極とが接続され、この接続点が電荷蓄積ノード
とされ、前記メモリセルトランジスタは、その２個の電
極のうち他方の電極がビット線に接続され、待機中の第
１の期間で少なくとも１つの前記メモリセルの電荷蓄積
ノードに所定量の電荷を蓄積し、待機中の第２の期間で
前記電荷の蓄積を停止する半導体記憶回路の前記電荷蓄
積ノードでのデータの保持時間を延長する装置であっ
て、前記セルプレートに接続される出力端子を有し、前
記セルプレートの電位を、前記第１の期間では所定電位
に設定し、前記第２の期間では前記メモリセルトランジ
スタのオフの程度を強くするような電位に設定するセル
プレート電位切換回路を備えて、待機時に前記メモリセ
ルトランジスタを経て流れるオフ電流を少なく抑制する
ことを特徴とする。

【００２６】請求項９記載の発明は、前記請求項８記載
の半導体記憶回路のデータ保持時間の延長装置におい
て、前記セルプレート電位切換回路は、前記セルプレー
トの電位を、前記第１の期間では所定電位に設定し、前
記第２の期間では前記所定電位よりも高い電位に設定し
て前記メモリセルトランジスタのオフの程度を強くする
ことを特徴とする。

【００２７】請求項１０記載の発明は、前記請求項８記
載の半導体記憶回路のデータ保持時間の延長装置におい
て、前記メモリセルトランジスタは、前記制御電極及び
他の２個の電極と基板との間に絶縁体が配置されたＳＯ
Ｉ(Silicon On Insulator)構造のトランジスタにより構
成されることを特徴とする。

【００２８】請求項１１記載の発明の半導体記憶回路の
データ保持時間の延長方法は、待機中の第１の期間で、
ＮＭＯＳ型のメモリセルトランジスタのゲートの電位を
高電位に設定してこのメモリセルトランジスタをオンさ
せ、これにより、このメモリセルトランジスタとキャパ
シタとの間の電荷蓄積ノードの電荷をビット線に転送
し、その後、前記ビット線の電荷をセンスアンプ回路に
より増幅し、この増幅したビット線の電荷を前記メモリ
セルトランジスタを介して前記電荷蓄積ノードに再蓄積
し、その後、待機中の第２の期間で、前記キャパシタに
接続されるセルプレートの電位を高く切り換え、これに
より、前記メモリセルトランジスタのオフの程度を強め
ることを特徴とする。

【００２９】請求項１２記載の発明は、前記請求項１記
載の半導体記憶回路のデータ保持時間の延長装置におい
て、複数のメモリセルは少くとも第１及び第２のグルー
プに分割され、前記第１のグループが前記第１の期間か
ら前記第２の期間に遷移した後、前記第２のグループを
前記第２の期間から前記第１の期間に遷移させるタイミ
ング制御回路と、前記タイミング制御回路により第１の
グループが前記第１の期間から第２の期間に遷移した後
から前記第２のグループが前記第２の期間から第１の期
間に遷移するまでの期間において、前記第１のグループ
に属するメモリセルのキャパシタの第２の電極を、前記
第２のグループに属するメモリセルのキャパシタの第２
の電極に接続して、この両電極間で電荷を再利用すると
共に、前記第１のグループに属するメモリセルトランジ
スタの制御電極を、前記第２のグループに属するメモリ
セルトランジスタの制御電極に接続して、この両制御電
極間で電荷を再利用する電荷再配分手段とを備えること
を特徴とする。

【００３０】請求項１３記載の発明は、前記請求項１、
請求項７、請求項８、請求項１１又は請求項１２記載の
半導体記憶回路のデータ保持時間の延長装置において、
待機中の前記第１の期間は、集中リフレッシュ動作を行
う期間であり、待機中の前記第２の期間は、前記集中リ
フレッシュ動作を行わない完全停止期間であることを特
徴とする。

【００３１】以上の構成により、請求項１ないし請求項
７記載の発明では、例えばメモリセルトランジスタがＮ
ＭＯＳ型トランジスタで構成された場合には、待機中の
第２の期間でセルプレートの電位が低く制御される。そ
の結果、電荷蓄積ノードの電位も低下して、この電荷蓄
積ノードと前記メモリセルトランジスタの基板との間の
ＰＮ接合の両端の電位差が小さくなるので、ＰＮ接合を
経て流れるリーク電流が少なく制限される。この際、前
記ＮＭＯＳ型のメモリセルトランジスタでは、電荷蓄積
ノードの電位の低下に伴い、この電荷蓄積ノードに接続
された電極がソースとなり、ゲート- ソース間電圧が増
大しようとするが、このメモリセルトランジスタのゲー
トの電位が接地電位よりも低い電位に設定されるので、
前記ゲート- ソース間電圧は増大せず、低くなって、こ
のメモリセルトランジスタのオフの程度が強くなる。そ
の結果、ビット線から前記メモリセルトランジスタを経
て電荷蓄積ノードに流れるオフ電流の量が少なく制限さ
れる。

【００３２】更に、請求項８ないし請求項１１記載の発
明では、メモリセルトランジスタのＰＮ接合を流れるリ
ーク電流を考慮する必要性が少ない又は無い場合を前提
として、メモリセルトランジスタがＮＭＯＳ型トランジ
スタで構成されたときには、待機中の第２の期間でセル
プレートの電位が高く制御される。その結果、電荷蓄積
ノードの電位も上昇して、この電荷蓄積ノードに接続さ
れたメモリセルトランジスタの電極の電位も上昇する。
ここで、待機中の第２の期間ではメモリセルトランジス
タはオフ状態、即ちそのゲートの電位は“０”電位であ
り、一方、電荷蓄積ノードにロウデータ（=0v)が記憶さ
れている場合に、前記メモリセルトランジスタの電荷蓄
積ノードに接続された電極がソースとなっても、その電
極の電位が上昇するので、メモリセルトランジスタのゲ
ート- ソース間電圧は小さくなって、このメモリセルト
ランジスタのオフの程度が強くなり、メモリセルトラン
ジスタを流れるオフ電流の量が少なく制限される。

【００３３】また、請求項１２記載の発明では、複数の
メモリセルの第１グループと第２グループとの間で、第
１グループが有する電荷を第２グループに、及びその逆
方向に電荷を移動させて、電荷を再利用できるので、よ
り一層の低消費電力化が可能となる。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００３５】（第１の実施の形態）図１は、本発明の第１の実施の形態に係るＤＲＡＭの全
体概略構成を示す。同図のＤＲＡＭにおいて、２１はメ
モリセルアレイ、２２は前記メモリセルアレイ２１に備
えられる多数のメモリセル（図では１個のみ図示した）
である。前記メモリセル２２は、ＮＭＯＳ型のメモリセ
ルトランジスタ４と、メモリセルキャパシタ５とを有す
る。ＢＬ、／ＢＬは１対となる２本のビット線、ＷＬは
ワード線、６は前記ワード線ＷＬを駆動するワードドラ
イバ回路、２３は前記２本のビット線ＢＬ、／ＢＬ間の
電位差を増幅するセンスアンプ回路である。

【００３６】前記メモリセルキャパシタ５は、図３に示
すように、第１の電極５ａと、第２の電極５ｂと、これ
等の第１及び第２の電極５ａ，５ｂ間に挟まれた絶縁膜
５ｃとからなる。

【００３７】また、前記メモリセルトランジスタ４にお
いて、そのゲート電極（制御電極）Ｇはワード線ＷＬ
に、その第１の電極ｑはビット線ＢＬに各々接続され、
その基板ノード２には所定の基板ノード電位ＶBB( 例え
ばＶBB=-1.5v) が印加される。前記メモリセルトランジ
スタ４の第２の電極ｔと、前記メモリセルキャパシタ５
の第１の電極５ａとは、互いに接続され、この接続点は
電荷蓄積ノード１を形成する。前記電荷蓄積ノード１に
は、ロウデータの記憶時には所定電位ＶSN（ =0v)分の
電荷が蓄積され、ハイデータの記憶時には所定電位ＶSN
（= 電源電位Ｖcc(例えば3.6v) 分の電荷が蓄積され
る。

【００３８】前記メモリセルキャパシタ５の第２の電極
５ｂは、メモリセル２２のセルプレートノード３に接続
される。このセルプレートノード３には、このノード３
にセルプレートノード電位ＶCPを与えるセルプレートノ
ード電位切換回路（セルプレート電位切換回路）８の出
力端子８ａが接続される。

【００３９】前記メモリセルトランジスタ４の構成を図
２に示す。このメモリセルトランジスタ４は、Ｐ型の基
板２ａの上に形成されたＮ型の第１の電極ｑ及びＮ型の
第２の電極ｔと、ゲート電極Ｇとを有するＮ型のトラン
ジスタで構成される。同図のＮ型メモリセルトランジス
タ４では、Ｎ型の第２の電極ｔとＰ型の基板２ａとのＰ
Ｎ接合１１が存在する。このＰＮ接合１１は、接合ダイ
オードであって、その電荷蓄積ノード１側がカソード電
極となり、基板ノード２ａ側がアノード電極となって、
電流が基板ノード２から電荷蓄積ノード１に向って流れ
ることを許容する。前記図１に示したＤＲＡＭに対し
て、前記図２に示したメモリセルトランジスタ４のＰＮ
接合１１を加味した構成を図３に示す。

【００４０】そして、前記セルプレートノード電位切換
回路８には、所定の高電位（所定電位）Ｖcp1(例えば1.
8v) を発生する高電位発生回路（第１のセルプレート電
位発生回路）１６と、所定の低電位Ｖcp2(例えば0v) を
発生する低電位発生回路（第２のセルプレート電位発生
回路）１７とが接続される。前記セルプレートノード電
位切換回路８は、この高電位Ｖcp1(=1.8v)と低電位Ｖcp
2(=0v)との何れか一方を選択し、その選択した電位を出
力端子８ａからセルプレートノード３に与える。

【００４１】待機時には、バースト（集中）リフレッシ
ュが行われる。従って、待機時は、バーストリフレッシ
ュを行う集中リフレッシュ期間と、この集中リフレッシ
ュも行う必要がない完全停止期間とに区別される。完全
停止期間では、ビット線ＢＬ、／ＢＬは、共に電源電圧
Ｖccの１／２値の中間電位（1/2 ・Ｖcc) にプリチャー
ジされる。図３において、７はタイマ回路であって、こ
のタイマ回路７は、時間計測によって、待機時に、現在
が前記リフレッシュ期間か又は完全停止期間かを区別し
て、リフレッシュ期間又は完全停止期間を示す信号を前
記セルプレートノード電位切換回路８に出力すると共
に、リフレッシュ期間ではＲＡＳ(Row Address Strobe)
信号を出力する。

【００４２】前記セルプレートノード電位切換回路８
は、タイマ回路７からの期間区別信号を受けて、リフレ
ッシュ期間では高電位発生回路１６を選択する一方、完
全停止期間では低電位発生回路１７を選択し、その選択
した電位Ｖcp1 又はＶcp2 をセルプレートノード電位Ｖ
cpとして、セルプレートノード３に与える。

【００４３】図３に示すように、前記ワードドライバ回
路６には、ワード線電位切換回路１０が接続される。こ
のワード線電位切換回路１０は、接地電位Ｖss(=0v) と
負電位ＶBB( 例えば-1.5v)とを切換えて出力する。具体
的に、このワード線電位切換回路１０は、図４に示すよ
うに、接地されたＮＭＯＳ型の第１のトランジスタＱ７
と、負電位ＶBB(-1.5v) が入力されるＮＭＯＳ型の第２
のトランジスタＱ６とを備える。ＮＭＯＳ型第１のトラ
ンジスタＱ７は、そのゲートに、前記タイマ回路７から
集中リフレッシュ期間を示す信号 (“Ｈ" レベル) 及び
動作時を示す信号Ｍ１を受けて、オン動作し、ＮＭＯＳ
型の第２のトランジスタＱ６は、そのゲートに、前記タ
イマ回路７から完全停止期間を示す信号 (“Ｈ" レベ
ル) を受けて、オン動作する。

【００４４】前記ワードドライバ回路６の具体的構成を
図４に示す。同図において、ＷＤはワード駆動線、Ｅth
は接地線、Ｑ１は前記ワード駆動線ＷＤをワード線ＷＬ
に接続するＮＭＯＳ型の駆動制御トランジスタ、Ｑ３は
前記接地線Ｅthをワード線ＷＤに接続するＮＭＯＳ型の
接地制御トランジスタである。前記接地制御トランジス
タＱ３は、前記ワード線電位切換回路１０の２個のトラ
ンジスタＱ６、Ｑ７に接続される。

【００４５】また、ワードドライバ回路６において、２
５はデコーダであって、入力信号ＡＤＤ-2をデコードす
る。自己のワード線ＷＬを選択する時、ワード駆動線Ｗ
Ｄはデコーダ２５の出力により、高電位ＶWL0(=3.6v)に
設定される。Ｑ８及びＱ９は直列接続された２個のＮＭ
ＯＳ型トランジスタであって、共に選択信号ＡＤＤ-1
を受け、その内容が自己を指定するものである時にオン
動作して、ノードＡの電位を接地電位Ｖssに設定する。
Ｑ１０は入力信号ＶPRE を受け、その信号ＶPRE の電位
レベルが“Ｌ”の時にオン動作して、昇圧電源の電位
（ワード線ＷＬを活性化する電位）ＶPPをノードＡに与
える。Ｑ２はＮＭＯＳ型トランジスタであって、前記ノ
ードＡの電位が“Ｈ”(=ＶPP) の時にオン動作して、前
記ワード線電位切換回路１０で選択された通常電位ＶWL
1(= Ｖss) 又は負電位ＶWL2(= ＶBB=-1.5v) をノードＢ
に与える。ＱＢはＰＭＯＳ型トランジスタであって、前
記ノードＡの電位が“Ｌ”(=Ｖss) の時にオン動作し
て、前記活性電位ＶPPを前記ノードＢに与える。ＱＤは
ＮＭＯＳ型トランジスタ（第１のトランジスタ）であっ
て、前記ノードＢの電位が前記通常電位ＶWL1(= Ｖss)
又は負電位ＶWL2 (=ＶBB=-1.5v) の時、オン動作して、
ノードＶＡ（駆動制御トランジスタＱ１のゲート）を前
記通常電位ＶWL1(= Ｖss) 又は負電位ＶWL2(= ＶBB=-1.
5v) に設定し、一方、前記ノードＢの電位が活性電位Ｖ
PPの時に、前記ノードＶＡを所定電位（ＶPP- Ｖt(Ｖt
はしきい値電圧))に設定する。INV はインバータであっ
て、前記ノードＢの電位を反転し、その反転した電位を
前記接地制御トランジスタＱ３のゲートに与える。

【００４６】前記ワードドライバ回路６は、前記の構成
により、次の通り動作する。即ち、動作時、及び、待機
中のバーストリフレッシュ期間において、自己のワード
線ＷＬが選択される場合には、信号ＡＤＤ-1により、ト
ランジスタＱ８、Ｑ９、ＱＢ及びＱＤがオン動作して、
ノードＶＡが所定電位（ＶPP- Ｖt)となるので、駆動制
御トランジスタＱ１がオン動作する。また、信号ＡＤＤ
-2により、ワード駆動線ＷＤが高電位ＶWL1(=3.6v)とな
る。従って、ワード線ＷＬがこの高電位ＶWL1(=3.6v)に
設定される。この際、トランジスタＱ１０、Ｑ２及び接
地制御トランジスタＱ３はオフ状態にある。

【００４７】一方、動作時、及び待機中のリフレッシュ
期間において、自己のワード線ＷＬが選択されない場
合、ワード線電位切換回路１０では、第１のトランジス
タＱ７がオン動作して、通常電位ＶWL1(= Ｖss) がワー
ドドライバ回路６の接地線Ｅthに与えられる。また、ワ
ードドライバ回路６では、トランジスタＱ１０、Ｑ２が
オン動作して、ノードＢの電位が前記接地電位ＶWL1(=
Ｖss) となる。その結果、接地制御トランジスタＱ３が
オン動作して、ワード線ＷＬは接地線Ｅthの電位ＶWL1
(=Ｖss) に設定される。この際、トランジスタＱＢ及び
駆動制御トランジスタＱ１はオフ状態にある。

【００４８】一方、待機中の完全停止期間では、ワード
線電位切換回路１０では、第２のトランジスタＱ６がオ
ン動作して、負電位ＶWL2(= ＶBB=-1.5v) がワードドラ
イバ回路６の接地線Ｅthに与えられる。ワードドライバ
回路６の動作は、前記自己のワード線ＷＬが選択されな
い場合と同様である。即ち、トランジスタＱ１０、Ｑ２
のオン動作により、ノードＢの電位が負電位ＶWL2 (=Ｖ
BB=-1.5v) となって、接地制御トランジスタＱ３がオン
動作し、ワード線ＷＬは接地線Ｅthの電位ＶWL2 (=-1.5
v)に設定される。この際、ノードＢ及びノードＶＡにも
負電位ＶBB(=-1.5v)が印加されるので、駆動制御トラン
ジスタＱ１はオフ状態にある。

【００４９】尚、第２のトランジスタＱ６の駆動能力を
第１のトランジスタＱ７の駆動能力に比べて小さく設定
すれば、この両トランジスタＱ６，Ｑ７を共にオン状態
にしても、ワード線ＷＬ及びノードＶＡの電位は第１の
トランジスタＱ７のみを経て接地電位ＶSS近くまで降下
し、その後、第２のトランジスタＱ６を経て負電位ＶBB
(=-1.5v)に緩かに降下する。前記ワードドライバ回路６
及びワード線電位切換回路１０により、メモリセルトラ
ンジスタ４のゲートの電位を切換える電極電位切換回路
２０を構成する。

【００５０】次に、本実施の形態の動作を説明する。先
ず、待機時において、集中（バースト）リフレッシュ期
間（第１の期間）では、図５に示すように、ワードドラ
イバ回路６からＲＡＳ信号が繰返し発生する。これによ
り、逐次ワード線が活性化されて選択され、この選択さ
れたワード線に接続されたメモリセルトランジスタ４が
オンして、対応するメモリセル２２のリフレッシュが行
われる。このリフレッシュは、具体的には、前記メモリ
セルトランジスタ４のオンにより電荷蓄積ノード１の蓄
積電荷が前記メモリセルトランジスタ４を介してビット
線ＢＬに転送され、その後、センスアンプ回路２３によ
り一対のビット線ＢＬ、／ＢＬ間の電位差が増幅され、
このビット線ＢＬの増幅された電荷が前記メモリセルト
ランジスタ４を介して前記電荷蓄積ノード１に再蓄積さ
れることにより行われる。このリフレッシュ期間では、
選択されないワード線ＷＬにはワードドライバ回路６に
より所定電位ＶWL1(ＶWL1=0v) が与えられる。また、セ
ルプレートノード３には電位切換回路８により高電位Ｖ
CP1 が印加され、基板ノード２には所定電位ＶBB1(ＶBB
1=-1.5v)が印加される。

【００５１】集中リフレッシュ期間が終了し、完全停止
期間（第２の期間）に入ると、セルプレートノード３に
は、電位切換回路８の切換えにより、セルプレート電位
Ｖcpとして、前記高電位Ｖcp1(=1.8v)から低電位Ｖcp2
(=0v)が印加される。この際、メモリセルトランジスタ
４は、ワード線ＷＬの電位ＶWLが非活性電位ＶWL1(=0v)
にあるので、オフしており、電位蓄積ノード１はフロー
ティング状態にある。また、電位蓄積ノード１の浮遊容
量はメモリセルキャパシタ５の容量に対して十分に小さ
い。従って、前記セルプレートノード３の電位Ｖcpが所
定電位（Ｖcp1-Ｖcp2=1.8v) だけ低下すると、メモリセ
ルキャパシタ５の容量カップリングにより、電位蓄積ノ
ード１の電位ＶSNも、略１．８Ｖだけ低下する。

【００５２】ここで、ハイデータを記憶しているメモリ
セル２２では、電荷蓄積ノード１と基板ノード２との間
の電位差、すなわち、接合ダイオード１１に印加される
電圧（ＶSN−ＶBB）は、5.1v(=3.6v-(-1.5v)) から3.3v
(=1.8v-(-1.5v)) に低下する。また、ロウデータを記憶
しているメモリセル２２では、ＰＮ接合１１に印加され
る電圧（ＶSN−ＶBB）は、1.5v(=0v-(-1.5v)) から-0.3
v(=-1.8v-(-1.5v)) に低下する。これ等の低下幅は、前
記セルプレートノード３の電位Ｖcpの低下幅（Ｖcp1-Ｖ
cp2=1.8v) にほぼ等しい。その結果、完全停止期間で
は、ロウ又はハイデータを記憶する各メモリセル２２で
は、前記ＰＮ接合１１の電位差が小さく制限されるの
で、図２に示すように、電荷蓄積ノード１から接合ダイ
オード１１を経て基板ノード２にリークする電流Ｉ１が
減少する。

【００５３】前記ロウデータを記憶しているメモリセル
２２では、電荷蓄積ノード１の電位ＶSNは、既述の通り
セルプレートノード３の電位Ｖcpの低下に伴い低下して
-0.3vとなる。この時、ＰＮ接合１１が順バイアスにな
るので、図６に示すように電荷蓄積ノード１の電位ＶSN
は、当初、基板ノード２の電位ＶBB(-1.5v) の付近にク
ランプされる。ここで、メモリセルトランジスタ４で
は、その第１の電極ｑの電位がビット線ＢＬのプリチャ
ージ電位(=1/2 ・Ｖcc) にあって、メモリセルトランジ
スタ４の第２の電極ｔがソースとなる。しかし、ワード
線ＷＬの電位ＶWLが通常値ＶWL1(=0v)、即ち接地電位か
ら負電位ＶBB(=-1.5v)に低下制御されて、この負電位Ｖ
BB(=-1.5v)が前記メモリセルトランジスタ４のゲートに
印加されるので、このメモリセルトランジスタ４のゲー
ト- ソース間電位Ｖgsは“０”電位となって、メモリセ
ルトランジスタ４のオフ状態が強められる。その結果、
ビット線ＢＬからこのメモリセルトランジスタ４を経て
電荷蓄積ノード１に流れる電流量が少なく抑制される。
よって、電荷蓄積ノード１のロウデータを良好に保持す
ることができる。

【００５４】そして、次にリフレッシュ期間に移行し始
めると、セルプレートノード３の電位Ｖcpが低電位Ｖcp
2(=0v)から高電位ＶCP(=1.8v) に切り換わる。これによ
り、メモリセルキャパシタ５の容量カップリングによ
り、電荷蓄積ノード１の電位ＶSNも略１．８ｖだけ上昇
する。この上昇した電荷蓄積ノード１の電位ＶSNが、ハ
イデータの場合にはハイデータ読み出し限界電圧Ｖlim
(“Ｈ")(=初期電位ＶCC-完全停止期間での電位降下量Δ
ＶH ）よりも高いように設定し、また、ロウデータの場
合にはロウデータ読み出し限界電圧Ｖlim(“Ｌ")(=初期
電位Ｖss(=0v)+完全停止期間での電位上昇量ΔＶL ）よ
りも低いように、セルプレートノード３の電位変動量
（Ｖcp1-Ｖcp2)を任意に設定すれば、各々、ロウ又はハ
イデータとして読み出し可能である。

【００５５】よって、図５に実線で示すように、電荷蓄
積ノード１に記憶されたデータがロウ又はハイデータの
何れであっても、その電荷蓄積ノード１の電位変化速度
は、同図に破線で示す従来の場合よりも遅くなり、デー
タの保持時間が長くなる。

【００５６】以上、待機中の完全停止期間でセルプレー
ト電位Ｖcpを高電位Ｖcp1(=1.8v)から低電位Ｖcp2(=0v)
に切換えたが、本発明はこれに限定されない。本発明
は、例えばセルプレートを複数本のワード線ＷＬ毎に電
気的に分割し、１本のワード線が選択される時、このワ
ード線が属するセルプレートノード３を低電位Ｖcp2(=0
v)から高電位Ｖcp1(=1.8v)に切換えて、図２８に示すよ
うに分散リフレッシュとする場合にも同様に適用でき
る。この分散リフレッシュでは、リフレッシュを実行す
る期間が複数に分割されるので、集中リフレッシュに比
べて、発熱量を少なく抑制できる。

【００５７】（第１の実施の形態の変形例１）図７ないし図９は前記第１の実施の形態の変形例１を示
す。前記第１の実施の形態では、ワード線ＷＬの電位
を、集中リフレッシュ期間では接地電位Ｖssに、完全停
止期間では負電位ＶBBに設定したが、本変形例では、ワ
ードドライバ回路６の構成を一部変更して、図７に示す
ようにリフレッシュ期間及び完全停止期間の双方でワー
ド線ＷＬの電位を負電位ＶBBに設定して、待機時には常
にメモリセルトランジスタ４のオフの程度を強くするも
のである。

【００５８】即ち、図７のワードドライバ回路６´にお
いて、接地制御トランジスタ（負電位制御トランジス
タ）Ｑ３及びＮＭＯＳ型トランジスタ（第２のトランジ
スタ）Ｑ２は、共に、しきい値電圧ＶtNが大きいトラン
ジスタで構成される。この各しきい値電圧ＶtNは、接地
電圧Ｖssと負電位ＶBB(=-1.5v)との差電圧(=1.5v) 以上
の値( Ｖss- ＶBB≦ＶtN) （例えばＶtN=2.0v)である。
この両トランジスタＱ２、Ｑ３の接続点であるノード
Ｃ、換言すれば接地線（配線）Ｅthは負電位ＶBBに接続
される。また、ノードＢと接地間には、直列に接続され
た２個のＮＭＯＳ型トランジスタＱ４、Ｑ５が配置さ
れ、一方のトランジスタ（第３のトランジスタ）Ｑ４の
ゲートにはノードＡの電位が供給され、他方のトランジ
スタＱ５はダイオード接続される。この両トランジスタ
Ｑ４、Ｑ５の駆動能力は、前記ＮＭＯＳ型トランジスタ
Ｑ２の駆動能力よりも大きく設定される。

【００５９】前記ワードドライバ６´は次のように動作
する。以下、前記第１の実施の形態のワードドライバ６
との相違のみを説明する。動作時、及びリフレッシュ期
間において自己のワード線が選択される時、ノードＡの
電位が接地電位Ｖssとなり、ノードＢの電位が昇圧電位
ＶPPになるので、駆動制御トランジスタＱ１がオンし
て、ワード線ＷＬはワード駆動線ＷＤの電位ＶPPとな
る。この際、ＮＭＯＳ型トランジスタＱ２は、そのゲー
ト- ソース間電圧ＶgsがＶgs= Ｖss- ＶBB=1.5v となる
が、そのしきい値電圧ＶtN(=2.0v) がこの電圧Ｖgs(=1.
5v) より大きいので、オフしており、従って、ノードＢ
から負電位ＶBBへの貫通電流は生じない。また、ノード
Ｂの電位ＶPPがインバータINV で反転されて接地電位Ｖ
ssとなり、この反転電位Ｖssが接地制御トランジスタＱ
３のゲートに入力される。従って、接地制御トランジス
タＱ３のゲート- ソース間電位Ｖgsは、Ｖgs= Ｖss- Ｖ
BBとなる。しかし、前記と同様の理由で接地制御トラン
ジスタＱ３はオフしており、ワード線ＷＬから負電位Ｖ
BBへの貫通電流は生じない。

【００６０】また、リフレッシュ期間において自己のワ
ード線が選択されない時、及び完全停止期間では、その
当初でノードＡの電位が昇圧電位ＶPPになると、ＮＭＯ
Ｓ型トランジスタＱ２、Ｑ４、Ｑ５が同時にオンする。
しかし、トランジスタＱ２の駆動能力は他の直列接続さ
れたトランジスタＱ４、Ｑ５の駆動能力よりも小さいの
で、ノードＢ及びノードＶＡに充電されていた電荷は前
記直列接続されたトランジスタＱ４、Ｑ５を経て接地に
排出されて、接地電位になる。その後、両ノードＢ、Ｖ
Ａの電位が所定電位(=Ｖss+ Ｖt)になると、この時点で
前記充電電荷はトランジスタＱ２を経て負電位ＶBBに排
出され、両ノードＢ、ＶＡの電位はこの負電位ＶBBとな
る。その結果、接地制御トランジスタＱ３は、そのゲー
トに電源電位(=“Ｈ")が印加されるので、オンし、ワー
ド線ＷＬは接地線Ｅthを介して負電位ＶBBに接続され、
ワード線ＷＬの電位は負電位ＶBBとなる。参考として、
ワードドライバ回路６´の動作のシュミレーション波形
を図９に示す。

【００６１】したがって、本変形例では、前記第１の実
施の形態のワード線電位切換回路１０への制御信号を不
要にでき、消費電流の増加を殆ど招くことなく構成を簡
易にできる利点を有する。

【００６２】（第１の実施の形態の変形例２）図１０（ａ）は第１の実施の形態の変形例２を示す。前
記第１の実施の形態では、メモリセルトランジスタ４の
オフ電流を少なく制限しても、セルプレートノード３の
電位Ｖcpの変化幅（Ｖcp1-Ｖcp2)が大きいと、セルプレ
ートノード３の電位を低電圧Ｖcp1 から通常電圧Ｖcp2
に戻した時、電荷蓄積ノード１の電位がロウデータ読み
出し限界電圧Ｖlim(“Ｌ")を越えて、ロウデータが読み
出せなくなる場合が生じる。本変形例では、セルプレー
トノード３の電位変化幅を小さく制限する。

【００６３】即ち、図１０（ａ）に示すように、セルプ
レートノード電位切換回路８と低電圧発生回路１７との
間には、ＮＭＯＳ型ダイオード１２が介設される。この
ダイオード１２は、ＮＭＯＳ型トランジスタより成り、
そのソースＳが低電圧発生回路１７に接続され、そのゲ
ートＧ及びドレインＤが電位切換回路８に接続されてい
る。

【００６４】従って、本変形例では、セルプレートノー
ド電位切換回路８が低電圧発生回路１７を選択した場合
には、セルプレートノード３の電位Ｖcpは、図１１に示
すように、低電圧Ｖcp1(=0v)よりもＮＭＯＳトランジス
タのしきい値電圧Ｖｔだけ高い電圧Ｖcp1-Ｖｔになる。
その結果、セルプレートノード３の電位変化幅は、1/2
・Ｖcc- Ｖｔとなり、ＮＭＯＳダイオード１２を設けな
い場合（第１の実施の形態の場合）に比べて、しきい値
電圧Ｖｔ分だけ小さくなる。よって、セルプレートノー
ド電位Ｖcpが低電圧Ｖcp2(=0v)から高電圧Ｖcp1(=1/2・
Ｖcc) に上昇変化した時に、前記第１の実施の形態では
図１１に破線で示すように、電荷蓄積ノード１の電位Ｖ
SNがロウデータ読み出し限界電圧Ｖlim(“Ｌ")を僅かに
上回る場合であっても、本変形例では、同図に実線で示
すように、電荷蓄積ノード１の電位ＶSNをロウ読み出し
限界電圧Ｖlim(“Ｌ")未満に制限できて、ロウデータを
読み出すことが可能となる。

【００６５】しかも、高電圧発生回路１６の高電圧Ｖcp
1(=1/2・Ｖcc) としては、ビット線ＢＬのプリチャージ
電源を、低電圧発生回路１７の低電圧Ｖcp2(=0v)として
は、ＤＲＡＭを搭載したチップ全体の接地電位ＧＮＤを
各々利用できるので、電位発生回路を別途設ける必要が
ない。また、上記ダイオード１２を、しきい値電圧Ｖｔ
の絶対値の極く小さいトランジスタで構成すれば、セル
プレートノード３の電位変化量を一層細かく調整でき
る。

【００６６】前記ダイオード１２は、図１０（ｂ）に示
すように、２個以上のＮＭＯＳトランジスタを直列に接
続しても良い。また、同図（ｃ）に示すように、ＮＭＯ
Ｓトランジスタに代えて、ＰＭＯＳトランジスタでダイ
オードを構成してもよい。この場合には、ＰＭＯＳトラ
ンジスタのソースを電位切換回路８に、ゲート及びドレ
インを低電圧発生回路１７に各々接続する。更に、ダイ
オードは電位切換回路８と高電圧発生回路１６との間に
介設してもよい。この場合、ダイオードをＮＭＯＳトラ
ンジスタで構成するときは、同図（ｄ）に示すように、
ゲート及びドレインを高電圧発生回路１６に、ソースを
電位切換回路８に各々接続し、一方、ＰＭＯＳトランジ
スタで構成するときには、同図（ｅ）に示すように、ソ
ースを高電圧発生回路１６に、ゲート及びドレインを電
位切換回路８に各々接続する。

【００６７】（本発明の第１の関連技術）図１２は、本発明の第１の関連技術を示す。前記第１の
実施の形態では、完全停止期間でセルプレートノード３
の電位ＶCPを高電位Ｖcp1(=1.8v)から低電位Ｖcp2(=0v)
に切り換えたが、これに代えて、完全停止期間で基板ノ
ード２の電位ＶBBを低電位ＶBB1(=-1.5v) から高電位Ｖ
BB2(=0v)に切り換えることにより、ＰＮ接合１１の両端
の電位差を小さく制限している。

【００６８】すなわち、図１２では、セルプレートノー
ド３の電位Ｖcpは、例えば通常値(=1.8v) に固定され
る。また、基板ノード２には基板ノード電位切換回路
（基板電位切換回路）９が接続される。この基板ノード
切換回路９は、タイマ回路７から期間区別信号を受け
て、リフレッシュ期間では負電位（所定電位）ＶBB1(=-
1.5v) を選択する一方、完全停止期間では高電位ＶBB2
(=0v)を選択し、その選択した電位ＶBB1 又はＶBB2 を
基板ノード電位ＶBBとして、その出力端子９ａから基板
ノード２に与える。その他の構成は第１の実施の形態と
同様であるので、同一部分に同一符号を付してその説明
を省略する。

【００６９】従って、本関連技術においては、図１３に
示すように、完全停止期間では、基板ノード２の電位Ｖ
BBは低電位1(=-1.5v) から高電位2(=0v)に上昇する。こ
れにより、電荷蓄積ノード１と基板ノード２との間の電
位差（ＶSN- ＶBB）、即ち、ＰＮ接合１１の電位差が前
記基板ノード２の電位上昇分(=1.5v) だけ小さく制限さ
れる。その結果、前記第１の実施の形態と同様に、電荷
蓄積ノード１からＰＮ接合７を通じて基板ノード２に流
れるリーク電流Ｉ１が減少するので、電荷蓄積ノード１
の電位ＶSNの電位変化速度が遅くなり、データの保持時
間が長くなる。よって、リフレッシュ周期を従来よりも
長く設定できるので、待機時の内蔵バッテリの消費電流
を少なく抑制でき、低消費電力化を図ることができる。

【００７０】尚、基板ノード２の電位ＶBBは、次のリフ
レッシュ期間で高電位ＶBB2(=0v)から通常値の低電位Ｖ
BB1(=-1.5v) に戻されるので、以後の動作には全く影響
しない。

【００７１】図１４は、本関連技術の効果を示す。同図
から判るように、本関連技術のデータ保持期間は従来例
の約３倍に長くなる。

【００７２】一般に、リフレッシュ電流ＩREF はリフレ
ッシュ周期ｔREF に依存しており、その関係は次式で表
わされる。

【００７３】ＩREF ＝Ｉdc＋Ｑ／ｔREF 前記の関係式において、Ｉdcは定常的に流れるリーク電
流を示す。このリーク電流Ｉdcは、リフレッシュ電流の
全体に占める割合が小さいので無視できる。Ｑは１回の
リフレッシュ動作で消費される電荷量であって、一定値
である。従って、前記の通りデータ保持時間が約３倍に
なれば、リフレッシュ周期ｔREF も約３倍に延長できる
ので、リフレッシュ電流ＩREF は従来の略１／３に低減
することができる。

【００７４】（第２の実施の形態）図１５は、本発明の第２の実施の形態を示す。本実施の
形態は、メモリセルトランジスタとしてＳＯＩ構造のト
ランジスタを使用した場合等のように、メモリセルトラ
ンジスタのＰＮ接合を経て流れるリーク電流が少ない又
は無い場合に、メモリセルトランジスタのオフ時にその
第１の電極と第２の電極との間に流れる電流（オフ電
流）を抑制するものである。

【００７５】図１５において、メモリセルトランジスタ
４´はＳＯＩ構造のトランジスタが使用される。このト
ランジスタ４´は、図１６に示すように、Ｐ型基板２ａ
と、Ｎ型の第１及び第２の電極ｑ、ｔとの間に絶縁体２
０が配置された構造である。従って、このＳＯＩ構造で
は、電荷蓄積ノード１に接続されたＮ型の第２の電極ｔ
とＰ型基板２ａとのＰＮ接合は存在せず、電荷蓄積ノー
ド１から基板２ａに流れるリーク電流を考慮する必要が
ない。

【００７６】また、図１５において、８´はセルプレー
トノード電位切換回路（セルプレート電位切換回路）で
ある。この電位切換回路８´は、待機時にタイマ回路７
から期間区別信号を受け、リフレッシュ時には低電位
（所定電位）Ｖcp1(例えば1.8v) を選択し、完全停止期
間では高電位Ｖcp2(例えば3.6v) を選択し、この選択し
た電位Ｖcp1 又はＶcp2 をセルプレートノード電位とし
て、その出力端子８´ａからセルプレートノード３に印
加する。

【００７７】また、ワードドライバ回路６´は、非選択
のワード線ＷＬに与える電位ＶWLとして所定電位(=0v)
が入力される。本実施の形態の他の構成は前記第１の実
施の形態と同様であるので、同じ部分に同じ符号を付し
て、その説明を省略する。

【００７８】次に、本実施の形態の動作を図１７に基い
て説明する。完全停止期間では、ワード線ＷＬの電位は
“０”ｖであり、ビット線ＢＬの電位は中間電位(1/2・
Ｖcc=1.8v)である。従って、メモリセルトランジスタ４
´では、そのゲート電圧Ｖｇは“０”ｖ、第１の電極ｑ
の電位は中間電位(=1.8v) である。また、完全停止期間
では、セルプレートノード３の電位が低電位Ｖcp1(=1.8
v)から高電位Ｖcp2(=3.6v)に高められる。従って、メモ
リセルキャパシタ５の容量カップリングにより、電荷蓄
積ノード１の電位もセルプレートノード３の電位上昇分
(=1.8v) だけ上昇する。完全停止期間への移行当初で
は、ハイデータが記憶された電荷蓄積ノード１の電位は
5.4v(=電源電位(Vcc=3.6v+電位上昇分(=1.8v))であり、
ロウデータが記憶された電荷蓄積ノード１の電位は1.8v
(=所定電位(0v+電位上昇分(=1.8v))である。

【００７９】ここに、セルプレートノード３の電位上昇
制御が無いと仮定した場合に、ロウデータが記憶されて
いる際には、メモリセルトランジスタ４´では、電位の
低い第２の電極ｔ（電荷蓄積ノード１）がソースとな
り、ゲート- ソース間電圧Ｖgsは“０”電圧となるた
め、メモリセルトランジスタ４´は弱いオフ状態にあ
り、従って、ビット線ＢＬからこのトランジスタ４´を
経て電荷蓄積ノード１に流れるリーク電流が多くなる状
況である。しかし、本実施の形態では、前記の通りセル
プレートノード３の電位上昇制御により、電荷蓄積ノー
ド１の電位が1.8vに上昇するので、ゲート- ソース間電
圧Ｖgsは負電圧(=1.8v) となって、メモリセルトランジ
スタ４´は強いオフ状態になる。従って、ビット線ＢＬ
からメモリセルトランジスタ４´を経て電荷蓄積ノード
１に流れるリーク電流Ｉ3Rは少なく抑制される（この場
合、ビット線ＢＬの電位(=-1.8v)と電荷蓄積ノード１の
電位ＶSN(=1.8v) とが等しく、メモリセルトランジスタ
４の第１及び第２の電極ｑ、ｔ間には電位差がないの
で、リーク電流Ｉ3Rは流れない）。

【００８０】一方、ハイデータが記憶されている場合に
は、メモリセルトランジスタ４´では、電位の低い第１
の電極ｑがソースとなり、ゲート- ソース間電圧Ｖgsが
負電位（-1.8v)となるので、メモリセルトランジスタ４
´は強いオフ状態にある。従って、電荷蓄積ノード１か
らビット線ＢＬに流れるリーク電流Ｉ3Lは少ない。

【００８１】次のリフレッシュ期間では、セルプレート
ノード３の電位Ｖcpが高電位Ｖcp2(=3.6v)から通常の低
電位Ｖcp1(=1.8v)に戻され、電荷蓄積ノード１の電位Ｖ
SNは略１．８Ｖだけ降下するので、その後のリフレッシ
ュ動作に影響はない。

【００８２】したがって、本実施例によれば、メモリセ
ルトランジスタ４´のオフ時にビット線ＢＬから電荷蓄
積ノード１に流れるリーク電流（オフ電流）を少なく抑
制して、ロウデータを保持している電荷蓄積ノード１の
電位ＶSNの電位上昇速度を遅くできるので、ロウデータ
の保持時間を延長できる。

【００８３】尚、セルプレートノード３の電位Ｖcpの上
昇分は１．８Ｖである必要はないが、この電位以外の電
位に設定するためには、ＶCC(=3.6v) 及び1/2 ・ＶCC(=
1.8v) 以外の電源電圧が必要になる。

【００８４】（第２の関連技術）図１８は、本発明の第２の関連技術を示す。ＳＯＩ構造
のメモリセルトランジスタを使用する場合等のように、
メモリセルトランジスタのＰＮ接合を流れるリーク電流
に対処する必要性が少い又は無い場合に、前記第２の実
施の形態では、メモリセルトランジスタのソース電圧を
高めて、メモリセルトランジスタのゲート- ソース間電
圧Ｖgsを負電位に設定し、そのトランジスタのオフ状態
を強めたが、本関連技術では、メモリセルトランジスタ
のゲート電圧を低く制御することにより、ゲート- ソー
ス間電圧Ｖgsを負電位に設定して、そのオフ状態を強め
たものである。

【００８５】図１８では、メモリセルトランジスタ４´
は図１５に示すＳＯＩ構造のトランジスタが使用され
る。セルプレートノード３は所定のセルプレート電位Ｖ
cp( 例えば1.8v) が印加される。その他の構成は図３と
同様である。図１８のワードドライバ回路６は、第１の
実施の形態と同様に、待機時には、リフレッシュ期間で
非選択のワード線ＷＬの電位を通常の電位ＶWL1(=0v)に
設定し、完全停止期間ではワード線ＷＬの電位を負電位
ＶWL2(=-1.5v) に設定する。

【００８６】従って、本関連技術では、待機時の完全停
止期間では、メモリセルトランジスタ４´のゲート電位
がワード線ＷＬの電位、即ち負電位ＶWL2(=-1.5v) に設
定される。一方、ビット線ＢＬの電位は中間電位（1/2
・Ｖcc=1.8v)であり、電荷蓄積ノード１の電位は完全停
止期間の当初でハイデータの場合はＶcc(=3.6v) 、ロウ
データの場合は“０”ｖである。従って、ハイ及びロウ
の何れのデータを記憶する場合であっても、メモリセル
トランジスタ４´のゲート- ソース間電圧Ｖgsは負電位
となり、メモリセルトランジスタ４´はオフの程度が強
まる。その結果、図１９に示すように、ビット線ＢＬか
らメモリセルトランジスタ４´を経て電荷蓄積ノード１
に流れるリーク電流Ｉ3R、及びその逆方向に流れるリー
ク電流Ｉ3Lの双方を少なく制限でき、よって、ハイ及び
ロウデータの双方の保持時間を効果的に長くできる。

【００８７】（第３の実施の形態）図２０は、本発明の第３の実施の形態を示す。本実施の
形態では、図３に示した構成が少くとも第１及び第２の
グループＡ、Ｂ別に設けられる。タイマ回路７´は、こ
の両グループＡ、Ｂで共通して使用される。前記タイマ
回路（タイミング制御回路）７´は、待機時に、第１グ
ループＡにリフレッシュ期間を示す信号を出力する際に
は、第２グループＢに完全停止期間を示す信号を出力
し、逆に、第１グループＡに完全停止期間を示す信号を
出力する際には、第２グループＢにリフレッシュ期間を
示す信号を出力する。従って、第１グループＡがリフレ
ッシュ動作を行っている際は、第２グループＢは完全に
停止し、一方、第２グループＢがリフレッシュ動作を行
っている際は、第１グループＡは完全に停止する。

【００８８】また、各グループＡ、Ｂのセルプレートノ
ード電位切換回路８' 、８' は、各々、自己のセルプレ
ートノード３に接続されるスイッチ回路８'a、８'aを有
し、この両スイッチ回路は相互に接続回路１８により接
続される。前記各スイッチ回路８'a、８'aは、リフレッ
シュ期間から完全停止期間への遷移時及びその逆の遷移
時に閉じる。

【００８９】同様に、各グループＡ、Ｂのワード線電位
切換回路１０' １０' は、各々、自己のセルプレートノ
ード３に接続されるスイッチ回路１０'a、１０'aを有
し、この両スイッチ回路は相互に接続回路１９により接
続される。前記各スイッチ回路１０'a、１０'aは、リフ
レッシュ期間から完全停止期間への遷移時及びその逆の
遷移時に閉じる。

【００９０】従って、一方のグループ（例えば第１グル
ープＡ）がリフレッシュ期間にある際、この第１グルー
プＡ内のセルプレートノード３は通常電位Ｖcp1(=1.8v)
にあり、ワード線ＷＬの電位は通常電位ＶWL1(=0v)にあ
る。この際、他方のグループ（第２グループＢ）は、完
全停止期間にあって、その第２グループＢ内のセルプレ
ートノード３は低電位Ｖcp2(=0v)にあり、ワード線ＷＬ
の電位は低電位ＶWL2(=-1.5v) にある。

【００９１】そして、第１グループＡがリフレッシュ期
間から完全停止期間に遷移する際、即ち、第２グループ
Ｂが完全停止期間からリフレッシュ期間に遷移する際に
は、第１グループＡのセルプレートノード３は通常電位
Ｖcp1(=1.8v)から低電位Ｖcp2(=0v)に移行する一方、逆
に第２グループＢのセルプレートノード３は低電位Ｖcp
2(=0v)から通常電位Ｖcp1(=1.8v)に移行し、また、第１
グループＡのワード線ＷＬは通常電位ＶWL1(=0v)から低
電位ＶWL2(=-1.5v) に移行する一方、第２グループＢの
ワード線ＷＬは低電位ＶWL2(=-1.5v) から通常電位ＶWL
1(=0v)に移行する。この際には、各電位切換回路８´、
１０´のスイッチ回路が閉じて、両グループＡ、Ｂのセ
ルプレートノード３同志及びワード線同志が接続される
ので、図２１に示すように、第１グループＡのメモリセ
ルキャパシタ５の電荷が第２グループＢのメモリセルキ
ャパシタ５に与えられると共に、第１グループＡのワー
ド線ＷＬの電荷が第１グループＡのワード線ＷＬに与え
られる。従って、これ等の電荷を再利用できる分、電位
上昇すべきメモリセルキャパシタ５又はワード線ＷＬの
電位上昇制御に要する消費電力を少なく制限できる。前
記各グループＡ、Ｂのセルプレートノード電位切換回路
８' 、８' のスイッチ回路８'a、８'a及び接続回路１
８、並びに各グループＡ、Ｂのワード線電位切換回路１
０' １０' のスイッチ回路１０'a、１０'a及び接続回路
１９により、電荷再配分手段３０を構成している。

【００９２】尚、本実施の形態では、両グループＡ、Ｂ
間での電荷の再利用を第１の実施の形態の構成に適用し
たが、その他、第１の関連技術に適用した図２２の構
成、第２の実施の形態に適用した図２３の構成、及び第
２の関連技術に適用した図２４の構成を採用しても、同
様の効果が得られるのは勿論である。

【００９３】

【発明の効果】以上説明したように、請求項１ないし請
求項７記載の発明では、待機中の第２の期間でセルプレ
ートの電位を制御して、電荷蓄積ノードとメモリセルト
ランジスタの基板との間のＰＮ接合の両端の電位差を小
さくすると共に、前記メモリセルトランジスタのゲート
の電位を接地電位よりも低い電位に切り換えて、そのゲ
ート- ソース間電圧を低くし、このメモリセルトランジ
スタのオフの程度を強くしたので、メモリセルトランジ
スタのＰＮ接合を経て流れるリーク電流を少なく制限で
きると共に、ビット線から前記メモリセルトランジスタ
を経て電荷蓄積ノードに流れるオフ電流を少なく制限で
きる。

【００９４】更に、請求項８ないし請求項１１記載の発
明では、メモリセルトランジスタのＰＮ接合を流れるリ
ーク電流を考慮する必要性が少ない又は無い場合に、待
機中の第２の期間でセルプレートの電位を制御して、メ
モリセルトランジスタのゲート- ソース間電圧を小さく
し、このメモリセルトランジスタのオフの程度を強くし
たので、メモリセルトランジスタを流れるオフ電流を少
なく制限できる。

【００９５】また、請求項１２記載の発明では、複数の
メモリセルの第１グループと第２グループとの間で、第
１グループが有する電荷を第２グループに、及びその逆
方向に電荷を移動させて、電荷を再利用できるので、よ
り一層の低消費電力化が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＤＲＡＭの
全体概略構成を示す図である。

【図２】本発明の第１の実施の形態におけるメモリセル
トランジスタを模式的に示す図である。

【図３】本発明の第１の実施の形態におけるＤＲＡＭの
要部の等価回路を示す図である。

【図４】本発明の第１の実施の形態におけるワードドラ
イバ回路及びワード線電位切換回路の具体的構成を示す
図である。

【図５】本発明の第１の実施の形態におけるＤＲＡＭの
動作を示す波形図である。

【図６】本発明の第１の実施の形態におけるＤＲＡＭの
他の動作を示す波形図である。

【図７】本発明の第１の実施の形態の変形例１における
ワードドライバ回路を示す図である。

【図８】本発明の第１の実施の形態の変形例１における
ＤＲＡＭの動作を示す波形図である。

【図９】本発明の第１の実施の形態の変形例１における
ワードドライバ回路のシュミレーション波形を示す図で
ある。

【図１０】本発明の第１の実施の形態の変形例２におけ
るＤＲＡＭの要部の等価回路を示す図である。

【図１１】本発明の第１の実施の形態の変形例２におけ
るＤＲＡＭの動作を示す図である。

【図１２】本発明の第１の関連技術におけるＤＲＡＭの
要部の等価回路を示す図である。

【図１３】本発明の第１の関連技術におけるＤＲＡＭの
動作を示す図である。

【図１４】本発明の第１の関連技術におけるＤＲＡＭの
データ保持時間が向上する効果を示す図である。

【図１５】本発明の第２の実施の形態におけるＤＲＡＭ
の要部の等価回路を示す図である。

【図１６】本発明の第２の実施の形態におけるＳＯＩ構
造のメモリセルトランジスタを示す断面図である。

【図１７】本発明の第２の実施の形態におけるＤＲＡＭ
の動作を示す図である。

【図１８】本発明の第２の関連技術におけるＤＲＡＭの
要部の等価回路を示す図である。

【図１９】本発明の第２の関連技術におけるＤＲＡＭの
動作を示す図である。

【図２０】本発明の第３の実施の形態におけるＤＲＡＭ
の要部の等価回路を示す図である。

【図２１】本発明の第３の実施の形態のタイミング制御
を示す波形図である。

【図２２】本発明の第３の実施の形態を第１の関連技術
に適用したＤＲＡＭの要部の等価回路を示す図である。

【図２３】本発明の第３の実施の形態を第２の実施の形
態に適用したＤＲＡＭの要部の等価回路を示す図であ
る。

【図２４】本発明の第３の実施の形態を第２の関連技術
に適用したＤＲＡＭの要部の等価回路を示す図である。

【図２５】従来のＤＲＡＭの要部構成を示す図である。

【図２６】従来のＤＲＡＭの動作を示す波形図である。

【図２７】従来のＮＭＯＳトランジスタのＰＮ接合での
電流のリーク経路を模式的に示す図である。

【図２８】本発明において分散リフレッシュを行う場合
のタイミングチャートを示す図である。

【符号の説明】

１電荷蓄積ノード２基板ノード２ａ基板３セルプレートノード４メモリセルトランジスタ５メモリセルキャパシタ（キャパシタ）５ａ第１の電極５ｂ第２の電極５ｃ絶縁体ＢＬビット線ＷＬワード線６、６´ ワードドライバ回路７タイマ回路７´ タイマ回路（タイミング制御回路）８、８´ セルプレートノード電位切換回路（セルプレート電位切換回路）８ａ、８ａ´ 出力端子９基板ノード電位切換回路（基板電位切換
回路）９ａ出力端子１０ワード線電位切換回路Ｑ１駆動制御トランジスタＱ２第２のトランジスタＱ４第３のトランジスタＱ７第１のトランジスタ１１ＰＮ接合ＷＤワード駆動線Ｅｔｈ配線（接地線）１２ダイオード１６第１のセルプレート電位発生回路１７第２のセルプレート電位発生回路２０電極電位切換回路２２メモリセル２３センスアンプ３０電荷再配分手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−111567（ＪＰ，Ａ) 特開平５−89673（ＪＰ，Ａ) 特開平８−22693（ＪＰ，Ａ) 特開平７−307091（ＪＰ，Ａ) ＮａｔｉｏｎａｌＴｅｃｈｎｉｃａｌＲｅｐｏｒｔ，41［６］（1995− 12）ｐ．101〜108 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4074

Claims

(57)【特許請求の範囲】

【請求項１】複数個のメモリセルを備え、前記各メモ
リセルは、各々、第１の電極と第２の電極との間に絶縁体を挟んで成るキ
ャパシタと、制御電極及び他の２個の電極が基板上に配置されたメモ
リセルトランジスタとを有し、前記キャパシタは、その第２の電極がセルプレートに接
続され、前記キャパシタの第１の電極と前記メモリセルトランジ
スタの２個の電極のうち一方の電極とが接続され、この
接続点が電荷蓄積ノードとされ、前記メモリセルトランジスタは、その２個の電極のうち
他方の電極がビット線に接続され、前記電荷蓄積ノード
と基板との間にＰＮ接合が形成され、前記メモリセルトランジスタの制御電極にはワード線が
接続され、待機中の第１の期間で少なくとも１つの前記メモリセル
の電荷蓄積ノードに所定量の電荷を蓄積し、待機中の第
２の期間で前記電荷の蓄積を停止する半導体記憶回路の
前記電荷蓄積ノードでのデータの保持時間を延長する装
置であって、前記セルプレートに接続される出力端子を有し、前記セ
ルプレートの電位を、前記第１の期間では所定電位に設
定し、前記第２の期間では前記ＰＮ接合の両端の電位差
が前記第１の期間での電位差よりも小さくなるような電
位に設定するセルプレート電位切換回路と、前記メモリセルトランジスタの制御電極に接続されるワ
ード線のうち非選択ワード線の電位を、前記待機中の第
１の期間では接地電位に設定し、前記待機中の第２の期
間では接地電位よりも低い電位に設定する電極電位切換
回路とを備えて、待機時に前記ＰＮ接合を流れるリーク電流及び前記メモ
リセルトランジスタを経て流れるオフ電流を少なく抑制
することを特徴とする半導体記憶回路のデータ保持時間
の延長装置。
【請求項２】待機中の前記第１の期間及び前記第２の
期間を判別するタイマ回路を備え、その判別信号は前記
セルプレート電位切換回路及び電極電位切換回路に出力
されることを特徴とする請求項１記載の半導体記憶回路
のデータ保持時間の延長装置。
【請求項３】基板の電位は負電位に設定され、前記セルプレート電位切換回路は、セルプレートの電位
を、前記第２の期間では前記所定電位よりも低い低電位
に切り換えて、前記ＰＮ接合の両端の電位差を前記第１
の期間での電位差よりも小さくすることを特徴とする請
求項１記載の半導体記憶回路のデータ保持時間の延長装
置。
【請求項４】ビット線は、前記第２の期間では電源電
位又はその半分値にプリチャージされることを特徴とす
る請求項１記載の半導体記憶回路のデータ保持時間の延
長装置。
【請求項５】所定電位を発生し、前記セルプレート電
位切換回路に接続される第１のセルプレート電位発生回
路と、前記低電位を発生し、この電位を前記セルプレート電位
切換回路に供給する第２のセルプレート電位発生回路
と、前記第１のセルプレート電位発生回路と前記セルプレー
ト電位切換回路との間に配置され、前記第１のセルプレ
ート電位発生回路により発生した所定電位を微小電位低
くして前記セルプレート電位切換回路に供給するＮＭＯ
Ｓ型又はＰＭＯＳ型のトランジスタより成るダイオード
とを備えたことを特徴とする請求項３記載の半導体記憶
回路のデータ保持時間の延長装置。
【請求項６】所定電位を発生し、この電位を前記セル
プレート電位切換回路に供給する第１のセルプレート電
位発生回路と、前記低電位を発生し、前記セルプレート電位切換回路に
接続される第２のセルプレート電位発生回路と、前記第２のセルプレート電位発生回路と前記セルプレー
ト電位切換回路との間に配置され、前記第２のセルプレ
ート電位発生回路により発生した低電位を微小電位高く
して前記セルプレート電位切換回路に供給するＮＭＯＳ
型又はＰＭＯＳ型のトランジスタより成るダイオードと
を備えたことを特徴とする請求項３記載の半導体記憶回
路のデータ保持時間の延長装置。
【請求項７】待機中の第１の期間で、ＮＭＯＳ型のメ
モリセルトランジスタのゲートの電位を高電位に設定し
てこのメモリセルトランジスタをオンさせ、これによ
り、このメモリセルトランジスタとキャパシタとの間の
電荷蓄積ノードの電荷をビット線に転送し、その後、前
記ビット線の電荷をセンスアンプ回路により増幅し、こ
の増幅したビット線の電荷を前記メモリセルトランジス
タを介して前記電荷蓄積ノードに再蓄積し、その後、待機中の第２の期間で、前記キャパシタに接続
されるセルプレートの電位を低くし、これにより、前記
電荷蓄積ノードと前記メモリセルトランジスタの基板と
の間のＰＮ接合の両端の電位差を小さくすると共に、前記メモリセルトランジスタのゲートに接続されたワー
ド線のうち非選択のワード線の電位を、前記待機中の第
１の期間では接地電位に設定し、前記待機中の第２の期
間では接地電位よりも低い電位に設定することを特徴と
する半導体記憶回路のデータ保持時間の延長方法。
【請求項８】複数個のメモリセルを備え、前記各メモ
リセルは、各々、第１の電極と第２の電極との間に絶縁体を挟んで成るキ
ャパシタと、制御電極及び他の２個の電極が基板上に配置されたメモ
リセルトランジスタとを有し、前記キャパシタは、その第２の電極がセルプレートに接
続され、前記キャパシタの第１の電極と前記メモリセルトランジ
スタの２個の電極のうち一方の電極とが接続され、この
接続点が電荷蓄積ノードとされ、前記メモリセルトランジスタは、その２個の電極のうち
他方の電極がビット線に接続され、待機中の第１の期間で少なくとも１つの前記メモリセル
の電荷蓄積ノードに所定量の電荷を蓄積し、待機中の第
２の期間で前記電荷の蓄積を停止する半導体記憶回路の
前記電荷蓄積ノードでのデータの保持時間を延長する装
置であって、前記セルプレートに接続される出力端子を有し、前記セ
ルプレートの電位を、前記第１の期間では所定電位に設
定し、前記第２の期間では前記メモリセルトランジスタ
のオフの程度を強くするような電位に設定するセルプレ
ート電位切換回路を備えて、待機時に前記メモリセルトランジスタを経て流れるオフ
電流を少なく抑制することを特徴とする半導体記憶回路
のデータ保持時間の延長装置。
【請求項９】前記セルプレート電位切換回路は、前記
セルプレートの電位を、前記第１の期間では所定電位に
設定し、前記第２の期間では前記所定電位よりも高い電
位に設定して前記メモリセルトランジスタのオフの程度
を強くすることを特徴とする請求項８記載の半導体記憶
回路のデータ保持時間の延長装置。
【請求項１０】前記メモリセルトランジスタは、前記
制御電極及び他の２個の電極と基板との間に絶縁体が配
置されたＳＯＩ(Silicon On Insulator)構造のトランジ
スタにより構成されることを特徴とする請求項８記載の
半導体記憶回路のデータ保持時間の延長装置。
【請求項１１】待機中の第１の期間で、ＮＭＯＳ型の
メモリセルトランジスタのゲートの電位を高電位に設定
してこのメモリセルトランジスタをオンさせ、これによ
り、このメモリセルトランジスタとキャパシタとの間の
電荷蓄積ノードの電荷をビット線に転送し、その後、前
記ビット線の電荷をセンスアンプ回路により増幅し、こ
の増幅したビット線の電荷を前記メモリセルトランジス
タを介して前記電荷蓄積ノードに再蓄積し、その後、待機中の第２の期間で、前記キャパシタに接続
されるセルプレートの電位を高く切り換え、これによ
り、前記メモリセルトランジスタのオフの程度を強める
ことを特徴とする半導体記憶回路のデータ保持時間の延
長方法。
【請求項１２】複数のメモリセルは少くとも第１及び
第２のグループに分割され、前記第１のグループが前記第１の期間から前記第２の期
間に遷移した後、前記第２のグループを前記第２の期間
から前記第１の期間に遷移させるタイミング制御回路
と、前記タイミング制御回路により第１のグループが前記第
１の期間から第２の期間に遷移した後から前記第２のグ
ループが前記第２の期間から第１の期間に遷移するまで
の期間において、前記第１のグループに属するメモリセ
ルのキャパシタの第２の電極を、前記第２のグループに
属するメモリセルのキャパシタの第２の電極に接続し
て、この両電極間で電荷を再利用すると共に、前記第１
のグループに属するメモリセルトランジスタの制御電極
を、前記第２のグループに属するメモリセルトランジス
タの制御電極に接続して、この両制御電極間で電荷を再
利用する電荷再配分手段とを備えることを特徴とする請
求項１記載の半導体記憶回路のデータ保持時間の延長装
置。
【請求項１３】待機中の前記第１の期間は、集中リフ
レッシュ動作を行う期間であり、待機中の前記第２の期
間は、前記集中リフレッシュ動作を行わない完全停止期
間であることを特徴とする請求項１、請求項７、請求項
８、請求項１１又は請求項１２記載の半導体記憶回路の
データ保持時間の延長装置。