JP2004039105A - 半導体記憶装置 - Google Patents
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Abstract
【課題】キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、低動作電圧化を図ると共に、高速動作化を図ることができる半導体記憶装置を提供する。
【解決手段】キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、プリチャージ回路１０により次の読出及び書込サイクルに備えるためにプリチャージする前に、強制降圧回路１１によりメモリセルＭＣに格納した正電荷のデータをハイ側に充電されたビットラインＢＬの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことを特徴とする。
【選択図】 図１
【解決手段】キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、プリチャージ回路１０により次の読出及び書込サイクルに備えるためにプリチャージする前に、強制降圧回路１１によりメモリセルＭＣに格納した正電荷のデータをハイ側に充電されたビットラインＢＬの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、特に、キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来のキャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置では、例えば、特開平２−３１６２号に開示されているように、１メモリサイクル中にアクティブ期間とノンアクティブ期間とがあり、ノンアクティブ期間中にビットライン対間の電位のバランスとプリチャージを行う必要がある。また、このときのプリチャージの電圧レベルは、メモリセルに使用されるトランジスタの特性（しきい値）に応じて電源電圧Ｖｃｃの１／２の電圧より若干低い電圧に設定される。
【０００３】
図３は、従来の半導体記憶装置の動作を説明するための信号の波形図であり、（ａ）はビットライン対の信号波形を示し、（ｂ）はワードラインの信号波形を示している。ノンアクティブ期間に移行すると、プリチャージ指令信号がハイに変化し、プリチャージ制御回路によりビットライン対が導通状態となり、ビットライン対のバランス動作が行われ、ビットライン対の電圧ベレルは、図３（ａ）に示すように、Ｖｃｃ×１／２となりバランス動作が完了する。
【０００４】
しかしながら、ビットライン対の最終電圧レベルは、低電圧動作化を図るために、電圧補正回路により、Ｖｃｃ／２から更にΔＶ１だけ引き下げられている。
【０００５】
【発明が解決しようとする課題】
ところで、上記のダイナミック型のメモリセルを有する半導体記憶装置では、高速アクセスの実現が最大の課題である。しかしながら、上記の従来の半導体記憶装置では、ビットライン対を導通状態としてから、その電圧レベルがＶｃｃ／２となり更にΔＶ１だけ下げるまでに、Δｔ１の待ち時間を要するので、低電圧動作化するための時間がかかり、処理速度が遅くなるという問題があった。
【０００６】
なお、高速化のために、ビットライン対を導通状態とするタイミングを速くすることも考えられるが、このタイミングを速くすると、図３（ｂ）に示すワードラインの電圧が完全に下がりきらない状態でビットライン対間を導通させることとなり、メモリセルに書き込んだデータが消失してしまうおそれがある。このため、ビットライン対間の導通のタイミングを速くすることはできない。
【０００７】
本発明は、上記の事情に基づいてなされたものであり、キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、低電圧動作化を図ると共に、高速動作化を図ることができる半導体記憶装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体記憶装置は、キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、ビットライン対間を短絡することによりビットライン対を中間電位とするプリチャージを行う前に、ハイ側に充電されたビットラインの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことを特徴とするものである。
【０００９】
また、上記目的を達成するための本発明に係る半導体記憶装置は、キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、一端がハイ側の駆動ラインに接続された第１のスイッチング素子と、前記第１のスイッチング素子の他端と接地電位との間に並列に設けられた強制降圧用キャパシタ及び第２のスイッチング素子とを有する強制降圧回路を備え、事前に第２のスイッチング素子をオン状態として、前記強制降圧用キャパシタをゼロ電位に保持し、ビットライン対間を短絡することによりビットライン対を中間電位とするプリチャージを行う前に、前記第１のスイッチング素子をオン状態として、前記ハイ側の駆動ラインの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことを特徴とするものである。
【００１０】
【発明の実施の形態】
［実施形態の構成］ 以下、本発明の一実施形態である半導体記憶装置について図面を参照して説明する。図１は本実施形態であるダイナミックＲＡＭのメモリセルを有する半導体記憶装置の回路図である。本実施形態の半導体記憶装置は、複数本のワードラインＷＬと、複数組のビットライン対ＢＬ，ＢＬバーとが直交して設けられており、ワードラインＷＬとビットラインＢＬ及びＢＬバーとの各交点には、一組のトランジスタとキャパシタとを備えるメモリセルＭＣが配置されている。なお、図１では、図を簡略化するために、一部のメモリセル等のみを表示している。
【００１１】
また、本実施形態の半導体記憶装置は、ハイ側の駆動ラインＳ１と電源Ｖｃｃとの間にもうけられたＰチャネルトランジスタＰ１と、ロー側の駆動ラインＳ２と接地電位との間に設けられたＮチャネルトランジスタＮ１と、ビットライン対を中間電位にプリチャージするＰチャネルトランジスタＰ５を有するプリチャージ回路１０と、プリチャージ回路１０によるプリチャージを行う前に予めハイ側の駆動ラインＳ１の電位を強制的に降圧する強制降圧回路１１と、２つのＰチャネルトランジスタＰ２，Ｐ３と２つのＮチャネルトランジスタＮ２，Ｎ３とを備え、ビットライン対間の微小な電位差を感知して増幅を行うセンスアンプ回路１２と、プリチャージ後の駆動ラインを一定値に保持するためのホールド回路１３と、を備える。なお、ＮチャネルトランジスタＮ４及びＰチャネルトランジスタＰ４は駆動ラインＳ１，Ｓ２間を短絡するためのものである。
【００１２】
本実施形態の特徴の一つは、プリチャージ回路１０によるプリチャージを行う前に、ハイ側の駆動ラインの電位を予め下げる強制降圧回路１１を設けたことである。この強制降圧回路１１は、一方の導通端子がハイ側の駆動ラインＳ１に接続された第１のＮチャネルトランジスタＮ１０と、第１のＮチャネルトランジスタＮ１０の他方の導通端子とアースとの間に並列に接続された第２のＮチャネルトランジスタＮ１１及び強制降圧用キャパシタＣ１と、を有する。
【００１３】
プリチャージ回路１０は、ビットライン対間を短絡することにより、ビットライン対の電位を、強制降圧回路１１により降圧された電位と接地電位との中間電位にプリチャージする。
【００１４】
センスアンプ回路１２は、メモリセルの読出し動作によりビットラインに生じた微小な電位差を感知し、メモリセルに格納した正電荷のデータを読み出す側（以下、ハイ側とも称する。）のビットラインＢＬを駆動ラインＳ１に接続することによりビットラインＢＬを電源電位Ｖｃｃに充電し、ビットラインＢＬバーを駆動ラインＳ２に接続することによりビットラインＢＬバーを接地電位とする。
【００１５】
また、メモリセルに格納した負電荷のデータを読み出す側（以下、ロー側とも称する。）のビットラインＢＬを駆動ラインＳ２に接続することによりビットラインＢＬを接地電位とし、ビットラインＢＬバーを駆動ラインＳ１に接続することによりビットラインＢＬバーに充電する。
【００１６】
ホールド回路１３は、プリチャージ回路１０によるプリチャージが行われ、ビットライン対の電位が所定の電位に下がった後、その下がった電位が変動しないように、所定期間、その下がった電位を保持する。
【００１７】
また、後述する図２に示す所定のタイミングで、強制降圧制御信号φ１が第１のＮチャネルトランジスタＮ１０に供給され、プリチャージ開始信号φ２がプリチャージ回路のＰチャネルトランジスタＰ５に供給され、強制降圧制御信号φ３が第２のＮチャネルトランジスタＮ１１に供給される。さらに、所定のタイミングで、制御信号φ１０がＰチャネルトランジスタＰ１に、制御信号φ１１がＮチャネルトランジスタＮ１に、制御信号φ１２がＰチャネルトランジスタＰ４に供給される。なお、センスアンプ回路１２、プリチャージ回路１０、ホールド回路１３及びメモリセルＭＣは、従来のものと同様であるので、これらの回路の詳細な説明は省略する。
【００１８】
［実施形態の動作］ 次に、本実施形態の半導体記憶装置の動作について、図２を参照して説明する。図２は図１に示す半導体記憶装置の動作を説明するための各部の信号波形を示す図であり、（ａ）はビットラインＢＬ及びビットラインＢＬバーの信号波形を示す図、（ｂ）はワードラインＷＬａの信号波形を示す図、（ｃ）は強制降圧回路１０の第１のＮチャネルトランジスタＮ１０のゲートに供給される強制降圧制御信号φ１の波形を示す図、（ｄ）はプリチャージ回路１２のＰチャネルトランジスタＰ５に供給されるプリチャージ開始信号φ２の波形を示す図、（ｅ）は強制降圧回路１０の第２のＮチャネルトランジスタＮ１１のゲートに供給される強制降圧制御信号φ３の波形を示す図である。
【００１９】
図２（ｄ）に示すプリチャージ開始信号φ２がハイになると、これによりＰチャネルトランジスタＰ５がオフ状態となり、ビットライン対ＢＬ，ＢＬバーの短絡状態が開放され、フローティング状態となり、アクティブ期間に移行する。この状態で、図２（ｂ）に示すワードラインＷＬａの電位が上昇して所定の電位に達すると、メモリセルのトランジスタがオン状態となり、メモリセルのキャパシタの電荷に応じて、ビットラインＢＬの電位が僅かに変化する。このときの電位は、メモリセルに「１」が記憶されているときには僅かに上昇し、「０」が記憶されているときには僅かに下降する。ワードラインＷＬａのハイ信号が電源電圧Ｖｃｃより大きいのは、メモリセルのデータを十分に且つ高速で読み出すためである。図２（ａ）に示すビットライン対の信号波形は、メモリセルに「１」が記憶されている場合、即ちキャパシタに正電荷が蓄えられている場合を示している。メモリセルのトランジスタがオン状態となることにより、メモリセルのキャパシタの電荷が放電されてハイ側のビットラインＢＬの電位が僅かに上昇する（約２００ｍＶ）。このように僅かしか上昇しないのは、キャパシタの容量に比べてビットラインの容量がはるかに大きいからである。なお、ビットラインＢＬバーの電位は、接続されているメモリセルのトランジスタがオフ状態のままであるので、変化しない。
【００２０】
センスアンプ回路１２は、この僅かな電位差を感知してビットライン対を駆動ラインＳ１、Ｓ２に接続し、ビットライン対を所定の電位（＋３Ｖ、−３Ｖ）に増幅する。また、ワードラインがハイになっているため、増幅されたビットラインＢＬ、ＢＬバーの電位は、メモリセルのキャパシタに電荷として再度蓄えられる。
【００２１】
この後、強制降圧制御信号φ１がオンとなる前のアクティブ期間内の適当なときに、図２（ｅ）に示す強制降圧制御信号φ３がＮチャネルトランジスタＮ１１に供給され、ＮチャネルトランジスタＮ１１がオン状態となる。この結果、キャパシタＣ１の電荷はＮチャネルトランジスタＮ１１を介して放電される。この状態で、ワードラインＷＬａの電位が駆動ラインの電位よりメモリセルのトランジスタのＶｔ（しきい値電圧）以下の電位に下がったとき、或いはその時点より若干遅れて、強制降圧制御信号φ１をハイにする。強制降圧制御信号φ１をこのようなタイミングでハイにするのは、次の理由からである。メモリセルに「１」が書き込まれているときには、ビットラインＢＬも同電位であり、その時点で既にワードラインＷＬが駆動ラインの電位よりＶｔ以下の電位に下がっているため、ΔＶはＶｔの範囲内で降圧することが可能でありデータ消失がないためである。
【００２２】
強制降圧制御信号φ１がハイになったことにより、ＮチャネルトランジスタＮ１０がオン状態となる。これにより駆動ラインＳ１、及びセンスアンプ回路１２により駆動ラインＳ１に接続されているビットラインＢＬの電位は、キャパシタＣ１の値に応じて、図（ａ）に示すように電源電位からΔＶだけ電位が下がる。このΔＶは、使用するメモリセルのトランジスタのしきい値に応じて、このトランジスタがオン状態とならない範囲内のものとする。すなわち、メモリセルのトランジスタのＶｔは約０．５Ｖ〜１．０Ｖであるので、ビットラインＢＬの電位は３Ｖでなくても、２．５Ｖや２Ｖであっても、メモリセルのトランジスタはオン状態となることはなく、したがってメモリセルに格納したデータが消失することはない。また、ハイ側のビットラインＢＬはやがて下げるのであるから、ビットラインＢＬを早めに下げても、なんらデメリットは発生しない。むしろハイ側のビットラインを早めに引き下げることにより、消費電力の低減に寄与するという効果を奏する。なお、強制降圧制御信号φ１のパルス幅は約５ｎｓ位で十分である。
【００２３】
駆動ライン（ビットラインＢＬ）がΔＶ下がると、プリチャージ開始信号φ２がローとなり、ＰチャネルトランジスタＰ５がオン状態となって、ビットライン対ＢＬ，ＢＬバー間が短絡され、プリチャージが行われる。
【００２４】
図２（ａ）に示すΔｔは、プリチャージを開始してから両ビットラインが所定の電位となるまでの待ち時間である。待ち時間Δｔの経過後、ビットライン対が所定の電位に到達すると、次の読出し・書き込みが可能となる。なお、ホールド回路１３は、ビットラインの電位が所定の電位に下がった後、下がった電位が変動しないように、所定期間、この電位を保持する。
【００２５】
前述した従来の半導体記憶装置の場合、ビットライン対間を短絡し、電位が中間電位（３／２Ｖ＝１．５Ｖ）になってから、さらに若干、例えば電位を１．２５Ｖに下げているが、中間電位１．５Ｖから１．２５Ｖに下げるのに時間がかかり、ビットライン対間を短絡してから次にアクセスが可能となるまでに、かなりの待ち時間（Δｔ１）を要していた。これに対して、本実施形態の場合、ビットライン対間を短絡する前に、予めハイ側のビットラインを３Ｖから、例えば２．５Ｖに下げた後で、ビットライン対間を短絡している。これにより、各ビットラインの電位は、ごく短い待ち時間Δｔで、目標である中間電位（２．５／２Ｖ＝１．２５Ｖ）に達する。待ち時間Δｔがこのように短いのは、次の理由からである。従来の半導体記憶装置の場合、ビットライン対間を短絡した後、更に電位を下げるので、両方のビットラインＢＬ，ＢＬバーの電位を下げなければならず負荷が大きい。これに対して、本実施形態の半導体記憶装置は、ビットライン対の一方の側、すなわちハイ側のビットラインＢＬだけ引き下げるので、従来の装置に比べて負荷が約半分となるからである。また、本実施形態の場合、予めビットラインＢＬの電位を下げるのは、３Ｖから２．５Ｖであり、従来の半導体記憶装置の１．５Ｖから１．２５Ｖに下げる場合と比べて、より高い電位から引き下げているので、この点でも従来のものに比べてより短時間で目標とする電位に下げることができる。
【００２６】
なお、ビットライン対間を短絡したときの電位をビットライン対間の中間電位（１．５Ｖ）よりも下げるのは、低電圧化を容易にするためである。すなわち、低電圧化すると、メモリセルに格納した「１」のデータを読み出すときの電位も低くなる。この電位は、従来の５Ｖから３Ｖに下がり、最近は、更に２．５Ｖとなっている。メモリセルに格納された「１」を読み出すときには、ビットライン対間を短絡したときの電位が１．５Ｖであるとすると、ワードラインの電位を１．５Ｖ＋Ｖｔとする必要がある。今、Ｖｔ＝０．７Ｖであるとすると、ワードラインの電位を２．２Ｖまで引き上げないと、メモリセルの「１」を読み出すことができず、低電圧化できない。これに対して、プリチャージ時のビットラインの電位を下げれば、例えば、ビットライン対間を短絡したときの電位が１．２５Ｖのときは、ワードラインの電位が１．２５＋Ｖｔ（０．７Ｖ）＝１．９５Ｖのときに、読出しが可能となり、ビットライン対間を短絡したときの電位が１．５Ｖのときに比べて、０．２５Ｖだけ低い電圧で動作が可能となり、低電圧化を図ることができる。また、これにより読出し速度の高速化を図ることができる。
【００２７】
［実施形態の効果］ 従来の半導体記憶装置では、メモリセルのトランジスタが完全にオフ状態となった後に、ビットライン対間を短絡し、ビットラインが中間電位となった後、さらに電圧補正回路により所定の電位まで引き下げている。このため、ビットラインを所定の電位に引き下げるのに、かなりの時間を要していた。これに対して、上記の本実施形態の半導体記憶装置によれば、ビットライン対間を短絡するだけでなく、積極的に、予めハイ側のビットラインの電位を引き下げておくことにより、ビットライン対間を短絡したときに、ハイ側のビットラインをごく短時間で所定の電位に引き下げることができる。したがって、本実施形態によれば、低電圧動作化を図ると共に、動作の高速化を図ることができる。
【００２８】
［他の実施形態］ なお、本発明は、上記の実施形態に限定されるものではなく、本発明の要旨を変更しない範囲内で種々の変更が可能である。例えば、上記の実施形態では、ビットライン対間を短絡する前に、ハイ側のビットラインの電位を降下させるときに、駆動ラインＳ１を２つのＮチャネルトランジスタＮ１０，Ｎ１１とキャパシタＣ１とを介して接地したが、これは２つのＰチャネルトランジスタとキャパシタを介して接地するようにしてもよい。
【００２９】
また、上記の実施形態では、電源電位Ｖｃｃが３Ｖである場合について説明したが、電源電位Ｖｃｃは３Ｖより小さくても、３Ｖより大きくてもよい。
【００３０】
更に、本発明は、上記の実施形態に限定されるものではなく、ダイナミック型のメモリセルを有し、ビットラインをプリチャージするものであれば、ＤＲＡＭだけでなく、どのような半導体記憶装置であってもよい。
【００３１】
【発明の効果】
以上説明したように本発明によれば、次の読出及び書込サイクルに備えるためにプリチャージする前に、ハイ側に充電されたビットラインの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことにより、プリチャージを行う際に、ビットライン対をごく短時間で所定の電位に引き下げることができ、したがって、低電圧動作化を図ると共に、動作の高速化を図ることができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本実施形態であるダイナミックＲＡＭを有する半導体記憶装置の回路図である。
【図２】本実施形態の半導体記憶装置の動作を説明するための各部の信号波形を示す図であり、（ａ）はビットラインＢＬ及びビットラインＢＬバーの信号波形を示す図、（ｂ）はワードラインの信号波形を示す図、（ｃ）は強制降圧回路１０の第１のＮチャネルトランジスタＮ１０のゲートに供給される強制降圧制御信号φ１の波形を示す図、（ｄ）はプリチャージ回路１０のＰチャネルトランジスタＰ５に供給されるプリチャージ開始信号φ２の波形を示す図、（ｅ）は強制降圧回路１０の第２のＮチャネルトランジスタＮ１１のゲートに供給される強制降圧制御信号φ３の波形を示す図である。
【図３】従来の半導体記憶装置の動作を説明するための信号の波形図であり、（ａ）はビットライン対の信号波形を示し、（ｂ）はワードラインの信号波形を示す図である。
【符号の説明】
１０： プリチャージ回路、 １１： 強制降圧回路、
１２： センスアンプ回路、 １３： ホールド回路、
ＢＬ： ビットライン、 ＷＬ： ワードライン、 Ｓ： 駆動ライン、
ＭＣ： メモリセル、 Ｃ１： 強制降圧用キャパシタ
【発明の属する技術分野】
本発明は、特に、キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来のキャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置では、例えば、特開平２−３１６２号に開示されているように、１メモリサイクル中にアクティブ期間とノンアクティブ期間とがあり、ノンアクティブ期間中にビットライン対間の電位のバランスとプリチャージを行う必要がある。また、このときのプリチャージの電圧レベルは、メモリセルに使用されるトランジスタの特性（しきい値）に応じて電源電圧Ｖｃｃの１／２の電圧より若干低い電圧に設定される。
【０００３】
図３は、従来の半導体記憶装置の動作を説明するための信号の波形図であり、（ａ）はビットライン対の信号波形を示し、（ｂ）はワードラインの信号波形を示している。ノンアクティブ期間に移行すると、プリチャージ指令信号がハイに変化し、プリチャージ制御回路によりビットライン対が導通状態となり、ビットライン対のバランス動作が行われ、ビットライン対の電圧ベレルは、図３（ａ）に示すように、Ｖｃｃ×１／２となりバランス動作が完了する。
【０００４】
しかしながら、ビットライン対の最終電圧レベルは、低電圧動作化を図るために、電圧補正回路により、Ｖｃｃ／２から更にΔＶ１だけ引き下げられている。
【０００５】
【発明が解決しようとする課題】
ところで、上記のダイナミック型のメモリセルを有する半導体記憶装置では、高速アクセスの実現が最大の課題である。しかしながら、上記の従来の半導体記憶装置では、ビットライン対を導通状態としてから、その電圧レベルがＶｃｃ／２となり更にΔＶ１だけ下げるまでに、Δｔ１の待ち時間を要するので、低電圧動作化するための時間がかかり、処理速度が遅くなるという問題があった。
【０００６】
なお、高速化のために、ビットライン対を導通状態とするタイミングを速くすることも考えられるが、このタイミングを速くすると、図３（ｂ）に示すワードラインの電圧が完全に下がりきらない状態でビットライン対間を導通させることとなり、メモリセルに書き込んだデータが消失してしまうおそれがある。このため、ビットライン対間の導通のタイミングを速くすることはできない。
【０００７】
本発明は、上記の事情に基づいてなされたものであり、キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、低電圧動作化を図ると共に、高速動作化を図ることができる半導体記憶装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体記憶装置は、キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、ビットライン対間を短絡することによりビットライン対を中間電位とするプリチャージを行う前に、ハイ側に充電されたビットラインの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことを特徴とするものである。
【０００９】
また、上記目的を達成するための本発明に係る半導体記憶装置は、キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、一端がハイ側の駆動ラインに接続された第１のスイッチング素子と、前記第１のスイッチング素子の他端と接地電位との間に並列に設けられた強制降圧用キャパシタ及び第２のスイッチング素子とを有する強制降圧回路を備え、事前に第２のスイッチング素子をオン状態として、前記強制降圧用キャパシタをゼロ電位に保持し、ビットライン対間を短絡することによりビットライン対を中間電位とするプリチャージを行う前に、前記第１のスイッチング素子をオン状態として、前記ハイ側の駆動ラインの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことを特徴とするものである。
【００１０】
【発明の実施の形態】
［実施形態の構成］ 以下、本発明の一実施形態である半導体記憶装置について図面を参照して説明する。図１は本実施形態であるダイナミックＲＡＭのメモリセルを有する半導体記憶装置の回路図である。本実施形態の半導体記憶装置は、複数本のワードラインＷＬと、複数組のビットライン対ＢＬ，ＢＬバーとが直交して設けられており、ワードラインＷＬとビットラインＢＬ及びＢＬバーとの各交点には、一組のトランジスタとキャパシタとを備えるメモリセルＭＣが配置されている。なお、図１では、図を簡略化するために、一部のメモリセル等のみを表示している。
【００１１】
また、本実施形態の半導体記憶装置は、ハイ側の駆動ラインＳ１と電源Ｖｃｃとの間にもうけられたＰチャネルトランジスタＰ１と、ロー側の駆動ラインＳ２と接地電位との間に設けられたＮチャネルトランジスタＮ１と、ビットライン対を中間電位にプリチャージするＰチャネルトランジスタＰ５を有するプリチャージ回路１０と、プリチャージ回路１０によるプリチャージを行う前に予めハイ側の駆動ラインＳ１の電位を強制的に降圧する強制降圧回路１１と、２つのＰチャネルトランジスタＰ２，Ｐ３と２つのＮチャネルトランジスタＮ２，Ｎ３とを備え、ビットライン対間の微小な電位差を感知して増幅を行うセンスアンプ回路１２と、プリチャージ後の駆動ラインを一定値に保持するためのホールド回路１３と、を備える。なお、ＮチャネルトランジスタＮ４及びＰチャネルトランジスタＰ４は駆動ラインＳ１，Ｓ２間を短絡するためのものである。
【００１２】
本実施形態の特徴の一つは、プリチャージ回路１０によるプリチャージを行う前に、ハイ側の駆動ラインの電位を予め下げる強制降圧回路１１を設けたことである。この強制降圧回路１１は、一方の導通端子がハイ側の駆動ラインＳ１に接続された第１のＮチャネルトランジスタＮ１０と、第１のＮチャネルトランジスタＮ１０の他方の導通端子とアースとの間に並列に接続された第２のＮチャネルトランジスタＮ１１及び強制降圧用キャパシタＣ１と、を有する。
【００１３】
プリチャージ回路１０は、ビットライン対間を短絡することにより、ビットライン対の電位を、強制降圧回路１１により降圧された電位と接地電位との中間電位にプリチャージする。
【００１４】
センスアンプ回路１２は、メモリセルの読出し動作によりビットラインに生じた微小な電位差を感知し、メモリセルに格納した正電荷のデータを読み出す側（以下、ハイ側とも称する。）のビットラインＢＬを駆動ラインＳ１に接続することによりビットラインＢＬを電源電位Ｖｃｃに充電し、ビットラインＢＬバーを駆動ラインＳ２に接続することによりビットラインＢＬバーを接地電位とする。
【００１５】
また、メモリセルに格納した負電荷のデータを読み出す側（以下、ロー側とも称する。）のビットラインＢＬを駆動ラインＳ２に接続することによりビットラインＢＬを接地電位とし、ビットラインＢＬバーを駆動ラインＳ１に接続することによりビットラインＢＬバーに充電する。
【００１６】
ホールド回路１３は、プリチャージ回路１０によるプリチャージが行われ、ビットライン対の電位が所定の電位に下がった後、その下がった電位が変動しないように、所定期間、その下がった電位を保持する。
【００１７】
また、後述する図２に示す所定のタイミングで、強制降圧制御信号φ１が第１のＮチャネルトランジスタＮ１０に供給され、プリチャージ開始信号φ２がプリチャージ回路のＰチャネルトランジスタＰ５に供給され、強制降圧制御信号φ３が第２のＮチャネルトランジスタＮ１１に供給される。さらに、所定のタイミングで、制御信号φ１０がＰチャネルトランジスタＰ１に、制御信号φ１１がＮチャネルトランジスタＮ１に、制御信号φ１２がＰチャネルトランジスタＰ４に供給される。なお、センスアンプ回路１２、プリチャージ回路１０、ホールド回路１３及びメモリセルＭＣは、従来のものと同様であるので、これらの回路の詳細な説明は省略する。
【００１８】
［実施形態の動作］ 次に、本実施形態の半導体記憶装置の動作について、図２を参照して説明する。図２は図１に示す半導体記憶装置の動作を説明するための各部の信号波形を示す図であり、（ａ）はビットラインＢＬ及びビットラインＢＬバーの信号波形を示す図、（ｂ）はワードラインＷＬａの信号波形を示す図、（ｃ）は強制降圧回路１０の第１のＮチャネルトランジスタＮ１０のゲートに供給される強制降圧制御信号φ１の波形を示す図、（ｄ）はプリチャージ回路１２のＰチャネルトランジスタＰ５に供給されるプリチャージ開始信号φ２の波形を示す図、（ｅ）は強制降圧回路１０の第２のＮチャネルトランジスタＮ１１のゲートに供給される強制降圧制御信号φ３の波形を示す図である。
【００１９】
図２（ｄ）に示すプリチャージ開始信号φ２がハイになると、これによりＰチャネルトランジスタＰ５がオフ状態となり、ビットライン対ＢＬ，ＢＬバーの短絡状態が開放され、フローティング状態となり、アクティブ期間に移行する。この状態で、図２（ｂ）に示すワードラインＷＬａの電位が上昇して所定の電位に達すると、メモリセルのトランジスタがオン状態となり、メモリセルのキャパシタの電荷に応じて、ビットラインＢＬの電位が僅かに変化する。このときの電位は、メモリセルに「１」が記憶されているときには僅かに上昇し、「０」が記憶されているときには僅かに下降する。ワードラインＷＬａのハイ信号が電源電圧Ｖｃｃより大きいのは、メモリセルのデータを十分に且つ高速で読み出すためである。図２（ａ）に示すビットライン対の信号波形は、メモリセルに「１」が記憶されている場合、即ちキャパシタに正電荷が蓄えられている場合を示している。メモリセルのトランジスタがオン状態となることにより、メモリセルのキャパシタの電荷が放電されてハイ側のビットラインＢＬの電位が僅かに上昇する（約２００ｍＶ）。このように僅かしか上昇しないのは、キャパシタの容量に比べてビットラインの容量がはるかに大きいからである。なお、ビットラインＢＬバーの電位は、接続されているメモリセルのトランジスタがオフ状態のままであるので、変化しない。
【００２０】
センスアンプ回路１２は、この僅かな電位差を感知してビットライン対を駆動ラインＳ１、Ｓ２に接続し、ビットライン対を所定の電位（＋３Ｖ、−３Ｖ）に増幅する。また、ワードラインがハイになっているため、増幅されたビットラインＢＬ、ＢＬバーの電位は、メモリセルのキャパシタに電荷として再度蓄えられる。
【００２１】
この後、強制降圧制御信号φ１がオンとなる前のアクティブ期間内の適当なときに、図２（ｅ）に示す強制降圧制御信号φ３がＮチャネルトランジスタＮ１１に供給され、ＮチャネルトランジスタＮ１１がオン状態となる。この結果、キャパシタＣ１の電荷はＮチャネルトランジスタＮ１１を介して放電される。この状態で、ワードラインＷＬａの電位が駆動ラインの電位よりメモリセルのトランジスタのＶｔ（しきい値電圧）以下の電位に下がったとき、或いはその時点より若干遅れて、強制降圧制御信号φ１をハイにする。強制降圧制御信号φ１をこのようなタイミングでハイにするのは、次の理由からである。メモリセルに「１」が書き込まれているときには、ビットラインＢＬも同電位であり、その時点で既にワードラインＷＬが駆動ラインの電位よりＶｔ以下の電位に下がっているため、ΔＶはＶｔの範囲内で降圧することが可能でありデータ消失がないためである。
【００２２】
強制降圧制御信号φ１がハイになったことにより、ＮチャネルトランジスタＮ１０がオン状態となる。これにより駆動ラインＳ１、及びセンスアンプ回路１２により駆動ラインＳ１に接続されているビットラインＢＬの電位は、キャパシタＣ１の値に応じて、図（ａ）に示すように電源電位からΔＶだけ電位が下がる。このΔＶは、使用するメモリセルのトランジスタのしきい値に応じて、このトランジスタがオン状態とならない範囲内のものとする。すなわち、メモリセルのトランジスタのＶｔは約０．５Ｖ〜１．０Ｖであるので、ビットラインＢＬの電位は３Ｖでなくても、２．５Ｖや２Ｖであっても、メモリセルのトランジスタはオン状態となることはなく、したがってメモリセルに格納したデータが消失することはない。また、ハイ側のビットラインＢＬはやがて下げるのであるから、ビットラインＢＬを早めに下げても、なんらデメリットは発生しない。むしろハイ側のビットラインを早めに引き下げることにより、消費電力の低減に寄与するという効果を奏する。なお、強制降圧制御信号φ１のパルス幅は約５ｎｓ位で十分である。
【００２３】
駆動ライン（ビットラインＢＬ）がΔＶ下がると、プリチャージ開始信号φ２がローとなり、ＰチャネルトランジスタＰ５がオン状態となって、ビットライン対ＢＬ，ＢＬバー間が短絡され、プリチャージが行われる。
【００２４】
図２（ａ）に示すΔｔは、プリチャージを開始してから両ビットラインが所定の電位となるまでの待ち時間である。待ち時間Δｔの経過後、ビットライン対が所定の電位に到達すると、次の読出し・書き込みが可能となる。なお、ホールド回路１３は、ビットラインの電位が所定の電位に下がった後、下がった電位が変動しないように、所定期間、この電位を保持する。
【００２５】
前述した従来の半導体記憶装置の場合、ビットライン対間を短絡し、電位が中間電位（３／２Ｖ＝１．５Ｖ）になってから、さらに若干、例えば電位を１．２５Ｖに下げているが、中間電位１．５Ｖから１．２５Ｖに下げるのに時間がかかり、ビットライン対間を短絡してから次にアクセスが可能となるまでに、かなりの待ち時間（Δｔ１）を要していた。これに対して、本実施形態の場合、ビットライン対間を短絡する前に、予めハイ側のビットラインを３Ｖから、例えば２．５Ｖに下げた後で、ビットライン対間を短絡している。これにより、各ビットラインの電位は、ごく短い待ち時間Δｔで、目標である中間電位（２．５／２Ｖ＝１．２５Ｖ）に達する。待ち時間Δｔがこのように短いのは、次の理由からである。従来の半導体記憶装置の場合、ビットライン対間を短絡した後、更に電位を下げるので、両方のビットラインＢＬ，ＢＬバーの電位を下げなければならず負荷が大きい。これに対して、本実施形態の半導体記憶装置は、ビットライン対の一方の側、すなわちハイ側のビットラインＢＬだけ引き下げるので、従来の装置に比べて負荷が約半分となるからである。また、本実施形態の場合、予めビットラインＢＬの電位を下げるのは、３Ｖから２．５Ｖであり、従来の半導体記憶装置の１．５Ｖから１．２５Ｖに下げる場合と比べて、より高い電位から引き下げているので、この点でも従来のものに比べてより短時間で目標とする電位に下げることができる。
【００２６】
なお、ビットライン対間を短絡したときの電位をビットライン対間の中間電位（１．５Ｖ）よりも下げるのは、低電圧化を容易にするためである。すなわち、低電圧化すると、メモリセルに格納した「１」のデータを読み出すときの電位も低くなる。この電位は、従来の５Ｖから３Ｖに下がり、最近は、更に２．５Ｖとなっている。メモリセルに格納された「１」を読み出すときには、ビットライン対間を短絡したときの電位が１．５Ｖであるとすると、ワードラインの電位を１．５Ｖ＋Ｖｔとする必要がある。今、Ｖｔ＝０．７Ｖであるとすると、ワードラインの電位を２．２Ｖまで引き上げないと、メモリセルの「１」を読み出すことができず、低電圧化できない。これに対して、プリチャージ時のビットラインの電位を下げれば、例えば、ビットライン対間を短絡したときの電位が１．２５Ｖのときは、ワードラインの電位が１．２５＋Ｖｔ（０．７Ｖ）＝１．９５Ｖのときに、読出しが可能となり、ビットライン対間を短絡したときの電位が１．５Ｖのときに比べて、０．２５Ｖだけ低い電圧で動作が可能となり、低電圧化を図ることができる。また、これにより読出し速度の高速化を図ることができる。
【００２７】
［実施形態の効果］ 従来の半導体記憶装置では、メモリセルのトランジスタが完全にオフ状態となった後に、ビットライン対間を短絡し、ビットラインが中間電位となった後、さらに電圧補正回路により所定の電位まで引き下げている。このため、ビットラインを所定の電位に引き下げるのに、かなりの時間を要していた。これに対して、上記の本実施形態の半導体記憶装置によれば、ビットライン対間を短絡するだけでなく、積極的に、予めハイ側のビットラインの電位を引き下げておくことにより、ビットライン対間を短絡したときに、ハイ側のビットラインをごく短時間で所定の電位に引き下げることができる。したがって、本実施形態によれば、低電圧動作化を図ると共に、動作の高速化を図ることができる。
【００２８】
［他の実施形態］ なお、本発明は、上記の実施形態に限定されるものではなく、本発明の要旨を変更しない範囲内で種々の変更が可能である。例えば、上記の実施形態では、ビットライン対間を短絡する前に、ハイ側のビットラインの電位を降下させるときに、駆動ラインＳ１を２つのＮチャネルトランジスタＮ１０，Ｎ１１とキャパシタＣ１とを介して接地したが、これは２つのＰチャネルトランジスタとキャパシタを介して接地するようにしてもよい。
【００２９】
また、上記の実施形態では、電源電位Ｖｃｃが３Ｖである場合について説明したが、電源電位Ｖｃｃは３Ｖより小さくても、３Ｖより大きくてもよい。
【００３０】
更に、本発明は、上記の実施形態に限定されるものではなく、ダイナミック型のメモリセルを有し、ビットラインをプリチャージするものであれば、ＤＲＡＭだけでなく、どのような半導体記憶装置であってもよい。
【００３１】
【発明の効果】
以上説明したように本発明によれば、次の読出及び書込サイクルに備えるためにプリチャージする前に、ハイ側に充電されたビットラインの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことにより、プリチャージを行う際に、ビットライン対をごく短時間で所定の電位に引き下げることができ、したがって、低電圧動作化を図ると共に、動作の高速化を図ることができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本実施形態であるダイナミックＲＡＭを有する半導体記憶装置の回路図である。
【図２】本実施形態の半導体記憶装置の動作を説明するための各部の信号波形を示す図であり、（ａ）はビットラインＢＬ及びビットラインＢＬバーの信号波形を示す図、（ｂ）はワードラインの信号波形を示す図、（ｃ）は強制降圧回路１０の第１のＮチャネルトランジスタＮ１０のゲートに供給される強制降圧制御信号φ１の波形を示す図、（ｄ）はプリチャージ回路１０のＰチャネルトランジスタＰ５に供給されるプリチャージ開始信号φ２の波形を示す図、（ｅ）は強制降圧回路１０の第２のＮチャネルトランジスタＮ１１のゲートに供給される強制降圧制御信号φ３の波形を示す図である。
【図３】従来の半導体記憶装置の動作を説明するための信号の波形図であり、（ａ）はビットライン対の信号波形を示し、（ｂ）はワードラインの信号波形を示す図である。
【符号の説明】
１０： プリチャージ回路、 １１： 強制降圧回路、
１２： センスアンプ回路、 １３： ホールド回路、
ＢＬ： ビットライン、 ＷＬ： ワードライン、 Ｓ： 駆動ライン、
ＭＣ： メモリセル、 Ｃ１： 強制降圧用キャパシタ
Claims (2)
- キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、ビットライン対間を短絡することによりビットライン対を中間電位とするプリチャージを行う前に、ハイ側に充電されたビットラインの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことを特徴とする半導体記憶装置。
- キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、一端がハイ側の駆動ラインに接続された第１のスイッチング素子と、前記第１のスイッチング素子の他端と接地電位との間に並列に設けられた強制降圧用キャパシタ及び第２のスイッチング素子とを有する強制降圧回路を備え、事前に第２のスイッチング素子をオン状態として、前記強制降圧用キャパシタをゼロ電位に保持し、ビットライン対間を短絡することによりビットライン対を中間電位とするプリチャージを行う前に、前記第１のスイッチング素子をオン状態として、前記ハイ側の駆動ラインの電位をメモリセルに書き込んだデータが消失ない範囲内で、予め下げておくことを特徴とする半導体記憶装置。
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