JP2007226954A - 半導体メモリ装置のセンス増幅回路およびその駆動方法 - Google Patents

半導体メモリ装置のセンス増幅回路およびその駆動方法 Download PDF

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Abstract

【課題】低電圧動作の場合に駆動能力が劣る現象を補完するためにセンス増幅器のプルダウンスイッチング素子にアンダードライブを適用した半導体メモリ装置のセンス増幅回路を提供する。
【解決手段】センス増幅回路は、ＮＭＯＳトランジスタのプルダウン素子とＰＭＯＳトランジスタのプルアップ素子とを備え、ビットラインの間に構成され、前記ビットラインとデータ交換を遂行するセンス増幅器と、前記データ交換のために前記センス増幅器にプルアップとプルダウンとのための駆動電圧を提供し、前記駆動電圧を提供する時間に包含された一定区間の間に前記プルダウンのための駆動電圧でノーマル状態の前記プルダウンに適用される電圧よりも低い電圧を前記センス増幅器へ提供するアンダードライブを遂行する駆動制御部とを備える。
【選択図】図５

Description

本発明は、半導体メモリ装置のセンス増幅回路に関するものであって、さらに詳細には、低電圧動作の場合に駆動能力が劣る短所を補完するために、センス増幅器のプルダウンのスイッチング素子にアンダードライブ（Under drive）を適用した半導体メモリ装置のセンス増幅回路に関するものである。
通常、半導体メモリ装置は、漸次的低電圧で動作電圧が適用されるにつれて、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのしきい電圧に対する動作電圧のマージンが不足することになり、その結果、センス増幅器の動作特性が劣化される。
センス増幅器は、プルダウン用のＮＭＯＳトランジスタを備え、プルアップ用のＰＭＯＳトランジスタを備える。センス増幅器を成っているＮＭＯＳトランジスタとＰＭＯＳトランジスタのしきい電圧の平均値の変化が大きく、センス増幅器においてプルアップ用で構成されるＰＭＯＳトランジスタ間のしきい電圧の差がプルダウン用で構成されるＮＭＯＳトランジスタ間のしきい電圧の差よりも大きく現れる。従って、ＰＭＯＳ増幅器のオフセット電圧がＮＭＯＳ増幅器のオフセット電圧よりも非常に大きくなる。
低電圧動作の場合、増幅器の駆動能力が劣るため、上記の現象は動作特性を決定する重要な要素となる。
図１Ａおよび図１Ｂを参照すると、図１ＢのＸ軸は、図１Ａの右側ＮＭＯＳトランジスタおよび右側ＰＭＯＳトランジスタのしきい電圧に該当し、図１ＢのＹ軸は、図１Ａの左側ＮＭＯＳトランジスタおよび左側ＰＭＯＳトランジスタのしきい電圧に該当する。複数のセンス増幅器の夫々のＮＭＯＳトランジスタとＰＭＯＳトランジスタのしきい電圧値を測定して夫々座標に示したのが図１Ｂの図面である。
これを参照すると、ＮＭＯＳトランジスタの場合、左側および右側のしきい電圧の特性が均一に分布していることが分かる。しかし、ＰＭＯＳトランジスタの場合、左側および右側のしきい電圧の特性が分散して不均一に分布していることが分かる。
一方、従来には図２のようにセルアレイに対してセンス増幅器（ＳＡ）が構成される。図２は、フォールデッドビットライン構造を例示した図面である。
セルは、ワードラインＷＬｎによって駆動される１つのＮＭＯＳトランジスタと１つのキャパシタで構成され、ＮＭＯＳトランジスタのドレインはビットラインに連結され、ソースはキャパシタの一方の電極に連結され、この連結はライトされたチャージが貯蔵されるストレージノード（ＳＮ）と定義する。キャパシタの他方のプレート電極（ＰＬ）は共通セルプレートに連結され、セルプレート電圧が印加される。セルプレート電圧は普通ＶＤＤ／２と定義され、ＶＤＤはセルのハイ動作電圧と定義されることができる。
センス増幅器（ＳＡ）には、ビットラインＢＬ，／ＢＬが連結され、ワードラインＷＬ０が活性化されビットラインＢＬにセルデータが伝達されると、ビットライン／ＢＬは基準電圧を供給することになる。逆に、ワードラインＷＬ１が活性化されビットライン／ＢＬにセルデータが伝達されると、ビットラインＢＬは基準電圧を供給することになる。データバッファーとセンス増幅器（ＳＡ）のデータ入力および出力はローカルデータバス（ＬＤＢ，ＬＤＢＢ）によって成る。
図３は、ラッチ型センス増幅器を有する回路である。
ラッチ型センス増幅器のプルアップ活性化端は、制御信号ＳＡＰによって駆動され、プルダウン活性化端は制御信号ＳＡＮによって駆動される。
ビットラインＢＬ，／ＢＬには、プリチャージのためにイコライジング信号ＢＬＥＱを利用してビットラインプリチャージ電圧ＶＢＬＰが供給される。ここで、ビットラインプリチャージ電圧ＶＢＬＰはＶＤＤ／２と定義されることができる。
そして、センス増幅器を選択してビットラインＢＬ，／ＢＬとローカルデータバスＬＤＢ、ＬＤＢＢとの間のデータを交換することはコラム選択信号ＹＩによって成り、センス増幅器とセルアレイ間のビットラインＢＬ，／ＢＬを通じたデータ交換はビットライン選択信号ＢＩＳＨ，ＢＩＳＬによって遂行される。
また、ビットラインＢＬ，／ＢＬ間の電圧を均等化するためにイコライジング信号ＢＬＥＱが利用される。
上述した図２および図３の回路は図４のように動作され、具体的にプリチャージ（
Precharge）区間でビットラインＢＬ，／ＢＬ、制御信号ＳＡＮ，ＳＡＰがビットラインプリチャージ電圧ＶＢＬＰでプリチャージされる。
また、プリチャージ区間に繋がるチャージシェア（Charge share）区間には、ワードラインＷＬが活性化され、それによってビットラインＢＬにセルのデータが載せる。
その後、センス増幅（Sense amplify）区間には、ビットラインＢＬ，／ＢＬの信号を増幅するために制御信号ＳＡＮはグラウンド電圧へ遷移させ、制御信号ＳＡＰはＶＤＤ電圧へ遷移させる。従って、ビットラインＢＬ，／ＢＬはセルハイ電圧レベルとグラウンドレベルとに増幅される。
次いで、リストア（Restore）が遂行され、この区間でビットライン，／ＢＬの増幅された信号はセルにリライト（Rewrite）される。
リストアが完了されると、ビットラインＢＬ，／ＢＬなどはさらにプリチャージ状態に復帰される。
上述したように動作する半導体メモリ装置の動作電圧が低まると、上述したようにセンス増幅器に包含されるＮＭＯＳトランジスタとＰＭＯＳトランジスタとのしきい電圧に対する動作電圧のマージンが不足することになり、その結果、センス増幅器の動作特性が劣化する。
特に、センス増幅器の両方のＰＭＯＳトランジスタの間のしきい電圧の差がセンス増幅器の両方のＮＭＯＳトランジスタの間のしきい電圧の差よりもはるかに大きい。従って、低電圧動作の場合、センス増幅器の増幅駆動能力が劣る。
上記した問題を解決するために、従来には半導体メモリ装置にオーバードライブ方式が採択され、ＰＭＯＳの駆動能力を向上させることが提示されたことがある。
しかし、オーバードライブの場合、ＰＭＯＳのオフセット特性が大きく作用してセンス増幅器の出力に誤りデータが出力される問題が発生する。
上記のような従来技術の問題点を解決するための本発明の目的は、センス増幅器の駆動能力を向上させるために駆動時点にアンダードライブを遂行することにある。
また、本発明は、アンダードライブをオーバードライブと共に遂行することによって、オーバードライブによって発生されるセンス増幅器の出力上の誤りデータが発生することが解決することを目的とする。
なお、本発明の他の目的は、センス増幅回路の駆動能力を向上させることによって、セルのデータをリード（read）するか、セルにデータをライト（write）するときの速度を改善させることにある。
上記の目的を達成するために、本発明によるセンス増幅回路は、ＮＭＯＳトランジスタのプルダウン素子とＰＭＯＳトランジスタのプルアップ素子とを備え、ビットラインの間に構成され、前記ビットラインとデータ交換を遂行するセンス増幅器と、前記データ交換のために前記センス増幅器にプルアップとプルダウンとのための駆動電圧を提供し、前記駆動電圧を提供する時間に包含された一定区間の間に前記プルダウンのための駆動電圧でノーマル状態の前記プルダウンに適用される電圧よりも低い電圧を前記センス増幅器へ提供するアンダードライブを遂行する駆動制御部とを備える。
前記駆動制御部は、前記センス増幅器と前記ビットラインとが連結された以後、前記アンダードライブを遂行することができる。
前記駆動制御部は、前記アンダードライブのために接地電圧よりも低い電圧、負の電圧、または接地電圧よりは低く、−５Ｖよりは高い電圧の中からいずれか１つを選択的に適用することができる。
前記駆動制御部は、前記駆動電圧を提供する時間に包含された一定区間の間に前記プルアップのための駆動電圧でノーマル状態の前記プルアップに適用される電圧よりも高い電圧を前記センス増幅器へ提供するオーバードライブを遂行することができ、前記オーバードライブを遂行するためにチップ供給電圧（ＶＤＤ）と同じレベル、またはそれより昇圧されたレベルの電圧を供給することができる。
前記駆動制御部は、前記アンダードライブに次いで前記オーバードライブを遂行することができ、前記アンダードライブと前記オーバードライブを一定時間に重畳して遂行することができる。
前記駆動制御部は、ノーマルプルアップ制御信号によってノーマルプルアップ用電圧を前記センス増幅器に提供するノーマルプルアップ駆動部と、ノーマルプルダウン制御信号によってノーマルプルダウン用電圧を前記センス増幅器に提供するノーマルプルダウン駆動部と、アンダードライブ制御信号によって前記ノーマルプルダウン用電圧よりも低いレベルの電圧を前記センス増幅器に提供するアンダードライブ部を備えることができる。
ここに、オーバードライブ制御信号によって前記ノーマルプルアップ用電圧よりも高いレベルの電圧を前記センス増幅器に提供するオーバードライブ部をさらに備えることができる。
本発明による半導体は、ＮＭＯＳトランジスタのプルダウン素子とＰＭＯＳトランジスタのプルアップ素子とを備え、ビットラインの間に構成され、前記ビットラインとデータ交換を遂行するセンス増幅器と、前記データ交換のために前記センス増幅器と前記ビットラインとの間の連結を決定するビットライン選択部と、前記データ交換のために前記センス増幅器にプルアップとプルダウンのための駆動電圧を提供し、前記駆動電圧を提供する時間に包含された一定区間の間に前記プルダウンのための駆動電圧でノーマル状態の前記プルダウンに適用される電圧よりも低い電圧を前記センス増幅器へ提供するアンダードライブを遂行する駆動制御部とを備えることを特徴とする半導体メモリ装置のセンス増幅回路である。
本発明は、ビットラインのプリチャージの以後、ビットラインとセンス増幅器とを連結する第１段階と、前記センス増幅器に包含されたＮＭＯＳトランジスタのプルダウン駆動端にノーマル状態のプルダウンに適用される電圧よりも低い電圧を印加してアンダードライブを遂行する第２段階と、前記アンダードライブが始まった以後、前記センス増幅器に包含されたＰＭＯＳトランジスタのプルアップ駆動端にノーマル状態のプルアップに適用される電圧よりも高い電圧を印加してオーバードライブを遂行する第３段階と、前記アンダードライブが終了されると、前記センス増幅器に包含された前記ＮＭＯＳトランジスタの前記プルダウン駆動端にノーマル状態のプルダウンに適用される電圧を印加してプルダウンを遂行する第４段階と、前記オーバードライブが終了されると、前記センス増幅器に包含された前記ＰＭＯＳトランジスタの前記プルアップ駆動端にノーマル状態のプルアップに適用される電圧を印加してプルアップを遂行する第５段階とを備えることを特徴とする半導体メモリ装置のセンス増幅回路の駆動方法である。
前記アンダードライブは、接地電圧よりも低い電圧、負の電圧、または接地電圧よりは低く、−５Ｖよりは高い電圧の中からいずれか一つで遂行されることができる。
前記オーバードライブは、チップ供給電圧（ＶＤＤ）と同じレベル、またはそれより昇圧されたレベルの電圧で遂行されることができる。
前記アンダードライブと前記オーバードライブは、一定時間に重畳して遂行されるか、前記オーバードライブが終了する前に遂行されるか、前記ノーマル状態のプルアップが始まる前に終了されることができる。
以上説明したように、本発明によると、半導体メモリ装置を低電圧で動作する場合、センス増幅器の駆動能力を向上させる効果がある。
また、本発明のアンダードライブを遂行することによって、オーバードライブによって発生される誤りデータを減少させる効果がある。
なお、本発明によると低電圧状態でセルの電圧をセンシングすることより、アンダードライブとオーバードライブによってセルの電圧をセンシングすることがセルのデータをリード（read）するか、セルにデータをライト（write）する場合の速度を改善させることができる。
以下、本発明による半導体メモリ装置のセンス増幅回路およびその駆動方法の好ましい実施形態に対して添付図面を参照しながら詳細に説明する。
図５に本発明による半導体メモリ装置のセンス増幅回路のフォールデッドビットライン構造に適用された実施形態を例示する。ここで、ビットラインＢＬ，／ＢＬの間にセンス増幅部１０が構成され、センス増幅部１０のセンス増幅器（ＳＡ）にプルアップ用およびプルダウン用電圧を夫々提供するように駆動制御部２０が構成される。
ここで、ビットラインＢＬ，／ＢＬの間に一対のイコライザー（equalizer）１２，１４、プリチャージ（precharge）部１６、およびセンス増幅器（ＳＡ）が夫々並列に構成される。そして、一対のイコライザー１２、１４の間にプリチャージ部１６とセンス増幅器（ＳＡ）とが構成され、イコライザー１２とプリチャージ部１６との間のビットラインＢＬ，／ＢＬの上にビットライン選択部１３が構成され、イコライザー１４とセンス増幅器（ＳＡ）との間のビットラインＢＬ，／ＢＬの上にビットライン選択部１７が構成される。
また、センス増幅器（ＳＡ）のビットラインＢＬ，／ＢＬと連結された入出力端は、選択部１８を通じて入出力ラインＳＩＯ、ＳＩＯＢと夫々連結される。
なお、駆動制御部２０は、ノーマルプルアップ駆動部２２と、オーバードライブ部２４と、ノーマルプルダウン駆動部２６と、アンダードライブ部２８とを夫々備え、ノーマルプルアップ駆動部２２とオーバードライブ部２４とは、それらに互いに異なる電圧（コア電圧ＶＣＯＲＥ、および高電圧（ＶＤＤまたはＶＰＰ））が印加され、センス増幅器（ＳＡ）のプルアップ電圧印加端（ＲＴＯ）に共通に連結される。ノーマルプルダウン駆動部２６とアンダードライブ部２８とは、それらに互いに異なる電圧（接地電圧ＶＳＳ、およびバックバイアス電圧ＶＢＢ２）が印加され、センス増幅器（ＳＡ）のプルダウン電圧印加端（ＳＢ）に共通に連結される。
前記のように構成されたセンス増幅部は、イコライジング信号ＢＬＥＱによってプリチャージのためにビットラインＢＬ，／ＢＬにＶＣＯＥＲ／２電圧が供給される。
センス増幅器（ＳＡ）と入出力ラインＳＩＯ，ＳＩＯＢ間のデータ入出力はコラム選択信号のＹＩによって遂行される。
センス増幅器（ＳＡ）とセルアレイ間のビットラインＢＬ，／ＢＬを通じたデータ交換はビットライン選択信号ＢＩＳＨ，ＢＩＳＬによって遂行される。
なお、ビットラインＢＬ，／ＢＬ間の均等化のためにイコライザー１２がイコライジング信号ＢＬＥＱによって動作される。
一方、駆動制御部２０において、ビットラインハイ電圧であるＶＣＯＲＥ電圧をセンス増幅器（ＳＡ）のプルアップ用で供給するためのＮＭＯＳトランジスタを備えるノーマルプルアップ駆動部２２は、ノーマルプルアップ制御信号ＳＡＰ１によって駆動され、オーバードライブのためにチップ供給電圧であるＶＤＤまたはそれより昇圧された高電圧ＶＰＰをセンス増幅器（ＳＡ）のプルアップ用で供給するＮＭＯＳトランジスタを備えるオーバードライブ部２４は、オーバードライブ制御信号ＳＡＰ２によって駆動される。そして、ビットラインに接地電圧ＶＳＳを供給するためにＮＭＯＳトランジスタを備えるノーマルプルダウン駆動部２６は、ノーマルプルダウン制御信号ＳＡＮ１によって駆動され、アンダードライブのために負の電圧であるバックバイアス電圧ＶＢＢ２を供給するためにＮＭＯＳトランジスタを備えるアンダードライブ部２８は、アンダードライブ制御信号ＳＡＮ２によって駆動される。
上述したように、フォールデッドビットラインに適用された実施形態が構成されることによって、図６のようにセンス増幅回路は動作する。
プリチャージ区間でビットラインＢＬ，／ＢＬ、センス増幅器（ＳＡ）のプルアップ駆動端（ＲＴＯ）とプルダウン駆動端（ＳＢ）はＶＣＯＲＥ／２でプリチャージされる。
この状態で区間ＴＯに進入すると、セルのワードラインが活性化されビットラインＢＬにセルのデータが載る。この状態はビットライン選択信号ＢＬＳＨまたはＢＬＳＬが“ハイ（High）”状態であるため、セルの方のビットライン選択部１３がオープン状態である。
その後、区間Ｔ１でビットライン選択信号ＢＬＳＨが“ハイ（High）”から“ロー
（Low）”へ遷移してビットラインのスイッチング状態を非活性化させる。そうすると、ビットラインＢＬ，／ＢＬとセンス増幅器（ＳＡ）の入出力端（ＳＬ，／ＳＬ）との間が分離される。この際、ビットライン選択信号の非活性化状態は次の区間Ｔ２まで維持される。
そして、区間Ｔ１でアンダードライブ制御信号ＳＡＮ２が活性化される。そうすると、アンダードライブ部２８が駆動され、センス増幅器（ＳＡ）のプルダウン駆動端（ＳＢ）は負の電圧、即ち、アンダードライブ電圧ＶＢＢ２へ遷移され、その状態は区間Ｔ２まで維持される。
アンダードライブ制御信号ＳＡＮ２は、区間Ｔ１からＴ２にかけて活性化され、それによってセンス増幅器（ＳＡ）のプルダウン駆動端（ＳＢ）は負の電圧、即ち、アンダードライブ電圧ＶＢＢ２に維持され、この区間はネガティブアンダードライブ区間と定義する。
また、区間Ｔ２に進入すると、オーバードライブ制御信号ＳＡＰ２が活性化される。そうすると、オーバードライブ部２４が駆動され、センス増幅器（ＳＡ）のプルアップ駆動端（ＲＴＯ）は高電圧ＶＰＰへ遷移され、その状態は区間Ｔ３まで維持される。
オーバードライブ制御信号ＳＡＰ２は、区間Ｔ２からＴ３にかけて活性化され、それによってセンス増幅器（ＳＡ）のプルアップ駆動端（ＲＴＯ）は高電圧ＶＰＰに維持され、この区間はオーバードライブ区間と定義し、オーバードライブ区間でセルのデータが増幅される。
また、区間Ｔ３でアンダードライブ制御信号ＳＡＮ２を非活性化させ、ノーマルプルダウン制御信号ＳＡＮ１とビットライン選択信号ＢＩＳＨを活性化させる。
ビットライン選択信号ＢＩＳＨがさらに活性化されると、センス増幅器（ＳＡ）の増幅信号が出力端ＳＬ，／ＳＬからビットラインＢＬ，／ＢＬへ伝達される。
その後、区間Ｔ４でオーバードライブ制御信号ＳＡＰ２が“ロー”へ遷移され、ビットラインのオーバードライブが中止される。
そして、区間Ｔ４でノーマルプルアップ制御信号ＳＡＰ１が“ハイ”へ遷移し、センス増幅器（ＳＡ）にプルアップのために供給される電圧を高電圧ＶＰＰからコア電圧ＶＣＯＲＥに変更する。
図７にセルストレージ電圧のデータ“１”は、ＳＮ（ＤＡＴＡ１）と定義し、データ“０”は、ＳＮ（ＤＡＴＡ０）と定義する。そして、図７で図６のネガティブアンダードライブ区間にネガティブアンダードライブ領域が対応し、この領域で負の電圧ＶＢＢ２は凡そ−０．４Ｖを印加した場合を例示し、センス増幅器（ＳＡ）の出力端ＳＬの電圧が負の電圧ＶＢＢを従うことが分かる。
一方、本発明は、オープンビットライン（Opened Bit Line）構造にも適用されることができ、それに対する例示が図８に開示される。
図８の回路は、ビットラインＢＬ，／ＢＬ間にセンス増幅部１００が構成され、センス増幅部１００のセンス増幅器ＳＡ１にプルアップ用およびプルダウン用電圧を夫々提供するように駆動制御部２００が構成される。
ここで、ビットラインＢＬ，／ＢＬ間に、プリチャージ部１１６およびセンス増幅器ＳＡ１が並列に夫々構成される。また、ビットライン選択部１１７とビットライン選択部１１３との間にプリチャージ部１１６とセンス増幅器ＳＡ１が構成され、センス増幅器ＳＡ１のビットラインＢＬ，／ＢＬと連結された入出力端は選択部１１８を通じて入出力ラインＳＩＯ、ＳＩＯＢと夫々連結される。
また、駆動制御部２００は、ノーマルプルアップ駆動部２２２と、オーバードライブ部２２４と、ノーマルプルダウン駆動部２２６と、アンダードライブ部２２８とを夫々備え、ノーマルプルアップ駆動部２２２とオーバードライブ部２２４とは、それらに互いに異なる電圧（コア電圧ＶＣＯＲＥ、および高電圧（ＶＤＤまたはＶＰＰ））が印加され、センス増幅器（ＳＡ１）のプルアップ電圧印加端（ＲＴＯ）に共通に連結される。ノーマルプルダウン駆動部２２６とアンダードライブ部２２８とは、それらに互いに異なる電圧（接地電圧ＶＳＳ、およびバックバイアス電圧ＶＢＢ２）が印加され、センス増幅器（ＳＡ１）のプルダウン電圧印加端（ＳＢ）に共通に連結される。
前記のように構成されたセンス増幅部は、イコライジング信号ＢＬＥＱによってプリチャージのためにビットラインＢＬ，／ＢＬにＶＣＯＥＲ／２電圧の供給を受ける。
センス増幅器（ＳＡ１）と入出力ラインＳＩＯ，ＳＩＯＢ間のデータ入出力はコラム選択信号のＹＩによって遂行される。
センス増幅器（ＳＡ１）とセルアレイ間のビットラインＢＬ，／ＢＬを通じたデータ交換はビットライン選択信号ＢＩＳによって遂行される。
なお、ビットラインＢＬ，／ＢＬ間の均等化のためにイコライザー１１２がイコライジング信号ＢＬＥＱによって動作される。
一方、駆動制御部２００において、ビットラインハイ電圧であるＶＣＯＲＥ電圧をセンス増幅器（ＳＡ１）のプルアップ用で供給するためのＮＭＯＳトランジスタを備えるノーマルプルアップ駆動部２２２は、ノーマルプルアップ制御信号ＳＡＰ１によって駆動され、オーバードライブのためにチップ供給電圧であるＶＤＤやそれより昇圧された高電圧ＶＰＰをセンス増幅器（ＳＡ１）のプルアップ用で供給するＮＭＯＳトランジスタを備えるオーバードライブ部２２４は、オーバードライブ制御信号ＳＡＰ２によって駆動される。そして、ビットラインに接地電圧ＶＳＳを供給するためにＮＭＯＳトランジスタを備えるノーマルプルダウン駆動部２２６は、ノーマルプルダウン制御信号ＳＡＮ１によって駆動され、アンダードライブのために負の電圧であるバックバイアス電圧ＶＢＢ２を供給するためにＮＭＯＳトランジスタを備えるアンダードライブ部２２８は、アンダードライブ制御信号ＳＡＮ２によって駆動される。
上述した図８のように、オープンビットライン構造にアンダードライブ方式が適用された場合において、センス増幅器（ＳＡ１）に関連した動作は図５の実施形態と同一であるため重複説明は省略する。
上述したように、本発明はセンス増幅器のＮＭＯＳトランジスタとＰＭＯＳトランジスタとのしきい電圧の差によって発生する増幅器の特性劣化を改善するために次のような方法によって駆動される。
１）初期増幅段階ではＮＭＯＳ駆動能力を向上させるために、ＮＭＯＳトランジスタのソースの方を“ロー”電圧の増幅のために接地電圧よりも低い負の電圧でアンダードライブする。
２）ＮＭＯＳトランジスタによってロー電圧の増幅が完了すると、ハイ電圧を増幅し、この時ハイ電圧はビットライン駆動電圧よりも高い電圧を印加してオーバードライブする。
一般的なセンス増幅器の回路図である。 図１Ａのセンス増幅器のしきい電圧のオフセット特性を説明するための図である。 一般的なフォールデッドビットライン構造のメモリセルアレイとセンシング関連の回路図である。 一般的なフォールデッドビットライン構造に適用されるセンス増幅回路を示す回路図である。 セルアレイ駆動およびセンシング関連動作のタイミング図である。 本発明による半導体メモリ装置のセンス増幅回路のフォールデッドビットライン構造に適用される好ましい実施形態を示す回路図である。 本発明の図５の実施形態の動作に関連したタイミング図である。 本発明の図５の実施形態の動作に関連した信号の波形図である。 本発明による半導体メモリ装置のセンス増幅回路のオープンビットライン構造に適用される好ましい実施形態を示す回路図である。
符号の説明
１０，１００ センス増幅部
１２，１４ イコライザー
１３，１１３ ビットライン選択部
１６，１１６ プリチャージ部
１７，１１７ ビットライン選択部
１８，１１８ 選択部
２０，２００ 駆動制御部
２２，２２２ ノーマルプルアップ駆動部
２４，２２４ オーバードライブ部
２６，２２６ ノーマルプルダウン駆動部
２８，２２８ アンダードライブ部

Claims (32)

  1. ＮＭＯＳトランジスタのプルダウン素子とＰＭＯＳトランジスタのプルアップ素子とを備え、ビットラインの間に構成され、前記ビットラインとデータ交換を遂行するセンス増幅器と、
    前記データ交換のために前記センス増幅器にプルアップとプルダウンとのための駆動電圧を提供し、前記駆動電圧を提供する時間に包含された一定区間の間に前記プルダウンのための駆動電圧でノーマル状態の前記プルダウンに適用される電圧よりも低い電圧を前記センス増幅器へ提供するアンダードライブを遂行する駆動制御部とを備えることを特徴とする半導体メモリ装置のセンス増幅回路。
  2. 前記駆動制御部は、前記センス増幅器と前記ビットラインとが連結された以後、前記アンダードライブを遂行することを特徴とする請求項１に記載の半導体メモリ装置のセンス増幅回路。
  3. 前記駆動制御部は、前記アンダードライブのために接地電圧よりも低い電圧を提供することを特徴とする請求項１に記載の半導体メモリ装置のセンス増幅回路。
  4. 前記駆動制御部は、前記アンダードライブのために負の電圧を提供することを特徴とする請求項１に記載の半導体メモリ装置のセンス増幅回路。
  5. 前記駆動制御部は、前記アンダードライブのために接地電圧よりは低く、−５Ｖよりは高い電圧を提供することを特徴とする請求項１に記載の半導体メモリ装置のセンス増幅回路。
  6. 前記駆動制御部は、前記駆動電圧を提供する時間に包含された一定区間の間に前記プルアップのための駆動電圧でノーマル状態の前記プルアップに適用される電圧よりも高い電圧を前記センス増幅器へ提供するオーバードライブを遂行することを特徴とする請求項１に記載の半導体メモリ装置のセンス増幅回路。
  7. 前記駆動制御部は、前記オーバードライブを遂行するためにチップ供給電圧（ＶＤＤ）と同じレベル、またはそれより昇圧されたレベルの電圧を供給することを特徴とする請求項６に記載の半導体メモリ装置のセンス増幅回路。
  8. 前記駆動制御部は、前記アンダードライブに次いで前記オーバードライブを遂行することを特徴とする請求項６に記載の半導体メモリ装置のセンス増幅回路。
  9. 前記駆動制御部は、前記アンダードライブと前記オーバードライブが一定時間に重畳して遂行されることを特徴とする請求項８に記載の半導体メモリ装置のセンス増幅回路。
  10. 前記駆動制御部は、ノーマルプルアップ制御信号によってノーマルプルアップ用電圧を前記センス増幅器に提供するノーマルプルアップ駆動部と、
    ノーマルプルダウン制御信号によってノーマルプルダウン用電圧を前記センス増幅器に提供するノーマルプルダウン駆動部と、
    アンダードライブ制御信号によって前記ノーマルプルダウン用電圧よりも低いレベルの電圧を前記センス増幅器に提供するアンダードライブ部とを備えることを特徴とする請求項１に記載の半導体メモリ装置のセンス増幅回路。
  11. オーバードライブ制御信号によって前記ノーマルプルアップ用電圧よりも高いレベルの電圧を前記センス増幅器に提供するオーバードライブ部をさらに備えることを特徴とする請求項１０に記載の半導体メモリ装置のセンス増幅回路。
  12. セルに連結されるビットラインと、
    ＮＭＯＳトランジスタのプルダウン素子とＰＭＯＳトランジスタのプルアップ素子とを備え、前記ビットラインの間に構成され、前記ビットラインとデータ交換を遂行するセンス増幅器と、
    前記データ交換のために前記センス増幅器と前記ビットラインとの間の連結を決定するビットライン選択部と、
    前記データ交換のために前記センス増幅器にプルアップとプルダウンとのための駆動電圧を提供し、前記駆動電圧を提供する時間に包含された一定区間の間に前記プルダウンのための駆動電圧でノーマル状態の前記プルダウンに適用される電圧よりも低い電圧を前記センス増幅器へ提供するアンダードライブを遂行する駆動制御部とを備えることを特徴とする半導体メモリ装置のセンス増幅回路。
  13. 前記駆動制御部は、前記センス増幅器と前記ビットラインとが連結された以後、前記アンダードライブを遂行することを特徴とする請求項１２に記載の半導体メモリ装置のセンス増幅回路。
  14. 前記駆動制御部は、前記アンダードライブのために接地電圧よりも低い電圧を提供することを特徴とする請求項１２に記載の半導体メモリ装置のセンス増幅回路。
  15. 前記駆動制御部は、前記アンダードライブのために負の電圧を提供することを特徴とする請求項１２に記載の半導体メモリ装置のセンス増幅回路。
  16. 前記駆動制御部は、前記アンダードライブのために接地電圧よりは低く、−５Ｖよりは高い電圧を提供することを特徴とする請求項１２に記載の半導体メモリ装置のセンス増幅回路。
  17. 前記駆動制御部は、前記駆動電圧を提供する時間に包含された一定区間の間に前記プルアップのための駆動電圧でノーマル状態の前記プルアップに適用される電圧よりも高い電圧を前記センス増幅器へ提供するオーバードライブを遂行することを特徴とする請求項１２に記載の半導体メモリ装置のセンス増幅回路。
  18. 前記駆動制御部は、前記オーバードライブを遂行するためにチップ供給電圧（ＶＤＤ）と同じレベル、またはそれより昇圧されたレベルの電圧を供給することを特徴とする請求項１７に記載の半導体メモリ装置のセンス増幅回路。
  19. 前記駆動制御部は、前記アンダードライブに次いで前記オーバードライブを遂行することを特徴とする請求項１７に記載の半導体メモリ装置のセンス増幅回路。
  20. 前記駆動制御部は、前記アンダードライブと前記オーバードライブが一定時間に重畳して遂行されることを特徴とする請求項１９に記載の半導体メモリ装置のセンス増幅回路。
  21. 前記駆動制御部は、ノーマルプルアップ制御信号によってノーマルプルアップ用電圧を前記センス増幅器に提供するノーマルプルアップ駆動部と、
    ノーマルプルダウン制御信号によってノーマルプルダウン用電圧を前記センス増幅器に提供するノーマルプルダウン駆動部と、
    アンダードライブ制御信号によって前記ノーマルプルダウン用電圧よりも低いレベルの電圧を前記センス増幅器に提供するアンダードライブ部とを備えることを特徴とする請求項１２に記載の半導体メモリ装置のセンス増幅回路。
  22. オーバードライブ制御信号によって前記ノーマルプルアップ用電圧よりも高いレベルの電圧を前記センス増幅器に提供するオーバードライブ部をさらに備えることを特徴とする請求項２１に記載の半導体メモリ装置のセンス増幅回路。
  23. 前記ビットラインは、フォールデッドビットライン構造を有すること特徴とする請求項１２に記載の半導体メモリ装置のセンス増幅回路。
  24. 前記ビットラインは、オープンビットライン構造を有すること特徴とする請求項１２に記載の半導体メモリ装置のセンス増幅回路。
  25. ビットラインのプリチャージの以後、ビットラインとセンス増幅器とを連結する第１段階と、
    前記センス増幅器に包含されたＮＭＯＳトランジスタのプルダウン駆動端にノーマル状態のプルダウンに適用される電圧よりも低い電圧を印加してアンダードライブを遂行する第２段階と、
    前記アンダードライブが始まった以後、前記センス増幅器に包含されたＰＭＯＳトランジスタのプルアップ駆動端にノーマル状態のプルアップに適用される電圧よりも高い電圧を印加してオーバードライブを遂行する第３段階と、
    前記アンダードライブが終了すると、前記センス増幅器に包含された前記ＮＭＯＳトランジスタの前記プルダウン駆動端にノーマル状態のプルダウンに適用される電圧を印加してプルダウンを遂行する第４段階と、
    前記オーバードライブが終了すると、前記センス増幅器に包含された前記ＰＭＯＳトランジスタの前記プルアップ駆動端にノーマル状態のプルアップに適用される電圧を印加してプルアップを遂行する第５段階とを備えることを特徴する 半導体メモリ装置のセンス増幅回路の駆動方法。
  26. 前記アンダードライブは、接地電圧よりも低い電圧で遂行されることを特徴とする請求項２５に記載の半導体メモリ装置のセンス増幅回路の駆動方法。
  27. 前記アンダードライブは、負の電圧で遂行されることを特徴とする請求項２５に記載の半導体メモリ装置のセンス増幅回路の駆動方法。
  28. 前記アンダードライブは、接地電圧よりは低く、−５Ｖよりは高い電圧で遂行されることを特徴とする請求項２５に記載の半導体メモリ装置のセンス増幅回路の駆動方法。
  29. 前記オーバードライブは、チップ供給電圧（ＶＤＤ）と同じレベル、またはそれより昇圧されたレベルの電圧で遂行されることを特徴とする請求項２５に記載の半導体メモリ装置のセンス増幅回路の駆動方法。
  30. 前記アンダードライブと前記オーバードライブは、一定時間に重畳して遂行されることを特徴とする請求項２５に記載の半導体メモリ装置のセンス増幅回路の駆動方法。
  31. 前記アンダードライブは、前記オーバードライブが終了する前に遂行されることを特徴とする請求項３０に記載の半導体メモリ装置のセンス増幅回路の駆動方法。
  32. 前記アンダードライブは、前記ノーマル状態のプルアップが始まる前に終了することを特徴とする請求項２５に記載の半導体メモリ装置のセンス増幅回路の駆動方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8509002B2 (en) 2009-05-29 2013-08-13 Samsung Electronics Co., Ltd. Semiconductor memory device and method of driving the same
KR20190001769A (ko) * 2017-06-28 2019-01-07 에스케이하이닉스 주식회사 증폭기 회로

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372746B2 (en) * 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
KR100897280B1 (ko) * 2007-09-04 2009-05-14 주식회사 하이닉스반도체 리시버 회로
KR100927402B1 (ko) 2007-11-05 2009-11-19 주식회사 하이닉스반도체 반도체 메모리 소자
KR100893597B1 (ko) 2007-12-05 2009-04-17 주식회사 하이닉스반도체 센스 앰프와 그의 구동 방법 그리고 상기 센스 앰프를 갖는반도체 메모리 장치
KR100892727B1 (ko) * 2007-12-21 2009-04-10 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법
KR101036926B1 (ko) 2009-12-30 2011-05-25 주식회사 하이닉스반도체 반도체 메모리 장치
TW201201206A (en) 2010-06-10 2012-01-01 Mosaid Technologies Inc Semiconductor memory device with sense amplifier and bitline isolation
KR20130057855A (ko) * 2011-11-24 2013-06-03 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101895420B1 (ko) * 2012-05-25 2018-09-06 에스케이하이닉스 주식회사 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치
US9107151B2 (en) * 2013-03-15 2015-08-11 Cisco Technology, Inc. Wireless system with split control plane and data plane
KR20150017574A (ko) * 2013-08-07 2015-02-17 에스케이하이닉스 주식회사 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR20150029351A (ko) * 2013-09-10 2015-03-18 에스케이하이닉스 주식회사 데이터 트레이닝 장치
KR20150144171A (ko) * 2014-06-16 2015-12-24 에스케이하이닉스 주식회사 반도체 장치
KR20160069147A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 데이터 감지 증폭기 및 이를 포함하는 메모리 장치
KR101543701B1 (ko) 2014-12-22 2015-08-12 연세대학교 산학협력단 감지 증폭기 및 그를 이용한 반도체 메모리 장치
KR20160124582A (ko) 2015-04-20 2016-10-28 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
KR20170013488A (ko) * 2015-07-27 2017-02-07 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102368878B1 (ko) * 2015-07-31 2022-03-02 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 비트 라인 센스 앰프 동작 방법
KR20170041514A (ko) 2015-10-07 2017-04-17 삼성전자주식회사 반도체 메모리 장치의 센스 앰프 구동 회로 및 그것의 동작 방법
KR102413984B1 (ko) * 2017-11-23 2022-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치
US10892011B2 (en) * 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
CN112447208A (zh) * 2019-08-30 2021-03-05 长鑫存储技术有限公司 灵敏放大器及其驱动方法、存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06309872A (ja) * 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体記憶装置
JPH10340581A (ja) * 1997-06-06 1998-12-22 Toshiba Corp 半導体集積回路装置
JP2000243085A (ja) * 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
JP2004220753A (ja) * 2003-01-13 2004-08-05 Micron Technol Inc 低電圧メモリの強化された感知のための方法及び装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009956B1 (ko) * 1994-02-16 1996-07-25 현대전자산업 주식회사 반도체 소자의 감지 증폭기
JP3209265B2 (ja) * 1997-08-01 2001-09-17 日本電気株式会社 半導体回路
KR100280396B1 (ko) * 1997-08-08 2001-02-01 김영환 센스앰프구동회로
US5982690A (en) * 1998-04-15 1999-11-09 Cirrus Logic, Inc. Static low-power differential sense amplifier circuits, systems and methods
US6633188B1 (en) * 1999-02-12 2003-10-14 Texas Instruments Incorporated Sense amplifier-based flip-flop with asynchronous set and reset
KR100668732B1 (ko) * 2001-07-04 2007-01-26 주식회사 하이닉스반도체 반도체 메모리의 데이터 센싱 회로
KR100596774B1 (ko) * 2003-06-27 2006-07-04 주식회사 하이닉스반도체 메모리 장치의 감지 증폭기의 오버 드라이빙 시점 조절방법 및 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06309872A (ja) * 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体記憶装置
JPH10340581A (ja) * 1997-06-06 1998-12-22 Toshiba Corp 半導体集積回路装置
JP2000243085A (ja) * 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
JP2004220753A (ja) * 2003-01-13 2004-08-05 Micron Technol Inc 低電圧メモリの強化された感知のための方法及び装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8509002B2 (en) 2009-05-29 2013-08-13 Samsung Electronics Co., Ltd. Semiconductor memory device and method of driving the same
KR20190001769A (ko) * 2017-06-28 2019-01-07 에스케이하이닉스 주식회사 증폭기 회로
KR102319827B1 (ko) 2017-06-28 2021-11-01 에스케이하이닉스 주식회사 증폭기 회로

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