TWI329875B - Sense amplifier circuit in semiconductor memory device and driving method thereof - Google Patents
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Description
1329875 九、發明說明: 【發明所屬之技術領域】 本發明係關於一種半導體記憶元件中的感應放 大器電路者,更詳細的說,乃關於用以補強低電壓動 作的場合驅動能力降低之缺點,而對感應放大器之拉 下開關元件使用不足驅動的半導體記憶元件中的感 應放大電路。 【先前技術】 通常半導體元件逐漸施加低電壓的動作電壓,致 使對NMOS電晶體及PMOS電晶體的臨界電壓的動 作電壓,其邊際效用不足,結果感應放大器的動作特 性低劣。 感應放大器具有拉下用NMOS電晶體,及拉上 用PMOS電晶體。形成感應放大器的NMOS電晶體 與PMOS電晶體的臨界電壓平均值變化大,而就感 應放大器而言’構成拉上用PMOS電晶體間的臨界 電壓差,較之構成拉下用NMOS電晶體間的臨界電 壓差為大。由是,PMOS放大器的偏置電壓遠大於 NMOS放大器的偏置電壓。 低電壓動作的場合,放大器的驅動能力降低,因 此上揭現象成為決定動作特性的重要因素。 參照圖la及圖lb,圖lb之X軸相當於圖la右 1329875 側之NMOS電晶體與右側之PMOS電晶體的臨界電 %r 壓。圖lb之Y軸相當於圖la左側之NM〇S電晶體 與左側之PMOS電晶體的臨界電壓。測定各複數感 應放大器之NMOS電晶體與PMOS電晶體之臨界電 壓值而各表示於座標,即成為圖lb之圖面。 參照該圖,於NMOS電晶體的場合,可知左側 與右側臨界電壓之特性成均勻的分佈。但是PMOS _ 電晶體的場合,左側與右側臨界電壓之特性成分散而 不均勻的分佈。 另一方面,先前的情形如圖2所示,感應放大器 (SA)成格排列(cell array)的形態。圖2為折疊位元線 (folded bit line)構造的例示圖。 記憶胞乃由字線WLn組成的一個NMOS電晶體 與一個電容器。NMOS電晶體的汲極係連接於位元 線,源極則連接於電容器的一側電極。這樣的連接在 鲁書寫電荷被儲藏時其連接點就定義為儲藏節點 (strange node SN)。電容器的另一板電極(PL)則連接 於共同的格板而印加格板電壓。格板電壓普通定為 VDD/2,其中VDD定義為記憶胞的高動作電壓。 感應放大器(SA)連接有位元線BL及/BL,當字 線WLO被作動而格數據被傳達至位元線BL時,位 元線/BL就提供一基準電壓。資料緩衝器與感應放大 器(SA)的數據輸入及輸出係由本地資料匯流線 7 1329875 (LDB,LDBB)所成。 圖3為具有閂鎖型感應放大器的電路圖。 閂鎖型感應放大器的拉上作動端係由控制信號 SAP所控制,而拉下作動端係由控制信號SAN所控 制。 為了預充電,利用等化信號BLEQ供應位元線預 充電電壓VBLP於位元線BL,/BL。於此位元線預 充電電壓VBLP定義為VDD/2。 於是選擇感應放大器來交換位元線BL,/BL與 本地資料匯流線LDB,LDBB間之數據可由行選擇信 號Y完成。利用位元線BL,/BL的感應放大器與格 排列間的資料交換,則由位元線選擇信號BISH,BISL 來執行。 又,為了等化位元線B L,/ B L間的電壓,可利 用等化信號BLEQ。 上揭圖2與圖3之電路動作情形如圖4所示,具 體上在預充電區間,以位元線預充電電壓VBLP預充 電位元線BL,/BL,控制信號SAN,SAP。 又,在連絡於預充電區間的充電分部(charge share)區間,字線WL被作動,由是格數據被乘載於 位元線BL上。 之後,感應放大區間為了放大位元線BL,/BL 信號,把控制信號S AN遷移至大地電壓,而控制信 1329875 號SAP遷移於VDD電壓。由是位元線BL,/BL放 大為格高電壓準位(cell high voltage level)與大地水 準。 其次進行恢復(restore)動作,在此區間位元線 /BL的放大信號再寫入記憶胞。 恢復動作終了後,位元線BL,/BL等再復歸於 預充電狀態。 做上述動作的车導體記憶元件動作電壓降低 4,即如上述情开>,對包含於感應放大器内的nm〇s 電晶體與PMOS電晶體的臨界電壓的動作電壓邊際 值呈現不足,結果感應放大器的動作特性劣化。 尤其感應放大器兩側之PM0S電晶砬間的臨界 電壓差值遠大於感應放大器兩側之nm〇s電晶體間 的臨界電壓差值。因此在低電壓動作之場合,感應放 大W放大扔動能力變差。 為了解決上揭問題,既往有採用過驅動方式於半 導體記,it件’藉以提高PM〇S驅動能力之建議。 仁疋在過驅動之場合,會發生因PM〇s的 置特性影響甚大,致使咸庙妨士哭私山以 使琢應放大益輸出錯誤數據之問 【發明内容】 目的在 器的驅 為了解决上揭先前技術之問題’本發明 於驅動時點施行不足驅動,藉以提高感^ 9 1329875 動能力。 目的為同時併行不足驅 動,藉此解決因過驅動而 m 據的問題。 ,感應放大器輸出錯誤數 又’本發明之再—目的為藉提高感 的驅動能力,以改盖喊而^此& 八时电路 記憶胞内的速度一憶胞内資料及書寫資料於 直古^ 了達成上揭目的,本發明之感應放大器電路, 具有NMOS電晶體的拉 电峪 ,-.卜兀仵與pmos電晶體的拉 :件,成於位元線間’藉以與該位元線執行數據 ^、的感應放大為;及為了該數據交換,提供拉上盘 時門…: 器,於提供該驅動電壓 π:下?段間,提供比該拉下用驅動電壓 T ^^正$狀態下传用於^ 士方 用於5亥拉下動作的電壓為低的電 感應放大器以執行不足驅動的驅動控制部。 该驅動控制部,於該感應放大器與該位元線 後’可執行該不足驅動。 該驅動控制部’為了執行該不足驅動,可選擇性 =供比接地電厂"低的電壓,負電壓,或比二 i為低,比-5V為高的電壓中的一種電壓。 該驅動控制部’於提供該驅動電壓之時間所包含 =疋時段内,以該拉上用驅動電遵中比正常狀態下 μ上所適用的電壓為高的電壓提供予該感應放大 1329875 盗,藉以執行過驅動。又,該驅動控制部可提供等於 或高於晶片供應電壓(chip supply v〇ltage)VDD的電 壓,以便執行過驅動。 該驅動控制部,於該不足驅動後,繼而執行該過 驅動,或將該不足驅動與過驅動,於一定時間同時執 行。 該驅動控制部,具有依照正常拉上控制信號,提 供正常拉上用電壓予該感應放大器的正常拉上驅動 部,依照正常拉下控制信號,提供正常拉下用電壓予 該,應放大器的正常拉下驅動部;及依照不足驅動控 制化唬,提供低於該正常拉下用電壓準位的電壓予該 感應放大裔的不足驅動部。 於此,更可具有依照過驅動控制信號,提供高於 遠正常拉上用電壓準位的電壓予.該感應放大器的過 驅動部。 本發明之半導體記憶元件的感應放大器電路,具 有丽os電晶體的拉下元件與pM〇s電晶體的拉上 元件,形成於位元線間,藉以與該位元線執行數據交 換的感應放大器;為了該數據交換而決定該感應放大 為與該位7C線間連接的位元線選擇部;及為了該數據 父換,提供拉上與拉下用驅動電壓予該感應放大器, 於提供該驅動電壓時間所包含的一定時段間,提供比 該拉下用驅動電壓中在正常狀態下使用於該拉下動 1329875 作的電壓為低的電壓予該感應放大器的執行不足驅 動用驅動控制部。 本發明之半導體記憶元件的感應放大器電路驅 動方法,包含有在位元線的預充電以後,連接位元線 與感應放大器的第一步驟.;對該感應放大器所包含之 NMOS電晶體之拉下驅動端施加較正常狀態下之拉 下動作所使用電壓為低的電壓,以進行不足驅動的第 二步驟;在該不足驅動開始後,對該感應放大器所包 3 PMOS电曰曰體之拉上驅動端施加較正常狀態下之 拉上動作所使用電壓為高的電壓,以進行過驅動的第 三步驟;該不足驅動終了後,對該感應放大器所包含 之該NMOS電晶體之該拉下驅動端施加正常狀態下 之拉下動作所使用電壓,以進行拉下的第四步驟;及 在該過驅動終了後,對該感應放大器所包含之該 PMOS電晶體之該拉上驅動端施加正常狀態下之拉 上動作所使用電壓,以進行拉上的第五步驟。 °亥不足驅動,可藉較接地電壓為低的電壓,負電 壓,或較接地電壓為低,-5¥為高的電壓中之任何一 個電壓來進行。 °玄過驅動,可藉與晶片供應電壓(VDD)同樣水 準,或較其更高水準的電壓來進行。 «玄不足驅動,可與該過驅動在一定時間内同時進 行,或於該過驅動終了前進行,或於該正常狀態下拉 1329875 上動作開始前完成 【實施方式】 下文中參照所附圖示,來詳細說明本發明之半導 體記憶元件中的《應放大器電路及其驅動方法之較 佳實施例。 圖5中、例示本發明之半導體記憶元件的感應放 ,大為電路的折疊位元線構造圖。於此位元線肛,皿 間形成有感應放大部10,並形成有驅動控制部2〇, 以提供札上用與拉下用電壓.予感應放大部ι〇之感痒 .放大器(SA)。 於此,以並聯方式形成有一對等化_ 12, 14, 預充電部16,及感應放大器⑽於位元線BL’ /BL 之,。預充電部16與感應放大器(SA)形成於一對等 器12 14間’等化器12與預充電部16間之位元 、’· BL,/BL上形成有位元線選擇部,等化器μ 與感應放大器(SA)間之位元魂RT ._τ ° 元線選擇部17。 線WBL上形成有位 又’連接於感應放A||(SA)之位元線此,/肛 ςτ,出人端透過選擇部18各連接於輸出人線SIO, OB 〇 此外’驅動控制部20具有正常拉上驅動部22, 過驅動部24,正堂Jfyirsr··* 吊拉下驅動部26,及不足驅動部28。 …驅動部22與過驅動部24施加有互相不同之 1329875 電壓(芯部電壓VCORE,高電壓(VDD或VPP)),而 共同連接於感應放大器(SA)的拉上電壓施加端 (RTO)。正常拉下驅動部22與不足驅動部28施加有 互相不同之電壓(接地電壓VSS,逆向偏壓VBB2), 而共同連接於感應放大器(SA)的拉下電壓施加端 (SB) ° 如上揭情形構成之感應放大部,藉等化信號 BLEQ *供應VC0RE/2電壓_予位元線BL,/BL,做 為預充電之用。〃 感應放大器(SA)與輸出入線SIO,SIOB間之數 據出入係由列選擇信號YI執行之。 .感應放大器(SA)與格排'列間’,透過位元線BL, /BL之數據交換,係由位元線選擇信號BISH,BISL 執行之。 . ’ 此夕k,為了位元線BL,/BL間(均等化,係藉< 等化信號BLEQ.來作動等化器。 另一方面,在驅動控制部20中,為了供應屬於 位元線高電壓的VCORE電壓,做為感應放大器(SA) 的拉上用而具有NMOS電晶體的正常拉上驅動部 22,係由正常拉上控制信號SAP 1所驅動,而由於為 了過驅動而供影屬於晶片供應電壓VDD或較高的高 電壓VPP,做為感應放大器(SA)的拉上用而具備 NMOS電晶體的過驅動部24,係由過驅動控制信號 1329875 . SAP2所驅動。而旦為了供應接地電壓VSS予位元線 而具有NMOS電晶體的正常拉下驅動部26,係由正 常拉下控制信號S AN 1所驅動,為了不足驅動而供應 屬於負電壓的逆向偏壓VBB2而具有NMOS電晶體 的不足驅動部28,係由不足驅動控制信號SAN2·所 驅動。 如上述情形,形成適用於折疊位元線的實施例, _ 藉此感應放大器電路做如圖6的動作。 在預充電區間,位元線BL,/BL,感應放大器(SA) 的拉上驅動端(RTO)與拉卞驅動端(SB)係以VCOR/2 預充電。 以此狀態進入區間TO,則記憶胞的位元線被作. 動而記憶胞的數據被乘載於位元線BL上。在此狀態 係屬於位元線選擇信號BLSH,或BLSL為高(High) 的狀態,是以記憶胞的位元線選擇邛13為開扠狀態。 • 之後,在區間T1位元線選擇信號BLSH由高 (High)變低(Low)遷移,而不作動位元線的關閉狀 態。如此一來,位元線BL,/BL與感應放大器(SA) 輸出入端(SL,/SL)之間被分離。此時位元線選擇信 號至下一區間T2維持非作動狀態。 於是在區間T1不足驅動控制信號SAN2被作 動。如此一來,不足驅動部28被驅動,感應放大器 (SA)之拉下驅動端(SB)被遷移至負電壓,即不足驅動 15 1329875 電壓VBB2,此狀態維持至區間T2。 不足驅動控制信號SAN2在區間Τ1至Τ2間被 作動,藉此感應放大器(SA)之拉下驅動器(SB)被維持 於負電壓,即不足驅動電壓VBB2,此區間被定義為 負不足驅動區間。 又,進入區間T2時,過驅動控制信號SAP2被 作動。如此一來,過驅動部2 8被驅動,感應放大器 (SA)之拉上驅動端(RTO)被遷移至高電壓VPP,此狀 態被維持至區間T3。 過驅動控制信號SAP2在區間T2至T3間被作 動,藉此感應放大器(SA)之拉上驅動器(RTO)被維持 於高電壓VPP,此區間被定義為過驅動區間,在過驅 動區間放大記憶胞數據。 又,在區間T3不作動不足驅動控制信號SAN2, 而作動正常拉下控制信號SAN1 .與位元線選擇信號 BISH。 位元線選擇信號BISH更被作動時,感應放大器 (SA)之放大信號從輸出端SL,/SL傳達至位元線 BL,/BL。 之後,在區間T4過驅動控制信號SAP2被遷移 至“低”,中止位元線的過驅動。 於是,在區間T4正常拉上控制信號SAP1被遷 移至“高”,將為了拉上而供應於感應放大器(SA) 1329875 的電壓從高電壓VPP變更為芯部電壓vc〇re。 圖7中之記憶胞儲存電壓之數據“〗”定義為s N (DATA 1),數據 “ 0” 定義為 s N (data 。於是 圖7中負不足驅動領域對應於圖6的負不足驅動區 間,在此預測領域負電壓VBB2大約為·〇 4v。此情 形下感應放大器(SA)之輸出端SL電麼係依附於負電 壓 VBB。 另方面,本發明亦可應用於開路位元線(〇pen Bit Line)構造,其情形例示於圖8。 - 參照圖8的電路,感應放大部1〇〇形成於位元線 BL,/BL間,其感應放大器SA1所需拉上用及拉下 用電壓由驅動控制部2〇〇來提供。 於此,預充電部116及感應放大器SA1並聯形 成於位兀線BL,/BL間。又,預充電部116及感應 放大器SA1形成於位元線選擇部117與乜元線選擇.. 部113之間,而連接於感應放大器SA1之位元線 BL,/BL的輸出入端經選擇部118各連接於輸出入 線 SIO,SIOB。 又’驅動控制部具有正常拉上驅動部222,過驅 動部224’正常拉下驅動部咖,及不^驅動部228。 正常拉上驅動部222與過驅動部224施加以互不相同 的電壓(芯部電壓vc〇RE,高電壓(VDD或vpp)), 而共同連接於感應放大器(SA1)之拉上電壓施加端 1329875 (RTO),正常拉下驅動部222與不足驅動部228施加 以互不相同的電壓(接地電壓VSS,逆向偏壓VBB2), 而共同連接於感應放大器(S A1)的拉下電壓施加端 (SB)。 如上揭構成之感應放大部,係由等化信號BLEQ 接受預充電用之VCORE/2電壓於位元線BL,/BL。 感應放大器(SA1)與輸出入線SIO,SIOB間之數 據輸出入係藉列選擇信號YI執行之。 經感應放大器(SA1)與格排列間之位元線BL, /BL的數據交換係藉位元線選擇信號BIS執行之。 此外,為了位元線BL,/BL間的等化,由等化 信號BLEQ作動等化器112。 另一方面,在驅動控制部200中,正常拉上驅動 部222具有NMOS電晶體,用以供應屬於位元線高 電壓之VCORE電壓予感應放大器(SA1),做為拉..上 用。正常拉上驅動部222係由正常拉上控制信號 SAP1所驅動。而過驅動部224具有NMOS電晶體, 用以供應屬於晶片供應電壓之VDD或較高之電壓 VPP予感應放大器(SA1),做為過驅動的拉上用。過 驅動部224係由過驅動控制信號SAP2所驅動。又, 為了供應接地電壓VSS予位元線而具有NMOS電晶 體之正常拉下驅動部226,係由正常拉下控制信號 SAN 1所驅動。為了不足驅動而供應屬於負電壓的逆 1329875 向偏磨 VBB2而且供χτλ>γ/^〇 y 具備NM〇s電晶體的不足驅動部 228,係由不足驅動控制信號所驅動。 如上述情形,於應用不足驅動方式於開路位元線 構造之場合,與感應放A||(SA1)有關連之動作因與 圖5之貫施例相同,是以省略重複之說明。
如上述情形,’本發明為了改善感應放大器之 匪〇s。電晶體與PMOS電晶體臨界電壓之差而發生 之放大器特性劣化,採用下列方法來驅動。 υ於初期放大階段為了提高NM〇s軀動能力, NMOS電晶體之源極以較接地電麗為低的電壓進行 不足驅動,做“低”電壓放大。 / 2) ^NM〇S電晶體所進行的低電壓放大完成 後,^大高電壓。此時高電壓係施加比位元線驅動電 Μ為而之電壓,進行過驅動。 〔發明之效果〕 如以上說明,依照本發明,以低電壓作動半導體 記憶元件時,彳發料高感應放大器驅動能力的效 可減少因過驅動而 又,執行本發明的不足驅動, 發生的錯誤數據。 此外,依照本發明,由於以不足驅動及過驅動感 知格電壓,則可比格電壓以低電壓感知之場合更可以 較佳速度讀取或寫入資料於記憶胞。 1329875 【圖式簡單說明】 圖1 a為本發明之一般.性感應放大器的電路圖; 圖1 b為說明圖1 a的感應放大器臨界電壓偏置特性的 示意圖; 圖2為本發明之一般折疊位元線構造之記憶格 排列與感知有關之電路圖; 圖3為表示本發明之一般折疊位元線構造所應 用的感應放大器電路圖; " 圖4為說明本發明.之格排列驅動及感知有關動 作的時序圖; 圖5為本發明之半導體記憶元件的感應放大器 電路折疊位元線構造所應用之較佳實施例電路圖; 圖6為圖5所示實施動作有關之時序圖; 圖7為圖5所示實施動作有關之信號波形圖; 圖8為表示本發明之半導體記憶元件的感應放 大器電路之開路位.元線構造應用情形之較佳實施例 【主要元件符號說明】 1 〇 :感應放大部 12、 14 ··等化器 13、 17 :位元線選擇部 16 :預充電部 20 1329875
18 : 選擇部 SA : 感應放大Is SIO 、SIOB :輸出入線 20 : 驅動控制部 22 : 正常拉上驅動部 24 : 過驅動部 26 : 正常拉下驅動部 28 : 不足驅動部 100 :感應放大部 113 :位元選擇部 116 z預充電部 117 :位元線選擇部 118 :選擇部 SA1 :感應放大器 200 :驅動控制部 222s :正常拉上驅動部 224 :過驅動部 226 :正常拉下驅動部 228 :不足驅動部 日修正繼丨
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Claims (1)
1329875 十、申請專利範圍:θ9· 1. 一種半導體記憶元件的感應放大器電路,包含: 一感應放大器,其具有NMOS電晶體的拉下元件 與PMOS電晶體的拉上元件形成於位元線間,藉 以與該位元線執行數據交換的感應放大器;及一 驅動控制部,其為了該數據交換,提供拉上與拉 下用驅動電壓予該感應放大器,於提供該拉^用 驅=電壓之時間所包含的一定時段間,提供低於 正常狀態下之該拉下用驅動電壓準位的電壓予該 感應放大器,以執行不足驅動。 ,其中 元線連 2.如申請專利範圍第1項之感應放大器電路 所述驅動控制部,於該感應放大器與該位 接後’可執行該不足驅動。 .如申請專利範圍第i項之感應放Α器電路,其中 所述驅動控制部,為了執行該不足動,可提供 比接地電壓(ον)為低的電壓。 · 八 .如申請專利範圍第2項之感應放Ai|電路, 所述驅動控制部,為了執行該 ^ 比;+ 个疋驅動,可提供 比接地電壓(ov)為低的電壓。 .如申請專利範圍第 所述驅動控制部, 比接地電壓為低, 6.如申請專利範圍第 1項之感應放大器電路,其中 為了執行該不足驅動,可提供 比-5V為高的電壓。 1項之感應放大器電路,其中 22 99. 5. 21 所述驅動控制部,於提供該拉上用驅動電壓之時 間所包含的一定時段間,提供高於正常狀態下之 該拉上用驅動電壓準位之電壓予該感應放大器, 以執行過驅動。 7. 如申請專利範圍第6項之感應放大器電路,其中 所述驅動控制部,為了執行該過驅動,可提供等 於或尚於晶片供應電壓(chip supply v〇ltage)水準 的電壓。 8. 如申請專利範圍第6項之感應放大器電路,其中 所述驅動控制部,於該不足驅動後,繼而執行該 過驅動。 < 9. 如申請專利範圍第8項之感應放大器電路,其中 所述不足驅動與過驅動,於一定時間同時執行。 1〇·如中請專利範圍第1項之感應放大器電路,其中 所述驅動控制部具有: β依照正常拉上控制信號,提供正常拉上用電 聖予忒感應放大器的正常拉上驅動部; β依照正常拉下控制信號,提供正常拉下用電 壓予该感應放大器的正常拉下驅動部;及 依照不足驅動控制信號,提供低於該正 =用電壓準位的電壓予該感應放大器的不足驅動 U.如申請專利範圍第10項之感應放大器電路,更具 23 .·- ‘…,":广·:*·*.’· 9^. 5. ^ r :" :依照過驅動控制信號’提供高於該正常拉上用 ,壓準位的予該感應放A|§的過驅動部。 .種半導體記憶it件的感應放大器電路,包含: 連接於記憶胞的位元線; -感應放大器,其具有啊電晶體的拉下 :? PMOS電晶體的拉上元件,形成於該位元 線間藉以與該位元線執行數據交換; …叫立元線選擇部,其^ 了該數據交換而決定 忒感應放大器與該位元線間的連接,·及 一驅動控制部,其為了該數據交換,提供拉 上與拉下用驅動電壓予該感應放大器,於提供該 拉下用驅動電壓之時間所包含的一定時段間,提 ,低於正$狀態下之該拉下用驅動電壓準位的* 壓予該感應放大器,以執行不足驅動。 包 3.如申呀專利範圍第12項之感應放大器電路,其中 所述驅動控制部,於該感應放大器與該位元線連 接後,可執行該不足驅動。 14.如申凊專利範圍第12項之感應放大器電路,其中 所述驅動控制部,為了執行該不足驅動,可提供 比接地電壓(〇V)為低的電壓。 ’、 .士申1專利範圍第13項之感應放大器電路,其中 所述驅動控制部,為了執行該不足驅動,可提供 比接地電壓(〇v)為低的電壓。 、 24 年月日修正替狯>-、 如申請專利笳圍筮7一一—1 乾圍第12項之感應放大器電路,其中 所述驅動控制部,為了執行該不足驅動,可提供 比接地電壓為低,比_5V為高的電壓。 17.如申請專利範圍帛12項之感應放大器電路,其中 所述驅動控制部,於提供該拉上用驅動電麗之時 間所包含的一定時段間,提供高於正常狀態下之 该拉上用驅動電壓準位之電壓予該感應放大器, 以執行過驅動。 18·如申請專利範圍第U項之感應放大器電路,其中 所述驅動控制部,為了執行該過驅動,可提供等 於或局於晶片供應電壓準位的電壓。 19.如申請專利範圍第17項之感應放大器電路,其中 所述驅動控制部,於該不足驅動後,繼而執行該 過驅動。 20.如申請專利範圍第19項之感應放大器電路,其中 所述不足驅動與過驅動,於一定時間同時執行。 21·如申請專利範圍第12項之感應放大器電路,其中 所述驅動控制部具有: 依照正常拉上控制信號,提供正常拉上用電 壓予該感應放大器的正常拉上驅動部; β 依知正常拉下控制信號,提供正常拉下用電 壓予該感應放大器的正常拉下驅動部;及 依照不足驅動控制信號’提供低於該正常拉 25 1329875 下用 部。 準位的電壓予該感應放大的不足驅動 22·如申δ青專利範圍第21項之感應放大器電路,更具 有依照過驅動控制信號,提供高於該正常拉上用 電壓準位的電壓予該感應放大器的過驅動部。 23. 如申請專利範圍第12項之感應放大器電路,其中 所述位元線’具有折疊位元線構造。 24. 如申請專利範圍第12項之感應放大器電路,其中 所述位元線’具有開路位元線構造。 25· 一種半導體記憶元件的感應放大器電路驅動方法 ,包含: / 位元線預充電以後,連接位元線與感 器的第一步驟; 對該感應放大器所包含之NMOS電晶體之拉 下驅動端施加較正常狀態下之拉下動作所: 壓為低的電壓,以進行不足驅動的第二步驟;_ 在該不足驅動開始後,對該感應放大所 含觸電晶體之拉上驅動端施加較正常狀能^ 之拉上動作所使用電壓為高的電壓,以心 動的第三步驟; 订過驅 之該Ν Μ Ο S電晶體之該拉下驅動端施加= 下之拉下動作所使用電麗,以進行拉下的第四 26
驟;及 在該過驅勒故-JP· Μ 〇 1 了後’對該感應放大器所包含 之該PMOS雷。曰雕A 曰肚之該拉上驅動端施加正常狀態 下之拉上動作所使用電壓,以進行拉上的第五步 26. 如申請專利範圍第25項之驅動方法,其中所述不 足驅動’係以低於接地電壓(0V)的電壓進行。 27. 如申明專利範圍第25項之驅動方法,其中所述不 ^動’係以比接地電壓(〇V)為低,-5V為高的 電壓進行。 28·如申請專利範圍第25項之驅動方法,其中所述過 ,Hx 晶片供應電壓(chip supply vQltage)水 或尚於晶片供應電壓準位的電壓進行。 29·^請專利範圍第25項之驅動方法,其中所述不 驅動與過驅動,係在一定時間同時進行。 籲爪=請專利範圍第30項之驅動方法,其中所述不 足驅動,係在該過驅動終了前進。 31·^申請專利範圍第25項之驅動方法,其中所述不 足驅動,係在該正常狀態下的拉上開始前終了。 27
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