KR101543701B1 - 감지 증폭기 및 그를 이용한 반도체 메모리 장치 - Google Patents

감지 증폭기 및 그를 이용한 반도체 메모리 장치 Download PDF

Info

Publication number
KR101543701B1
KR101543701B1 KR1020140185798A KR20140185798A KR101543701B1 KR 101543701 B1 KR101543701 B1 KR 101543701B1 KR 1020140185798 A KR1020140185798 A KR 1020140185798A KR 20140185798 A KR20140185798 A KR 20140185798A KR 101543701 B1 KR101543701 B1 KR 101543701B1
Authority
KR
South Korea
Prior art keywords
pull
transistor
inverter
down transistor
input terminal
Prior art date
Application number
KR1020140185798A
Other languages
English (en)
Inventor
정성욱
정한울
양영휘
강규만
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020140185798A priority Critical patent/KR101543701B1/ko
Application granted granted Critical
Publication of KR101543701B1 publication Critical patent/KR101543701B1/ko
Priority to US14/974,374 priority patent/US9576623B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Multimedia (AREA)

Abstract

본 발명은 감지 증폭기 및 그를 이용한 반도체 메모리 장치에 관한 것이다. 본 발명의 일 실시예에 따른 감지 증폭기는, 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하는 인버터; 및 상기 인버터의 입력단을 사전-충전하는지 또는 상기 입력단으로 인가되는 신호를 감지하는지 여부에 따라 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 연결 관계를 변경하는 스위칭부;를 포함할 수 있다.

Description

감지 증폭기 및 그를 이용한 반도체 메모리 장치{SENSE AMPLIFIER AND SEMICONDUCTOR MEMORY DEVICE EMPLOYING THE SAME}
본 발명은 감지 증폭기 및 그를 이용한 반도체 메모리 장치에 관한 것이다.
SRAM, DRAM과 같은 메모리는 데이터를 기억하고 있는 기억 소자 어레이와, 기억 소자로부터 판독된 신호를 논리 레벨로 증폭시켜 논리 신호로 변환하는 감지 증폭기를 포함한다. 종래의 감지 증폭기는 RBL(Read Bit Line)을 사전-충전(pre-charge)시키는 사전-충전용 PMOS와, 기억 소자로부터 읽어들인 판독 신호를 감지하여 증폭하기 위한 인버터를 구비한다. 일반적으로, CMOS 인버터는 풀-업을 위한 PMOS 트랜지스터와 풀-다운을 위한 NMOS 트랜지스터로 구성되므로, 기존의 감지 증폭기는 사전-충전을 위한 PMOS와 신호 감지를 위한 PMOS를 별도로 구비하는 셈이다.
그러나, 이와 같이 사전-충전용 PMOS와 인버터를 구성하는 PMOS를 별도로 갖는 감지 증폭기는 반도체 회로 제작 시 발생하는 변수에 따라 회로 내 소자들의 특성(예컨대, 임계 전압)이 변경되는 공정 변이(process variation)에 취약하며, 그로 인해 오동작 및 동작 속도 저하와 같은 문제가 발생할 수 있다.
본 발명의 실시예는 공정 변이에 따른 회로 오동작 및 동작 속도 저하를 방지할 수 있는 감지 증폭기 및 그를 이용한 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명의 실시예는 메모리의 RBL을 인버터의 구동 전압보다 낮은 전압으로 충전하여 동작 속도를 향상시키면서 그로 인해 발생할 수 있는 오동작을 방지하는 감지 증폭기 및 그를 이용한 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 감지 증폭기는, 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하는 인버터; 및 상기 인버터의 입력단을 사전-충전하는지 또는 상기 입력단으로 인가되는 신호를 감지하는지 여부에 따라 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 연결 관계를 변경하는 스위칭부;를 포함할 수 있다.
상기 스위칭부는: 상기 입력단의 사전-충전 시, 상기 풀-업 트랜지스터를 다이오드 연결시키고, 상기 신호의 감지 시, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터를 직렬로 연결할 수 있다.
상기 스위칭부는: 상기 입력단을 사전-충전하는 경우, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 직렬 연결을 분리하고, 상기 풀-업 트랜지스터를 다이오드 연결시킬 수 있다.
상기 스위칭부는: 상기 신호를 감지하는 경우, 상기 풀-업 트랜지스터의 다이오드 연결을 해제하고, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터를 직렬로 연결할 수 있다.
상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터는 각각 PMOS 및 NMOS이며, 상기 스위칭부는: 상기 PMOS의 드레인과 게이트 사이에 연결된 제 1 스위치; 및 상기 PMOS의 드레인과 상기 NMOS의 드레인 사이에 연결된 제 2 스위치;를 포함할 수 있다.
상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터는 각각 PNP 타입 BJT 및 NPN 타입 BJT이며, 상기 스위칭부는: 상기 PNP 타입 BJT의 컬렉터와 베이스 사이에 연결된 제 1 스위치; 및 상기 PNP 타입 BJT의 컬렉터와 NPN 타입 BJT의 컬렉터 사이에 연결된 제 2 스위치;를 포함할 수 있다.
상기 제 1 스위치는 상기 입력단의 사전-충전 시 닫히고, 상기 신호의 감지 시 열리며, 상기 제 2 스위치는 상기 입력단의 사전-충전 시 열리고, 상기 신호의 감지 시 닫힐 수 있다.
상기 스위칭부는: 상기 입력단의 사전-충전 시, 상기 풀-업 트랜지스터를 다이오드 연결시켜 상기 입력단을 상기 인버터의 구동 전압에서 상기 풀-업 트랜지스터의 임계 전압을 차감한 전압만큼 충전시킬 수 있다.
상기 감지 증폭기는 상기 입력단의 사전-충전 시, 상기 인버터의 출력단을 논리 레벨 0에 해당하는 전압으로 유지시키는 보조 풀-다운 트랜지스터를 더 포함할 수 있다.
상기 보조 풀-다운 트랜지스터는: 상기 출력단에 션트(shunt)로 연결된 NMOS 또는 NPN 타입 BJT를 포함할 수 있다.
상기 NMOS 또는 상기 NPN 타입 BJT는 상기 입력단의 사전-충전 시 온되고, 상기 신호의 감지 시 오프될 수 있다.
상기 인버터의 출력단에 종속 접속되는 추가 인버터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 감지 증폭기는, PMOS로 구성된 풀-업 트랜지스터 및 NMOS로 구성된 풀-다운 트랜지스터를 포함하는 인버터; 상기 PMOS의 드레인과 게이트 사이에 연결된 제 1 스위치; 및 상기 PMOS의 드레인과 상기 NMOS의 드레인 사이에 연결된 제 2 스위치;를 포함할 수 있다.
상기 인버터의 입력단을 사전-충전하는 경우, 상기 제 1 스위치는 닫히고 상기 제 2 스위치는 열리며, 상기 입력단으로 인가되는 신호를 감지하는 경우, 상기 제 1 스위치는 열리고 상기 제 2 스위치는 닫힐 수 있다.
상기 감지 증폭기는 상기 인버터의 출력단과 논리 레벨 0에 해당하는 전위를 갖는 전원단 사이에 연결된 보조 풀-다운 트랜지스터를 더 포함할 수 있다.
상기 보조 풀-다운 트랜지스터는 상기 인버터의 입력단을 사전-충전하는 경우 온되고, 상기 입력단으로 인가되는 신호를 감지하는 경우 오프될 수 있다.
상기 감지 증폭기는 상기 인버터의 출력단에 종속 접속되는 추가 인버터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 데이터를 기억하는 다수의 기억 소자들; 및 상기 기억 소자들에 연결되어 상기 데이터에 대응하는 신호를 감지하는 감지 증폭기를 포함하되, 상기 감지 증폭기는: 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하는 인버터; 및 상기 인버터의 입력단을 사전-충전하는지 또는 상기 입력단으로 인가되는 신호를 감지하는지 여부에 따라 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 연결 관계를 변경하는 스위칭부;를 포함할 수 있다.
상기 기억 소자들은 DRAM 셀 어레이 및 SRAM 셀 어레이 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따르면, 공정 변이에 따른 회로 오동작 및 동작 속도 저하를 방지할 수 있다.
본 발명의 실시예에 따르면, 메모리의 RBL을 인버터의 구동 전압보다 낮은 전압으로 충전하여 동작 속도를 향상시키면서 그로 인해 발생할 수 있는 오동작을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 예시적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 감지 증폭기의 예시적인 회로도이다.
도 3은 본 발명의 일 실시예에 따라 사전-충전 모드로 동작하는 감지 증폭기의 예시적인 회로도이다.
도 4는 본 발명의 일 실시예에 따라 신호 감지 모드로 동작하는 감지 증폭기의 예시적인 회로도이다.
도 5는 본 발명의 다른 실시예에 따라 BJT로 구성된 감지 증폭기의 예시적인 회로도이다.
도 6은 본 발명의 일 실시예에 따라 제 1 및 제 2 스위치를 PMOS로 구현한 감지 증폭기의 예시적인 회로도이다.
도 7은 본 발명의 일 실시예에 따른 감지 증폭기의 동작 모드, RWL(Read Word Line), 인버터의 입력단과 출력단, 그리고 감지 증폭기의 출력단의 전압 파형을 나타내는 예시적인 도면이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 가진다. 일반적인 사전들에 의해 정의된 용어들은 관련된 기술 그리고/혹은 본 출원의 본문에 의미하는 것과 동일한 의미를 갖는 것으로 해석될 수 있고, 그리고 여기서 명확하게 정의된 표현이 아니더라도 개념화되거나 혹은 과도하게 형식적으로 해석되지 않을 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다' 및/또는 이 동사의 다양한 활용형들 예를 들어, '포함', '포함하는', '포함하고', '포함하며' 등은 언급된 조성, 성분, 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 조성, 성분, 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 '및/또는' 이라는 용어는 나열된 구성들 각각 또는 이들의 다양한 조합을 가리킨다.
본 발명의 실시예는 기존의 감지 증폭기에 별도로 구비되던 사전-충전용 PMOS와 신호 감지용 PMOS를 스위칭을 통해 일원화시켜 공정 변이에 따른 회로 오동작 및 동작 속도 저하를 해결할 수 있다.
또한, 본 발명의 실시예는 사전-충전 시 RBL을 인버터의 구동 전압보다 낮은 전압으로 충전시킴으로써 감지 증폭기의 동작 속도를 개선함과 동시에, 사전-충전 전압의 감소로 인한 회로 오동작을 방지하여 동작의 신뢰성을 향상시킬 수 있다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(10)의 예시적인 블록도이다.
도 1에 도시된 바와 같이, 상기 반도체 메모리 장치(10)는 기억 소자 어레이(110) 및 감지 증폭기(120)를 포함할 수 있다.
상기 기억 소자 어레이(110)는 다수의 기억 소자들로 구성되어 데이터를 기억한다. 상기 기억 소자들은 워드 라인과 비트 라인으로 연결되어 그를 통해 데이터가 기록되고 독출될 수 있다.
일 실시예에 따르면, 상기 기억 소자들은 커패시터를 이용하여 데이터를 저장하는 DRAM 셀 어레이들을 포함할 수 있다. 다른 실시예에 따르면, 상기 기억 소자들은 래치 또는 플립플롭을 이용하여 데이터를 저장하는 SRAM 셀 어레이들을 포함할 수 있다. 실시예에 따라, 상기 기억 소자들은 상기 DRAM 셀 어레이와 상기 SRAM 셀 어레이를 모두 포함하는 복합형 셀 어레이일 수도 있으며, 데이터를 저장하고 독출할 수 있는 한 메모리 셀의 구조는 제한되지 않는다.
상기 감지 증폭기(120)는 상기 기억 소자들에 연결되어 그에 저장된 데이터에 대응하는 신호를 감지할 수 있다. 상기 감지 증폭기(120)는 기억 소자로부터 판독된 신호를 소정의 논리 레벨로 증폭시켜 0 또는 1과 같은 논리 신호로 변환할 수 있다. 상기 감지 증폭기(120)로부터 출력된 논리 신호는 커패시터 C와 같은 소정의 저장 수단으로 인가될 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 감지 증폭기(120)는 사전-충전과 신호 감지에 사용되는 풀-업 트랜지스터를 스위칭을 통해 일원화시켜 회로 오동작과 동작 속도 저하를 개선할 수 있다.
도 2는 본 발명의 일 실시예에 따른 감지 증폭기(120)의 예시적인 회로도이다.
도 2에 도시된 바와 같이, 상기 감지 증폭기(120)는 풀-업 트랜지스터(PUT) 및 풀-다운 트랜지스터(PDT)를 포함하는 인버터(1211), 및 상기 인버터(1211)의 구조를 변경하는 스위칭부(1212)를 포함할 수 있다.
상기 스위칭부(1212)는 상기 인버터(1211)의 입력단을 사전-충전하는지 또는 상기 입력단으로 인가되는 신호를 감지하는지 여부에 따라 상기 풀-업 트랜지스터(PUT)와 상기 풀-다운 트랜지스터(PDT) 간의 연결 관계, 즉 구조를 변경할 수 있다.
본 발명의 실시예에 따르면, 상기 스위칭부(1212)는 상기 입력단의 사전-충전 시에는 상기 풀-업 트랜지스터(PUT)를 다이오드 연결시키고, 상기 신호의 감지 시에는 상기 풀-업 트랜지스터(PUT)와 상기 풀-다운 트랜지스터(PDT)를 서로 직렬로 연결할 수 있다.
도 3은 본 발명의 일 실시예에 따라 사전-충전 모드로 동작하는 감지 증폭기(120)의 예시적인 회로도이고, 도 4는 본 발명의 일 실시예에 따라 신호 감지 모드로 동작하는 감지 증폭기(120)의 예시적인 회로도이다.
먼저, 도 3을 참조하면, 상기 인버터(1211)의 입력단에 대응하는 RBL을 사전-충전하는 경우(φ = 1), 상기 스위칭부(1212)는 상기 풀-업 트랜지스터(PUT)와 상기 풀-다운 트랜지스터(PDT) 간의 직렬 연결을 분리하고, 상기 풀-업 트랜지스터(PUT)를 다이오드 연결시킬 수 있다.
다시 말해, 사전-충전 모드(φ = 1)에서, 상기 스위칭부(1212)는 상기 인버터(1211)를 구성하는 상기 풀-업 트랜지스터(PUT)를 상기 풀-다운 트랜지스터(PDT)로부터 분리시키면서 상기 풀-업 트랜지스터(PUT)의 드레인과 게이트를 단락시킬 수 있다.
그 결과, 상기 입력단에 대응하는 RBL은 상기 인버터(1211)의 구동 전압인 VDD보다 낮은 전압, 즉 VDD - Vth , PUT로 충전될 수 있으며, 그로 인해 RBL의 전압 VRBL은 종래의 감지 증폭기에 의해 사전-충전되는 전압인 VDD보다 상기 풀-업 트랜지스터(PUT)의 임계 전압 Vth , PUT만큼 낮아질 수 있다.
또한, 도 4를 참조하면, 상기 입력단으로 인가되는 신호를 감지하는 경우(φ = 0), 상기 스위칭부(1212)는 상기 풀-업 트랜지스터(PUT)의 다이오드 연결을 해제하고, 상기 풀-업 트랜지스터(PUT)와 상기 풀-다운 트랜지스터(PDT)를 직렬로 연결할 수 있다.
다시 말해, 신호 감지 모드(φ = 0)에서, 상기 스위칭부(1212)는 상기 풀-업 트랜지스터(PUT)의 드레인과 게이트 사이를 개방시키면서 상기 풀-업 트랜지스터(PUT)와 상기 풀-다운 트랜지스터(PDT)를 직렬로 연결함으로써 상기 인버터(1211)를 구성할 수 있다.
만약 RBL을 통해 인가되는 데이터 신호가 논리 레벨 1에 대응하는 경우, 상기 인버터(1211)를 구성하는 풀-업 트랜지스터(PUT) 및 풀-다운 트랜지스터(PDT) 중에서 상기 풀-다운 트랜지스터(PDT)가 온으로 되고 상기 풀-업 트랜지스터(PUT)가 오프로 되어, 상기 인버터(1211)의 출력단은 논리 레벨 0에 해당하는 신호를 출력할 것이다.
만약 RBL을 통해 인가되는 데이터 신호가 논리 레벨 0에 대응하는 경우, 상기 RBL은 사전-충전된 상태에서 방전하기 시작하여 전압이 VRBL = VDD - Vth , PUT로부터 논리 레벨 0에 대응하는 전압(예컨대, 0)으로 감소하게 된다. 그 결과, 상기 인버터(1211)를 구성하는 풀-업 트랜지스터(PUT) 및 풀-다운 트랜지스터(PDT) 중에서 상기 풀-업 트랜지스터(PUT)가 온으로 되고 상기 풀-다운 트랜지스터(PDT)가 오프로 되어, 상기 인버터(1211)의 출력단이 논리 레벨 1에 해당하는 전압(즉, VDD)으로 충전될 수 있다.
일반적으로, 감지 증폭기의 동작 속도는 RBL을 통해 논리 레벨 0에 대응하는 데이터 신호가 인가되는 경우, 사전-충전된 RBL이 논리 레벨 0에 해당하는 전압으로 방전될 때까지 걸리는 시간에 의해 결정된다. RBL의 방전 시간이 짧을수록 감지 증폭기의 동작 속도는 증가한다.
본 발명의 실시예에 따르면, 사전-충전 모드(φ = 1)에서 풀-업 트랜지스터(PUT)가 다이오드 연결됨으로써, RBL이 인버터(1211)의 구동 전압 VDD보다 상기 풀-업 트랜지스터(PUT)의 임계 전압 Vth , PUT만큼 낮은 전압으로 충전되므로, RBL을 구동 전압 VDD로 충전하는 종래의 감지 증폭기에 비해 RBL의 방전 시간이 단축되어 감지 증폭기의 동작 속도가 향상될 수 있다.
뿐만 아니라, 본 발명의 실시예는 종래에 별도로 구비되던 사전-충전용 풀-업 트랜지스터와 신호 감지를 위해 인버터에 구비되는 풀-업 트랜지스터를 스위칭을 통해 일원화시킴으로써, 공정 변이에 의해 풀-업 트랜지스터들의 임계 전압이 차이가 나 발생할 수 있는 오동작을 방지할 수 있다.
일 실시예에 따르면, 도 2에 도시된 바와 같이, 상기 풀-업 트랜지스터(PUT) 및 상기 풀-다운 트랜지스터(PDT)는 각각 PMOS 및 NMOS일 수 있다. 그러나, 다른 실시예에 따르면, 도 5에 도시된 바와 같이, 상기 풀-업 트랜지스터(PUT) 및 상기 풀-다운 트랜지스터(PDT)는 각각 PNP 타입 BJT 및 NPN 타입 BJT일 수도 있다. 상기 풀-업 트랜지스터(PUT) 및 상기 풀-다운 트랜지스터(PDT)는 신호의 풀-업 및 풀-다운 기능을 수행하는 한 어떠한 반도체 소자를 사용하여도 무방하다.
본 발명의 실시예에 따르면, 상기 스위칭부(1212)는 상기 풀-업 트랜지스터(PUT)의 드레인과 게이트 사이에 연결된 제 1 스위치, 및 상기 풀-업 트랜지스터(PUT)의 드레인과 상기 풀-다운 트랜지스터(PDT)의 드레인 사이에 연결된 제 2 스위치를 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따라 제 1 및 제 2 스위치를 PMOS로 구현한 감지 증폭기(120)의 예시적인 회로도이다.
도 6에 도시된 바와 같이, 일 실시예에 따르면, 상기 제 1 스위치(12121)는 PMOS인 풀-업 트랜지스터(PUT)의 드레인과 게이트 사이에 연결된 PMOS이고, 상기 제 2 스위치(12122)는 상기 풀-업 트랜지스터(PUT)의 드레인과 NMOS인 풀-다운 트랜지스터(PDT)의 드레인 사이에 연결된 PMOS일 수 있다.
상기 제 1 및 제 2 스위치(12121, 12122)는 감지 증폭기(120)의 동작을 결정하는 클럭 신호 φ에 따라 온 또는 오프되어 상기 풀-업 트랜지스터(PUT)와 상기 풀-업 트랜지스터(PUT) 간의 연결 구조를 변경할 수 있다. 도 6에 도시된 실시예에서, 상기 감지 증폭기(120)가 RBL을 사전-충전하는 경우 φ = 1이며, RBL을 통해 인가되는 신호를 감지하는 경우 φ = 0이다.
그 결과, 상기 제 1 스위치(12121)는 사전-충전 시(φ = 1) 닫히고 신호 감지 시(φ = 0) 열리며, 상기 제 2 스위치(12122)는 사전-충전(φ = 1) 시 열리고 신호 감지(φ = 0) 시 닫힐 수 있다.
상기 제 1 및 제 2 스위치(12121, 12122)의 구성은 전술한 바로 제한되지 않으며, 클럭 신호 φ에 의해 개폐가 제어되는 임의의 스위칭 소자(예컨대, NMOS, BJT 등)를 포함할 수도 있다. 예를 들어, 도 5에 도시된 바와 같이 상기 인버터(1211)가 BJT로 구성된 경우, 상기 제 1 스위치(12121)는 풀-업 트랜지스터(PUT)의 컬렉터와 베이스 사이에 연결된 PNP 타입 BJT이고, 상기 제 2 스위치(12122)는 풀-업 트랜지스터(PUT)의 컬렉터와 풀-다운 트랜지스터(PDT)의 컬렉터 사이에 연결된 PNP 타입 BJT일 수 있다.
본 발명의 일 실시예에 따르면, 상기 감지 증폭기(120)는 입력단의 사전-충전 시 상기 인버터(1211)의 출력단 Z을 논리 레벨 0에 해당하는 전압으로 유지시키는 보조 풀-다운 트랜지스터(S-PDT)를 더 포함할 수 있다.
예를 들어, 도 2 및 도 5를 참조하면, 상기 감지 증폭기(120)는 인버터(1211)의 출력단 Z과 논리 레벨 0에 해당하는 전위(예컨대, 접지 전위)를 갖는 전원단 사이에 보조 풀-다운 트랜지스터(S-PDT)로 NMOS 또는 NPN 타입 BJT를 더 포함할 수 있다. 상기 보조 풀-다운 트랜지스터(S-PDT)도 감지 증폭기(120)의 동작을 결정하는 클럭 신호 φ에 의해 개폐가 제어될 수 있다.
그 결과, 상기 보조 풀-다운 트랜지스터(S-PDT)는 사전-충전 모드(φ = 1)에서 온으로 되어 인버터(1211)의 출력단 Z을 논리 레벨 0에 해당하는 전압, 즉 접지 전위로 유지시킬 수 있으며, 신호 감지 모드(φ = 0)에서 오프로 되어 상기 출력단 Z가 RBL을 통해 입력되는 데이터 신호의 반전 신호를 출력할 수 있도록 한다.
상기 보조 풀-다운 트랜지스터(S-PDT)는 RBL의 사전-충전 전압 감소로 인해 상기 풀-다운 트랜지스터(PDT)가 켜지지 않아 인버터(1211)의 출력단 Z이 논리 레벨 0에 해당하는 전위로 유지되지 않는 경우를 대비할 수 있다.
본 발명의 실시예에 따르면, 상기 감지 증폭기(120)는 인버터(1211)의 출력단 Z에 종속 접속되는 추가 인버터(1213)를 더 포함할 수 있다. 상기 추가 인버터(1213)는 상기 인버터(1211)가 출력하는 신호를 반전시키므로 RBL을 통해 입력되는 데이터 신호와 동일한 논리 레벨을 갖는 신호를 출력한다.
도 7은 본 발명의 일 실시예에 따른 감지 증폭기(120)의 동작 모드 φ, RWL(Read Word Line), 인버터(1211)의 입력단 RBL과 출력단 Z, 그리고 감지 증폭기(120)의 출력단 OUT의 전압 파형을 나타내는 예시적인 도면이다.
도 7을 참조하면, 상기 감지 증폭기(120)가 사전-충전 모드로 동작하는 경우(φ = 1), 인버터의 입력단 RBL은 논리 레벨 1에 해당하는 전압 VDD(즉, 감지 증폭기의 출력단 OUT의 전압)보다 낮은 전압으로 충전됨을 알 수 있다. 이 때, 인버터(1211)의 출력단 Z는 논리 레벨 0에 해당하는 전위를 가지며, 감지 증폭기(120)의 출력단 OUT은 논리 레벨 1에 해당하는 전위를 갖는다.
그리고, 신호 감지 모드에서(φ = 0) 논리 레벨 1에 해당하는 신호를 감지하는 경우, 입력단 RBL의 전압은 변화없이 유지되어 인버터(1211)의 출력단 Z 및 감지 증폭기(120)의 출력단 OUT은 각각 논리 레벨 0 및 1에 해당하는 전위를 갖는다.
반면, 신호 감지 모드(φ = 0)에서 논리 레벨 0에 해당하는 신호를 감지하는 경우, 입력단 RBL은 방전되기 시작하여 인버터(1211)의 출력단 Z는 풀-업 트랜지스터(PUT)를 통해 논리 레벨 1에 해당하는 전위로 충전되고, 감지 증폭기(120)의 출력단 OUT은 논리 레벨 0에 해당하는 전위를 갖게 된다.
이와 같이 본 발명의 실시예는 입력단 RBL을 인버터(1211)의 구동 전압 VDD보다 낮은 전압으로 사전-충전함으로써, 논리 레벨 0에 해당하는 신호를 감지하는 경우 입력단 RBL이 방전되어 출력단 Z가 논리 레벨 1에 해당하는 전위로 충전되기까지 걸리는 시간 tcharge을 단축시켜 감지 증폭기(120)의 동작 속도를 향상시킬 수 있다.
이상에서 실시예를 통해 본 발명을 설명하였으나, 위 실시예는 단지 본 발명의 사상을 설명하기 위한 것으로 이에 한정되지 않는다. 통상의 기술자는 전술한 실시예에 다양한 변형이 가해질 수 있음을 이해할 것이다. 본 발명의 범위는 첨부된 특허청구범위의 해석을 통해서만 정해진다.
10: 반도체 메모리 장치
110: 기억 소자 어레이
120: 감지 증폭기
1211: 인버터
1212: 스위칭부
12121: 제 1 스위치
12122: 제 2 스위치
1213: 추가 인버터
PUT: 풀-업 트랜지스터
PDU: 풀-다운 트랜지스터
S-PDT: 보조 풀-다운 트랜지스터

Claims (20)

  1. 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하는 인버터; 및
    상기 인버터의 입력단을 사전-충전하는지 또는 상기 입력단으로 인가되는 신호를 감지하는지 여부에 따라 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 연결 관계를 변경하되, 상기 입력단의 사전-충전 시 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 직렬 연결을 분리하여 상기 풀-업 트랜지스터를 통해 상기 입력단을 사전-충전시키고, 상기 신호의 감지 시 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터를 직렬로 연결하여 상기 인버터를 구성하는 스위칭부;
    를 포함하는 감지 증폭기.
  2. 제 1 항에 있어서,
    상기 스위칭부는:
    상기 입력단의 사전-충전 시, 상기 풀-업 트랜지스터를 다이오드 연결시키고,
    상기 신호의 감지 시, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터를 직렬로 연결하는 감지 증폭기.
  3. 제 2 항에 있어서,
    상기 스위칭부는:
    상기 입력단을 사전-충전하는 경우, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 직렬 연결을 분리하고, 상기 풀-업 트랜지스터를 다이오드 연결시키는 감지 증폭기.
  4. 제 2 항에 있어서,
    상기 스위칭부는:
    상기 신호를 감지하는 경우, 상기 풀-업 트랜지스터의 다이오드 연결을 해제하고, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터를 직렬로 연결하는 감지 증폭기.
  5. 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하는 인버터; 및
    상기 인버터의 입력단을 사전-충전하는지 또는 상기 입력단으로 인가되는 신호를 감지하는지 여부에 따라 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 연결 관계를 변경하는 스위칭부를 포함하고,
    상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터는 각각 PMOS 및 NMOS이며,
    상기 스위칭부는:
    상기 PMOS의 드레인과 게이트 사이에 연결된 제 1 스위치; 및
    상기 PMOS의 드레인과 상기 NMOS의 드레인 사이에 연결된 제 2 스위치;
    를 포함하는 감지 증폭기.
  6. 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하는 인버터; 및
    상기 인버터의 입력단을 사전-충전하는지 또는 상기 입력단으로 인가되는 신호를 감지하는지 여부에 따라 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 연결 관계를 변경하는 스위칭부를 포함하고,
    상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터는 각각 PNP 타입 BJT 및 NPN 타입 BJT이며,
    상기 스위칭부는:
    상기 PNP 타입 BJT의 컬렉터와 베이스 사이에 연결된 제 1 스위치; 및
    상기 PNP 타입 BJT의 컬렉터와 NPN 타입 BJT의 컬렉터 사이에 연결된 제 2 스위치;
    를 포함하는 감지 증폭기.
  7. 제 5 항에 있어서,
    상기 제 1 스위치는 상기 입력단의 사전-충전 시 닫히고, 상기 신호의 감지 시 열리며,
    상기 제 2 스위치는 상기 입력단의 사전-충전 시 열리고, 상기 신호의 감지 시 닫히는 감지 증폭기.
  8. 제 6 항에 있어서,
    상기 제 1 스위치는 상기 입력단의 사전-충전 시 닫히고, 상기 신호의 감지 시 열리며,
    상기 제 2 스위치는 상기 입력단의 사전-충전 시 열리고, 상기 신호의 감지 시 닫히는 감지 증폭기.
  9. 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하는 인버터; 및
    상기 인버터의 입력단을 사전-충전하는지 또는 상기 입력단으로 인가되는 신호를 감지하는지 여부에 따라 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 연결 관계를 변경하는 스위칭부를 포함하고,
    상기 스위칭부는:
    상기 입력단의 사전-충전 시, 상기 풀-업 트랜지스터를 다이오드 연결시켜 상기 입력단을 상기 인버터의 구동 전압에서 상기 풀-업 트랜지스터의 임계 전압을 차감한 전압만큼 충전시키는 감지 증폭기.
  10. 제 1 항, 제 5 항, 제 6 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 입력단의 사전-충전 시, 상기 인버터의 출력단을 논리 레벨 0에 해당하는 전압으로 유지시키는 보조 풀-다운 트랜지스터를 더 포함하는 감지 증폭기.
  11. 제 10 항에 있어서,
    상기 보조 풀-다운 트랜지스터는:
    상기 출력단에 션트(shunt)로 연결된 NMOS 또는 NPN 타입 BJT를 포함하는 감지 증폭기.
  12. 제 11 항에 있어서,
    상기 NMOS 또는 상기 NPN 타입 BJT는 상기 입력단의 사전-충전 시 온되고, 상기 신호의 감지 시 오프되는 감지 증폭기.
  13. 제 1 항, 제 5 항, 제 6 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 인버터의 출력단에 종속 접속되는 추가 인버터를 더 포함하는 감지 증폭기.
  14. PMOS로 구성된 풀-업 트랜지스터 및 NMOS로 구성된 풀-다운 트랜지스터를 포함하는 인버터;
    상기 PMOS의 드레인과 게이트 사이에 연결된 제 1 스위치; 및
    상기 PMOS의 드레인과 상기 NMOS의 드레인 사이에 연결된 제 2 스위치;
    를 포함하는 감지 증폭기.
  15. 제 14 항에 있어서,
    상기 인버터의 입력단을 사전-충전하는 경우, 상기 제 1 스위치는 닫히고 상기 제 2 스위치는 열리며,
    상기 입력단으로 인가되는 신호를 감지하는 경우, 상기 제 1 스위치는 열리고 상기 제 2 스위치는 닫히는 감지 증폭기.
  16. 제 14 항에 있어서,
    상기 인버터의 출력단과 논리 레벨 0에 해당하는 전위를 갖는 전원단 사이에 연결된 보조 풀-다운 트랜지스터를 더 포함하는 감지 증폭기.
  17. 제 16 항에 있어서,
    상기 보조 풀-다운 트랜지스터는 상기 인버터의 입력단을 사전-충전하는 경우 온되고, 상기 입력단으로 인가되는 신호를 감지하는 경우 오프되는 감지 증폭기.
  18. 제 14 항에 있어서,
    상기 인버터의 출력단에 종속 접속되는 추가 인버터를 더 포함하는 감지 증폭기.
  19. 데이터를 기억하는 다수의 기억 소자들; 및
    상기 기억 소자들에 연결되어 상기 데이터에 대응하는 신호를 감지하는 감지 증폭기를 포함하되, 상기 감지 증폭기는:
    풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하는 인버터; 및
    상기 인버터의 입력단을 사전-충전하는지 또는 상기 입력단으로 인가되는 신호를 감지하는지 여부에 따라 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 연결 관계를 변경하되, 상기 입력단의 사전-충전 시 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 간의 직렬 연결을 분리하여 상기 풀-업 트랜지스터를 통해 상기 입력단을 사전-충전시키고, 상기 신호의 감지 시 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터를 직렬로 연결하여 상기 인버터를 구성하는 스위칭부;
    를 포함하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 기억 소자들은 DRAM 셀 어레이 및 SRAM 셀 어레이 중 적어도 하나를 포함하는 반도체 메모리 장치.
KR1020140185798A 2014-12-22 2014-12-22 감지 증폭기 및 그를 이용한 반도체 메모리 장치 KR101543701B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140185798A KR101543701B1 (ko) 2014-12-22 2014-12-22 감지 증폭기 및 그를 이용한 반도체 메모리 장치
US14/974,374 US9576623B2 (en) 2014-12-22 2015-12-18 Sense amplifier and semiconductor memory device employing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140185798A KR101543701B1 (ko) 2014-12-22 2014-12-22 감지 증폭기 및 그를 이용한 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR101543701B1 true KR101543701B1 (ko) 2015-08-12

Family

ID=54060818

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140185798A KR101543701B1 (ko) 2014-12-22 2014-12-22 감지 증폭기 및 그를 이용한 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US9576623B2 (ko)
KR (1) KR101543701B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190107377A (ko) 2018-03-12 2019-09-20 연세대학교 산학협력단 감지 증폭기 그 동작 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014049B2 (en) 2016-06-22 2018-07-03 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
US10403384B2 (en) 2016-06-22 2019-09-03 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US11972793B2 (en) 2021-09-15 2024-04-30 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4239994A (en) * 1978-08-07 1980-12-16 Rca Corporation Asymmetrically precharged sense amplifier
US4434381A (en) * 1981-12-07 1984-02-28 Rca Corporation Sense amplifiers
US4567387A (en) * 1983-06-30 1986-01-28 Rca Corporation Linear sense amplifier
JPS6247897A (ja) * 1985-08-28 1987-03-02 Sony Corp 読み出し増幅器
JPS6325894A (ja) * 1986-07-18 1988-02-03 Hitachi Ltd 半導体記憶装置
JPH02246516A (ja) * 1989-03-20 1990-10-02 Hitachi Ltd 半導体装置
JPH06162776A (ja) 1992-11-18 1994-06-10 Nec Corp 半導体メモリ回路
US5828610A (en) 1997-03-31 1998-10-27 Seiko Epson Corporation Low power memory including selective precharge circuit
JP2002237193A (ja) 2001-02-13 2002-08-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US7570527B2 (en) 2005-06-02 2009-08-04 Texas Instruments Incorporated Static random-access memory having reduced bit line precharge voltage and method of operating the same
US7212458B1 (en) 2005-10-25 2007-05-01 Sigmatel, Inc. Memory, processing system and methods for use therewith
US7323911B2 (en) * 2005-11-21 2008-01-29 Macronix International Co., Ltd. Differential sense amplifier circuit and method triggered by a clock signal through a switch circuit
KR100902127B1 (ko) 2006-02-22 2009-06-09 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 증폭 회로 및 그의 구동 방법
US7542352B1 (en) * 2008-09-11 2009-06-02 Elite Semiconductor Memory Technology Inc. Bit line precharge circuit
US9093175B2 (en) 2013-03-27 2015-07-28 International Business Machines Corporation Signal margin centering for single-ended eDRAM sense amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190107377A (ko) 2018-03-12 2019-09-20 연세대학교 산학협력단 감지 증폭기 그 동작 방법

Also Published As

Publication number Publication date
US20160181993A1 (en) 2016-06-23
US9576623B2 (en) 2017-02-21

Similar Documents

Publication Publication Date Title
US8363453B2 (en) Static random access memory (SRAM) write assist circuit with leakage suppression and level control
US7298180B2 (en) Latch type sense amplifier
KR101543701B1 (ko) 감지 증폭기 및 그를 이용한 반도체 메모리 장치
US20140192603A1 (en) Differential sense amplifier for solid-state memories
US9858987B2 (en) Sense amplifier scheme
US6975532B1 (en) Quasi-static random access memory
US9263122B2 (en) Data-controlled auxiliary branches for SRAM cell
US20150380064A1 (en) Sram with two-level voltage regulator
US8837188B1 (en) Content addressable memory row having virtual ground and charge sharing
CN112863561B (zh) 灵敏放大器及其控制方法
US7466614B2 (en) Sense amplifier for non-volatile memory
KR20180130717A (ko) 프리차지 회로, 그를 이용한 메모리 장치 및 에스램 글로벌 카운터
US8824215B2 (en) Data storage circuit that retains state during precharge
US9466341B2 (en) Sense amplifier circuit
US20100246281A1 (en) Sensing and latching circuit for memory arrays
CN102105939B (zh) 具有反馈回路的电流感测放大器
US6108257A (en) Zero power SRAM precharge
JPH0217874B2 (ko)
US8995219B2 (en) Word line driver
US20120127815A1 (en) Sense amplifier and method of sensing data using the same
US7027340B2 (en) Output device for static random access memory
JP3804765B2 (ja) 充電回路およびそれを用いた半導体記憶装置
US8130580B1 (en) Low power sense amplifier for reading memory
KR20010028064A (ko) 반도체 메모리 장치의 고전압 발생회로
KR101887450B1 (ko) 펄스형 제어를 이용하는 감지 증폭기

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180813

Year of fee payment: 4