JP2002237193A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2002237193A JP2002237193A JP2001034864A JP2001034864A JP2002237193A JP 2002237193 A JP2002237193 A JP 2002237193A JP 2001034864 A JP2001034864 A JP 2001034864A JP 2001034864 A JP2001034864 A JP 2001034864A JP 2002237193 A JP2002237193 A JP 2002237193A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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Abstract
(57)【要約】
【課題】 消費電流の低減、高速動作、高精度を保証す
る不揮発性半導体記憶装置を提供する。 【解決手段】 本発明の不揮発性半導体記憶装置ではメ
モリセルのデータを読み出すためのカレントミラーに対
し、ダイオード接続されるトランジスタＭ６とカットト
ランジスタＭ７とを設ける。トランジスタＭ６によりプ
リチャージ電圧を電源電圧より低くする。トランジスタ
Ｍ７により消費電流を低減する。
る不揮発性半導体記憶装置を提供する。 【解決手段】 本発明の不揮発性半導体記憶装置ではメ
モリセルのデータを読み出すためのカレントミラーに対
し、ダイオード接続されるトランジスタＭ６とカットト
ランジスタＭ７とを設ける。トランジスタＭ６によりプ
リチャージ電圧を電源電圧より低くする。トランジスタ
Ｍ７により消費電流を低減する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、より特定的には不揮発性メモリセルの
データ読出のための構成に関するものである。
記憶装置に関し、より特定的には不揮発性メモリセルの
データ読出のための構成に関するものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置における
センスアンプ構成について説明する。図１４を参照し
て、不揮発性メモリセルＭＣは、ＹゲートＭ５（ＮＭＯ
Ｓトランジスタ）を介して検出部５０に接続される。
センスアンプ構成について説明する。図１４を参照し
て、不揮発性メモリセルＭＣは、ＹゲートＭ５（ＮＭＯ
Ｓトランジスタ）を介して検出部５０に接続される。
【０００３】検出部５０は、ＮＭＯＳトランジスタＭ
２、インバータＩ１、ＰＭＯＳトランジスタＭ１および
Ｍ３、ならびにＮＭＯＳダイオードＭ４を含む。
２、インバータＩ１、ＰＭＯＳトランジスタＭ１および
Ｍ３、ならびにＮＭＯＳダイオードＭ４を含む。
【０００４】インバータＩ１は、ビット線ＢＬの信号を
反転する。トランジスタＭ２は、ノードＮ１とビット線
ＢＬとの間に接続され、ゲートにインバータＩ１の出力
を受ける。
反転する。トランジスタＭ２は、ノードＮ１とビット線
ＢＬとの間に接続され、ゲートにインバータＩ１の出力
を受ける。
【０００５】トランジスタＭ１は、電源ノードＶｃｃと
ノードＮ１との間に接続され、ゲートがノードＮ１と接
続される。トランジスタＭ３は、電源ノードＶｃｃと出
力ノードＮ２との間に接続され、ゲートがノードＮ１と
接続される。トランジスタＭ１およびＭ３は、カレント
ミラーを構成する。
ノードＮ１との間に接続され、ゲートがノードＮ１と接
続される。トランジスタＭ３は、電源ノードＶｃｃと出
力ノードＮ２との間に接続され、ゲートがノードＮ１と
接続される。トランジスタＭ１およびＭ３は、カレント
ミラーを構成する。
【０００６】ＮＭＯＳダイオードＭ４は、ノードＮ２と
接地電圧を受ける接地電源ノードＧＮＤとの間に接続さ
れる。トランジスタＭ３を介して流れる検出電流は、Ｎ
ＭＯＳダイオードＭ４により電圧に変換される。
接地電圧を受ける接地電源ノードＧＮＤとの間に接続さ
れる。トランジスタＭ３を介して流れる検出電流は、Ｎ
ＭＯＳダイオードＭ４により電圧に変換される。
【０００７】ワード線ＷＬが選択され、ゲート信号ＹＧ
によりＹゲートＭ５が閉じると、検出部５０により、メ
モリセルＭＣの電流が検出され、さらに検出電流が電圧
に変換される。検出されたデータ（電圧）は、ノードＮ
２から出力される。これにより、メモリセルのデータ値
が確定する。
によりＹゲートＭ５が閉じると、検出部５０により、メ
モリセルＭＣの電流が検出され、さらに検出電流が電圧
に変換される。検出されたデータ（電圧）は、ノードＮ
２から出力される。これにより、メモリセルのデータ値
が確定する。
【０００８】
【発明が解決しようとする課題】しかし上記センスアン
プ構成では、ビット線のプリチャージ（充電）期間中ノ
ードＮ１が０Ｖと電源電圧Ｖｃｃとの中間電圧になるた
めトランジスタＭ３がオンした状態になる。したがっ
て、トランジスタＭ３およびＭ４を介して電源ノードＶ
ｃｃから接地電源ノードＧＮＤに電流が流れるため消費
電流が増大してしまう。
プ構成では、ビット線のプリチャージ（充電）期間中ノ
ードＮ１が０Ｖと電源電圧Ｖｃｃとの中間電圧になるた
めトランジスタＭ３がオンした状態になる。したがっ
て、トランジスタＭ３およびＭ４を介して電源ノードＶ
ｃｃから接地電源ノードＧＮＤに電流が流れるため消費
電流が増大してしまう。
【０００９】このようなセンスアンプ構成の改良例とし
て、図１５に示すセンスアンプ構成がある。図１５にお
いては、ノードＮ１と電源ノードＶｃｃとの間にカット
トランジスタ（ＰＭＯＳトランジスタ）Ｍ６´が接続さ
れている。トランジスタＭ６´は、制御信号ＰＣに応じ
てオン／オフする。ビット線のプリチャージ期間中、制
御信号ＰＣを“Ｌ”にすることで、トランジスタＭ６´
がオンしノードＮ１が電源電圧レベルＶｃｃになる。ト
ランジスタＭ６をオンさせると、トランジスタＭ３がオ
フする。したがって、トランジスタＭ３およびＭ４を介
して電流が流れなくなるため、プリチャージ期間での消
費電流を低減することができる。
て、図１５に示すセンスアンプ構成がある。図１５にお
いては、ノードＮ１と電源ノードＶｃｃとの間にカット
トランジスタ（ＰＭＯＳトランジスタ）Ｍ６´が接続さ
れている。トランジスタＭ６´は、制御信号ＰＣに応じ
てオン／オフする。ビット線のプリチャージ期間中、制
御信号ＰＣを“Ｌ”にすることで、トランジスタＭ６´
がオンしノードＮ１が電源電圧レベルＶｃｃになる。ト
ランジスタＭ６をオンさせると、トランジスタＭ３がオ
フする。したがって、トランジスタＭ３およびＭ４を介
して電流が流れなくなるため、プリチャージ期間での消
費電流を低減することができる。
【００１０】しかしながら、プリチャージが完了し制御
信号ＰＣを電源電圧レベルＶｃｃにしてトランジスタＭ
６をオフした後、メモリセルＭＣが電流を流す状態（記
憶状態）でメモリセルのデータを読出す場合を考える。
このような場合、ノードＮ１の電圧が電源電圧Ｖｃｃか
ら読出データが確定する電圧Ｖｓｅｎｓｅになるまでに
時間がかかる。
信号ＰＣを電源電圧レベルＶｃｃにしてトランジスタＭ
６をオフした後、メモリセルＭＣが電流を流す状態（記
憶状態）でメモリセルのデータを読出す場合を考える。
このような場合、ノードＮ１の電圧が電源電圧Ｖｃｃか
ら読出データが確定する電圧Ｖｓｅｎｓｅになるまでに
時間がかかる。
【００１１】したがって、上記センスアンプ構成のみで
は、高速なデータ読出しを行うことはできない。また、
上記センスアンプ構成のみでは、高精度のデータ読出動
作は保証されない。
は、高速なデータ読出しを行うことはできない。また、
上記センスアンプ構成のみでは、高精度のデータ読出動
作は保証されない。
【００１２】そこで本発明は、かかる問題を解決するた
めなされたものであり、その目的は、消費電流の低減、
高速動作、高精度の読出しを可能とする不揮発性半導体
記憶装置を提供することにある。
めなされたものであり、その目的は、消費電流の低減、
高速動作、高精度の読出しを可能とする不揮発性半導体
記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】この発明のある局面によ
る不揮発性半導体記憶装置は、不揮発性のメモリセル
と、メモリセル対応のワード線と、メモリセル対応のビ
ット線と、ビット線と接続され、メモリセルの記憶デー
タを検出するための検出部とを備える。検出部は、各々
が電源電圧ノードと接続される、メモリセルの電流を検
出するための第１および第２トランジスタを含むカレン
トミラーと、電源電圧ノードと、第１および第２トラン
ジスタのゲートとの間にダイオード接続されるトランジ
スタと、カレントミラーにより検出された電流を電圧に
変換する電流電圧変換素子とを含む。
る不揮発性半導体記憶装置は、不揮発性のメモリセル
と、メモリセル対応のワード線と、メモリセル対応のビ
ット線と、ビット線と接続され、メモリセルの記憶デー
タを検出するための検出部とを備える。検出部は、各々
が電源電圧ノードと接続される、メモリセルの電流を検
出するための第１および第２トランジスタを含むカレン
トミラーと、電源電圧ノードと、第１および第２トラン
ジスタのゲートとの間にダイオード接続されるトランジ
スタと、カレントミラーにより検出された電流を電圧に
変換する電流電圧変換素子とを含む。
【００１４】好ましくは、ダイオード接続されるトラン
ジスタにより、第１および第２トランジスタのゲート
は、電源電圧より低い電圧にプリチャージされる。
ジスタにより、第１および第２トランジスタのゲート
は、電源電圧より低い電圧にプリチャージされる。
【００１５】特に、検出部は、ダイオード接続されるト
ランジスタと電源電圧ノードとの間に接続されるカット
トランジスタをさらに含む。
ランジスタと電源電圧ノードとの間に接続されるカット
トランジスタをさらに含む。
【００１６】特に、検出部は、第１および第２トランジ
スタのゲートと電源電圧ノードとの間に接続されるバイ
パストランジスタをさらに含む。
スタのゲートと電源電圧ノードとの間に接続されるバイ
パストランジスタをさらに含む。
【００１７】好ましくは、検出部は、ダイオード接続さ
れるトランジスタと電源電圧ノードとの間に接続される
カットトランジスタと、第１および第２トランジスタの
ゲートと電源電圧ノードとの間に接続されるバイパスト
ランジスタとをさらに含み、ビット線のプリチャージ時
間を短縮するようにカットトランジスタと前記バイパス
トランジスタとをオン／オフさせる。
れるトランジスタと電源電圧ノードとの間に接続される
カットトランジスタと、第１および第２トランジスタの
ゲートと電源電圧ノードとの間に接続されるバイパスト
ランジスタとをさらに含み、ビット線のプリチャージ時
間を短縮するようにカットトランジスタと前記バイパス
トランジスタとをオン／オフさせる。
【００１８】特に、ビット線のプリチャージ時におい
て、カットトランジスタとバイパストランジスタとをオ
ンした後、カットトランジスタをバイパストランジスタ
より速くオフさせる。
て、カットトランジスタとバイパストランジスタとをオ
ンした後、カットトランジスタをバイパストランジスタ
より速くオフさせる。
【００１９】好ましくは、電流電圧変換素子は、第２ト
ランジスタと記憶データを出力する出力ノードで接続さ
れる。検出部は、電源電圧ノードと第２トランジスタと
の間に接続されるカットトランジスタをさらに含む。も
しくは、検出部は、電流電圧変換素子と接地電源ノード
との間に接続されるカットトランジスタをさらに含む。
ランジスタと記憶データを出力する出力ノードで接続さ
れる。検出部は、電源電圧ノードと第２トランジスタと
の間に接続されるカットトランジスタをさらに含む。も
しくは、検出部は、電流電圧変換素子と接地電源ノード
との間に接続されるカットトランジスタをさらに含む。
【００２０】不揮発性のメモリセルと、メモリセル対応
の第１ビット線と、不揮発性のリファレンスセルと、リ
ファレンスセル対応の第２ビット線と、第１カレントミ
ラーを含み、第１ビット線を介してメモリセルの記憶デ
ータを検出するための第１検出部と、第２カレントミラ
ーを含み、第２ビット線を介してリファレンスセルの記
憶データを検出するための第２検出部と、第１検出部の
出力と第２検出部の出力との差を検出することにより前
記メモリセルの記憶データを確定する差動アンプ部とを
備える。第１ビット線と前記第２ビット線とのプリチャ
ージ期間とが異なるように、第１検出部と第２検出部と
は、異なるタイミングで動作する。
の第１ビット線と、不揮発性のリファレンスセルと、リ
ファレンスセル対応の第２ビット線と、第１カレントミ
ラーを含み、第１ビット線を介してメモリセルの記憶デ
ータを検出するための第１検出部と、第２カレントミラ
ーを含み、第２ビット線を介してリファレンスセルの記
憶データを検出するための第２検出部と、第１検出部の
出力と第２検出部の出力との差を検出することにより前
記メモリセルの記憶データを確定する差動アンプ部とを
備える。第１ビット線と前記第２ビット線とのプリチャ
ージ期間とが異なるように、第１検出部と第２検出部と
は、異なるタイミングで動作する。
【００２１】好ましくは、第２カレントミラーの動作期
間は、第１カレントミラーの動作期間より短い。
間は、第１カレントミラーの動作期間より短い。
【００２２】特に、第１カレントミラーは、第１および
第２トランジスタを含み、第２カレントミラーは、第３
および第４トランジスタを含む。第１検出部は、第１お
よび第２トランジスタのゲートと第１電源電圧ノードと
の間に接続される第５トランジスタをさらに含み、第３
および第４トランジスタのゲートと第２電源電圧ノード
との間に接続される第６トランジスタをさらに含む。
第２トランジスタを含み、第２カレントミラーは、第３
および第４トランジスタを含む。第１検出部は、第１お
よび第２トランジスタのゲートと第１電源電圧ノードと
の間に接続される第５トランジスタをさらに含み、第３
および第４トランジスタのゲートと第２電源電圧ノード
との間に接続される第６トランジスタをさらに含む。
【００２３】好ましくは、差動アンプ部は、第１カレン
トミラーの動作開始タイミングと第２カレントミラーの
動作開始タイミングとの間で動作を開始する。
トミラーの動作開始タイミングと第２カレントミラーの
動作開始タイミングとの間で動作を開始する。
【００２４】特に、差動アンプ部は、第１および第２検
出部の出力の差を出力する差動アンプ回路と、差動アン
プ回路の出力ノードと接続され、メモリセルのデータを
出力するための出力ノードと、出力ノードに接続され、
出力ノードの初期状態を所定の電位に設定するための設
定回路とを含む。初期状態とは、所定の第２カレントミ
ラーが第１カレントミラーよりも先に動作したときに得
られる出力ノードの状態である。
出部の出力の差を出力する差動アンプ回路と、差動アン
プ回路の出力ノードと接続され、メモリセルのデータを
出力するための出力ノードと、出力ノードに接続され、
出力ノードの初期状態を所定の電位に設定するための設
定回路とを含む。初期状態とは、所定の第２カレントミ
ラーが第１カレントミラーよりも先に動作したときに得
られる出力ノードの状態である。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態による
不揮発性半導体記憶装置について図を用いて説明する。
以下において同一または相当部分には同一記号を付しそ
の説明を省略する。
不揮発性半導体記憶装置について図を用いて説明する。
以下において同一または相当部分には同一記号を付しそ
の説明を省略する。
【００２６】［第１の実施の形態］第１の実施の形態に
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図１を用いて説明する。
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図１を用いて説明する。
【００２７】図１を参照して、メモリセルＭＣは、Ｙゲ
ート（ＮＭＯＳトランジスタ）Ｍ５を介して検出部１０
に接続される。検出部１０は、ＮＭＯＳトランジスタＭ
２、インバータＩ１、ならびにＰＭＯＳトランジスタＭ
１およびＭ３を含む。
ート（ＮＭＯＳトランジスタ）Ｍ５を介して検出部１０
に接続される。検出部１０は、ＮＭＯＳトランジスタＭ
２、インバータＩ１、ならびにＰＭＯＳトランジスタＭ
１およびＭ３を含む。
【００２８】インバータＩ１は、ビット線ＢＬの信号を
反転する。トランジスタＭ２は、ノードＮ１とビット線
ＢＬとの間に接続され、ゲートにインバータＩ１の出力
を受ける。
反転する。トランジスタＭ２は、ノードＮ１とビット線
ＢＬとの間に接続され、ゲートにインバータＩ１の出力
を受ける。
【００２９】トランジスタＭ１は、電源ノードＶｃｃと
ノードＮ１との間に接続され、ゲートがノードＮ１と接
続される。トランジスタＭ３は、電源ノードＶｃｃと出
力ノードＮ２との間に接続され、ゲートがノードＮ１と
接続される。
ノードＮ１との間に接続され、ゲートがノードＮ１と接
続される。トランジスタＭ３は、電源ノードＶｃｃと出
力ノードＮ２との間に接続され、ゲートがノードＮ１と
接続される。
【００３０】検出部１０はさらに、ＰＭＯＳトランジス
タＭ６およびＰＭＯＳトランジスタ（カットトランジス
タ）Ｍ７、ならびにＮＭＯＳダイオードＭ４を含む。
タＭ６およびＰＭＯＳトランジスタ（カットトランジス
タ）Ｍ７、ならびにＮＭＯＳダイオードＭ４を含む。
【００３１】トランジスタＭ６は、ノードＮ１にダイオ
ード接続される。トランジスタＭ７は、電源ノードＶｃ
ｃとトランジスタＭ６との間に接続され、制御信号ＰＣ
２に応じて、電源ノードＶｃｃとトランジスタＭ６との
間の電流経路をカットする。
ード接続される。トランジスタＭ７は、電源ノードＶｃ
ｃとトランジスタＭ６との間に接続され、制御信号ＰＣ
２に応じて、電源ノードＶｃｃとトランジスタＭ６との
間の電流経路をカットする。
【００３２】ＮＭＯＳダイオードＭ４は、ノードＮ２と
接地電圧を受けるノードＧＮＤとの間に接続される。ト
ランジスタＭ３を介して流れる検出電流は、ＮＭＯＳダ
イオードＭ４により電圧に変換される。
接地電圧を受けるノードＧＮＤとの間に接続される。ト
ランジスタＭ３を介して流れる検出電流は、ＮＭＯＳダ
イオードＭ４により電圧に変換される。
【００３３】ワード線ＷＬが選択され、ゲート信号ＹＧ
によりＹゲートＭ５が閉じると、検出部１０により、メ
モリセルＭＣの電流が検出され、さらに検出電流が電圧
に変換される。検出されたデータ（電圧）は、ノードＮ
２から出力される。これにより、メモリセルのデータ値
が確定する。
によりＹゲートＭ５が閉じると、検出部１０により、メ
モリセルＭＣの電流が検出され、さらに検出電流が電圧
に変換される。検出されたデータ（電圧）は、ノードＮ
２から出力される。これにより、メモリセルのデータ値
が確定する。
【００３４】センス動作前にビット線をプリチャージす
る際に制御信号ＰＣ２を“Ｌ”にする。トランジスタＭ
７がオンする。これにより、トランジスタＭ６を介して
ノードＮ１を充電（プリチャージ）する。
る際に制御信号ＰＣ２を“Ｌ”にする。トランジスタＭ
７がオンする。これにより、トランジスタＭ６を介して
ノードＮ１を充電（プリチャージ）する。
【００３５】トランジスタＭ６のしきい値をＶｔｈとす
ると、プリチャージ時におけるノードＮ１の到達電圧は
およそ（Ｖｃｃ−Ｖｔｈ）となる。
ると、プリチャージ時におけるノードＮ１の到達電圧は
およそ（Ｖｃｃ−Ｖｔｈ）となる。
【００３６】続いて、制御信号ＰＣ２を“Ｈ”にして、
プリチャージを完了させ読出しを開始させる（時刻ｔ
１）。このとき、メモリセルＭＣが、“ＯＮ”する場
合、ビット線ＢＬおよびノードＮ１の電位が下がる。
プリチャージを完了させ読出しを開始させる（時刻ｔ
１）。このとき、メモリセルＭＣが、“ＯＮ”する場
合、ビット線ＢＬおよびノードＮ１の電位が下がる。
【００３７】ノードＮ１がある電位Ｖｓｅｎｓｅより下
がったとき、読出データが確定されるとする。
がったとき、読出データが確定されるとする。
【００３８】第１の実施の形態による不揮発性半導体記
憶装置１０００の全体構成の一例を、図２に示す。不揮
発性半導体記憶装置１０００は、図２に示すように、行
列状に配置される複数のメモリセルＭＣ、行方向に配置
されるワード線ＷＬ０，ＷＬ１，ＷＬ２，…および列方
向に配置されるビット線ＢＬ０，ＢＬ１，ＢＬ２，…を
含むメモリセルアレイＭＡ、アドレスピンＡＤＤから外
部アドレス信号を受けるアドレスバッファ１００、制御
ピンから外部制御信号（チップイネーブル信号ＣＥ♯、
アウトプットイネーブル信号ＯＥ♯、ライトイネーブル
信号ＷＥ♯等）を受けて内部回路の動作を制御する内部
制御信号を出力する制御回路１０１、アドレスバッファ
１００の出力する内部ロウアドレスをデコードしてメモ
リセルアレイＭＡの行を選択する行デコーダ１０２、ア
ドレスバッファ１００の出力する内部コラムアドレスを
デコードしてメモリセルアレイＭＡの列を選択するため
の列デコーダ１０３、ならびにビット線に対応して設け
られ列デコーダ１０３の出力によりオンするＹゲートＹ
Ｇを含む。
憶装置１０００の全体構成の一例を、図２に示す。不揮
発性半導体記憶装置１０００は、図２に示すように、行
列状に配置される複数のメモリセルＭＣ、行方向に配置
されるワード線ＷＬ０，ＷＬ１，ＷＬ２，…および列方
向に配置されるビット線ＢＬ０，ＢＬ１，ＢＬ２，…を
含むメモリセルアレイＭＡ、アドレスピンＡＤＤから外
部アドレス信号を受けるアドレスバッファ１００、制御
ピンから外部制御信号（チップイネーブル信号ＣＥ♯、
アウトプットイネーブル信号ＯＥ♯、ライトイネーブル
信号ＷＥ♯等）を受けて内部回路の動作を制御する内部
制御信号を出力する制御回路１０１、アドレスバッファ
１００の出力する内部ロウアドレスをデコードしてメモ
リセルアレイＭＡの行を選択する行デコーダ１０２、ア
ドレスバッファ１００の出力する内部コラムアドレスを
デコードしてメモリセルアレイＭＡの列を選択するため
の列デコーダ１０３、ならびにビット線に対応して設け
られ列デコーダ１０３の出力によりオンするＹゲートＹ
Ｇを含む。
【００３９】不揮発性半導体記憶装置１０００はさら
に、データ入出力ピンＤＱからデータを受け、またはメ
モリセルアレイＭＡから読出したデータをデータ入出力
ピンＤＱに出力するための入出力回路１０４、およびメ
モリセルからの読出電流を検出して読出データを確定す
るためのセンスアンプ１０５を含む。上記した検出部１
０およびＮＭＯＳダイオードＭ４は、センスアンプ１０
５に含まれる。
に、データ入出力ピンＤＱからデータを受け、またはメ
モリセルアレイＭＡから読出したデータをデータ入出力
ピンＤＱに出力するための入出力回路１０４、およびメ
モリセルからの読出電流を検出して読出データを確定す
るためのセンスアンプ１０５を含む。上記した検出部１
０およびＮＭＯＳダイオードＭ４は、センスアンプ１０
５に含まれる。
【００４０】不揮発性半導体記憶装置１０００の動作に
ついて、図３を用いて説明する。時刻ｔ１０〜ｔ１４
が、データの読出期間である。時刻ｔ１０で制御信号Ｃ
Ｅ♯，ＯＥ♯がＬレベルになる。時刻ｔ１０，ｔ１１，
ｔ１２，ｔ１３でアドレスピンＡＤＤから選択アドレス
が入力される。ワード線ＷＬおよびＹゲートＹＧの選択
に応じて、メモリセルのデータが外部に出力される。
ついて、図３を用いて説明する。時刻ｔ１０〜ｔ１４
が、データの読出期間である。時刻ｔ１０で制御信号Ｃ
Ｅ♯，ＯＥ♯がＬレベルになる。時刻ｔ１０，ｔ１１，
ｔ１２，ｔ１３でアドレスピンＡＤＤから選択アドレス
が入力される。ワード線ＷＬおよびＹゲートＹＧの選択
に応じて、メモリセルのデータが外部に出力される。
【００４１】ここで、図１５に示す従来の構成と、第１
の実施の形態による構成とでの読出時間の差について、
図４を用いて説明する。図４を参照して、Ａは、ノード
Ｎ１を電源電圧レベルＶｃｃにまでプリチャージした場
合（図１５に対応）における読出時のノードＮ１の変化
を、Ｂは、第１の実施の形態によりノードＮ１を（Ｖｃ
ｃ−Ｖｔｈ）までプリチャージした場合における読出時
のノードＮ１の変化をそれぞれ表している。
の実施の形態による構成とでの読出時間の差について、
図４を用いて説明する。図４を参照して、Ａは、ノード
Ｎ１を電源電圧レベルＶｃｃにまでプリチャージした場
合（図１５に対応）における読出時のノードＮ１の変化
を、Ｂは、第１の実施の形態によりノードＮ１を（Ｖｃ
ｃ−Ｖｔｈ）までプリチャージした場合における読出時
のノードＮ１の変化をそれぞれ表している。
【００４２】従来の構成では（Ａ）、ノードＮ１は、セ
ンス動作開始前に電源電圧レベルＶｃｃになる。そし
て、読出開始（時刻ｔ１）とともに、ノードＮ１の電圧
が低下していく。一方、第１の実施の形態による構成で
は（Ｂ）、ノードＮ１は、センス動作開始前に（Ｖｃｃ
−Ｖｔｈ）レベルになる。Ｂのほうが、Ａよりもプリチ
ャージ時の到達電圧が電圧Ｖｓｅｎｓｅにより近い。
ンス動作開始前に電源電圧レベルＶｃｃになる。そし
て、読出開始（時刻ｔ１）とともに、ノードＮ１の電圧
が低下していく。一方、第１の実施の形態による構成で
は（Ｂ）、ノードＮ１は、センス動作開始前に（Ｖｃｃ
−Ｖｔｈ）レベルになる。Ｂのほうが、Ａよりもプリチ
ャージ時の到達電圧が電圧Ｖｓｅｎｓｅにより近い。
【００４３】したがって、ノードＮ１の電圧が読出デー
タが確定するための電圧Ｖｓｅｎｓｅを横切る時間は、
Ｂの方がＡよりも速い。したがって、第１の実施の形態
による構成を用いることにより、データを高速に読出す
ことができる。
タが確定するための電圧Ｖｓｅｎｓｅを横切る時間は、
Ｂの方がＡよりも速い。したがって、第１の実施の形態
による構成を用いることにより、データを高速に読出す
ことができる。
【００４４】［第２の実施の形態］第２の実施の形態に
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図５を用いて説明する。
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図５を用いて説明する。
【００４５】図５を参照して、メモリセルＭＣは、Ｙゲ
ートＭ５を介して検出部１２に接続される。検出部１２
は、ＮＭＯＳトランジスタＭ２、インバータＩ１、トラ
ンジスタＭ１およびＭ３、およびＮＭＯＳダイオードＭ
４を含む。
ートＭ５を介して検出部１２に接続される。検出部１２
は、ＮＭＯＳトランジスタＭ２、インバータＩ１、トラ
ンジスタＭ１およびＭ３、およびＮＭＯＳダイオードＭ
４を含む。
【００４６】検出部１２はさらに、ＰＭＯＳトランジス
タＭ６、ＰＭＯＳトランジスタ（カットトランジスタ）
Ｍ７およびＰＭＯＳトランジスタ（バイパストランジス
タ）Ｍ８を含む。
タＭ６、ＰＭＯＳトランジスタ（カットトランジスタ）
Ｍ７およびＰＭＯＳトランジスタ（バイパストランジス
タ）Ｍ８を含む。
【００４７】トランジスタＭ６は、ノードＮ１にダイオ
ード接続される。トランジスタＭ７は、電源ノードＶｃ
ｃとトランジスタＭ６との間に接続され、制御信号ＰＣ
２に応じて、電源ＶｃｃとトランジスタＭ６との間の経
路をカットする。
ード接続される。トランジスタＭ７は、電源ノードＶｃ
ｃとトランジスタＭ６との間に接続され、制御信号ＰＣ
２に応じて、電源ＶｃｃとトランジスタＭ６との間の経
路をカットする。
【００４８】トランジスタＭ８は、電源ノードＶｃｃと
ノードＮ１との間に接続され、ゲートに制御信号ＰＣ１
に応じてオン／オフする。
ノードＮ１との間に接続され、ゲートに制御信号ＰＣ１
に応じてオン／オフする。
【００４９】トランジスタＭ３を介して流れる検出電流
は、ＮＭＯＳダイオードＭ４で電圧に変換される。検出
されたデータ（電圧）は、ノードＮ２から出力される。
は、ＮＭＯＳダイオードＭ４で電圧に変換される。検出
されたデータ（電圧）は、ノードＮ２から出力される。
【００５０】センス動作前にビット線をプリチャージす
る際に制御信号ＰＣ２を“Ｌ”にする。トランジスタＭ
７がオンする。トランジスタＭ６を介してノードＮ１を
プリチャージする。これにより、第１の実施の形態と同
様、高速なデータ読出しが可能になる。
る際に制御信号ＰＣ２を“Ｌ”にする。トランジスタＭ
７がオンする。トランジスタＭ６を介してノードＮ１を
プリチャージする。これにより、第１の実施の形態と同
様、高速なデータ読出しが可能になる。
【００５１】同じく、センス動作前にビット線をプリチ
ャージする際に制御信号ＰＣ１を“Ｌ”にする。トラン
ジスタＭ８がオンする。トランジスタＭ８を介してノー
ドＮ１をＶｃｃレベルにプリチャージする。ノードＮ１
がＶｃｃレベルになると、トランジスタＭ３がオフし、
トランジスタＭ３およびＭ４を電流が流れなくなる。こ
れにより、ビット線のプリチャージ期間における消費電
流を低減できる。
ャージする際に制御信号ＰＣ１を“Ｌ”にする。トラン
ジスタＭ８がオンする。トランジスタＭ８を介してノー
ドＮ１をＶｃｃレベルにプリチャージする。ノードＮ１
がＶｃｃレベルになると、トランジスタＭ３がオフし、
トランジスタＭ３およびＭ４を電流が流れなくなる。こ
れにより、ビット線のプリチャージ期間における消費電
流を低減できる。
【００５２】［第３の実施の形態］第３の実施の形態で
は、第２の実施の形態による不揮発性半導体記憶装置の
制御手法の一例について説明する。図６は、制御信号Ｐ
Ｃ１およびＰＣ２のタイミングを、図７はノードＮ１の
電位の変化をそれぞれ示している。
は、第２の実施の形態による不揮発性半導体記憶装置の
制御手法の一例について説明する。図６は、制御信号Ｐ
Ｃ１およびＰＣ２のタイミングを、図７はノードＮ１の
電位の変化をそれぞれ示している。
【００５３】図６を参照して、時刻ｔ１〜ｔ２で制御信
号ＰＣ１およびＰＣ２を“Ｌ”にして、ノードＮ１をト
ランジスタＭ６およびＭ８を用いてプリチャージする。
期間（ｔ２‐ｔ１）は、ノードＮ１が（Ｖｃｃ−Ｖｔ
ｈ）を超えない範囲とする。
号ＰＣ１およびＰＣ２を“Ｌ”にして、ノードＮ１をト
ランジスタＭ６およびＭ８を用いてプリチャージする。
期間（ｔ２‐ｔ１）は、ノードＮ１が（Ｖｃｃ−Ｖｔ
ｈ）を超えない範囲とする。
【００５４】時刻ｔ２〜ｔ３で、制御信号ＰＣ１のみを
“Ｈ”にする。ノードＮ１をトランジスタＭ６でプリチ
ャージする。時刻ｔ３で制御信号ＰＣ２を“Ｈ”にし
て、プリチャージを完了する。
“Ｈ”にする。ノードＮ１をトランジスタＭ６でプリチ
ャージする。時刻ｔ３で制御信号ＰＣ２を“Ｈ”にし
て、プリチャージを完了する。
【００５５】図７を参照して、プリチャージ時における
ノードＮ１の電位の変化について説明する。図７におい
て、Ｃは、第３の実施の形態によるノードＮ１の電位の
変化を、Ｄは、第１の実施の形態によるノードＮ１の電
位の変化を表している。
ノードＮ１の電位の変化について説明する。図７におい
て、Ｃは、第３の実施の形態によるノードＮ１の電位の
変化を、Ｄは、第１の実施の形態によるノードＮ１の電
位の変化を表している。
【００５６】第３の実施の形態では、時刻ｔ１〜ｔ２の
間に、トランジスタＭ８およびＭ６によってノードＮ１
のプリチャージを加速している。したがって、ノードＮ
１が所望の到達電圧（Ｖｃｃ−Ｖｔｈ）になるまでの時
間が大幅に短縮される。この結果、より高速なデータの
読出しを実現することが可能になる。
間に、トランジスタＭ８およびＭ６によってノードＮ１
のプリチャージを加速している。したがって、ノードＮ
１が所望の到達電圧（Ｖｃｃ−Ｖｔｈ）になるまでの時
間が大幅に短縮される。この結果、より高速なデータの
読出しを実現することが可能になる。
【００５７】［第４の実施の形態］第４の実施の形態に
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図８を用いて説明する。
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図８を用いて説明する。
【００５８】図８を参照して、メモリセルＭＣは、Ｙゲ
ートＭ５を介して検出部１４に接続される。検出部１４
は、ＮＭＯＳトランジスタＭ２、インバータＩ１、ＰＭ
ＯＳトランジスタＭ１，Ｍ３，Ｍ６，Ｍ７，Ｍ９、およ
びＮＭＯＳダイオードＭ４を含む。
ートＭ５を介して検出部１４に接続される。検出部１４
は、ＮＭＯＳトランジスタＭ２、インバータＩ１、ＰＭ
ＯＳトランジスタＭ１，Ｍ３，Ｍ６，Ｍ７，Ｍ９、およ
びＮＭＯＳダイオードＭ４を含む。
【００５９】トランジスタＭ１は、電源ノードＶｃｃと
ノードＮ１との間に接続され、トランジスタＭ３は、ト
ランジスタＭ９と出力ノードＮ２との間に接続される。
ノードＮ１との間に接続され、トランジスタＭ３は、ト
ランジスタＭ９と出力ノードＮ２との間に接続される。
【００６０】トランジスタ（カットトランジスタ）Ｍ９
は、制御信号ＣＵＴに応じて、電源ノードＶｃｃからト
ランジスタＭ３への電流経路を遮断する。
は、制御信号ＣＵＴに応じて、電源ノードＶｃｃからト
ランジスタＭ３への電流経路を遮断する。
【００６１】トランジスタＭ６は、ノードＮ１にダイオ
ード接続される。トランジスタ（カットトランジスタ）
Ｍ７は、電源ノードＶｃｃとトランジスタＭ６との間に
接続され、制御信号ＰＣ２に応じて、電源Ｖｃｃとトラ
ンジスタＭ６との間の電流経路をカットする。
ード接続される。トランジスタ（カットトランジスタ）
Ｍ７は、電源ノードＶｃｃとトランジスタＭ６との間に
接続され、制御信号ＰＣ２に応じて、電源Ｖｃｃとトラ
ンジスタＭ６との間の電流経路をカットする。
【００６２】トランジスタＭ３を介して流れる検出電流
は、ＮＭＯＳダイオードＭ４で電圧に変換される。検出
されたデータ（電圧）は、ノードＮ２から出力される。
は、ＮＭＯＳダイオードＭ４で電圧に変換される。検出
されたデータ（電圧）は、ノードＮ２から出力される。
【００６３】センス動作前にビット線をプリチャージす
る際に制御信号ＰＣ２を“Ｌ”にする。トランジスタＭ
７がオンする。トランジスタＭ６を介してノードＮ１を
プリチャージする。これにより、第１の実施の形態と同
様、高速なデータ読出しが可能になる。
る際に制御信号ＰＣ２を“Ｌ”にする。トランジスタＭ
７がオンする。トランジスタＭ６を介してノードＮ１を
プリチャージする。これにより、第１の実施の形態と同
様、高速なデータ読出しが可能になる。
【００６４】同じく、センス動作前にビット線をプリチ
ャージする際に制御信号ＣＵＴを“Ｈ”にする。トラン
ジスタＭ９がオフする。トランジスタＭ３およびＭ４を
通過する電流が無くなる。この結果、プリチャージ期間
中の消費電流が低減できる。
ャージする際に制御信号ＣＵＴを“Ｈ”にする。トラン
ジスタＭ９がオフする。トランジスタＭ３およびＭ４を
通過する電流が無くなる。この結果、プリチャージ期間
中の消費電流が低減できる。
【００６５】［第５の実施の形態］第５の実施の形態に
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図９を用いて説明する。
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図９を用いて説明する。
【００６６】図９を参照して、メモリセルＭＣは、Ｙゲ
ートＭ５を介して検出部１６に接続される。検出部１６
は、ＮＭＯＳトランジスタＭ２、インバータＩ１、トラ
ンジスタＭ１，Ｍ３、ＰＭＯＳトランジスタＭ６，Ｍ
７、ＮＭＯＳトランジスタＭ１０、およびＮＭＯＳダイ
オードＭ４を含む。
ートＭ５を介して検出部１６に接続される。検出部１６
は、ＮＭＯＳトランジスタＭ２、インバータＩ１、トラ
ンジスタＭ１，Ｍ３、ＰＭＯＳトランジスタＭ６，Ｍ
７、ＮＭＯＳトランジスタＭ１０、およびＮＭＯＳダイ
オードＭ４を含む。
【００６７】トランジスタＭ７は、制御信号ＰＣ２に応
じて、ノードＮ１にダイオード接続されるトランジスタ
Ｍ６と電源ノードＶｃｃとの間の電流の流れを制御す
る。
じて、ノードＮ１にダイオード接続されるトランジスタ
Ｍ６と電源ノードＶｃｃとの間の電流の流れを制御す
る。
【００６８】ノードＮ２と接地電圧を受けるノードＧＮ
Ｄとの間には、検出電流を電圧に変換するＮＭＯＳダイ
オードＭ４とＮＭＯＳトランジスタ（カットトランジス
タ）Ｍ１０とを接続する。トランジスタＭ１０は、制御
信号ＣＵＴを反転した制御信号／ＣＵＴに応じて電流経
路を遮断する。
Ｄとの間には、検出電流を電圧に変換するＮＭＯＳダイ
オードＭ４とＮＭＯＳトランジスタ（カットトランジス
タ）Ｍ１０とを接続する。トランジスタＭ１０は、制御
信号ＣＵＴを反転した制御信号／ＣＵＴに応じて電流経
路を遮断する。
【００６９】センス動作前にビット線をプリチャージす
る際に制御信号／ＣＵＴを“Ｌ”にする。トランジスタ
Ｍ１０がオフするため、トランジスタＭ３およびＭ４を
通過する電流が無くなる。この結果、プリチャージ期間
中の消費電流が低減できる。
る際に制御信号／ＣＵＴを“Ｌ”にする。トランジスタ
Ｍ１０がオフするため、トランジスタＭ３およびＭ４を
通過する電流が無くなる。この結果、プリチャージ期間
中の消費電流が低減できる。
【００７０】［第６の実施の形態］第６の実施の形態に
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図１０を用いて説明する。
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て、図１０を用いて説明する。
【００７１】図１０を参照して、第６の実施の形態によ
る不揮発性半導体記憶装置は、メモリセル（データセ
ル）側に配置される検出部３０、リファレンスセル側に
配置される検出部３２、および差動アンプ部３４を含
む。
る不揮発性半導体記憶装置は、メモリセル（データセ
ル）側に配置される検出部３０、リファレンスセル側に
配置される検出部３２、および差動アンプ部３４を含
む。
【００７２】メモリセルＭＣ１は、Ｙゲート（ＮＭＯＳ
トランジスタ）ＹＧ１を介して検出部３０に接続され
る。
トランジスタ）ＹＧ１を介して検出部３０に接続され
る。
【００７３】検出部３０は、ＮＭＯＳトランジスタＭ２
ａ、インバータＩ１ａ、ＰＭＯＳトランジスタＭ１ａお
よびＭ３ａ、ならびにＮＭＯＳダイオードＭ４ａを含
む。
ａ、インバータＩ１ａ、ＰＭＯＳトランジスタＭ１ａお
よびＭ３ａ、ならびにＮＭＯＳダイオードＭ４ａを含
む。
【００７４】インバータＩ１ａの入力ノードは、メモリ
セルＭＣ１のビット線ＢＬＡＲＹと接続される。トラン
ジスタＭ２ａは、ノードＮ１ａとビット線ＢＬＡＲＹと
の間に接続され、ゲートにインバータＩ１ａの出力を受
ける。トランジスタＭ１ａは、電源ノードＶｃｃとノー
ドＮ１ａとの間に接続され、ゲートがノードＮ１ａと接
続される。トランジスタＭ３ａは、電源ノードＶｃｃと
出力ノードＳＥＮＳＥＡＲＹとの間に接続され、ゲート
がノードＮ１ａと接続される。トランジスタＭ１ａおよ
びＭ３ａは、カレントミラーを構成する。
セルＭＣ１のビット線ＢＬＡＲＹと接続される。トラン
ジスタＭ２ａは、ノードＮ１ａとビット線ＢＬＡＲＹと
の間に接続され、ゲートにインバータＩ１ａの出力を受
ける。トランジスタＭ１ａは、電源ノードＶｃｃとノー
ドＮ１ａとの間に接続され、ゲートがノードＮ１ａと接
続される。トランジスタＭ３ａは、電源ノードＶｃｃと
出力ノードＳＥＮＳＥＡＲＹとの間に接続され、ゲート
がノードＮ１ａと接続される。トランジスタＭ１ａおよ
びＭ３ａは、カレントミラーを構成する。
【００７５】ＮＭＯＳダイオードＭ４ａは、接地電源ノ
ードＧＮＤと出力ノードＳＥＮＳＥＡＲＹとの間に接続
さる。トランジスタＭ３ａを介して流れる検出電流は、
ＮＭＯＳダイオードＭ４ａにより電圧に変換される。
ードＧＮＤと出力ノードＳＥＮＳＥＡＲＹとの間に接続
さる。トランジスタＭ３ａを介して流れる検出電流は、
ＮＭＯＳダイオードＭ４ａにより電圧に変換される。
【００７６】検出部３０はさらに、ＰＭＯＳトランジス
タ（カットトランジスタ）Ｍ７ａを含む。トランジスタ
Ｍ７ａは、電源ノードＶｃｃとノードＮ１ａとの間に接
続される。トランジスタＭ７ａは、制御信号ＰＣＡＲＹ
に応答してオン／オフする。
タ（カットトランジスタ）Ｍ７ａを含む。トランジスタ
Ｍ７ａは、電源ノードＶｃｃとノードＮ１ａとの間に接
続される。トランジスタＭ７ａは、制御信号ＰＣＡＲＹ
に応答してオン／オフする。
【００７７】リファレンスセルＭＣ２は、Ｙゲート（Ｎ
ＭＯＳトランジスタ）ＹＧ２を介して検出部３２に接続
される。
ＭＯＳトランジスタ）ＹＧ２を介して検出部３２に接続
される。
【００７８】検出部３２は、ＮＭＯＳトランジスタＭ２
ｂ、インバータＩ１ｂ、ＰＭＯＳトランジスタＭ１ｂお
よびＭ３ｂ、ならびにＮＭＯＳダイオードＭ４ｂを含
む。
ｂ、インバータＩ１ｂ、ＰＭＯＳトランジスタＭ１ｂお
よびＭ３ｂ、ならびにＮＭＯＳダイオードＭ４ｂを含
む。
【００７９】インバータＩ１ｂの入力ノードは、リファ
レンスセルＭＣ２のビット線ＢＬＲＥＦと接続される。
トランジスタＭ２ｂは、ノードＮ１ｂとビット線ＢＬＲ
ＥＦとの間に接続され、ゲートにインバータＩ１ｂの出
力を受ける。トランジスタＭ１ｂは、電源ノードＶｃｃ
とノードＮ１ｂとの間に接続され、ゲートがノードＮ１
ｂと接続される。トランジスタＭ３ｂは、電源ノードＶ
ｃｃと出力ノードＳＥＮＳＥＲＥＦとの間に接続され、
ゲートがノードＮ１ｂと接続される。トランジスタＭ１
ｂおよびＭ３ｂは、カレントミラーを構成する。
レンスセルＭＣ２のビット線ＢＬＲＥＦと接続される。
トランジスタＭ２ｂは、ノードＮ１ｂとビット線ＢＬＲ
ＥＦとの間に接続され、ゲートにインバータＩ１ｂの出
力を受ける。トランジスタＭ１ｂは、電源ノードＶｃｃ
とノードＮ１ｂとの間に接続され、ゲートがノードＮ１
ｂと接続される。トランジスタＭ３ｂは、電源ノードＶ
ｃｃと出力ノードＳＥＮＳＥＲＥＦとの間に接続され、
ゲートがノードＮ１ｂと接続される。トランジスタＭ１
ｂおよびＭ３ｂは、カレントミラーを構成する。
【００８０】ＮＭＯＳダイオードＭ４ｂは、接地電源ノ
ードＧＮＤと出力ノードＳＥＮＳＥＲＥＦとの間に接続
さる。トランジスタＭ３ｂを介して流れる検出電流は、
ＮＭＯＳダイオードＭ４ｂにより電圧に変換される。
ードＧＮＤと出力ノードＳＥＮＳＥＲＥＦとの間に接続
さる。トランジスタＭ３ｂを介して流れる検出電流は、
ＮＭＯＳダイオードＭ４ｂにより電圧に変換される。
【００８１】検出部３２はさらに、ＰＭＯＳトランジス
タ（カットトランジスタ）Ｍ７ｂを含む。トランジスタ
Ｍ７ｂは、電源ノードＶｃｃとノードＮ１ｂとの間に接
続される。トランジスタＭ７ｂは、制御信号ＰＣＲＥＦ
に応答してオン／オフする。
タ（カットトランジスタ）Ｍ７ｂを含む。トランジスタ
Ｍ７ｂは、電源ノードＶｃｃとノードＮ１ｂとの間に接
続される。トランジスタＭ７ｂは、制御信号ＰＣＲＥＦ
に応答してオン／オフする。
【００８２】ワード線ＷＬＡＲＬが選択され、ゲート信
号ＹＧＡＲＬによりＹゲートＹＧ１が閉じると、検出部
３０により、メモリセルＭＣ１の電流が検出され、さら
に検出電流が電圧に変換される。検出されたデータ（電
圧）は、ノードＳＥＮＳＥＡＲＹから出力される。
号ＹＧＡＲＬによりＹゲートＹＧ１が閉じると、検出部
３０により、メモリセルＭＣ１の電流が検出され、さら
に検出電流が電圧に変換される。検出されたデータ（電
圧）は、ノードＳＥＮＳＥＡＲＹから出力される。
【００８３】ワード線ＷＬＲＥＦが選択され、ゲート信
号ＹＧＲＥＦによりＹゲートＹＧ２が閉じると、検出部
３２により、リファレンスセルＭＣ２の電流が検出さ
れ、さらに検出電流が電圧に変換される。検出されたデ
ータ（電圧）は、ノードＳＥＮＳＥＲＥＦから出力され
る。
号ＹＧＲＥＦによりＹゲートＹＧ２が閉じると、検出部
３２により、リファレンスセルＭＣ２の電流が検出さ
れ、さらに検出電流が電圧に変換される。検出されたデ
ータ（電圧）は、ノードＳＥＮＳＥＲＥＦから出力され
る。
【００８４】差動アンプ部３４は、差動アンプ回路３
６、インバータＩ３、ＮＭＯＳトランジスタＭ１９，Ｍ
２０，Ｍ２２、ＰＭＯＳトランジスタＭ２１を含む。
６、インバータＩ３、ＮＭＯＳトランジスタＭ１９，Ｍ
２０，Ｍ２２、ＰＭＯＳトランジスタＭ２１を含む。
【００８５】差動アンプ回路３６は、ＰＭＯＳトランジ
スタＭ１３，Ｍ１５，Ｍ１７およびＮＭＯＳトランジス
タＭ１４，Ｍ１６，Ｍ１８を含む。トランジスタＭ１４
は、ノードＮ３とノードＮ４との間に接続され、ゲート
がノードＳＥＮＳＥＡＲＹと接続される。トランジスタ
Ｍ１８は、ノードＤＩＦとノードＮ４との間に接続さ
れ、ゲートがノードＳＥＮＳＥＲＥＦと接続される。ノ
ードＮ４と接地電源ノードＧＮＤとの間にはゲートに制
御信号ＩＲＥＦを受けるトランジスタＭ１６が接続され
る。
スタＭ１３，Ｍ１５，Ｍ１７およびＮＭＯＳトランジス
タＭ１４，Ｍ１６，Ｍ１８を含む。トランジスタＭ１４
は、ノードＮ３とノードＮ４との間に接続され、ゲート
がノードＳＥＮＳＥＡＲＹと接続される。トランジスタ
Ｍ１８は、ノードＤＩＦとノードＮ４との間に接続さ
れ、ゲートがノードＳＥＮＳＥＲＥＦと接続される。ノ
ードＮ４と接地電源ノードＧＮＤとの間にはゲートに制
御信号ＩＲＥＦを受けるトランジスタＭ１６が接続され
る。
【００８６】トランジスタ１５は、電源ノードＶｃｃと
ノードＮ３との間に接続され、トランジスタＭ１７は、
電源ノードＶｃｃとノードＤＩＦとの間に接続される。
トランジスタ１５および１７のゲートは、ノードＮ３と
接続される。
ノードＮ３との間に接続され、トランジスタＭ１７は、
電源ノードＶｃｃとノードＤＩＦとの間に接続される。
トランジスタ１５および１７のゲートは、ノードＮ３と
接続される。
【００８７】トランジスタＭ１３は、電源ノードＶｃｃ
とノートＮ３との間に接続され、ゲートに制御信号ＬＯ
ＧＩＲＥＦを受ける。トランジスタＭ１３は、制御信号
ＬＯＧＩＲＥＦに応じてオン／オフする。
とノートＮ３との間に接続され、ゲートに制御信号ＬＯ
ＧＩＲＥＦを受ける。トランジスタＭ１３は、制御信号
ＬＯＧＩＲＥＦに応じてオン／オフする。
【００８８】インバータＩ３は、制御信号ＬＯＧＩＲＥ
Ｆを反転する。トランジスタＭ１９は、ノードＤＩＦと
接地電源ノードＧＮＤとの間に接続され、ゲートにイン
バータＩ３の出力を受ける。制御信号ＬＯＧＩＲＥＦに
応じて、ノードＤＩＦが接地電圧レベルＧＮＤになる。
Ｆを反転する。トランジスタＭ１９は、ノードＤＩＦと
接地電源ノードＧＮＤとの間に接続され、ゲートにイン
バータＩ３の出力を受ける。制御信号ＬＯＧＩＲＥＦに
応じて、ノードＤＩＦが接地電圧レベルＧＮＤになる。
【００８９】トランジスタＭ２１は、電源ノードＶｃｃ
と出力ノードＳＡＯＵＴとの間に接続され、ゲートにノ
ードＤＩＦの信号を受ける。トランジスタＭ２２は、出
力ノードＳＡＯＵＴとトランジスタＭ２０との間に接続
され、ゲートにノードＤＩＦの信号を受ける。トランジ
スタＭ２０は、トランジスタＭ２２と接地電源ノードＧ
ＮＤとの間に接続され、ゲートに制御信号ＬＯＧＩＲＥ
Ｆを受ける。
と出力ノードＳＡＯＵＴとの間に接続され、ゲートにノ
ードＤＩＦの信号を受ける。トランジスタＭ２２は、出
力ノードＳＡＯＵＴとトランジスタＭ２０との間に接続
され、ゲートにノードＤＩＦの信号を受ける。トランジ
スタＭ２０は、トランジスタＭ２２と接地電源ノードＧ
ＮＤとの間に接続され、ゲートに制御信号ＬＯＧＩＲＥ
Ｆを受ける。
【００９０】第６の実施の形態による不揮発性半導体記
憶装置２０００の全体構成の概要について、図１１を用
いて説明する。第６の実施の形態による不揮発性半導体
記憶装置２０００は、図１１に示すように、行列状に配
置される複数のメモリセルＭＣ、行方向に配置されるワ
ード線ＷＬ０，ＷＬ１，ＷＬ２，…および列方向に配置
されるビット線ＢＬ０，ＢＬ１，ＢＬ２，…を含むメモ
リセルアレイＭＡ、アドレスピンＡＤＤから外部アドレ
ス信号を受けるアドレスバッファ１００、制御ピンから
外部制御信号（チップイネーブル信号ＣＥ♯、アウトプ
ットイネーブル信号ＯＥ♯、ライトイネーブル信号ＷＥ
♯等）を受けて内部回路の動作を制御する内部制御信号
を出力する制御回路１０１、アドレスバッファ１００の
出力する内部ロウアドレスをデコードしてメモリセルア
レイＭＡの行を選択する行デコーダ１０２、アドレスバ
ッファ１００の出力する内部コラムアドレスをデコード
してメモリセルアレイＭＡの列を選択するための列デコ
ーダ１０３、ならびにビット線に対応して設けられ列デ
コーダ１０３の出力によりオンするＹゲートＹＧを含
む。
憶装置２０００の全体構成の概要について、図１１を用
いて説明する。第６の実施の形態による不揮発性半導体
記憶装置２０００は、図１１に示すように、行列状に配
置される複数のメモリセルＭＣ、行方向に配置されるワ
ード線ＷＬ０，ＷＬ１，ＷＬ２，…および列方向に配置
されるビット線ＢＬ０，ＢＬ１，ＢＬ２，…を含むメモ
リセルアレイＭＡ、アドレスピンＡＤＤから外部アドレ
ス信号を受けるアドレスバッファ１００、制御ピンから
外部制御信号（チップイネーブル信号ＣＥ♯、アウトプ
ットイネーブル信号ＯＥ♯、ライトイネーブル信号ＷＥ
♯等）を受けて内部回路の動作を制御する内部制御信号
を出力する制御回路１０１、アドレスバッファ１００の
出力する内部ロウアドレスをデコードしてメモリセルア
レイＭＡの行を選択する行デコーダ１０２、アドレスバ
ッファ１００の出力する内部コラムアドレスをデコード
してメモリセルアレイＭＡの列を選択するための列デコ
ーダ１０３、ならびにビット線に対応して設けられ列デ
コーダ１０３の出力によりオンするＹゲートＹＧを含
む。
【００９１】不揮発性半導体記憶装置１０００はさら
に、データ入出力ピンＤＱからデータを受け、またはメ
モリセルアレイＭＡから読出したデータをデータ入出力
ピンＤＱに出力するための入出力回路１０４、およびメ
モリセルの読出データを確定するためのセンスアンプ２
０５、リファレンスセルＲＭＣ、リファレンスセルＲＭ
Ｃ対応のワード線ＷＬＲ、リファレンスセルＲＭＣ対応
のビット線ＢＬ、リファレンスセル対応のビット線ＢＬ
とセンスアンプ２０５とを接続するためのＹゲートＹＧ
Ｒ、およびＹゲートＹＧＲおよびワード線ＷＬＲの選択
を制御する制御回路２０６を含む。
に、データ入出力ピンＤＱからデータを受け、またはメ
モリセルアレイＭＡから読出したデータをデータ入出力
ピンＤＱに出力するための入出力回路１０４、およびメ
モリセルの読出データを確定するためのセンスアンプ２
０５、リファレンスセルＲＭＣ、リファレンスセルＲＭ
Ｃ対応のワード線ＷＬＲ、リファレンスセルＲＭＣ対応
のビット線ＢＬ、リファレンスセル対応のビット線ＢＬ
とセンスアンプ２０５とを接続するためのＹゲートＹＧ
Ｒ、およびＹゲートＹＧＲおよびワード線ＷＬＲの選択
を制御する制御回路２０６を含む。
【００９２】不揮発性半導体記憶装置２０００の動作の
概要について、図１２を用いて説明する。時刻ｔ１０〜
ｔ１４が、データの読出期間である。時刻ｔ１０で制御
信号ＣＥ♯，ＯＥ♯がＬレベルになる。時刻ｔ１０，ｔ
１１，ｔ１２，ｔ１３でアドレスピンＡＤＤから選択ア
ドレスが入力される。データセル側のワード線ＷＬおよ
びＹゲートＹＧの選択、ならびにリファレンスセル側の
ワード線ＷＬＲおよびＹゲートＹＧＲの選択に応じて、
メモリセルのデータが外部に出力される。
概要について、図１２を用いて説明する。時刻ｔ１０〜
ｔ１４が、データの読出期間である。時刻ｔ１０で制御
信号ＣＥ♯，ＯＥ♯がＬレベルになる。時刻ｔ１０，ｔ
１１，ｔ１２，ｔ１３でアドレスピンＡＤＤから選択ア
ドレスが入力される。データセル側のワード線ＷＬおよ
びＹゲートＹＧの選択、ならびにリファレンスセル側の
ワード線ＷＬＲおよびＹゲートＹＧＲの選択に応じて、
メモリセルのデータが外部に出力される。
【００９３】次に、第６の実施の形態による不揮発性半
導体記憶装置の制御手法について、図１３を用いて説明
する。時刻ｔＡにおいて、ワード線ＷＬＲＥＦおよびＷ
ＬＡＲＹを立ち上げ、ＹゲートＹＧＲＥＦおよびＹＧＡ
ＲＹをオンする。
導体記憶装置の制御手法について、図１３を用いて説明
する。時刻ｔＡにおいて、ワード線ＷＬＲＥＦおよびＷ
ＬＡＲＹを立ち上げ、ＹゲートＹＧＲＥＦおよびＹＧＡ
ＲＹをオンする。
【００９４】時刻ｔＡにおいて、制御信号ＰＣＲＥＦと
ＰＣＡＲＹとを“Ｌ”レベルにして、リファレンス側の
ビット線ＢＬＲＥＦとデータセル側のビット線ＢＬＡＲ
Ｙとのプリチャージを開始する。
ＰＣＡＲＹとを“Ｌ”レベルにして、リファレンス側の
ビット線ＢＬＲＥＦとデータセル側のビット線ＢＬＡＲ
Ｙとのプリチャージを開始する。
【００９５】時刻ｔＢにおいて、制御信号ＰＣＲＥＦを
“Ｈ”レベルにして、ビット線ＢＬＲＥＦのプリチャー
ジを終了させ、リファレンス側の検出部３２を動作させ
る。制御信号ＰＣＡＲＹは、Ｌレベルのままである。
“Ｈ”レベルにして、ビット線ＢＬＲＥＦのプリチャー
ジを終了させ、リファレンス側の検出部３２を動作させ
る。制御信号ＰＣＡＲＹは、Ｌレベルのままである。
【００９６】時刻ｔＢからある期間経った時刻ｔＣにお
いて、制御信号ＩＲＥＦ，ＬＯＧＩＲＥＦを“Ｈ”レベ
ルにして、差動アンプ部３４を動作させる。
いて、制御信号ＩＲＥＦ，ＬＯＧＩＲＥＦを“Ｈ”レベ
ルにして、差動アンプ部３４を動作させる。
【００９７】時刻ｔＤにおいて、制御信号ＰＣＡＲＹを
“Ｈ”レベルにして、ビット線ＢＬＡＲＹのプリチャー
ジを終了させ、データセル側の検出部３０を動作させ
る。
“Ｈ”レベルにして、ビット線ＢＬＡＲＹのプリチャー
ジを終了させ、データセル側の検出部３０を動作させ
る。
【００９８】一般的に、リファレンスセルは、データセ
ルが含まれるメモリセルアレイほどに大きなアレイ内に
存在しない。したがって、リファレンスセル対応のビッ
ト線の負荷は、データセル対応のビット線の負荷に比べ
て小さい。このため、リファレンスセル対応のビット線
へのプリチャージ期間は、データセル対応のビット線へ
のプリチャージ期間より短くてもよい。
ルが含まれるメモリセルアレイほどに大きなアレイ内に
存在しない。したがって、リファレンスセル対応のビッ
ト線の負荷は、データセル対応のビット線の負荷に比べ
て小さい。このため、リファレンスセル対応のビット線
へのプリチャージ期間は、データセル対応のビット線へ
のプリチャージ期間より短くてもよい。
【００９９】そこで、第６の実施の形態では、リファレ
ンス側のビット線のプリチャージ期間を短くする。これ
により、リファレンス側のデータを先に確定させること
により、スイッチングによる読出データの変化を防止す
ることができる。
ンス側のビット線のプリチャージ期間を短くする。これ
により、リファレンス側のデータを先に確定させること
により、スイッチングによる読出データの変化を防止す
ることができる。
【０１００】また、第６の実施の形態では、差動アンプ
部３４の動作タイミングをリファレンス側カレントミラ
ー動作の開始タイミング（ｔＢ）とデータセル側カレン
トミラー動作の開始タイミング（ｔＤ）との間（ｔＣ）
とする。
部３４の動作タイミングをリファレンス側カレントミラ
ー動作の開始タイミング（ｔＢ）とデータセル側カレン
トミラー動作の開始タイミング（ｔＤ）との間（ｔＣ）
とする。
【０１０１】時刻ｔＢとｔＣとの間では、ノードＤＩＦ
はトランジスタＭ１９により接地電位レベルＧＮＤであ
り、時刻ｔＣとｔＤとの間ではノードＤＩＦはトランジ
スタＭ１６とＭ１８とにより接地電位レベルＧＮＤにな
る。
はトランジスタＭ１９により接地電位レベルＧＮＤであ
り、時刻ｔＣとｔＤとの間ではノードＤＩＦはトランジ
スタＭ１６とＭ１８とにより接地電位レベルＧＮＤにな
る。
【０１０２】したがって、時刻ｔＣの前後では、ノード
ＤＩＦは接地電位の状態を保つのでスイッチングによる
余計な電圧変化を防ぐことができる。
ＤＩＦは接地電位の状態を保つのでスイッチングによる
余計な電圧変化を防ぐことができる。
【０１０３】このように第６の実施の形態によるとセン
スアンプ構成において動作タイミングを調整することに
より消費電流を低減することが可能になる。
スアンプ構成において動作タイミングを調整することに
より消費電流を低減することが可能になる。
【０１０４】［第７の実施の形態］第７の実施の形態に
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て説明する。第７の実施の形態による不揮発性半導体記
憶装置の構成は、第６の実施の形態と同じである。
よる不揮発性半導体記憶装置のセンスアンプ構成につい
て説明する。第７の実施の形態による不揮発性半導体記
憶装置の構成は、第６の実施の形態と同じである。
【０１０５】第７の実施の形態では、差動アンプ部３４
によるセンス動作において、差動アンプの初期状態を、
リファレンス側の検出部３２がデータセル側の検出部３
０より先に動作したときと同じとする。
によるセンス動作において、差動アンプの初期状態を、
リファレンス側の検出部３２がデータセル側の検出部３
０より先に動作したときと同じとする。
【０１０６】図１０，図１３を参照して、リファレンス
側の検出部３２がデータセル側の検出部３０より先に動
作したとき、ノードＤＩＦは、トランジスタＭ１６、Ｍ
１８によって接地電位レベルＧＮＤにある（状態Ｘとす
る）。第７の実施の形態においては、リファレンス側検
出部３２およびデータセル側検出部３０がともに動作し
ていない時刻ｔＡ以前または時刻ｔＥ以降においても、
ノードＤＩＦを接地電位ＧＮＤ（状態Ｘ）となるように
ノードＤＩＦの電位を制御する。具体的には、トランジ
スタＭ１９により、ノードＤＩＦの電位を制御する。
側の検出部３２がデータセル側の検出部３０より先に動
作したとき、ノードＤＩＦは、トランジスタＭ１６、Ｍ
１８によって接地電位レベルＧＮＤにある（状態Ｘとす
る）。第７の実施の形態においては、リファレンス側検
出部３２およびデータセル側検出部３０がともに動作し
ていない時刻ｔＡ以前または時刻ｔＥ以降においても、
ノードＤＩＦを接地電位ＧＮＤ（状態Ｘ）となるように
ノードＤＩＦの電位を制御する。具体的には、トランジ
スタＭ１９により、ノードＤＩＦの電位を制御する。
【０１０７】これにより、時刻ｔＤでデータセル側の検
出部３０が動作して差動センスするとき以外はノードＤ
ＩＦは接地電位レベルＧＮＤであり、出力ＳＡＯＵＴは
“Ｈ”レベル（一定）にある。したがって、スイッチン
グによる余計な電圧変化がなく消費電流を低減させ、無
駄なアクセスタイムを生じないようにすることができ
る。
出部３０が動作して差動センスするとき以外はノードＤ
ＩＦは接地電位レベルＧＮＤであり、出力ＳＡＯＵＴは
“Ｈ”レベル（一定）にある。したがって、スイッチン
グによる余計な電圧変化がなく消費電流を低減させ、無
駄なアクセスタイムを生じないようにすることができ
る。
【０１０８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１０９】
【発明の効果】以上のように、本発明による不揮発性半
導体記憶装置によれば、ダイオード接続されるトランジ
スタによりビット線をプリチャージすることで、データ
の読出し時間を短縮することができる。また、カットト
ランジスタを備えることで、消費電流を低減することが
できる。
導体記憶装置によれば、ダイオード接続されるトランジ
スタによりビット線をプリチャージすることで、データ
の読出し時間を短縮することができる。また、カットト
ランジスタを備えることで、消費電流を低減することが
できる。
【０１１０】また、本発明による不揮発性半導体記憶装
置によれば、差動アンプによりデータセルとリファレン
スセルとのデータの差を検出する際、ビット線間のプリ
チャージ期間に差を設けてリファレンス側のデータを先
に確定させる。これにより、スイッチングによる消費電
流の増大を防ぎ、高速に正確なデータを読出すことがで
きる。
置によれば、差動アンプによりデータセルとリファレン
スセルとのデータの差を検出する際、ビット線間のプリ
チャージ期間に差を設けてリファレンス側のデータを先
に確定させる。これにより、スイッチングによる消費電
流の増大を防ぎ、高速に正確なデータを読出すことがで
きる。
【０１１１】また、差動アンプを、データセル側のカレ
ントミラーの動作開始タイミングとリファレンス側のカ
レントミラーの動作開始タイミングとの間で動作させ
る。これにより、スイッチングによる消費電流の増大を
防ぐことができる。
ントミラーの動作開始タイミングとリファレンス側のカ
レントミラーの動作開始タイミングとの間で動作させ
る。これにより、スイッチングによる消費電流の増大を
防ぐことができる。
【０１１２】また、本発明による不揮発性半導体記憶装
置によれば、差動アンプの出力ノードの初期状態を制御
することにより、出力ノードの無駄な電圧変化を抑える
ことができる。これにより、消費電流の低減および高速
動作が可能になる。
置によれば、差動アンプの出力ノードの初期状態を制御
することにより、出力ノードの無駄な電圧変化を抑える
ことができる。これにより、消費電流の低減および高速
動作が可能になる。
【図１】 第１の実施の形態による不揮発性半導体記憶
装置のセンスアンプ構成について説明するための図であ
る。
装置のセンスアンプ構成について説明するための図であ
る。
【図２】 第１の実施の形態による不揮発性半導体記憶
装置１０００の全体構成の一例を示す図である。
装置１０００の全体構成の一例を示す図である。
【図３】 第１の実施の形態による不揮発性半導体記憶
装置１０００の動作の概要について説明するためのタイ
ミングチャートである。
装置１０００の動作の概要について説明するためのタイ
ミングチャートである。
【図４】 第１の実施の形態による不揮発性半導体記憶
装置の読出速度について説明するための図である。
装置の読出速度について説明するための図である。
【図５】 第２の実施の形態による不揮発性半導体記憶
装置のセンスアンプ構成について説明するための図であ
る。
装置のセンスアンプ構成について説明するための図であ
る。
【図６】 第３の実施の形態による不揮発性半導体記憶
装置の制御について説明するためのタイミングチャート
である。
装置の制御について説明するためのタイミングチャート
である。
【図７】 第３の実施の形態における不揮発性半導体記
憶装置の読出速度について説明するための図である。
憶装置の読出速度について説明するための図である。
【図８】 第４の実施の形態による不揮発性半導体記憶
装置のセンスアンプ構成について説明するための図であ
る。
装置のセンスアンプ構成について説明するための図であ
る。
【図９】 第５の実施の形態による不揮発性半導体記憶
装置のセンスアンプ構成について説明するための図であ
る。
装置のセンスアンプ構成について説明するための図であ
る。
【図１０】 第６の実施の形態による不揮発性半導体記
憶装置のセンスアンプ構成について説明するための図で
ある。
憶装置のセンスアンプ構成について説明するための図で
ある。
【図１１】 第６の実施の形態による不揮発性半導体記
憶装置２０００の全体構成の一例を示す図である。
憶装置２０００の全体構成の一例を示す図である。
【図１２】 第６の実施の形態による不揮発性半導体記
憶装置２０００の動作の概要について説明するためのタ
イミングチャートである。
憶装置２０００の動作の概要について説明するためのタ
イミングチャートである。
【図１３】 第６の実施の形態による不揮発性半導体記
憶装置の制御について説明するためのタイミングチャー
トである。
憶装置の制御について説明するためのタイミングチャー
トである。
【図１４】 従来の不揮発性半導体記憶装置のセンスア
ンプ構成の一例について説明するための図である。
ンプ構成の一例について説明するための図である。
【図１５】 従来の不揮発性半導体記憶装置のセンスア
ンプ構成の一例について説明するための図である。
ンプ構成の一例について説明するための図である。
１０，１２，１４，１６，３０，３２ 検出部、３４
差動アンプ部、３６差動アンプ回路、１００ アドレス
バッファ、１０１，２０６ 制御回路、１０２ 行デコ
ーダ、１０３ 列デコーダ、１０４ 入出力回路、１０
５，２０５センスアンプ、ＹＧ，Ｍ５ Ｙゲート、Ｍ
Ｃ，ＭＣ１ メモリセル、ＭＣ２，ＲＭＣ リファレン
スセル、ＭＡ メモリセルアレイ、１０００，２０００
不揮発性半導体記憶装置。
差動アンプ部、３６差動アンプ回路、１００ アドレス
バッファ、１０１，２０６ 制御回路、１０２ 行デコ
ーダ、１０３ 列デコーダ、１０４ 入出力回路、１０
５，２０５センスアンプ、ＹＧ，Ｍ５ Ｙゲート、Ｍ
Ｃ，ＭＣ１ メモリセル、ＭＣ２，ＲＭＣ リファレン
スセル、ＭＡ メモリセルアレイ、１０００，２０００
不揮発性半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野尻 勲 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD06 AD11 AE05 AE06 AE08
Claims (14)
- 【請求項１】 不揮発性のメモリセルと、 前記メモリセル対応のワード線と、 前記メモリセル対応のビット線と、 前記ビット線と接続され、前記メモリセルの記憶データ
を検出するための検出部とを備え、 前記検出部は、 各々が電源電圧ノードと接続される、前記メモリセルの
電流を検出するための第１および第２トランジスタを含
むカレントミラーと、 前記電源電圧ノードと、前記第１および第２トランジス
タのゲートとの間にダイオード接続されるトランジスタ
と、 前記カレントミラーにより検出された電流を電圧に変換
する電流電圧変換素子とを含む、不揮発性半導体記憶装
置。 - 【請求項２】 前記ダイオード接続されるトランジスタ
により、前記第１および第２トランジスタのゲートは、
電源電圧より低い電圧にプリチャージされる、請求項１
に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記検出部は、 前記ダイオード接続されるトランジスタと前記電源電圧
ノードとの間に接続されるカットトランジスタをさらに
含む、請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記検出部は、 前記第１および第２トランジスタのゲートと前記電源電
圧ノードとの間に接続されるバイパストランジスタをさ
らに含む、請求項３に記載の不揮発性半導体記憶装置。 - 【請求項５】 前記検出部は、 前記ダイオード接続されるトランジスタと前記電源電圧
ノードとの間に接続されるカットトランジスタと、 前記第１および第２トランジスタのゲートと前記電源電
圧ノードとの間に接続されるバイパストランジスタとを
さらに含み、 前記ビット線のプリチャージ時間を短縮するように前記
カットトランジスタと前記バイパストランジスタとをオ
ン／オフさせる、請求項２に記載の不揮発性半導体記憶
装置。 - 【請求項６】 前記ビット線のプリチャージ時におい
て、前記カットトランジスタと前記バイパストランジス
タとをオンした後、前記カットトランジスタを前記バイ
パストランジスタより速くオフさせる、請求項５に記載
の不揮発性半導体記憶装置。 - 【請求項７】 前記電流電圧変換素子は、前記第２トラ
ンジスタと前記記憶データを出力する出力ノードで接続
され、 前記検出部は、 前記電源電圧ノードと前記第２トランジスタとの間に接
続されるカットトランジスタをさらに含む、請求項２に
記載の不揮発性半導体記憶装置。 - 【請求項８】 前記電流電圧変換素子は、前記第２トラ
ンジスタと前記記憶データを出力する出力ノードで接続
され、 前記検出部は、 前記電流電圧変換素子と接地電源ノードとの間に接続さ
れるカットトランジスタをさらに含む、請求項２に記載
の不揮発性半導体記憶装置。 - 【請求項９】 不揮発性のメモリセルと、 前記メモリセル対応の第１ビット線と、 不揮発性のリファレンスセルと、 前記リファレンスセル対応の第２ビット線と、 第１カレントミラーを含み、前記第１ビット線を介して
前記メモリセルの記憶データを検出するための第１検出
部と、 第２カレントミラーを含み、前記第２ビット線を介して
前記リファレンスセルの記憶データを検出するための第
２検出部と、 前記第１検出部の出力と前記第２検出部の出力との差を
検出することにより前記メモリセルの記憶データを確定
する差動アンプ部とを備え、 前記第１ビット線と前記第２ビット線とのプリチャージ
期間とが異なるように、前記第１検出部と前記第２検出
部とを異なるタイミングで動作させる、不揮発性半導体
記憶装置。 - 【請求項１０】 前記第２カレントミラーの動作期間
は、前記第１カレントミラーの動作期間より短い、請求
項９に記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記第１カレントミラーは、 第１および第２トランジスタを含み、 前記第２カレントミラーは、 第３および第４トランジスタを含み、 前記第１検出部は、 前記第１および第２トランジスタのゲートと第１電源電
圧ノードとの間に接続される第５トランジスタをさらに
含み、 前記第３および第４トランジスタのゲートと第２電源電
圧ノードとの間に接続される第６トランジスタをさらに
含む、請求項１０に記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記差動アンプ部は、 前記第１カレントミラーの動作開始タイミングと前記第
２カレントミラーの動作開始タイミングとの間で動作を
開始する、請求項１０に記載の不揮発性半導体記憶装
置。 - 【請求項１３】 前記差動アンプ部は、 前記第１および第２検出部の出力の差を出力する差動ア
ンプ回路と、 前記差動アンプ回路の出力ノードと接続され、前記メモ
リセルの記憶データを出力するための出力ノードと、 前記出力ノードに接続され、前記出力ノードの初期状態
を所定の電位に設定するための設定回路とを含む、請求
項９に記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記初期状態とは、前記所定の前記第
２カレントミラーが前記第１カレントミラーよりも先に
動作したときに得られる前記出力ノードの状態である、
請求項１３に記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001034864A JP2002237193A (ja) | 2001-02-13 | 2001-02-13 | 不揮発性半導体記憶装置 |
| US09/931,758 US6504761B2 (en) | 2001-02-13 | 2001-08-20 | Non-volatile semiconductor memory device improved sense amplification configuration |
| TW090125401A TW536710B (en) | 2001-02-13 | 2001-10-15 | Non-volatile semiconductor memory device |
| KR10-2001-0065011A KR100457606B1 (ko) | 2001-02-13 | 2001-10-22 | 개량된 센스 앰프 구성을 갖는 비휘발성 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001034864A JP2002237193A (ja) | 2001-02-13 | 2001-02-13 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002237193A true JP2002237193A (ja) | 2002-08-23 |
Family
ID=18898394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001034864A Withdrawn JP2002237193A (ja) | 2001-02-13 | 2001-02-13 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6504761B2 (ja) |
| JP (1) | JP2002237193A (ja) |
| KR (1) | KR100457606B1 (ja) |
| TW (1) | TW536710B (ja) |
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| JP2006099862A (ja) * | 2004-09-29 | 2006-04-13 | Toppan Printing Co Ltd | センスアンプ回路 |
| US7046043B2 (en) | 2004-02-19 | 2006-05-16 | Spansion Llc | Current-voltage converter circuit and its control method |
| WO2007000809A1 (ja) * | 2005-06-28 | 2007-01-04 | Spansion Llc | 半導体装置およびその制御方法 |
| US7391644B2 (en) | 2005-11-30 | 2008-06-24 | Samsung Electronics Co., Ltd. | Phase-changeable memory device and read method thereof |
| US7668007B2 (en) | 2005-11-30 | 2010-02-23 | Samsung Electronics Co., Ltd. | Memory system including a resistance variable memory device |
| JP2010211922A (ja) * | 2010-06-17 | 2010-09-24 | Toppan Printing Co Ltd | センスアンプ回路 |
| US8243542B2 (en) | 2005-11-30 | 2012-08-14 | Samsung Electronics Co., Ltd. | Resistance variable memory devices and read methods thereof |
| US8699283B2 (en) | 2005-08-08 | 2014-04-15 | Spansion Llc | Semiconductor device and control method of the same |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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