JP4562480B2 - センスアンプ回路 - Google Patents

Description

本発明は、メモリセルからの電圧を増幅するためのセンスアンプ回路に関する。

近年、システムの高機能化に伴い、使用されるメモリの高速化の要求が強くなってきている。また、携帯機器の普及により使用されるメモリ等のＬＳＩ（Large-Scale Integration：大規模集積回路）の低消費電力化の要求も強くなってきている。メモリの場合には、特に、メモリセルからの情報の読み出しに時間を要することから、低消費電力で高速読み出しができるセンスアンプ回路が必要になってきた。そして、従来から、多くのセンスアンプ回路が提案されている（例えば、特許文献１、特許文献２参照。）。

従来から用いられているセンスアンプ回路の回路構成について図１１を参照しつつ説明する。図１１は従来のセンスアンプ回路の回路構成を示す回路図である。

図１１に示す従来のセンスアンプ回路には、Ｐチャネルトランジスタ（以下、Ｐｃｈトランジスタという。）ＰＴＲ１ａ，ＰＴＲ１ｂ，ＰＴＲ１Ｒｂと、Ｎチャネルトランジスタ（以下、Ｎｃｈトランジスタという。）ＮＴＲ１ａ，ＮＴＲ１Ｒａにより構成される、一般に用いられる、カレントミラー回路１がある。ＰチャネルトランジスタＰＴＲ１ａはスイッチングトランジスタとして動作する。なお、ＰｃｈトランジスタＰＴＲ１ｂ，ＰＴＲ１Ｒｂの閾値をＶｔｈｐ（Ｖ）に設定する。

ＰｃｈトランジスタＰＴＲ１ａのソースにＶｃｃレベルの電圧が入力され、そのゲートには活性化信号／ＳＥＮが入力される。ＰｃｈトランジスタＰＴＲ１ａのドレインはＰｃｈトランジスタＰＴＲ１ｂ，ＰＴＲ１Ｒｂの夫々のソースに接続されている。
ＰｃｈトランジスタＰＴＲ１ｂのゲートはセンスノードＳＡに接続されており、ドレインはＮチャネルトランジスタＮＴＲ１ａのドレインに接続されている。
ＰｃｈトランジスタＰＴＲ１Ｒｂのゲートは参照センスノードＲＳＡに接続されており、ドレインはＮｃｈトランジスタＮＴＲ１Ｒａのドレインに接続されていると共に、ＮｃｈトランジスタＮＴＲ１ａ，ＮＴＲ１Ｒａの夫々のゲートに接続されている。
ＮｃｈトランジスタＮＴＲ１ａのゲートとＮｃｈトランジスタＮＴＲ１Ｒａのゲートが接続されている。
カレントミラー回路１の入力回路側の入力部はＰｃｈトランジスタＰＴＲ１ｂのゲートであり、参照（比較）回路側の入力部はＰｃｈトランジスタＰＴＲ１Ｒｂのゲートである。カレントミラー回路１の出力部は、ＰｃｈトランジスタＰＴＲ１ｂのドレインとＮｃｈトランジスタＮＴＲ１ａのドレインとの接続線間である。なお、カレントミラー回路１の入力回路側および参照（比較）回路側の入力信号を、夫々、ＳＡＩＮ，ＲＥＦＩＮと記載する。特に、後述するメモリセルＭＣがオフの状態（“０”）のときの入力信号をＳＡＩＮ０と記載し、メモリセルＭＣがオンの状態（“１”）のときの入力信号をＳＡＩＮ１と記載する。カレントミラー回路１の出力信号をＳＡＯＵＴと記載する。

入力回路側には、ＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２ｂにより構成されるプリチャージ回路２があり、ＰｃｈトランジスタＰＴＲ２ａはスイッチングトランジスタとして、ＰｃｈトランジスタＰＴＲ２ｂは実際の負荷トランジスタとして動作する。なお、ＰｃｈトランジスタＰＴＲ２ｂの閾値をＶｔｈｐ（Ｖ）に設定する。
ＰｃｈトランジスタＰＴＲ２ａのソースにＶｃｃレベルの電圧が入力され、そのゲートにはプリチャージ信号／ＰＲＥが入力される。ＰｃｈトランジスタＰＴＲ２ａのドレインはＰｃｈトランジスタＰＴＲ２ｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ２ｂのゲートは自身のドレインに接続され、この接続部がプリチャージ回路２の出力部であって、カレントミラー回路１の入力回路側の入力部に接続されている。

入力回路側には、ＰｃｈトランジスタＰＴＲ３ａ，ＰＴＲ３ｂにより構成される負荷回路３があり、ＰｃｈトランジスタＰＴＲ３ａはスイッチングトランジスタとして、ＰｃｈトランジスタＰＴＲ３ｂは実際の負荷トランジスタとして動作する。なお、ＰｃｈトランジスタＰＴＲ３ｂの閾値をＶｔｈｐ（Ｖ）に設定する。
ＰｃｈトランジスタＰＴＲ３ａのソースにＶｃｃレベルの電圧が入力され、そのゲートには活性化信号／ＳＥＮが入力される。ＰｃｈトランジスタＰＴＲ３ａのドレインはＰｃｈトランジスタＰＴＲ３ｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ３ｂのゲートは自身のドレインに接続され、この接続部が負荷回路３の出力部であって、カレントミラー回路１の入力回路側の入力部に接続されている。

ただし、プリチャージ回路２はセンスノードＳＡを急速に充電するための回路であるため、それを構成するＰｃｈトランジスタＰＴＲ２ｂのゲート幅が、負荷回路３を構成するＰｃｈトランジスタＰＴＲ３ｂのゲート幅より大きく設定されている。

入力回路側には、ほぼ０．６（Ｖ）のＢＩＡＳ信号がゲートに入力され、閾値がほぼ０（Ｖ）のＮｃｈトランジスタＮＴＲ４がある。ＮｃｈトランジスタＮＴＲ４のドレインは、負荷回路３の出力部およびカレントミラー回路１の入力回路側の入力部に接続されている。カラムアドレスにより選択されるカラムゲート信号ＣＧがゲートに入力されるＮｃｈトランジスタＮＴＲ５がある。ＮｃｈトランジスタＮＴＲ４のソースはＮｃｈトランジスタＮＴＲ５のドレインに接続されている。ＮｃｈトランジスタＮＴＲ５のソース側には、ゲートにローアドレスにより選択されるワード線ＷＬが接続されているメモリセルＭＣがある。なお、メモリセルＭＣは複数ある。

参照（比較）回路側には、入力回路側のプリチャージ回路２、負荷回路３、ＮｃｈトランジスタＮＴＲ４，ＮＴＲ５、メモリセルＭＣの夫々に対応する回路或いは素子などがある。

参照（比較）回路側には、ＰｃｈトランジスタＰＴＲ２Ｒａ，ＰＴＲ２Ｒｂにより構成されるプリチャージ回路２Ｒがあり、ＰｃｈトランジスタＰＴＲ２Ｒａはスイッチングトランジスタとして、ＰｃｈトランジスタＰＴＲ２Ｒｂは実際の負荷トランジスタとして動作する。ただし、ＰｃｈトランジスタＰＴＲ２Ｒａ，ＰＴＲ２Ｒｂは、入力回路側のプリチャージ回路２を構成するＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２ｂと同じものが使用される。
ＰｃｈトランジスタＰＴＲ２ＲａのソースにＶｃｃレベルの電圧が入力され、そのゲートにはプリチャージ信号／ＰＲＥが入力される。ＰｃｈトランジスタＰＴＲ２ＲａのドレインはＰｃｈトランジスタＰＴＲ２Ｒｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ２Ｒｂのゲートは自身のドレインに接続され、この接続部がプリチャージ回路２Ｒの出力部であって、カレントミラー回路１の参照（比較）回路側の入力部に接続されている。

参照（比較）回路側には、ＰｃｈトランジスタＰＴＲ３Ｒａ，ＰＴＲ３Ｒｂにより構成される負荷回路３Ｒがあり、ＰｃｈトランジスタＰＴＲ３Ｒａはスイッチングトランジスタとして、ＰｃｈトランジスタＰＴＲ３Ｒｂは実際の負荷トランジスタとして動作する。ただし、ＰｃｈトランジスタＰＴＲ３Ｒａ，ＰＴＲ３Ｒｂは、入力回路側の負荷回路３を構成するＰｃｈトランジスタＰＴＲ３ａ，ＰＴＲ３ｂと同じものが使用される。
ＰｃｈトランジスタＰＴＲ３ＲａのソースにＶｃｃレベルの電圧が入力され、そのゲートには活性化信号／ＳＥＮが入力される。ＰｃｈトランジスタＰＴＲ３ＲａのドレインはＰｃｈトランジスタＰＴＲ３Ｒｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ３Ｒｂのゲートは自身のドレインに接続され、この接続部が負荷回路３Ｒの出力部であって、カレントミラー回路１の参照回路側の入力部に接続されている。

ただし、プリチャージ回路２Ｒは参照センスノードＲＳＡを急速に充電するための回路であるため、それを構成するＰｃｈトランジスタＰＴＲ２Ｒｂのゲート幅が、負荷回路３Ｒを構成するＰｃｈトランジスタＰＴＲ３Ｒｂのゲート幅より大きく設定されている。

参照（比較）回路側には、ほぼ０．６（Ｖ）のＢＩＡＳ信号がゲートに入力され、閾値がほぼ０（Ｖ）のＮｃｈトランジスタＮＴＲ４Ｒがある。ＮｃｈトランジスタＮＴＲ４Ｒのドレインは、負荷回路３Ｒの出力部およびカレントミラー回路１の参照（比較）回路側の入力部に接続されている。カラムアドレスにより選択されるカラムゲートと等価な信号ＲＣＧがゲートに入力されるＮｃｈトランジスタＮＴＲ５Ｒがある。ＮｃｈトランジスタＮＴＲ４ＲのソースはＮｃｈトランジスタＮＴＲ５Ｒのドレインに接続されている。ＮｃｈトランジスタＮＴＲ５Ｒのソース側には、ゲートにローアドレスにより選択されるワード線ＷＬと等価な信号ＲＷＬが接続されている参照用メモリセルＲＭＣがある。なお、参照用メモリセルＲＭＣは１つでよい。

ドレインにカレントミラー回路１の出力部が接続され、ゲートに信号ＳＥＮａが入力されるＮｃｈトランジスタＮＴＲ６がある。ＮｃｈトランジスタＮＴＲ６はカレントミラー回路１の出力信号ＳＡＯＵＴを一定期間基準電圧に固定しておくための放電用のトランジスタである。また、カレントミラー回路１の出力信号ＳＡＯＵＴが入力され、出力信号ＳＡＯＵＴを増幅するバッファ用のインバータ回路ＩＮＶ７がある。なお、インバータ回路ＩＮＶ７の出力信号をＢＵＦＯＵＴと記載する。

次に、図１１を参照しつつ回路構成を説明した従来のセンスアンプ回路の動作について図１２を参照しつつ説明する。図１２は、従来のセンスアンプ回路の動作を説明するための波形図である。

プリチャージ信号／ＰＲＥおよび活性化信号／ＳＥＮがＬｏｗレベルになると、プリチャージ回路２を構成するＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２ｂおよび負荷回路３を構成するＰｃｈトランジスタＰＴＲ３ａ，ＰＴＲ３ｂがオンし、センスノードＳＡのプリチャージが始まり、充電される。プリチャージ回路２は急速充電用なので、センスノードＳＡは速やかに（Ｖｃｃ−Ｖｔｈｐ）レベルまで充電される（図１２参照）。

同様に、プリチャージ信号／ＰＲＥおよび活性化信号／ＳＥＮがＬｏｗレベルになると、プリチャージ回路２Ｒを構成するＰｃｈトランジスタＰＴＲ２Ｒａ，ＰＴＲ２Ｒｂおよび負荷回路３Ｒを構成するＰｃｈトランジスタＰＴＲ３Ｒａ，ＰＴＲ３Ｒｂがオンし、参照センスノードＲＳＡのプリチャージが始まり、充電される。プリチャージ回路２Ｒは急速充電用なので、参照センスノードＲＳＡは速やかに（Ｖｃｃ−Ｖｔｈｐ）レベルまで充電される（図１２参照）。

このとき、ＰｃｈトランジスタＰＴＲ１ａのゲートに入力される活性化信号／ＳＥＮがＬｏｗレベルになるので、カレントミラー回路１はプリチャージが開始されるのと同時にＰｃｈトランジスタＰＴＲ１ａがオンして活性化され、次の読み出し動作に備える。

プリチャージが終了して、プリチャージ信号／ＰＲＥがＨｉｇｈレベルになると、このとき活性化信号／ＳＥＮがＬｏｗレベルのままなので、プリチャージ回路２を構成するＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２ｂがオフするが、負荷回路３を構成するＰｃｈトランジスタＰＴＲ３ａ，ＰＴＲ３ｂがオンのままである。このため、センスノードＳＡは、負荷回路３を構成するＰｃｈトランジスタＰＴＲ３ｂとメモリセルＭＣとで決まる電位となる（図１２参照）。

同様に、プリチャージが終了して、プリチャージ信号／ＰＲＥがＨｉｇｈレベルになると、このとき活性化信号／ＳＥＮがＬｏｗレベルのままなので、プリチャージ回路２Ｒを構成するＰｃｈトランジスタＰＴＲ２Ｒａ，ＰＴＲ２Ｒｂがオフするが、負荷回路３Ｒを構成するＰｃｈトランジスタＰＴＲ３Ｒａ，ＰＴＲ３Ｒｂがオンのままである。このため、参照センスノードＲＳＡは、負荷回路３Ｒを構成するＰｃｈトランジスタＰＴＲ３Ｒｂと参照メモリセルＲＭＣとで決まる電位となる（図１２参照）。

なお、参照メモリセルＲＭＣは、入力信号ＲＥＦＩＮ（参照センスノードＲＳＡの電位）が入力信号ＳＡＩＮ０（メモリセルＭＣがオフの状態のときのセンスノードＳＡの電位）と入力信号ＳＡＩＮ１（メモリセルＭＣがオンの状態のときのセンスノードＳＡの電位）の中間になるように設定されている（図１２参照）。

プリチャージが終了したとき（プリチャージ信号／ＰＲＥがＨレベルになったとき）、放電用のＮｃｈトランジスタＮＴＲ６のゲートに入力される信号ＳＥＮａがＬｏｗレベルになり、ＮｃｈトランジスタＮＴＲ６がオフし、カレントミラー回路１の出力信号ＳＡＯＵＴが出力される。出力信号ＳＡＯＵＴはインバータ回路ＩＮＶ７により反転増幅され、インバータ回路ＩＮＶ７から出力信号ＢＵＦＯＵＴが出力される（図１２参照）。ただし、図１２に示している出力信号ＳＡＯＵＴおよび出力信号ＢＵＦＯＵＴはメモリセルＭＣがオンの状態のときのものである。なお、プリチャージが終了してから出力信号ＢＵＦＯＵＴが出力されるまでの時間ｔ１がセンスアンプ回路の読み出し速度である。
特開平５−２８７８１号公報 特開２００２−２５２８６号公報

図１１および図１２を参照しつつ説明したセンスアンプ回路には下記に挙げるような問題点がある。

センスノードＳＡおよび参照センスノードＲＳＡが（Ｖｃｃ−Ｖｔｈｐ）まで充電され、その後、プリチャージ信号／ＰＲＥがＨｉｇｈレベルになるとき、ＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２Ｒａのゲートカップリングにより、センスノードＳＡおよび参照センスノードＲＳＡの電位が高くなり、図１２に示すように、電位が（Ｖｃｃ−Ｖｔｈｐ＋α）になる（オーバープリチャージ）。つまり、ＰｃｈトランジスタＰＴＲ１ｂ，ＰＴＲ１Ｒｂのソースとゲートとの電位差がそれらの閾値Ｖｔｈｐ以下になる。なお、αはゲートカップリングにより高くなる電位分である。
カレントミラー回路１の入力信号ＳＡＩＮ，ＲＥＦＩＮが該カレントミラー回路の最大動作電圧にあたる（Ｖｃｃ−Ｖｔｈｐ）より高くなると、つまり、ＰｃｈトランジスタＰＴＲ１ｂ，ＰＴＲ１Ｒｂのソースとゲートとの電位差がそれらの閾値Ｖｔｈｐ以下になると、ＰｃｈトランジスタＰＴＲ１ｂ，ＰＴＲ１Ｒｂがオフとなり、入力信号ＳＡＩＮ１，ＲＥＦＩＮが（Ｖｃｃ−Ｖｔｈｐ）に下がるまで、カレントミラー回路１が動作しない。このため、入力信号ＳＡＩＮ，ＲＥＦＩＮが（Ｖｃｃ−Ｖｔｈｐ）にまで下がるのに要する時間Δｔ分のロスが生じることになる。

また、プリチャージ開始時に、活性化信号／ＳＥＮがＬｏｗレベル、信号ＳＥＮａがＨｉｇｈレベルで、センスノードＳＡおよび参照センスノードＲＳＡはＬｏｗレベルから充電されるので、ＰｃｈトランジスタＰＴＲ１ａ，ＰＴＲ１ｂおよびＮｃｈトランジスタＮＴＲ６がオンしており、Ｖｃｃから基準電位へ向かって、ＰｃｈトランジスタＰＴＲ１ａ，ＰＴＲ１ｂおよびＮｃｈトランジスタＮＴＲ６を介して、貫通電流が流れ、ピーク値がＩ（ｐｅａｋ）１の電流が流れる。
出力ビット数が１６個（これをワード構成の出力という。１ワードが１６ビット）である場合、このセンスアンプ回路は１６個必要になる。高性能化の要求により、ページモード機能或いはバーストモード機能を取り入れると、例えば、８ページの機能があるものでは、センスアンプ回路は１６個（１ワード）に、８ページをかけた１２８個分必要となり、センスアンプ回路で消費する電流が支配的となり、上記のピーク電流が問題になる。

そこで、本発明は、オーバープリチャージの期間を短くして高速読み出しができるセンスアンプ回路を提供することを目的とする。また、ピーク電流を小さくして低消費電力のセンスアンプ回路を提供することを目的とする。

請求項１に記載のセンスアンプ回路は、カレントミラー接続されたＮチャネルトランジスタと、負荷となるＰチャネルトランジスタにより構成されたカレントミラー回路において、入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、前記第１のプリチャージ回路から前記カレントミラー回路の入力回路側の入力部に入力する入力電圧の電圧レベルを該カレントミラー回路の最大動作電圧以下（電源電圧マイナス上記Ｐチャネルトランジスタの閾値の電圧レベル以下）にする第１の手段と、前記第２のプリチャージ回路から前記カレントミラー回路の比較回路側の入力部に入力する入力電圧の電圧レベルを該カレントミラー回路の最大動作電圧以下（電源電圧マイナス上記Ｐチャネルトランジスタの閾値の電圧レベル以下）にする第２の手段との少なくも一方が設けられていることを特徴とする。

請求項２に記載のセンスアンプ回路は、前記第１の手段および前記第２の手段の双方を備えていることを特徴とする。

請求項３に記載のセンスアンプ回路は、カレントミラー回路の入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、前記第１のプリチャージ回路を構成する第１のスイッチングトランジスタのゲートに入力されるプリチャージ信号の反転信号がゲートに入力され、ドレインおよびゲートが該第１のスイッチングトランジスタの出力部に接続される、該第１のスイッチングトランジスタと同じ種類の第１のトランジスタと、前記第２のプリチャージ回路を構成する第２のスイッチングトランジスタのゲートに入力されるプリチャージ信号の反転信号がゲートに入力され、ドレインおよびゲートが該第２のスイッチングトランジスタの出力部に接続される、該第２のスイッチングトランジスタと同じ種類の第２のトランジスタと、を備えたことを特徴とする。

請求項４に記載のセンスアンプ回路は、前記第１のトランジスタの寸法が前記第１のスイッチングトランジスタの寸法の略半分であり、前記第２のトランジスタの寸法が前記第２のスイッチングトランジスタの寸法の略半分である、ことを特徴とする。

請求項５に記載のセンスアンプ回路は、前記第１のトランジスタの寸法が前記第１のスイッチングトランジスタの寸法の半分より大きく、前記第２のトランジスタの寸法が前記第２のスイッチングトランジスタの寸法の半分より大きい、ことを特徴とする。

請求項６に記載のセンスアンプ回路は、前記第１のトランジスタの寸法と前記第２のトランジスタの寸法が異なることを特徴とする。

請求項７に記載のセンスアンプ回路は、カレントミラー回路の入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、前記第１のプリチャージ回路は、第１のスイッチングトランジスタと、該第１のスイッチングトランジスタに接続された第１の負荷トランジスタと、該第１の負荷トランジスタに接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第１のトランジスタと、を備え、前記第２のプリチャージ回路は、第２のスイッチングトランジスタと、該第２のスイッチングトランジスタに接続された第２の負荷トランジスタと、該第２の負荷トランジスタに接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第２のトランジスタと、を備え、前記第１の負荷回路は、第３のスイッチングトランジスタと、該第３のスイッチングトランジスタに接続された第３の負荷トランジスタと、該第３の負荷トランジスタに接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第３のトランジスタと、を備え、前記第４の負荷回路は、第４のスイッチングトランジスタと、該第４のスイッチングトランジスタに接続された第４の負荷トランジスタと、該第４の負荷トランジスタに接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第４のトランジスタと、を備えていることを特徴とする。

請求項８に記載のセンスアンプ回路は、カレントミラー回路の入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、前記第１のプリチャージ回路は、第１のスイッチングトランジスタと、該第１のスイッチングトランジスタに接続された第１の負荷トランジスタと、該第１の負荷トランジスタに接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第１のトランジスタと、を備え、前記第２のプリチャージ回路は、第２のスイッチングトランジスタと、該第２のスイッチングトランジスタに接続された第２の負荷トランジスタと、該第２の負荷トランジスタに接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第２のトランジスタと、を備え、前記第１の負荷回路は、第３のスイッチングトランジスタと、該第３のスイッチングトランジスタに接続された第３の負荷トランジスタと、を備え、前記第４の負荷回路は、第４のスイッチングトランジスタと、該第４のスイッチングトランジスタに接続された第４の負荷トランジスタと、を備えていることを特徴とする。

請求項９に記載のセンスアンプ回路は、カレントミラー回路の入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、前記カレントミラー回路を構成するカレントミラースイッチングトランジスタをオンするタイミングを、前記第１のプリチャージ回路を構成する第１のプリチャージスイッチングトランジスタがオンした後であって前記第１のプリチャージスイッチングトランジスタがオフする前までとすることを特徴とする。

請求項１から請求項８によれば、センスアンプ回路を構成するカレントミラー回路の最大動作電圧をこえる時間を短く、或いは、なくすことができるので、センスアンプ回路の読み出し速度の高速化を実現することができる。

請求項９によれば、センスアンプ回路を流れる貫通電流のピーク値を小さく抑えることが可能になるので、センスアンプ回路の低消費電力化を実現することができる。

以下、本発明の好適な実施の形態について図面を参照しつつ説明する。

以下、本発明の第１の実施の形態におけるセンスアンプ回路について図１および図２を参照しつつ説明する。図１は本実施の形態におけるセンスアンプ回路の構成を示す回路図である。図２は図１のセンスアンプ回路の動作を示す波形図である。なお、本実施の形態におけるセンスアンプ回路はオーバープリチャージ対策を施したものである。

図１に示すように、本実施の形態のセンスアンプ回路には、入力回路側および参照回路側の夫々に、図１１の従来のセンスアンプ回路には存在しない回路部８，８Ｒが設けられている。この回路部８，８Ｒをカウンタキャパシタ８，８Ｒということにする。なお、カウンタキャパシタ８，８Ｒが設けられた点を除くと、図１１の従来のセンスアンプ回路と同様の回路構成となっており、詳細は省略する。

入力回路側に設けられたカウンタキャパシタ８は、ゲートにプリチャージ信号／ＰＲＥの反転信号ＰＲＥが入力され、自身のドレインと自身のソースが接続されたＰｃｈトランジスタＰＴＲ８により構成されている。ＰｃｈトランジスタＰＴＲ８のドレインとソースとの接続部が、プリチャージ回路２を構成するＰｃｈトランジスタＰＴＲ２ａのドレインとＰｃｈトランジスタＰＴＲ２ｂのソースとの接続部に接続されている。カウンタキャパシタ８を構成するＰｃｈトランジスタＰＴＲ８の寸法は、ＰｃｈトランジスタＰＴＲ２ａのゲートカップリングを丁度キャンセルするように、ＰｃｈトランジスタＰＴＲ２ａの寸法のほぼ半分に設定する。

参照（比較）回路側に設けられたカウンタキャパシタ８Ｒは、ゲートにプリチャージ信号／ＰＲＥの反転信号ＰＲＥが入力され、自身のドレインと自身のソースが接続されたＰｃｈトランジスタＰＴＲ８Ｒにより構成されている。ＰｃｈトランジスタＰＴＲ８Ｒのドレインとソースとの接続部が、プリチャージ回路２Ｒを構成するＰｃｈトランジスタＰＴＲ２ＲａのドレインとＰｃｈトランジスタＰＴＲ２Ｒｂのソースとの接続部に接続されている。カウンタキャパシタ８Ｒを構成するＰｃｈトランジスタＰＴＲ８Ｒの寸法は、ＰｃｈトランジスタＰＴＲ２Ｒａのゲートカップリングを丁度キャンセルするように、ＰｃｈトランジスタＰＴＲ２Ｒａの寸法のほぼ半分に設定されている。なお、上述したように、ＰｃｈトランジスタＰＴＲ２ａとＰｃｈトランジスタＰＴＲ２Ｒａとを同じものにしているので、ＰｃｈトランジスタＰＴＲ８とＰｃｈトランジスタＰＴＲ８Ｒの寸法は同じになっている。

図１のセンスアンプ回路は、図１１の従来のセンスアンプ回路と同様、プリチャージ信号／ＰＲＥがＬｏｗレベルの期間に、プリチャージ回路２，２Ｒにより、センスノードＳＡおよび参照センスノードＲＳＡが充電される。ただし、この期間では、反転信号ＰＲＥがＨｉｇｈレベルなので、カウンタキャパシタ８，８Ｒを構成するＰｃｈトランジスタＰＴＲ８，ＰＴＲ８Ｒはオフとなっている。

この後、プリチャージ信号／ＰＲＥがＨｉｇｈレベルになると、プリチャージ回路２，２Ｒを構成するＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２Ｒａのゲートカップリングにより、センスノードＳＡおよび参照センスノードＲＳＡの電位が（Ｖｃｃ−Ｖｔｈｐ）以上になる。このとき、反転信号ＰＲＥがＬｏｗレベルになるので、ＰｃｈトランジスタＰＴＲ８，ＰＴＲ８Ｒはオフからオンとなり、これにより、センスノードＳＡおよび参照センスノードＲＳＡの電位が、カウンタキャパシタのない図１１の従来のセンスアンプ回路の場合と比べて急速に下がり、入力信号ＳＡＩＮ１，ＲＥＦＩＮが（Ｖｃｃ−Ｖｔｈｐ）にまで下がるのに要する時間が図１１の従来のセンスアンプ回路に比べて短くなり、Δｔ≒０となる（図２参照）。従って、センスアンプ回路の読み出しに要する時間ｔ２が図１１の従来のセンスアンプ回路の読み出しに要する時間ｔ１より短くなり（ｔ１＞ｔ２）、読み出し速度が向上する。

以上説明した本実施の形態のセンスアンプ回路ではカウンタキャパシタ８，８ＲがＰｃｈトランジスタＰＴＲ２ａ，２Ｒａのゲートカップリングをキャンセルするため、センスアンプ回路の読み出し速度の高速化が実現できる。

次に、第１の実施の形態におけるセンスアンプ回路の変形例について説明する。第１の実施の形態においては、ＰｃｈトランジスタＰＴＲ８，ＰＴＲ８Ｒの寸法をＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２Ｒａの寸法のほぼ半分としているが、変形例は、ＰｃｈトランジスタＰＴＲ８，ＰＴＲ８Ｒの寸法をＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２Ｒａの寸法の半分より大きくするものである。このように設定した場合の動作波形は図３に示すものとなる。

ＰｃｈトランジスタＰＴＲ８，ＰＴＲ８Ｒの寸法をＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２Ｒａの寸法の半分より大きくする変形例では、第１の実施の形態に比べて、センスノードＳＡおよび参照センスノードＲＳＡの電位がより急速に下がり、入力信号ＳＡＩＮ１，ＲＥＦＩＮが（Ｖｃｃ−Ｖｔｈｐ）にまで下がるのに要する時間がより短くなり、読み出し速度の更なる高速化を実現することができる（ｔ２＞ｔ３）。

なお、第１の実施の形態およびその変形例においては、カウンタキャパシタ８を構成するＰｃｈトランジスタＰＴＲ８と、カウンタキャパシタ８Ｒを構成するＰｃｈトランジスタＰＴＲ８Ｒの寸法を同じにしている場合であるが、ノイズバランスを調整するために、意図的に互いに異なる寸法にしてもよい。また、メモリセルＭＣのオフ状態（“０”）読み取りと、オン状態（“１”）読み取りとの調整を行うために、初期状態でバランスをずらすために寸法を調整することも考えられる。さらに、カウンタキャパシタを入力側および参照側の双方に設けている場合であるが、片方のみに設けるようにしてもよい。

以下、本発明の第２の実施の形態におけるセンスアンプ回路について図４および図５を参照しつつ説明する。図４は本実施の形態におけるセンスアンプ回路の構成を示す回路図である。図５は図４のセンスアンプ回路の動作を示す波形図である。なお、本実施の形態におけるセンスアンプ回路はオーバープリチャージ対策を施したものである。

図４に示すように、本実施の形態のセンスアンプ回路は、図１１の従来のセンスアンプ回路のプリチャージ回路２，２Ｒおよび負荷回路３，３Ｒを改良したものである。なお、それ以外の回路構成は、図１１の従来のセンスアンプ回路と同様の回路構成となっており、詳細は省略する。

入力回路側のプリチャージ回路２ａは、ＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２ｂおよびＮｃｈトランジスタＮＴＲ２ａにより構成されている。なお、ＰｃｈトランジスタＰＴＲ２ｂの閾値はＶｔｈｐに設定されている。
ＰｃｈトランジスタＰＴＲ２ａのソースにＶｃｃレベルの電圧が入力され、そのゲートにはプリチャージ信号／ＰＲＥが入力される。ＰｃｈトランジスタＰＴＲ２ａのドレインはＰｃｈトランジスタＰＴＲ２ｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ２ｂのゲートは自身のドレインに接続され、この接続部がＮｃｈトランジスタＮＴＲ２ａのドレインに接続されている。
ＮｃｈトランジスタＮＴＲ２ａのゲートに（Ｖｃｃ−Ｖｔｈｐ−β）の電圧に設定されたＬＥＶＥＬ信号が入力され、ソースがプリチャージ回路２ａの出力部であって、カレントミラー回路１の入力回路側の入力部に接続されている。ＮｃｈトランジスタＮＴＲ２ａの閾値はほぼ０（Ｖ）に設定されている。

入力回路側の負荷回路３ａは、ＰｃｈトランジスタＰＴＲ３ａ，ＰＴＲ３ｂおよびＮｃｈトランジスタＮＴＲ３ａにより構成されている。なお、ＰｃｈトランジスタＰＴＲ３ｂの閾値はＶｔｈｐに設定されている。
ＰｃｈトランジスタＰＴＲ３ａのソースにＶｃｃレベルの電圧が入力され、そのゲートには活性化信号／ＳＥＮが入力される。ＰｃｈトランジスタＰＴＲ３ａのドレインはＰｃｈトランジスタＰＴＲ３ｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ３ｂのゲートは自身のドレインに接続され、この接続部がＮｃｈトランジスタＮＴＲ３ａのドレインに接続されている。
ＮｃｈトランジスタＮＴＲ３ａのゲートにＬＥＶＥＬ信号（上述したように（Ｖｃｃ−Ｖｔｈｐ−β）の電圧に設定された信号）が入力され、ソースが負荷回路３ａの出力部であって、カレントミラー回路１の入力回路側の入力部に接続されている。ＮｃｈトランジスタＮＴＲ３ａの閾値はほぼ０（Ｖ）に設定されている。

参照（比較）回路側のプリチャージ回路２Ｒａは、ＰｃｈトランジスタＰＴＲ２Ｒａ，ＰＴＲ２ＲｂおよびＮｃｈトランジスタＮＴＲ２Ｒａにより構成されている。なお、ＰｃｈトランジスタＰＴＲ２Ｒｂの閾値はＶｔｈｐに設定されている。
ＰｃｈトランジスタＰＴＲ２ＲａのソースにＶｃｃレベルの電圧が入力され、そのゲートにはプリチャージ信号／ＰＲＥが入力される。ＰｃｈトランジスタＰＴＲ２ＲａのドレインはＰｃｈトランジスタＰＴＲ２Ｒｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ２Ｒｂのゲートは自身のドレインに接続され、この接続部がＮｃｈトランジスタＮＴＲ２Ｒａのドレインに接続されている。
ＮｃｈトランジスタＮＴＲ２ＲａのゲートにＬＥＶＥＬ信号（上述したように（Ｖｃｃ−Ｖｔｈｐ−β）の電圧に設定された信号）が入力され、ソースがプリチャージ回路２Ｒａの出力部であって、カレントミラー回路１の参照（比較）回路側の入力部に接続されている。ＮｃｈトランジスタＮＴＲ２Ｒａの閾値はほぼ０（Ｖ）に設定されている。

参照（比較）回路側の負荷回路３Ｒａは、ＰｃｈトランジスタＰＴＲ３Ｒａ，ＰＴＲ３ＲｂおよびＮｃｈトランジスタＮＴＲ３Ｒａにより構成されている。なお、ＰｃｈトランジスタＰＴＲ３Ｒｂの閾値はＶｔｈｐに設定されている。
ＰｃｈトランジスタＰＴＲ３ＲａのソースにＶｃｃレベルの電圧が入力され、そのゲートには活性化信号／ＳＥＮが入力される。ＰｃｈトランジスタＰＴＲ３ＲａのドレインはＰｃｈトランジスタＰＴＲ３Ｒｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ３Ｒｂのゲートは自身のドレインに接続され、この接続部がＮｃｈトランジスタＮＴＲ３Ｒａのドレインに接続されている。
ＮｃｈトランジスタＮＴＲ３ＲａのゲートにＬＥＶＥＬ信号（上述したように（Ｖｃｃ−Ｖｔｈｐ−β）の電圧に設定された信号）が入力され、ソースが負荷回路３Ｒａの出力部であって、カレントミラー回路１の参照（比較）回路側の入力部に接続されている。ＮｃｈトランジスタＮＴＲ３Ｒａの閾値はほぼ０（Ｖ）に設定されている。

図４のセンスアンプ回路は、プリチャージ信号／ＰＲＥおよび活性化信号／ＳＥＮがＬｏｗレベルになると、センスノードＳＡのプリチャージが始まり、充電され始めるが、センスノードＳＡの電位が（Ｖｃｃ−Ｖｔｈｐ−β）に達すると、ＮｃｈトランジスタＮＴＲ２ａがオフする。このため、プリチャージ時にセンスノードＳＡが（Ｖｃｃ−Ｖｔｈｐ−β）以上の電位に充電されない（図５参照）。なお、負荷回路３により、メモリセルＭＣがオフの状態のときに、センスノードＳＡの電位が（Ｖｃｃ−Ｖｔｈｐ−β）以上に充電されることはない（図５参照）。

同様に、プリチャージ信号／ＰＲＥおよび活性化信号／ＳＥＮがＬｏｗレベルになると、参照センスノードＲＳＡのプリチャージが始まり、充電され始めるが、参照センスノードＲＳＡの電位が（Ｖｃｃ−Ｖｔｈｐ−β）に達すると、ＮｃｈトランジスタＮＴＲ２Ｒａがオフする。このため、プリチャージ時に参照センスノードＲＳＡの電位が（Ｖｃｃ−Ｖｔｈｐ−β）以上の電位に充電されない（図５参照）。

以上説明した第２の実施の形態では、センスノードＳＡおよび参照センスノードＲＳＡの電位が（Ｖｃｃ−Ｖｔｈｐ）以上になることによる、つまり、ＰｃｈトランジスタＰＴＲ１ｂ，ＰＴＲ１Ｒｂのソースとゲートとの電位差がそれらの閾値Ｖｔｈｐ以下になることによる、カレントミラー回路１の動作しない期間が存在しないので高速読み出しが可能になると共に、ゲートカップリングによるノイズの影響を受けないので安定した波形が得られる。

以下、本発明の第３の実施の形態におけるセンスアンプ回路について図６および図７を参照しつつ説明する。図６は本実施の形態におけるセンスアンプ回路の構成を示す回路図である。図７は図６のセンスアンプ回路の動作を示す波形図である。なお、本実施の形態におけるセンスアンプ回路はオーバープリチャージ対策を施したものである。

図６に示すように、本実施の形態のセンスアンプ回路は、図１１の従来のセンスアンプ回路のプリチャージ回路２，２Ｒを第２の実施の形態と同様の改良を加えたものである。なお、それ以外の回路構成は、図１１の従来のセンスアンプ回路と同様の回路構成となっており、詳細は省略する。ただし、本実施の形態のセンスアンプ回路の負荷回路は図１１の従来のセンスアンプ回路の負荷回路と同様の構成をしている。

入力回路側のプリチャージ回路２ｂは、ＰｃｈトランジスタＰＴＲ２ａ，ＰＴＲ２ｂおよびＮｃｈトランジスタＮＴＲ２ｂにより構成されている。なお、ＰｃｈトランジスタＰＴＲ２ｂの閾値はＶｔｈｐに設定されている。
ＰｃｈトランジスタＰＴＲ２ａのソースにＶｃｃレベルの電圧が入力され、そのゲートにはプリチャージ信号／ＰＲＥが入力される。ＰｃｈトランジスタＰＴＲ２ａのドレインはＰｃｈトランジスタＰＴＲ２ｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ２ｂのゲートは自身のドレインに接続され、この接続部がＮｃｈトランジスタＮＴＲ２ｂのドレインに接続されている。
ＮｃｈトランジスタＮＴＲ２ｂのゲートに（Ｖｃｃ−Ｖｔｈｐ−β）の電圧に設定されたＬＥＶＥＬ信号が入力され、ソースがプリチャージ回路２ｂの出力部であって、カレントミラー回路１の入力回路側の入力部に接続されている。ＮｃｈトランジスタＮＴＲ２ｂの閾値はほぼ０（Ｖ）に設定されている。

参照（比較）回路側のプリチャージ回路２Ｒｂは、ＰｃｈトランジスタＰＴＲ２Ｒａ，ＰＴＲ２ＲｂおよびＮｃｈトランジスタＮＴＲ２Ｒｂにより構成されている。なお、ＰｃｈトランジスタＰＴＲ２Ｒｂの閾値はＶｔｈｐに設定されている。
ＰｃｈトランジスタＰＴＲ２ＲａのソースにＶｃｃレベルの電圧が入力され、そのゲートにはプリチャージ信号／ＰＲＥが入力される。ＰｃｈトランジスタＰＴＲ２ＲａのドレインはＰｃｈトランジスタＰＴＲ２Ｒｂのソースに接続されている。
ＰｃｈトランジスタＰＴＲ２Ｒｂのゲートは自身のドレインに接続され、この接続部がＮｃｈトランジスタＮＴＲ２Ｒｂのドレインに接続されている。
ＮｃｈトランジスタＮＴＲ２ＲｂのゲートにＬＥＶＥＬ信号（上述したように（Ｖｃｃ−Ｖｔｈｐ−β）の電圧に設定された信号）が入力され、ソースがプリチャージ回路２ＲＢの出力部であって、カレントミラー回路１の参照（比較）回路側の入力部に接続されている。ＮｃｈトランジスタＮＴＲ２Ｒｂの閾値はほぼ０（Ｖ）に設定されている。

図６のセンスアンプ回路は、プリチャージ信号／ＰＲＥおよび活性化信号／ＳＥＮがＬｏｗレベルになると、センスノードＳＡのプリチャージが始まり、充電され始めるが、センスノードＳＡの電位が（Ｖｃｃ−Ｖｔｈｐ−β）に達すると、ＮｃｈトランジスタＮＴＲ２ａがオフする。このため、プリチャージ時にセンスノードＳＡが（Ｖｃｃ−Ｖｔｈｐ−β）以上の電位に充電されない（図７参照）。メモリセルＭＣがオフの状態（“０”）では、ＮｃｈトランジスタＮＴＲ３ａがオンのままなので、負荷回路３により、センスノードＳＡが充電され、センスノードＳＡの電位は（Ｖｃｃ−Ｖｔｈｐ）に達する（図７参照）。

同様に、プリチャージ信号／ＰＲＥおよび活性化信号／ＳＥＮがＬｏｗレベルになると、参照センスノードＲＳＡのプリチャージが始まり、充電され始めるが、参照センスノードＲＳＡの電位が（Ｖｃｃ−Ｖｔｈｐ−β）に達すると、ＮｃｈトランジスタＮＴＲ２Ｒａがオフする。このため、プリチャージ時に参照センスノードＲＳＡの電位が（Ｖｃｃ−Ｖｔｈｐ−β）以上の電位に充電されない（図７参照）。

以上説明した第３の実施の形態では、第２の実施の形態のセンスアンプと同様の効果が得られるとともに、入力信号ＳＡＩＮ０と入力信号ＲＥＦＩＮの差、入力信号ＳＡＩＮ１と入力信号ＲＥＦＩＮの差が大きくすることができるようになるのでセンスアンプ回路の動作の安定化が図られる。

なお、ここで、第２および第３の実施の形態で使用するＬＥＶＥＬ信号を生成する回路構成の一例について図８を参照しつつ説明する。図８は第２および第３の実施の形態で使用するＬＥＶＥＬ信号を生成する回路の構成を示す回路図である。

図８に示すＬＥＶＥＬ信号を生成する回路は、ＰｃｈトランジスタＰＴＲと抵抗素子Ｒを備えている。ＰｃｈトランジスタＰＴＲの閾値をＶｔｈｐに設定する。
ＰｃｈトランジスタＰＴＲのソースにＶｃｃレベルの電圧が供給され、ゲートは自身のドレインに接続されている。ＰｃｈトランジスタＰＴＲのドレインは抵抗素子Ｒの一端に接続され、抵抗素子の他端はグランドに接続されている。ＰｃｈトランジスタＰＴＲのドレインと抵抗素子Ｒの一端との接続部からの出力をＬＥＶＥＬ信号とする。

図８の回路では、ＰｃｈトランジスタＰＴＲがオンしていることから、Ｖｃｃからグランドに電流が流れ、一定電圧のＬＥＶＥＬ信号を取り出すことができる。なお、ＬＥＶＥＬ信号の電圧値は、抵抗素子Ｒの抵抗値を変えることに調整することができる。

以下、本発明の第４の実施の形態におけるセンスアンプ回路について図９および図１０を参照しつつ説明する。図９は本実施の形態におけるセンスアンプ回路の構成を示す回路図である。図１０は図９のセンスアンプ回路の動作を示す波形図である。なお、本実施の形態におけるセンスアンプ回路はピーク電流対策を施したものである。

図９に示すように、本実施の形態のセンスアンプ回路は、図１１の従来のセンスアンプ回路と回路構成は同じであるが、カレントミラー回路１のＰｃｈトランジスタＰＴＲ１ａのゲートに入力される信号を異ならしめている。
つまり、従来のセンスアンプ回路では、プリチャージ信号／ＰＲＥがＨｉｇｈレベルからＬｏｗレベルになるタイミングでＨｉｇｈレベルからＬｏｗレベルになる活性化信号／ＳＥＮがＰｃｈトランジスタＰＴＲ１ａのゲートに入力される（図１１，図１２参照）。
これに対して、本実施の形態のセンスアンプ回路では、プリチャージ信号／ＰＲＥがＨｉｇｈレベルからＬｏｗレベルになるタイミングからΔｔずらしてＨｉｇｈレベルからＬｏｗレベルになる活性化信号／ＳＥＮｄがＰｃｈトランジスタＰＴＲ１ａのゲートに入力される（図９，図１０参照）。ここで、Δｔはプリチャージ信号／ＰＲＥがＬｏｗレベルの期間Ｔに活性化信号／ＳＥＮｄがＨｉｇｈレベルからＬｏｗレベルになるように設定する。ただし、センスノードＳＡおよび参照センスノードＲＳＡをある程度充電し、かつ、次の読み出し動作に備えてカレントミラー回路１を活性化することを踏まえて、例えば、ΔｔをＴ／３以上、２／３×Ｔ以下に設定するのが好ましい。なお、Δｔを、カレントミラー回路１を活性化するのに最小限必要な時間を残して最大限大きく設定することが、ピーク電流対策として最も有効である。

プリチャージ信号／ＰＲＥがＨｉｇｈレベルからＬｏｗレベルになって、プリチャージが開始される。このとき、図１０に示すように、活性化信号／ＳＥＮｄがＨｉｇｈレベルであるので、ＰｃｈトランジスタＰＴＲ１ａはオフのままであり、貫通電流は流れない。
プリチャージ信号／ＰＲＥがＨｉｇｈレベルからＬｏｗレベルになってΔｔ経過後、活性化信号／ＳＥＮｄがＬｏｗレベルになり、ＰｃｈトランジスタＰＴＲ１ａがオンし、Ｖｃｃから基準電位へ向かって、ＰｃｈトランジスタＰＴＲ１ａ，ＰＴＲ１ｂおよびＮｃｈトランジスタＮＴＲ６を介して、貫通電流が流れ、ピーク値がＩ（ｐｅａｋ）２の電流が流れ、カレントミラー回路１が活性化される。このとき、センスノードＳＡが充電されてセンスノードＳＡの電位が高くなっているので、従来のセンスアンプ回路のピーク値Ｉ（ＳＥＮＳＥ）１に比べてピーク値Ｉ（ＳＥＮＳＥ）２が小さくなる。

以上説明した本実施の形態のセンスアンプ回路ではカレントミラー回路の活性化を開始するタイミングを遅らせているので、貫通電流のピーク値が小さくなり、低消費電力化を実現することができる。

以上、本発明の好適な実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。

第１の実施の形態におけるセンスアンプ回路の構成を示す回路図。 図１のセンスアンプ回路の動作を示す波形図。 第１の実施の形態の変形例のセンスアンプ回路の動作を示す波形図。 第２の実施の形態におけるセンスアンプ回路の構成を示す回路図。 図４のセンスアンプ回路の動作を示す波形図。 第３の実施の形態におけるセンスアンプ回路の構成を示す回路図。 図６のセンスアンプ回路の動作を示す波形図。 第２および第３の実施の形態のセンスアンプに利用する回路の構成を示す回路図。 第４の実施の形態におけるセンスアンプ回路の構成を示す回路図。 図９のセンスアンプ回路の動作を示す波形図。 従来のセンスアンプ回路の回路構成を示す回路図。 図１１の従来のセンスアンプ回路の動作を説明するための波形図。

符号の説明

１ カレントミラー回路
２，２Ｒ プリチャージ回路
３，３Ｒ 負荷回路
８，８Ｒ カウンタキャパシタ
ＰＴＲ２ａ，ＰＴＲ２ｂ，ＰＴＲ２Ｒａ，ＰＴＲ２Ｒｂ Ｐｃｈトランジスタ
ＰＴＲ３ａ，ＰＴＲ３ｂ，ＰＴＲ３Ｒａ，ＰＴＲ３Ｒｂ Ｐｃｈトランジスタ
ＰＴＲ８，ＰＴＲ８Ｒ Ｐｃｈトランジスタ

Claims (9)

1. カレントミラー接続されたＮチャネルトランジスタと、負荷となるＰチャネルトランジスタにより構成されたカレントミラー回路を有し、該カレントミラー回路の入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、
   前記第１のプリチャージ回路は、
   プリチャージ信号がゲートに入力されることにより前記カレントミラー回路の入力回路側の第１の入力部に入力電圧を供給する第１のスイッチングトランジスタと、
   前記第１の入力部と前記第１のスイッチングトランジスタとの間に設けられ、前記第１の入力部の電圧レベルを該カレントミラー回路の最大動作電圧（電源電圧マイナス上記Ｐチャネルトランジスタの閾値の電圧レベル）にするダイオードからなる第１の入力電圧リミット手段と、を備え、
   前記第２のプリチャージ回路は、
   プリチャージ信号がゲートに入力されることにより前記カレントミラー回路の比較回路側の第２の入力部に入力電圧を供給する第２のスイッチングトランジスタと、
   前記第２の入力部と前記第２のスイッチングトランジスタとの間に設けられ、前記第２の入力部の電圧レベルを該カレントミラー回路の最大動作電圧（電源電圧マイナス上記Ｐチャネルトランジスタの閾値の電圧レベル）にするダイオードからなる第２の入力電圧リミット手段と、を備え、
   一端が前記第１のスイッチングトランジスタと前記第１の入力電圧リミット手段との第１の接続部に接続され、他端に前記プリチャージ信号の反転信号が入力される第１の容量手段と、
   一端が前記第２のスイッチングトランジスタと前記第２の入力電圧リミット手段との第２の接続部に接続され、他端に前記プリチャージ信号の反転信号が入力される第２の容量手段との少なくも一方が設けられていることを特徴とするセンスアンプ回路。
2. 前記第１の容量手段および前記第２の容量手段の双方を備えていることを特徴とする請求項１に記載のセンスアンプ回路。
3. カレントミラー回路の入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、
   前記第１のプリチャージ回路を構成する第１のスイッチングトランジスタのゲートに入力されるプリチャージ信号の反転信号がゲートに入力され、ドレインおよびソースが該第１のスイッチングトランジスタの出力部に接続される、該第１のスイッチングトランジスタと同じ種類の第１のトランジスタと、
   前記第２のプリチャージ回路を構成する第２のスイッチングトランジスタのゲートに入力されるプリチャージ信号の反転信号がゲートに入力され、ドレインおよびソースが該第２のスイッチングトランジスタの出力部に接続される、該第２のスイッチングトランジスタと同じ種類の第２のトランジスタと、
   を備えたことを特徴とするセンスアンプ回路。
4. 前記第１のトランジスタの寸法が前記第１のスイッチングトランジスタの寸法の略半分であり、前記第２のトランジスタの寸法が前記第２のスイッチングトランジスタの寸法の略半分である、ことを特徴とする請求項３に記載のセンスアンプ回路。
5. 前記第１のトランジスタの寸法が前記第１のスイッチングトランジスタの寸法の半分より大きく、前記第２のトランジスタの寸法が前記第２のスイッチングトランジスタの寸法の半分より大きい、ことを特徴とする請求項３に記載のセンスアンプ回路。
6. 前記第１のトランジスタの寸法と前記第２のトランジスタの寸法が異なることを特徴とする請求項３から請求項５の何れか１項に記載のセンスアンプ回路。
7. カレントミラー回路の入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、
   前記第１のプリチャージ回路は、第１のスイッチングトランジスタと、該第１のスイッチングトランジスタに接続された第１の負荷トランジスタと、該第１の負荷トランジスタにソースまたはドレインの一方が接続され、前記カレントミラー回路の入力回路側の第１の入力部にソースまたはドレインの他方が接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第１のトランジスタと、を備え、
   前記第２のプリチャージ回路は、第２のスイッチングトランジスタと、該第２のスイッチングトランジスタに接続された第２の負荷トランジスタと、該第２の負荷トランジスタにソースまたはドレインの一方が接続され、前記カレントミラー回路の比較回路側の第２の入力部にソースまたはドレインの他方が接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第２のトランジスタと、を備え、
   前記第１の負荷回路は、第３のスイッチングトランジスタと、該第３のスイッチングトランジスタに接続された第３の負荷トランジスタと、該第３の負荷トランジスタにソースまたはドレインの一方が接続され、前記第１の入力部にソースまたはドレインの他方が接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第３のトランジスタと、を備え、
   前記第２の負荷回路は、第４のスイッチングトランジスタと、該第４のスイッチングトランジスタに接続された第４の負荷トランジスタと、該第４の負荷トランジスタにソースまたはドレインの一方が接続され、前記第２の入力部にソースまたはドレインの他方が接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第４のトランジスタと、を備えていることを特徴とするセンスアンプ回路。
8. カレントミラー回路の入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、
   前記第１のプリチャージ回路は、第１のスイッチングトランジスタと、該第１のスイッチングトランジスタに接続された第１の負荷トランジスタと、該第１の負荷トランジスタにソースまたはドレインの一方が接続され、前記カレントミラー回路の入力回路側の入力部にソースまたはドレインの他方が接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第１のトランジスタと、を備え、
   前記第２のプリチャージ回路は、第２のスイッチングトランジスタと、該第２のスイッチングトランジスタに接続された第２の負荷トランジスタと、該第２の負荷トランジスタソースまたはドレインの一方が接続され、前記カレントミラー回路の比較回路側の入力部にソースまたはドレインの他方が接続され、ゲートに前記カレントミラー回路の最大動作電圧以下の一定電圧が入力される第２のトランジスタと、を備え、
   前記第１の負荷回路は、第３のスイッチングトランジスタと、該第３のスイッチングトランジスタに接続された第３の負荷トランジスタと、を備え、
   前記第２の負荷回路は、第４のスイッチングトランジスタと、該第４のスイッチングトランジスタに接続された第４の負荷トランジスタと、を備えていることを特徴とするセンスアンプ回路。
9. カレントミラー接続されたＮチャネルトランジスタと、負荷となるＰチャネルトランジスタにより構成されたカレントミラー回路を有し、該カレントミラー回路の入力回路側に第１のプリチャージ回路および第１の負荷回路が設けられ、該カレントミラー回路の比較回路側に第２のプリチャージ回路および第２の負荷回路が設けられているセンスアンプ回路において、
   前記第１のプリチャージ回路は、
   プリチャージ信号がゲートに入力されることにより前記カレントミラー回路の入力回路側の第１の入力部に入力電圧を供給する第１のスイッチングトランジスタと、
   前記第１の入力部と前記第１のスイッチングトランジスタとの間に設けられ、予め設定された電圧レベルに基づいて、前記第１のスイッチングトランジスタから前記第１の入力部に入力する入力電圧の電圧レベルを該カレントミラー回路の最大動作電圧以下（電源電圧マイナス上記Ｐチャネルトランジスタの閾値の電圧レベル以下）にする第１の入力電圧クランプ手段と、を備え、
   前記第２のプリチャージ回路は、
   プリチャージ信号がゲートに入力されることにより前記カレントミラー回路の比較回路側の第２の入力部に入力電圧を供給する第２のスイッチングトランジスタと、
   前記第２の入力部と前記第２のスイッチングトランジスタとの間に設けられ、予め設定された電圧レベルに基づいて、前記第２のスイッチングトランジスタから前記第２の入力部に入力する入力電圧の電圧レベルを該カレントミラー回路の最大動作電圧以下（電源電圧マイナス上記Ｐチャネルトランジスタの閾値の電圧レベル以下）にする第２の入力電圧クランプ手段と、
   を備えることを特徴とするセンスアンプ回路。

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