JP2950699B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、センスアンプの消費
電力を低減するＳＲＡＭ（スタチック型ランダムアクセ
スメモリ）等の半導体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置としては、特開平
２−２０１７９７号公報に記載されたものがある。この
半導体記憶装置は、図１３に示すように、ビットライン
３１，３２と、上記ビットライン３１，３２の間に接続
されたメモリーセル３３と、上記ビットライン３１，３
２の間に接続されたイコライズ回路３４と、上記ビット
ライン３１，３２の間に接続されたセンスアンプ３５と
を備えている。上記センスアンプ３５のＮチャンネルＭ
ＯＳトランジスタＮ１０のゲートにセンスアンプイネー
ブル信号ＳＡＥを入力するようにしている。上記メモリ
ーセル３３の記憶データの読出しをするとき、上記イコ
ライズ回路３４はビットライン３１，３２をプリチャー
ジした後に、センスアンプイネーブル信号ＳＡＥをＨレ
ベルにし、ＮチャンネルＭＯＳトランジスタＮ１０をオ
ンにして、上記センスアンプ３５を活性状態にする。そ
して、上記メモリーセル３３の記憶データを表す信号を
データ線４１をＨレベルにして、メモリーセル３３のＮ
チャンネルＭＯＳトランジスタＮ１１，Ｎ１２をオンに
して、上記ビットライン３１，３２に読み出して、セン
スアンプ３５により増幅する。上記ビットライン３１，
３２間の電位差が十分に大きくなると、上記センスアン
プ３５は安定した有効なデータを出力する。一方、上記
メモリーセル３３と同一の特性を有する図示しないダミ
ーメモリーセルのダミーデータを図示しないダミーセン
スアンプで監視して、このダミーセンスアンプがダミー
データをセンスするや否や、上記センスアンプイネーブ
ル信号ＳＡＥをＬレベルにして、ＮチャンネルＭＯＳト
ランジスタＮ１０をオフにして、上記センスアンプ３５
を非活性状態にする。このように、上記ダミーメモリー
セルからのダミーデータをダミーセンスアンプでセンス
したときに、センスアンプ３５が記憶データを安定に読
み出したと判断して、上記センスアンプ３５を非活性状
態にして、センスアンプ３５の消費電力を低減するよう
にしている。

【０００３】

【発明が解決しようとする課題】ところが、上記従来の
半導体記憶装置では、上記ビットライン３１，３２の容
量に比べ、このビットライン３１，３２をディスチャー
ジするメモリーセル３３の出力用ＮチャンネルＭＯＳト
ランジスタＮ１１，Ｎ１２の能力が小さいから、上記記
憶データの読出し時にビットライン３１，３２は、セン
スアンプ３５がセンスする所定の電位差になるまでに時
間を要する。したがって、上記記憶データの読出し開始
から上記所定の電位差になって、センスアンプ３５が記
憶データをセンスするまでの間、電位差が低い状態にあ
るにも拘らず、上記ＮチャンネルＭＯＳトランジスタＮ
１０がオンになっている間、上記センスアンプ３５は活
性状態であってセンスアンプ３５には電流が流れ続け
て、電力を無駄に消費するという欠点がある。

【０００４】そこで、この発明の目的は、ビットライン
の電位差が所定の大きさになるまでの間、センスアンプ
を間欠的に動作させることにより、消費電力を低減でき
る半導体記憶装置を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の半導体記憶装置は、メモリーセルと、上
記メモリーセルから出力される記憶データをセンスする
センスアンプと、上記メモリーセルと同一特性を有する
ダミーメモリーセルと、上記ダミーメモリーセルから出
力されたダミーデータをセンスすると共に、上記センス
アンプと同一特性を有するダミーセンスアンプとを備え
た半導体記憶装置において、上記メモリーセルの上記記
憶データを読出すために上記センスアンプを活性化した
ときから、上記ダミーセンスアンプを間欠動作させる間
欠信号を発生する間欠信号発生手段と、上記ダミーセン
スアンプが上記ダミーデータをセンスしたか否かを判別
して、上記ダミーデータをセンスしたと判別した後に、
上記センスアンプを非活性化する制御手段とを備えたこ
とを特徴としている。

【０００６】また、請求項２の半導体記憶装置は、メモ
リーセルと、上記メモリーセルから出力される記憶デー
タをセンスするセンスアンプと、上記メモリーセルと同
一特性を有するダミーメモリーセルと、上記ダミーメモ
リーセルから出力されたダミーデータをセンスすると共
に、上記センスアンプと同一特性を有するダミーセンス
アンプとを備えた半導体記憶装置において、上記メモリ
ーセルの上記記憶データの読出しを開始したときから、
上記ダミーセンスアンプを間欠動作させる間欠信号を発
生する間欠信号発生手段と、上記ダミーセンスアンプが
上記ダミーデータをセンスしたか否かを判別して、上記
ダミーデータをセンスしたと判別したときに、上記セン
スアンプを活性化する制御手段とを備えたことを特徴と
している。

【０００７】また、請求項３の半導体記憶装置は、メモ
リーセルと、上記メモリーセルから出力される記憶デー
タをセンスする複数のセンスアンプとを備えた半導体記
憶装置において、上記メモリーセルの上記記憶データの
読出しを開始したときから、上記複数のセンスアンプを
同時に間欠動作させる間欠信号を発生する間欠信号発生
手段と、上記間欠動作する複数のセンスアンプのうちの
少なくとも一つのセンスアンプが上記記憶データをセン
スしたか否かを判別して、上記少なくとも一つのセンス
アンプが上記記憶データをセンスしたと判別したとき
に、上記複数のセンスアンプの全てを上記記憶データを
センスしたと判別したときから、所定の期間後に非活性
化する制御手段とを備えたことを特徴としている。

【０００８】また、請求項４の半導体記憶装置は、メモ
リーセルと、上記メモリーセルから出力する記憶データ
をセンスする複数のセンスアンプとを備えた半導体記憶
装置において、上記メモリーセルの上記記憶データの読
出しを開始したときから、上記複数のセンスアンプを順
次位相をずらせて間欠動作させる間欠信号を発生する間
欠信号発生手段と、上記間欠動作する複数のセンスアン
プのうちのいずれか一つのセンスアンプが上記記憶デー
タをセンスしたか否かを判別して、上記記憶データをセ
ンスしたと判別したときに、上記複数のセンスアンプの
全てを上記記憶データをセンスしたと判別した後、所定
の期間の間活性化する制御手段とを備えたことを特徴と
している。

【０００９】また、請求項５の半導体記憶装置は、メモ
リーセルと、上記メモリーセルから出力する記憶データ
をセンスする複数のセンスアンプとを備えた半導体記憶
装置において、上記メモリーセルの上記記憶データの読
出しを開始したときから、上記複数のセンスアンプのう
ちの一つを間欠動作させる間欠信号を発生する間欠信号
発生手段と、上記間欠動作するセンスアンプから上記記
憶データをセンスしたか否かを判別して、上記記憶デー
タをセンスしたと判別したときに、上記複数のセンスア
ンプを上記記憶データをセンスしたと判別した後、所定
の期間活性化する制御手段とを備えたことを特徴として
いる。

【００１０】

【作用】請求項１の発明によれば、上記メモリーセルの
記憶データの読出しのために上記センスアンプを活性化
したときから、上記間欠信号発生手段は間欠信号を出力
する。この間欠信号発生手段からの間欠信号を受けて、
上記ダミーセンスアンプは間欠動作を行う。そして、上
記メモリーセルと同一特性のダミーメモリーセルのダミ
ーデータをダミーセンスアンプは増幅して、この増幅し
た信号を出力する。上記制御手段は、このダミーセンス
アンプから増幅された信号を受けて、上記ダミーセンス
アンプがダミーデータをセンスしているか否かを判別す
る。そして、上記制御手段は、上記ダミーセンスアンプ
がダミーデータをセンスしたと判別した後に、上記セン
スアンプを非活性化する。

【００１１】したがって、上記メモリーセルの記憶デー
タの読出し開始からダミーデータをセンスするまでの
間、上記ダミーセンスアンプは間欠動作するから、ダミ
ーセンスアンプの消費電力を低減できる。また、上記メ
モリーセルの記憶データをセンスアンプがセンスした後
に、上記センスアンプは非活性化するから、記憶データ
の読出し後のセンスアンプの消費電力も低減できる。

【００１２】また、請求項２の発明によれば、上記メモ
リーセルの記憶データの読出しを開始したときから、上
記間欠信号発生手段は間欠信号を出力する。この間欠信
号発生手段からの間欠信号を受けて、上記ダミーセンス
アンプは間欠動作を行う。そして、上記メモリーセルと
同一特性のダミーメモリーセルのダミーデータをダミー
センスアンプは増幅して、この増幅した信号を出力す
る。上記制御手段は、このダミーセンスアンプから増幅
された信号を受けて、上記ダミーセンスアンプがダミー
データをセンスしているか否かを判別する。そして、上
記制御手段は、上記ダミーセンスアンプがダミーデータ
をセンスしたと判別したときに、上記センスアンプを活
性化する。

【００１３】したがって、上記メモリーセルの記憶デー
タの読出し開始時からダミーデータをセンスするまでの
間、上記ダミーセンスアンプは間欠動作するから、ダミ
ーセンスアンプの消費電力を低減できる。また、上記ダ
ミーセンスアンプがダミーデータをセンスするまでは、
上記センスアンプは非活性化しているから、センスアン
プの消費電力も低減できる。

【００１４】また、請求項３の発明によれば、上記メモ
リーセルの記憶データの読出しを開始したときから、上
記間欠信号発生手段は間欠信号を出力する。この間欠信
号発生手段の間欠信号を受けて、上記複数のセンスアン
プが間欠動作を行う。そして、上記複数のセンスアンプ
の各々は各メモリーセルの記憶データを増幅して、この
増幅した信号を出力する。上記制御手段は、上記各セン
スアンプから増幅された信号を受けて、上記各センスア
ンプが記憶データをセンスしているか否かを判別する。
そして、上記制御手段は、少なくとも一つの上記センス
アンプが記憶データをセンスしたと判別したときに、そ
のときから所定の期間後に上記センスアンプの全てを非
活性化する。

【００１５】したがって、少なくとも一つの上記センス
アンプが記憶データをセンスするまでセンスアンプの全
てが間欠動作するから、記憶データの読出しまでのセン
スアンプの消費電力を低減できる。また、上記センスア
ンプの全てを所定の期間活性化し、そして、それから記
憶データを読出した後に、センスアンプの全てを非活性
化するから、記憶データの読出し後のセンスアンプの消
費電力も低減できる。

【００１６】また、請求項４の発明によれば、上記メモ
リーセルの記憶データの読出しを開始したときから、上
記間欠信号発生手段は、位相をずらした複数の間欠信号
を出力する。この間欠信号発生手段からの複数の間欠信
号を受けて、上記複数のセンスアンプは順次位相をずら
せて間欠動作を行う。そして、動作しているセンスアン
プはメモリーセルの記憶データを増幅して、この増幅し
た信号を出力する。上記制御手段は、上記センスアンプ
から増幅された信号を受けて、上記センスアンプが記憶
データをセンスしているか否かを判別する。そして、上
記制御手段は、上記間欠動作している複数のセンスアン
プのうちのいずれか一つのセンスアンプが記憶データを
センスしたと判別した後、上記センスアンプの全てを所
定の期間活性化する。

【００１７】したがって、上記センスアンプのいずれか
一つが記憶データをセンスするまで、上記複数のセンス
アンプは位相をずらせて順次間欠動作させるから、記憶
データ読出し完了までの上記複数のセンスアンプ全体に
対する消費電力を低減できる。また、上記センスアンプ
が記憶データをセンスしたと判別した後、全てのセンス
アンプを所定の期間の間活性化し、記憶データを読出
し、その後全てのセンスアンプを非活性化するから、記
憶データの読出し後のセンスアンプの消費電力も低減で
きる。

【００１８】また、請求項５の発明によれば、上記メモ
リーセルの記憶データの読出しを開始したときから、上
記間欠信号発生手段は複数のセンスアンプのうちの一つ
のセンスアンプに間欠信号を出力する。このため、上記
一つのセンスアンプは間欠動作し、他のセンスアンプは
非活性化している。そして、上記間欠動作するセンスア
ンプはメモリーセルの記憶データを増幅して、この増幅
した信号を出力する。上記制御手段は、上記間欠動作す
るセンスアンプから増幅された信号を受けて、上記間欠
動作するセンスアンプが記憶データをセンスしているか
否かを判別する。そして、上記制御手段は、上記間欠動
作するセンスアンプが記憶データをセンスしたと判別し
たときから、上記複数のセンスアンプの全てを所定の期
間活性化する。

【００１９】このように、上記複数のセンスアンプのう
ちの一つのみを記憶データをセンスするまで間欠動作さ
せると共に、他のセンスアンプは非活性化しているか
ら、記憶データを読み出すまでの上記複数のセンスアン
プ全体の消費電力を低減できる。また、上記センスアン
プの全てを所定の期間活性化し、記憶データを読出した
後に、上記センスアンプの全てを非活性化するから、記
憶データの読出し後のセンスアンプの消費電力も低減で
きる。

【００２０】

【実施例】以下、この発明の半導体記憶装置を実施例に
より詳細に説明する。 （第１実施例）図１は請求項１の発明の一実施例の半導
体記憶装置を示しており、１はメモリーセル群１ａ，デ
コーダ１ｂおよびオートパワーダウン回路１ｃからなる
メモリー回路ブロック、２は上記メモリー回路ブロック
１にアドレス信号ＡＤＲを出力するアドレスバッファ、
３は上記アドレスバッファ２からアドレス信号ＡＤＲの
遷移を表す信号を受けて、パルス信号ＡＴＤを発生する
ＡＴＤ発生回路、４は上記オートパワーダウン回路１ｃ
からのパワーダウン信号ＡＰＤと上記ＡＴＤ発生回路３
からのパルス信号ＡＴＤを受けて、センスアンプイネー
ブル信号ＳＡＥを出力するＳＡＥ発生回路、５は上記メ
モリーセル群１ａの記憶データの信号を増幅して、セン
スアンプ出力信号ＳＡＯを出力するセンスアンプ、６は
上記センスアンプ５からのセンスアンプ出力信号ＳＡＯ
を受けて、上記記憶データを外部に出力する出力回路で
ある。また、１１は上記ダミーイコライズ回路１１ａ，
ダミービットライン１１ｂおよびダミーメモリーセル１
１ｃからなるダミーメモリー回路ブロック、１２は上記
ダミーメモリーセル１１ｃのダミーデータの信号を増幅
して、ダミーセンスアンプ出力信号ＤＳＡＯを出力する
ダミーセンスアンプ、１３は上記ＳＡＥ発生回路４から
のセンスアンプイネーブル信号ＳＡＥと、上記オートパ
ワーダウン回路１ｃからのパワーダウン信号ＡＰＤとを
受けて、間欠信号であるダミーセンスアンプイネーブル
信号ＤＳＡＥをダミーセンスアンプ１２に出力する間欠
信号発生手段としてのダミーセンスアンプ制御回路、１
４は上記オートパワーダウン回路１ｃからのパワーダウ
ン信号ＡＰＤと、上記ダミーセンスアンプ１２からのダ
ミーセンスアンプ出力信号ＤＳＡＯとを受け、ダミーセ
ンスアンプ１２がダミーデータをセンスしたことを表す
出力検出信号ＯＤを上記ダミーセンスアンプ制御回路１
３に出力すると共に、センスアンプディスエーブル信号
ＳＡＤをセンスアンプ５に出力する制御手段としての出
力検出回路である。上記アドレスバッファ２のアドレス
信号ＡＤＲとＡＴＤ発生回路３のパルス信号ＡＴＤと
は、上記ダミー回路ブロック１１にも入力している。な
お、上記アドレス信号ＡＤＲは、メモリー容量とビット
構成により決まる情報量を有する。また、上記ダミーメ
モリー回路ブロック１１のダミーイコライズ回路１１
ａ，ダミービットライン１１ｂおよびダミーメモリーセ
ル１１ｃは、夫々、上記メモリーセル群１ａを構成する
図示しないイコライズ回路，ビットラインおよびメモリ
ーセルと同一の特性を有している。また、上記ダミーセ
ンスアンプ１２もセンスアンプ５と同一の特性を有して
いる。

【００２１】なお、上記メモリーセル群１ａは所定の数
に分割した図示しない複数のブロックで構成して、この
ブロック毎に上記ＳＡＥ発生回路４（図１では一つのみ
を示す）を設けている。また、上記ブロックのビット構
成が例えばＮビットの構成であるとき、上記センスアン
プ５（図１では一つのみを示す）は各ブロック毎にＮ個
設けている。したがって、上記ＳＡＥ発生回路４のセン
スアンプイネーブル信号ＳＡＥにより、一つのブロック
に設けられたＮ個のセンスアンプ５が活性状態となり、
他のブロックのセンスアンプ５は非活性状態となる。

【００２２】上記センスアンプ５とダミーセンスアンプ
１２は、図３に示すように、電源ＶＣＣとグランドＧＮ
Ｄとの間に、カレントミラー型の差動増幅器Ａとこの差
動増幅器Ａをオンオフ制御するＮチャンネルＭＯＳトラ
ンジスタＮ３とを直列に接続した構成をしている。上記
差動増幅器Ａは、一端が電源ＶＣＣに接続され、夫々の
ゲートが互いに接続されたＰチャンネルＭＯＳトランジ
スタＰ１，Ｐ２と、上記ＰチャンネルＭＯＳトランジス
タＰ１，Ｐ２の夫々の他端と一端が接続され、ゲートに
ビットライン信号ＢＬ，／ＢＬを夫々入力する一方、他
端が互いに接続されたＮチャンネルＭＯＳトランジスタ
Ｎ１，Ｎ２とからなり、ＰチャンネルＭＯＳトランジス
タＰ１，Ｐ２の互いに接続されたゲートと、Ｐチャンネ
ルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトラン
ジスタＮ１の接続点とを接続している。また、上記Ｎチ
ャンネルＭＯＳトランジスタＮ１，Ｎ２の互いに接続さ
れた一端には、上記ＮチャンネルＭＯＳトランジスタＮ
３の一端を接続している。上記ＮチャンネルＭＯＳトラ
ンジスタＮ３のゲートとインバータＩＶ１の入力には、
センスアンプイネーブル信号ＳＡＥ（ダミーセンスアン
プ１２の場合はダミーセンスアンプイネーブル信号ＤＳ
ＡＥ）を入力している。上記インバータＩＶ１の出力
は、ＮチャンネルＭＯＳトランジスタＮ４のゲートに接
続し、このＮチャンネルＭＯＳトランジスタＮ４は、差
動増幅器ＡのＰチャンネルＭＯＳトランジスタＰ２とＮ
チャンネルＭＯＳトランジスタＮ２との接続点である出
力ＯＵＴと、電源ＶＣＣとの間に接続している。初期状
態では、上記センスアンプイネーブル信号ＳＡＥ（また
はダミーセンスアンプイネーブル信号ＤＳＡＥ）はＬレ
ベルであるから、ＮチャンネルＭＯＳトランジスタＮ３
はオフとなり、上記差動増幅器Ａは非活性状態で、かつ
インバータＩＶ１の出力はＨレベルとなる。上記インバ
ータＩＶ１のＨレベルの出力を受け、ＮチャンネルＭＯ
ＳトランジスタＮ４はオンして、差動増幅器Ａの出力Ｏ
ＵＴはＨレベルとなる。一方、上記センスアンプイネー
ブル信号ＳＡＥ（またはダミーセンスアンプイネーブル
信号ＤＳＡＥ）がＨレベルになると、上記差動増幅器Ａ
が活性化し、上記選択されたメモリーセルの記憶データ
の信号は、上記ビットライン信号ＢＬ，／ＢＬを介して
差動増幅器Ａにより増幅する。上記ビットライン信号Ｂ
Ｌ，／ＢＬは、図示しないメモリーセルの出力用ＭＯＳ
トランジスタの能力がビットライン信号ＢＬ，／ＢＬの
容量に比べて小さいため、図４に示すように、例えばビ
ットライン信号／ＢＬを図示しない出力用ＭＯＳトラン
ジスタによりディスチャージしてＨレベルから徐々にＬ
レベルとなり、上記ビットライン信号ＢＬ，／ＢＬ間の
電位差は徐々に大きくなるが、活性化された差動増幅器
Ａが判別するのに十分な電位差となるまでに時間を要す
る。

【００２３】上記実施例において、いま、上記アドレス
バッファ２に外部より入力されたアドレス信号がＬレベ
ルからＨレベルまたはＨレベルからＬレベルへの遷移を
すると、図２の動作タイミング図に示すように、上記ア
ドレスバッファ２から出力されるアドレス信号ＡＤＲが
遷移する。上記アドレス信号ＡＤＲが遷移すると、上記
ＡＴＤ発生回路３はパルス信号ＡＴＤを一定の期間の間
Ｈレベルにする。また、上記ＡＴＤ発生回路３のＨレベ
ルのパルス信号ＡＴＤを受けて、上記オートパワーダウ
ン回路１ｃはオートパワーダウン信号ＡＰＤを記憶デー
タを読出す期間の間Ｈレベルにする。上記オートパワー
ダウン信号ＡＰＤがＨレベルになり、かつ、パルス信号
ＡＴＤがＬレベルになると、上記ＳＡＥ発生回路４はセ
ンスアンプイネーブル信号ＳＡＥをＨレベルする。上記
センスアンプイネーブル信号ＳＡＥがＨレベルになり、
図３に示すＮチャンネルＭＯＳトランジスタＮ３がオン
となる一方、上記インバータＩＶ１の出力がＬレベルと
なって、ＮチャンネルＭＯＳトランジスタＮ４がオフす
る。そして、上記差動増幅回路Ａは活性状態となり、セ
ンスアンプ５は活性化する。上記ＳＡＥ発生回路４から
Ｈレベルのセンスアンプイネーブル信号ＳＡＥを受け
て、上記ダミーセンスアンプ制御回路１３のダミーセン
スアンプイネーブル信号ＤＳＡＥは、図２のＡ，Ｂ，Ｃ
・・・Ｊに示すように、デユーティ比略５０％のパルス
となり、ダミーセンスアンプ１２はダミーセンスアンプ
イネーブル信号ＤＳＡＥがＨレベルのときに活性化し
て、間欠動作する。

【００２４】上記ダミーメモリー回路ブロック１１は、
上記ＡＴＤ発生回路３のパルス信号ＡＴＤがＨレベルに
なると、上記アドレスバッファ２のアドレス信号ＡＤＲ
によりダミーメモリーセル１１ｃを選択して、このパル
ス信号ＡＴＤのＨレベルの期間でダミーイコライズ回路
１１ａによりダミービットライン１１ｂをプリチャージ
する。そして、上記ダミーメモリーセル１１ｃのダミー
データ（固定のデータ）をダミービットライン１１ｂを
介して、上記ダミーセンスアンプ１２により増幅する。
上記ダミービットライン１１ｂの信号は、図４のビット
ライン信号ＢＬ，／ＢＬに示すように、上記ダミーセン
スアンプ１２がダミーデータを判別するのに十分な電位
差が生じるまでにセンスアンプ５と略同じ時間を要す
る。したがって、図２に示すように、上記ダミーセンス
アンプイネーブル信号ＤＳＡＥのＡからＩの区間でダミ
ービットライン１１ｂの電位差が徐々に大きくなり、Ｉ
からＪの区間でダミービットライン１１ｂの電位差が所
定以上となると、ダミーセンスアンプ１２はダミーセン
スアンプ出力信号ＤＳＡＯに安定した有効なデータを出
力する。上記出力検出回路１４は、上記ＩからＪの区間
のダミーセンスアンプ出力信号ＤＳＡＯにより、ダミー
センスアンプ１２がダミーデータをセンスしたと判別し
て、上記出力検出信号ＯＤをＨレベルにする。また、上
記出力検出回路１４は、ダミーセンスアンプ１２がダミ
ーデータを確実にセンスしたと判別したときから、所定
の時間後にセンスアンプディスエーブル信号ＳＡＤをＨ
レベルにする。また、上記ダミーセンスアンプ制御回路
１３は、上記Ｈレベルの出力検出信号ＯＤを受けてか
ら、所定の時間後にダミーセンスアンプイネーブル信号
ＤＳＡＥをＬレベルにする。

【００２５】一方、上記メモリー回路ブロック１のデコ
ーダ１ｂは、上記アドレス信号ＡＤＲにより、メモリー
セル群１ａの図示しないブロックを選択して、そのブロ
ック内のメモリーセルを選択する。そして、上記選択さ
れたメモリーセルから記憶データを表す信号を図３に示
すビットライン信号ＢＬ，／ＢＬを介して、上記センス
アンプ５により増幅する。このセンスアンプ５とダミー
センスアンプ１２とは同じ特性を有するから、ダミーセ
ンスアンプ１２がダミーデータをセンスしたと出力検出
回路１４が判別したときは、上記センスアンプ５も記憶
データをセンスしていると考えられるから、上記センス
アンプディスエーブルＳＡＤをＨレベルにする前に、出
力回路６はセンスアンプ出力信号ＳＡＯのデータをラッ
チして、外部に上記記憶データを出力する。上記出力検
出回路１４はセンスアンプディスエーブル信号ＳＡＤを
Ｈレベルにして、上記センスアンプ５を非活性状態にす
る。そして、上記オートパワーダウン信号ＡＰＤは所定
の期間経過した後にＬレベルとなり、上記出力検出回路
１４はセンスアンプディスエーブル信号ＳＡＤと出力検
出信号ＯＤとをＬレベルして、記憶データの読出し動作
は終了する。

【００２６】このように、上記メモリーセル群１ａの記
憶データの読出し開始からダミーデータをセンスするま
での間、ダミーセンスアンプ１２は間欠動作するから、
ダミーセンスアンプ１２の消費電力を低減できる。ま
た、上記センスアンプ５はメモリーセル群１ａの記憶デ
ータを有効なデータとしてセンスし、その記憶データを
出力回路６がラッチした後に、センスアンプ５は非活性
状態になるから、記憶データの出力後のセンスアンプ５
の消費電力も低減できる。 （第２実施例）図５は請求項２の発明の一実施例の半導
体記憶装置を示しており、図１に示す請求項１の実施例
の半導体記憶装置とＳＡＥ発生回路４を除いて同じ構成
をしており、同じ構成部分は図１と同一番号を付して説
明を省略する。上記図１の実施例では、出力検出回路１
４から出力したセンスアンプディスエーブル信号ＳＡＤ
をセンスアンプ５に入力していたが、これに代わり、上
記ＳＡＥ発生回路４は出力検出回路１４の出力検出信号
ＯＤの信号を受けて、センスアンプイネーブル信号ＳＡ
Ｅをセンスアンプ５に入力している。

【００２７】上記実施例において、いま、アドレスバッ
ファ２に外部より入力されたアドレス信号がＬレベルか
らＨレベルまたはＨレベルからＬレベルへの遷移をする
と、図６の動作タイミング図に示すように、上記アドレ
スバッファ２から出力されるアドレス信号ＡＤＲが遷移
する。上記アドレス信号ＡＤＲが遷移すると、ＡＴＤ発
生回路３はパルス信号ＡＴＤを一定の期間の間Ｈレベル
にする。また、上記ＡＴＤ発生回路３のＨレベルのパル
ス信号ＡＴＤを受けて、上記オートパワーダウン回路１
ｃはオートパワーダウン信号ＡＰＤを記憶データを読出
す期間の間Ｈレベルにする。また、上記オートパワーダ
ウン信号ＡＰＤがＨレベルになり、かつ、パルス信号Ａ
ＴＤがＬレベルになると、上記ダミーセンスアンプ制御
回路１３のダミーセンスアンプイネーブル信号ＤＳＡＥ
は、図６のＡ，Ｂ，Ｃ・・・Ｊに示すように、デユーテ
ィ比略５０％のパルスとなり、ダミーセンスアンプ１２
はダミーセンスアンプイネーブル信号ＤＳＡＥがＨレベ
ルのときに活性化して、間欠動作する。そして、上記出
力検出回路１４がダミーセンスアンプ１２がダミーデー
タをセンスしたと判別するまで、上記センスアンプ５は
非活性状態である。

【００２８】上記ダミーメモリー回路ブロック１１は、
上記ＡＴＤ発生回路３のパルス信号ＡＴＤがＨレベルに
なると、上記アドレスバッファ２のアドレス信号ＡＤＲ
によりダミーメモリーセル１１ｃを選択して、このパル
ス信号ＡＴＤのＨレベルの期間でダミーイコライズ回路
１１ａによりダミービットライン１１ｂをプリチャージ
する。そして、上記ダミーメモリーセル１１ｃのダミー
データの信号をダミービットライン１１ｂを介して、上
記ダミーセンスアンプ１２により増幅する。上記ダミー
センスアンプ１２はダミーデータを判別するのに、ビッ
トライン信号ＢＬ，／ＢＬ間の電位差が一定以上になる
まで待たなければならないので時間を要する。したがっ
て、図６に示すように、上記ダミーセンスアンプイネー
ブル信号ＤＳＡＥのＡからの区間でダミービットライン
１１ｂ電位差が徐々に大きくなり、ＩからＪの区間でダ
ミービットライン１１ｂが所定以上の電位差となると、
ダミーセンスアンプ１２のダミーセンスアンプ出力信号
ＤＳＡＯに安定した有効なデータを出力する。上記出力
検出回路１４は、上記ＩからＪの区間のダミーセンスア
ンプ出力信号ＤＳＡＯにより、ダミーセンスアンプ１２
がダミーデータをセンスしたと判別して、上記出力検出
信号ＯＤをＨレベルにする。そして、上記ダミーセンス
アンプ制御回路１３はＨレベルの出力検出信号ＯＤを受
け、ダミーセンスアンプイネーブル信号ＤＳＡＥをＬレ
ベルにして、ダミーセンスアンプ１２を非活性状態にす
る。また、上記ＳＡＥ発生回路４はＨレベルの出力検出
信号ＯＤを受け、センスアンプイネーブル信号ＳＡＥを
所定の期間の間Ｈレベルにする。

【００２９】一方、上記メモリー回路ブロック１のデコ
ーダ１ｂは、上記アドレス信号ＡＤＲにより、メモリー
セル群１ａの図示しないブロックを選択して、そのブロ
ック内のメモリーセルを選択する。そして、上記センス
アンプ５はこの選択されたメモリーセルの記憶データの
信号を判別するのにダミーセンスアンプ１２と略同じ時
間を要する。したがって、図６に示すよう、上記センス
アンプ５はダミーセンスアンプイネーブル信号ＤＳＡＥ
のＩからＪの区間で、センスアンプ５はダミーセンスア
ンプ出力ＤＳＡＯに安定した有効なデータを出力する。
このセンスアンプ５とダミーセンスアンプ１２とは同じ
特性を有するから、ダミーセンスアンプ１２がダミーデ
ータをセンスしたと出力検出回路１４が判別したとき
は、上記センスアンプ５も記憶データをセンスしている
と考えられるから、上記出力回路６はセンスアンプ出力
信号ＳＡＯのデータをラッチして、外部に上記記憶デー
タを出力する。上記ＳＡＥ発生回路４は、そのときから
所定の期間の間センスアンプイネーブル信号ＳＡＥをＨ
レベルにし、その後にＬレベルにして、上記センスアン
プ５を非活性状態にする。そして、上記オートパワーダ
ウン信号ＡＰＤは上記所定の期間経過した後にＬレベル
となり、上記出力検出回路１４は出力検出信号ＯＤをＬ
レベルして、記憶データの読出し動作は終了する。

【００３０】このように、上記メモリーセル群１ａの記
憶データの読出し開始からダミーデータをセンスするま
での間、ダミーセンスアンプ１２は間欠動作するから、
ダミーセンスアンプ１２の消費電力を低減できる。ま
た、上記ダミーセンスアンプ１２がダミーデータをセン
スするまでは、上記センスアンプ５を非活性状態にして
いるから、センスアンプ５の消費電力も低減できる。 （第３実施例）図７は請求項３の発明の一実施例の半導
体記憶装置を示しており、１はメモリーセル群１ａ，デ
コーダ１ｂおよびオートパワーダウン回路１ｃからなる
メモリー回路ブロック、２は上記メモリー回路ブロック
１にアドレス信号ＡＤＲを出力するアドレスバッファ、
３は上記アドレスバッファ２からアドレス信号ＡＤＲの
遷移を表す信号を受けて、パルス信号ＡＴＤを発生する
ＡＴＤ発生回路、４は上記オートパワーダウン回路１ｃ
からのパワーダウン信号ＡＰＤと上記ＡＴＤ発生回路３
からのパルス信号ＡＴＤを受けて、間欠信号であるセン
スアンプイネーブル信号ＳＡＥを出力する間欠信号発生
手段としてのＳＡＥ発生回路、５ａ，５ｂは上記ＳＡＥ
発生回路４からのセンスアンプイネーブル信号ＳＡＥを
受け、上記メモリーセル群１ａの記憶データの信号を増
幅して、センスアンプ出力信号ＳＡＯ１，ＳＡＯ２を出
力するセンスアンプ、６ａ，６ｂは上記センスアンプ５
ａ，５ｂからのセンスアンプ出力信号ＳＡＯ１，ＳＡＯ
２を受けて、上記記憶データを外部に出力する出力回
路、１４は上記オートパワーダウン回路１ｃからのパワ
ーダウン信号ＡＰＤと、上記センスアンプ５ａからのセ
ンスアンプ出力ＳＡＯ１とを受けて、センスアンプディ
スエーブル信号ＳＡＤをセンスアンプ５ａ，５ｂに出力
すると共に、センスアンプ５ａが記憶データをセンスし
たことを表す出力検出信号ＯＤをＳＡＥ発生回路４に出
力する制御手段としての出力検出回路である。上記メモ
リーセル群１ａは所定の数に分割した図示しない複数の
ブロックで構成して、このブロック毎に上記ＳＡＥ発生
回路４（図７では一つのみを示す。）を設けている。ま
た、上記ブロックは複数のビット構成で、例えば８また
は１６ビットの構成をしている。上記ブロック毎にビッ
ト構成に合わせて、８または１６個のセンスアンプ５
ａ，５ｂ（図７には二個のみを示す。）を設けている。

【００３１】上記実施例において、いま、上記アドレス
バッファ２に外部より入力されたアドレス信号がＬレベ
ルからＨレベルまたはＨレベルからＬレベルへの遷移を
すると、図８の動作タイミング図に示すように、上記ア
ドレスバッファ２から出力されるアドレス信号ＡＤＲが
遷移する。上記アドレス信号ＡＤＲが遷移すると、上記
ＡＴＤ発生回路３はパルス信号ＡＴＤを一定の期間の間
Ｈレベルにする。また、上記ＡＴＤ発生回路３のパルス
信号ＡＴＤがＨレベルになると、上記オートパワーダウ
ン回路１ｃはオートパワーダウン信号ＡＰＤを記憶デー
タの読出し期間の間Ｈレベルにする。上記オートパワー
ダウン信号ＡＰＤがＨレベルになり、かつ、パルス信号
ＡＴＤがＬレベルになると、上記ＳＡＥ発生回路４のセ
ンスアンプイネーブル信号ＳＡＥは、図８のＡ，Ｂ，Ｃ
・・・Ｊに示すように、デユーティ比略５０％のパルス
となり、センスアンプイネーブル信号ＳＡＥがＨレベル
のときにセンスアンプ５ａ，５ｂは同時に活性化して、
間欠動作する。

【００３２】上記メモリー回路ブロック１のデコーダ１
ｂは、上記ＡＴＤ発生回路３のパルス信号ＡＴＤがＨレ
ベルになると、上記アドレスバッファ２のアドレス信号
ＡＤＲによりメモリーセル群１ａの図示しないブロック
を選択し、そのブロックのメモリーセルを選択する。上
記センスアンプ５ａはこの選択されたメモリーセルの記
憶データの信号を判別するのに、ビットライン信号Ｂ
Ｌ，／ＢＬ間の電位差が一定以上になるまで待たなけれ
ばならないので時間を要する。したがって、図８に示す
ように、上記センスアンプ５ａはセンスアンプイネーブ
ル信号ＳＡＥ１のＩからＪの区間で、センスアンプ５ａ
のセンスアンプ出力信号ＳＡＯ１に安定した有効なデー
タを出力する。上記出力検出回路１４は、上記ＩからＪ
間のセンスアンプ出力信号ＳＡＯ１により、センスアン
プ５ａが記憶データをセンスしたと判別したときに、上
記出力検出信号ＯＤをＨレベルにすると共に、上記記憶
データをセンスしたと判別とたときから所定の期間後に
センスアンプディスエーブル信号ＳＡＤをＨレベルにす
る。この出力検出回路１４のセンスアンプディスエーブ
ル信号ＳＡＤがＨレベルになる前に、出力回路６ａ，６
ｂはセンスアンプ出力信号ＳＡＯ１，ＳＡＯ２のデータ
をラッチして、この出力回路６ａ，６ｂは外部に記憶デ
ータを出力する。そして、上記センスアンプ５ａ，５ｂ
は、上記Ｈレベルのセンスアンプディスエーブル信号Ｓ
ＡＤにより非活性状態になる。上記オートパワーダウン
信号ＡＰＤが所定の期間経過した後にＬレベルとなり、
出力検出回路１４はセンスアンプディスエーブル信号Ｓ
ＡＤと出力検出信号ＯＤとをＬレベルして、記憶データ
の読出し動作は終了する。

【００３３】このように、上記メモリーセル群１ａの記
憶データの読出し開始から記憶データをセンスするまで
の間、センスアンプ５ａ，５ｂは同時に間欠動作するか
ら、センスアンプ５ａ，５ｂの消費電力を低減できる。
また、上記センスアンプ５ａはメモリーセル群１ａの記
憶データを有効なデータとしてセンスし、各記憶データ
を出力回路６ａ，６ｂにラッチした後に、センスアンプ
５ａ，５ｂを非活性状態にするから、記憶データの出力
後のセンスアンプ５ａ，５ｂの消費電力も低減できる。 （第４実施例）図９は請求項４の発明の一実施例の半導
体記憶装置を示しており、１はメモリーセル群１ａ，デ
コーダ１ｂおよびオートパワーダウン回路１ｃからなる
メモリー回路ブロック、２は上記メモリー回路ブロック
１にアドレス信号ＡＤＲを出力するアドレスバッファ、
３は上記アドレスバッファ２からアドレス信号ＡＤＲの
遷移を表す信号を受けて、パルス信号ＡＴＤを発生する
ＡＴＤ発生回路、４は上記オートパワーダウン回路１ｃ
からのパワーダウン信号ＡＰＤと上記ＡＴＤ発生回路３
からのパルス信号ＡＴＤを受けて、間欠信号であるセン
スアンプイネーブル信号ＳＡＥ１，ＳＡＥ２を出力する
間欠信号発生手段としてのＳＡＥ発生回路、５ａ，５ｂ
は上記ＳＡＥ発生回路４からのセンスアンプイネーブル
信号ＳＡＥ１，ＳＡＥ２を受け、上記メモリーセル群１
ａの記憶データの信号を増幅して、センスアンプ出力信
号ＳＡＯ１，ＳＡＯ２を出力するセンスアンプ、６ａ，
６ｂは上記センスアンプ５ａ，５ｂからのセンスアンプ
出力信号ＳＡＯ１，ＳＡＯ２を受けて、上記記憶データ
を外部に出力する出力回路、１４は上記オートパワーダ
ウン回路１ｃからのパワーダウン信号ＡＰＤと、上記セ
ンスアンプ５ａ，５ｂからのセンスアンプ出力ＳＡＯ
１，ＳＡＯ２とを受けて、センスアンプディスエーブル
信号ＳＡＤをセンスアンプ５ａ，５ｂに出力すると共
に、センスアンプ５ａ，５ｂの少なくとも一つが記憶デ
ータをセンスしたことを表す出力検出信号ＯＤをＳＡＥ
発生回路４に出力する制御手段としての出力検出回路で
ある。上記メモリーセル群１ａは所定の数に分割した図
示しない複数のブロックで構成して、このブロック毎に
上記ＳＡＥ発生回路４（図９では一つのみを示す。）を
設けている。また、上記ブロックは複数のビット構成
で、例えば８または１６ビットの構成をしている。上記
ブロック毎にビット構成に合わせて、８または１６個の
センスアンプ５ａ，５ｂ（図９には二個のみを示す。）
を設けている。

【００３４】上記実施例において、いま、上記アドレス
バッファ２に外部より入力されたアドレス信号がＬレベ
ルからＨレベルまたはＨレベルからＬレベルへの遷移を
すると、図１０の動作タイミング図に示すように、上記
アドレスバッファ２から出力されるアドレス信号ＡＤＲ
が遷移する。上記アドレス信号ＡＤＲが遷移すると、上
記ＡＴＤ発生回路３はパルス信号ＡＴＤを一定の期間の
間Ｈレベルにする。また、上記ＡＴＤ発生回路３のパル
ス信号ＡＴＤがＨレベルになると、上記オートパワーダ
ウン回路１ｃはオートパワーダウン信号ＡＰＤを記憶デ
ータの読出し期間の間Ｈレベルにする。上記オートパワ
ーダウン信号ＡＰＤがＨレベルになり、かつ、パルス信
号ＡＴＤがＬレベルになると、上記ＳＡＥ発生回路４の
センスアンプイネーブル信号ＳＡＥ１は、図１０のＡ，
Ｂ，Ｃ・・・Ｉに示すように、デユーティ比略５０％の
パルスとなり、センスアンプイネーブル信号ＳＡＥ１が
Ｈレベルのときにセンスアンプ５ａは活性化して、間欠
動作する。一方、上記センスアンプイネーブル信号ＳＡ
Ｅ２は、センスアンプイネーブル信号ＳＡＥ１に対して
位相をずらしたデューティ比略５０％のパルスであるか
ら、センスアンプイネーブル信号ＳＡＥ２がＨレベルの
ときにセンスアンプ５ｂは活性化して、センスアンプ５
ａと交互に間欠動作する。なお、上記メモリーセル群１
ａを構成するブロック毎に８または１６個のセンスアン
プを設けているから、本来は８または１６個のセンスア
ンプを順次一つずつ活性化してこれを繰り返すが、説明
を簡単にするために図１０では二つのセンスアンプ５
ａ，５ｂのセンスアンプイネーブル信号ＳＡＥ１，ＳＡ
Ｅ２のみを順次位相をずらして交互に間欠動作するよう
にしている。

【００３５】上記メモリー回路ブロック１のデコーダ１
ｂは、上記ＡＴＤ発生回路３のパルス信号ＡＴＤがＨレ
ベルになると、上記アドレスバッファ２のアドレス信号
ＡＤＲによりメモリーセル群１ａの図示しないブロック
を選択して、そのブロックのメモリーセルを選択する。
上記センスアンプ５ａ，５ｂはこの選択されたメモリー
セルの記憶データの信号を判別するのに、ビットライン
信号ＢＬ，／ＢＬ間の電位差が一定以上になるまで待た
なければならないので時間を要する。したがって、図１
０に示すように、上記センスアンプ５ａ，５ｂはセンス
アンプイネーブル信号ＳＡＥ１のＩからＪの区間で、セ
ンスアンプ出力信号ＳＡＯ１，ＳＡＯ２に安定した有効
なデータを出力する。上記出力検出回路１４は、上記Ｉ
からＪ間のセンスアンプ出力信号ＳＡＯ１，ＳＡＯ２に
より、例えばセンスアンプ５ａが記憶データをセンスし
たと判別したときに、上記出力検出信号ＯＤをＨレベル
にすると共に、上記記憶データをセンスしたと判別した
ときから所定の期間後にセンスアンプディスエーブル信
号ＳＡＤをＨレベルにする。上記出力検出回路１４は、
センスアンプ５ｂが記憶データをセンスしたと判別した
ときも同様の動作をする。上記出力検出信号ＯＤがＨレ
ベルになると、上記ＳＡＥ発生回路４は所定の期間の間
センスアンプイネーブル信号ＳＡＥ１，ＳＡＥ２をＨレ
ベルにする。上記出力検出回路１４のセンスアンプディ
スエーブル信号ＳＡＤがＨレベルになる前に、出力回路
６ａ，６ｂはセンスアンプ出力信号ＳＡＯ１，ＳＡＯ２
のデータをラッチして、この出力回路６ａ，６ｂは外部
に記憶データを出力する。そして、上記センスアンプ５
ａ，５ｂは、Ｈレベルのセンスアンプディスエーブル信
号ＳＡＤにより非活性状態になる。上記オートパワーダ
ウン信号ＡＰＤが所定の期間経過した後にＬレベルとな
り、出力検出回路１４はセンスアンプディスエーブル信
号ＳＡＤと出力検出信号ＯＤとをＬレベルして、記憶デ
ータの読出し動作は終了する。

【００３６】このように、上記メモリーセル群１ａの記
憶データの読出し開始から記憶データをセンスするまで
の間、センスアンプ５ａ，５ｂは順次位相をずらして間
欠動作するから、センスアンプ５ａ，５ｂの消費電力を
低減できる。また、上記センスアンプ５ａ，５ｂを順次
位相をずらして間欠動作するから、一度に流れる電流が
少なくなる。また、上記センスアンプ５ａ，５ｂはメモ
リーセル群１ａの記憶データを有効なデータとしてセン
スし、各記憶データを出力回路６ａ，６ｂがラッチした
後に、センスアンプ５ａ，５ｂを非活性状態にするか
ら、記憶データの出力後のセンスアンプ５ａ，５ｂの消
費電力も低減できる。 （第５実施例）図１１は請求項５の発明の一実施例の半
導体記憶装置を示しており、１はメモリーセル群１ａ，
デコーダ１ｂおよびオートパワーダウン回路１ｃからな
るメモリー回路ブロック、２は上記メモリー回路ブロッ
ク１にアドレス信号ＡＤＲを出力するアドレスバッフ
ァ、３は上記アドレスバッファ２からアドレス信号ＡＤ
Ｒの遷移を表す信号を受けて、パルス信号ＡＴＤを発生
するＡＴＤ発生回路、４ａは上記オートパワーダウン回
路１ｃからのパワーダウン信号ＡＰＤを受けて、間欠信
号であるセンスアンプイネーブル信号ＳＡＥ１を出力す
る間欠信号発生手段としてのＳＡＥ発生回路、４ｂはセ
ンスアンプイネーブル信号ＳＡＥ２を出力するＳＡＥ発
生回路、５ａ，５ｂは上記ＳＡＥ発生回路４ａ，４ｂか
らのセンスアンプイネーブル信号ＳＡＥ１，ＳＡＥ２を
夫々受け、上記メモリーセル群１ａの記憶データの信号
を増幅して、センスアンプ出力信号ＳＡＯ１，ＳＡＯ２
を出力するセンスアンプ、６ａ，６ｂは上記センスアン
プ５ａ，５ｂからのセンスアンプ出力信号ＳＡＯ１，Ｓ
ＡＯ２を受けて、上記記憶データを外部に出力する出力
回路、１４は上記オートパワーダウン回路１ｃからのパ
ワーダウン信号ＡＰＤと、上記センスアンプ５ａからの
センスアンプ出力ＳＡＯ１とを受け、センスアンプディ
スエーブル信号ＳＡＤをＳＡＥ発生回路４ａに出力する
と共に、センスアンプ５ａが記憶データをセンスしたこ
とを表す出力検出信号ＯＤをＳＡＥ発生回路４ｂに出力
する制御手段としての出力検出回路である。上記メモリ
ーセル群１ａは所定の数に分割した図示しない複数のブ
ロックで構成して、このブロック毎に上記ＳＡＥ発生回
路４ａ，４ｂ（図１１では一組のみを示す。）を設けて
いる。また、上記ブロックは複数のビット構成で、例え
ば８または１６ビットの構成をしている。上記ブロック
毎にビット構成に合わせて、８または１６個のセンスア
ンプ５ａ，５ｂ（図１１には二個のみを示す。）を設け
ている。

【００３７】上記実施例において、いま、上記アドレス
バッファ２に外部より入力されたアドレス信号がＬレベ
ルからＨレベルまたはＨレベルからＬレベルへの遷移を
すると、図１２の動作タイミング図に示すように、上記
アドレスバッファ２から出力されるアドレス信号ＡＤＲ
が遷移する。上記アドレス信号ＡＤＲが遷移すると、上
記ＡＴＤ発生回路３はパルス信号ＡＴＤを一定の期間の
間Ｈレベルにする。また、上記ＡＴＤ発生回路３のパル
ス信号ＡＴＤがＨレベルになると、上記メモリー回路ブ
ロック１のオートパワーダウン回路１ｃはオートパワー
ダウン信号ＡＰＤを記憶データの読出し期間の間Ｈレベ
ルにする。上記オートパワーダウン信号ＡＰＤがＨレベ
ルになってから所定の期間の後に、上記ＳＡＥ発生回路
４ａのセンスアンプイネーブル信号ＳＡＥ１は、図１２
のＡ，Ｂ，Ｃ・・・Ｉに示すように、デユーティ比略５
０％のパルスとなり、センスアンプイネーブル信号ＳＡ
Ｅ１がＨレベルのときにセンスアンプ５ａは活性化し
て、間欠動作する。

【００３８】上記メモリー回路ブロック１のデコーダ１
ｂは、上記ＡＴＤ発生回路３のパルス信号ＡＴＤがＨレ
ベルになると、上記アドレスバッファ２のアドレス信号
ＡＤＲによりメモリーセル群１ａの図示しないブロック
を選択して、そのブロックのメモリーセルを選択する。
上記センスアンプ５ａはこの選択されたメモリーセルの
記憶データの信号を判別するのに、ビットライン信号Ｂ
Ｌ，／ＢＬ間の電位差が一定以上になるまで待たなけれ
ばならないので時間を要する。したがって、図１２に示
すように、上記センスアンプ５ａはセンスアンプイネー
ブル信号ＳＡＥ１のＩからＪの区間で、センスアンプ出
力信号ＳＡＯ１に安定した有効なデータを出力する。上
記出力検出回路１４は、上記ＩからＪ間のセンスアンプ
出力信号ＳＡＯ１により、センスアンプ５ａが記憶デー
タをセンスしたと判別したときに、上記出力検出信号Ｏ
ＤをＨレベルにすると共に、上記記憶データをセンスし
たと判別したときから所定の期間後にセンスアンプディ
スエーブル信号ＳＡＤをＨレベルにする。そして、上記
Ｈレベルの出力検出信号ＯＤにより、ＳＡＥ発生回路４
ｂはセンスアンプイネーブル信号ＳＡＥ２を所定の期間
の間Ｈレベルにして、センスアンプ５ｂを所定の期間の
間活性化する。上記出力検出回路１４のセンスアンプデ
ィスエーブル信号ＳＡＤがＨレベルになる前に、出力回
路６ａ，６ｂはセンスアンプ出力信号ＳＡＯ１，ＳＡＯ
２のデータをラッチして、この出力回路６ａ，６ｂは外
部に記憶データを出力する。そして、上記ＳＡＥ発生回
路４ａはＨレベルのセンスアンプディスエーブル信号Ｓ
ＡＤを受けて、センスアンプイネーブル信号ＳＡＥ１を
Ｌレベルにする。このセンスアンプイネーブル信号ＳＡ
Ｅ１がＬレベルになると、上記センスアンプ５ａは非活
性状態になる。また、上記センスアンプ５ｂも所定の期
間経過後にセンスアンプイネーブル信号ＳＡＥ２がＬレ
ベルとなり、非活性状態になる。上記オートパワーダウ
ン信号ＡＰＤが所定の期間経過した後にＬレベルとな
り、出力検出回路１４はセンスアンプディスエーブル信
号ＳＡＤと出力検出信号ＯＤとをＬレベルして、記憶デ
ータの読出し動作は終了する。

【００３９】このように、上記メモリーセル群１ａの記
憶データの読出し開始から記憶データをセンスするまで
の間、一つのセンスアンプ５ａだけが間欠動作し、セン
スアンプ５ｂは非活性状態であるから、センスアンプ５
ａ，５ｂの消費電力を低減できる。また、上記センスア
ンプ５ａ，５ｂはメモリーセル群１ａの記憶データを有
効なデータとしてセンスし、各記憶データを出力回路６
ａ，６ｂにラッチした後に、非活性状態になるから、記
憶データの出力後のセンスアンプ５ａ，５ｂの消費電力
も低減できる。

【００４０】上記請求項１，２の実施例では、上記ダミ
ーセンスアンプ制御回路１３のダミーセンスアンプイネ
ーブル信号ＤＳＡＥはデユーティ比略５０％のパルスと
したが、デユーティ比はこれに限らず、適宜な比率にし
てもよいのは勿論である。

【００４１】また、上記請求項３，４，５の実施例で
は、上記ＳＡＥ発生回路４，４ａ，４ｂのセンスアンプ
イネーブル信号ＳＡＥ，ＳＡＥ１，ＳＡＥ２はデューテ
ィ比略５０％としたが、デューティ比はこれに限らず、
上記と同様に適宜な比率にしてもよい。

【００４２】また、上記請求項３の実施例では、上記出
力検出回路１４は一つのセンスアンプ５ａのセンスアン
プ出力ＳＡＯ１を受けて、センスアンプ５ａが記憶デー
タをセンスしているか否かを判別していたが、出力検出
回路が判別するセンスアンプは一つに限らず、ビット構
成に対応する複数のセンスアンプの内二つ以上のセンス
アンプのセンスアンプ出力を判別してもよい。

【００４３】

【発明の効果】以上より明らかなように、請求項１の発
明の半導体記憶装置は、メモリーセルの記憶データの読
出しのためにセンスアンプを活性化し、メモリーセルか
ら出力される記憶データを上記センスアンプでセンス
し、上記センスアンプを活性化したときから、間欠信号
発生手段により間欠信号を発生して、この間欠信号によ
り、上記メモリーセルと同一特性を有するダミーメモリ
ーセルから出力されるダミーデータをセンスするダミー
センスアンプを動作させ、上記ダミーセンスアンプがダ
ミーデータをセンスしたか否かを制御手段で判別して、
ダミーデータをセンスしたと判別したときに、上記セン
スアンプを非活性化するものである。

【００４４】したがって、請求項１の発明によれば、上
記メモリーセルの記憶データの読出し開始からダミーデ
ータをセンスするまでの間、上記ダミーセンスアンプは
間欠動作するから、ダミーセンスアンプの消費電力を従
来に比して低減することができる。また、上記メモリー
セルの記憶データを有効なデータとしてセンスアンプが
出力した後に、上記センスアンプは非活性化するから、
記憶データ読出し後のセンスアンプの消費電力も低減す
ることができる。

【００４５】また、請求項２の発明の半導体記憶装置
は、メモリーセルの記憶データの読出しを開始すると、
間欠信号発生手段により間欠信号を発生し、この間欠信
号により、上記メモリーセルと同一特性を有するダミー
メモリーセルから出力されるダミーデータをセンスする
ダミーセンスアンプを動作させ、上記ダミーセンスアン
プがダミーデータをセンスしたか否かを制御手段で判別
して、ダミーデータをセンスしたと判別したときに、上
記センスアンプを活性化するものである。

【００４６】したがって、請求項２の発明によれば、上
記メモリーセルの記憶データの読み出し開始からダミー
データをセンスするまでの間、上記ダミーセンスアンプ
は間欠動作するから、ダミーセンスアンプの消費電力を
従来に比して低減することができる。また、上記ダミー
センスアンプがダミーデータをセンスするまでは、上記
センスアンプは非活性化しているから、センスアンプの
消費電力も低減することができる。

【００４７】また、請求項３の発明の半導体記憶装置
は、メモリーセルの記憶データの読出しを開始すると、
間欠信号発生手段により間欠信号を発生し始め、この間
欠信号により、上記メモリーセルから出力される記憶デ
ータをセンスする複数のセンスアンプを動作させ、上記
センスアンプが記憶データをセンスしたか否かを制御手
段で判別して、少なくとも一つのセンスアンプが記憶デ
ータをセンスしたと判別したときに、そのときから所定
の期間後に上記センスアンプの全てを非活性化するもの
である。

【００４８】したがって、請求項３の発明によれば、少
なくとも一つの上記センスアンプが記憶データをセンス
するまで複数のセンスアンプが間欠動作するから、記憶
データの読出しまでのセンスアンプの消費電力を従来に
比して低減することができる。また、一度に流れる電流
も低減することができる。また、上記少なくとも一つの
センスアンプが記憶データをセンスしたときから所定の
期間の間全てのセンスアンプを活性化して、記憶データ
を読出した後に、センスアンプの全てを非活性化するか
ら、記憶データの読出し後のセンスアンプの消費電力も
低減することができる。

【００４９】また、請求項４の発明の半導体記憶装置
は、メモリーセルの記憶データの読出しを開始すると、
間欠信号発生手段により位相をずらした複数の間欠信号
を発生し、この間欠信号により、センスアンプを順次位
相をずらせて間欠動作させ、上記メモリーセルから出力
される記憶データをセンスアンプがセンスしたか否かを
制御手段で判別して、少なくとも一つの上記センスアン
プが記憶データをセンスしたと判別したときに、その判
別したときから所定の期間の間上記センスアンプの全て
を活性化するものである。

【００５０】したがって、請求項４の発明によれば、上
記センスアンプのいずれかが記憶データをセンスするま
で、上記センスアンプは順次位相をずらせて間欠動作さ
せるから、上記センスアンプの消費電力を従来に比して
低減することができ、かつ、一度に流れる電流を少なく
することができる。また、上記複数のセンスアンプの全
てを所定の期間の間活性化して、記憶データを読出した
後に、センスアンプの全てを非活性化するから、記憶デ
ータの読出し後のセンスアンプの消費電力も低減でき
る。

【００５１】また、請求項５の発明の半導体記憶装置
は、メモリーセルの記憶データの読出しを開始すると、
間欠信号発生手段により間欠信号を発生して、一つのセ
ンスアンプを間欠動作させ、他のセンスアンプは非活性
化し、上記メモリーセルから出力される記憶データをセ
ンスアンプがセンスしたか否かを制御手段で判別して、
上記間欠動作する一つのセンスアンプが記憶データをセ
ンスしたと判別したときに、そのときから上記センスア
ンプの全てを所定の期間の間活性化するものである。

【００５２】したがって、請求項５の発明によれば、上
記センスアンプの一つは記憶データをセンスするまで間
欠動作すると共に、上記間欠動作するセンスアンプが記
憶データをセンスするまで、他のセンスアンプは非活性
化しているから、上記センスアンプの消費電力を従来に
比して低減することができる。また、上記センスアンプ
の全てを所定の期間活性化して、記憶データを読出した
後に、上記センスアンプの全てを非活性化するから、記
憶データの読出し後のセンスアンプの消費電力も低減す
ることができる。

【図面の簡単な説明】

【図１】 図１はこの発明の請求項１の発明の半導体記
憶装置の一実施例のブロック図である。

【図２】 図２は上記実施例の動作タイミング図であ
る。

【図３】 図３は上記実施例のセンスアンプの回路図で
ある。

【図４】 図４は上記実施例のビットライン信号の波形
である。

【図５】 図５はこの発明の請求項２の半導体記憶装置
の一実施例のブロック図である。

【図６】 図６は上記実施例の動作タイミング図であ
る。

【図７】 図７はこの発明の請求項３の半導体記憶装置
の一実施例のブロック図である。

【図８】 図８は上記実施例の動作タイミング図であ
る。

【図９】 図９はこの発明の請求項４の半導体記憶装置
の一実施例のブロック図である。

【図１０】 図１０は上記実施例の動作タイミング図で
ある。

【図１１】 図１１はこの発明の請求項５の半導体記憶
装置の一実施例のブロック図である。

【図１２】 図１２は上記実施例の動作タイミング図で
ある。

【図１３】 図１３は従来の半導体記憶装置の回路図で
ある。

【符号の説明】

１…メモリー回路ブロック、１ａ…メモリーセル群、１
ｂ…デコーダ、１ｃ…オートパワーダウン回路、２…ア
ドレスバッファ、３…ＡＴＤ発生回路、４…ＳＡＥ発生
回路、５…センスアンプ、６…出力回路、１１…ダミー
メモリー回路ブロック、１１ａ…ダミーイコライズ回
路、１１ｂ…ダミービットライン、１１ｃ…ダミーメモ
リーセル、１２…ダミーセンスアンプ、１３…ダミーセ
ンスアンプ制御回路、１４…出力検出回路。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 メモリーセルと、 上記メモリーセルから出力される記憶データをセンスす
   るセンスアンプと、 上記メモリーセルと同一特性を有するダミーメモリーセ
   ルと、 上記ダミーメモリーセルから出力されたダミーデータを
   センスすると共に、上記センスアンプと同一特性を有す
   るダミーセンスアンプとを備えた半導体記憶装置におい
   て、 上記メモリーセルの上記記憶データを読出すために上記
   センスアンプを活性化したときから、上記ダミーセンス
   アンプを間欠動作させる間欠信号を発生する間欠信号発
   生手段と、 上記ダミーセンスアンプが上記ダミーデータをセンスし
   たか否かを判別して、上記ダミーデータをセンスしたと
   判別した後に、上記センスアンプを非活性化する制御手
   段とを備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 メモリーセルと、 上記メモリーセルから出力される記憶データをセンスす
   るセンスアンプと、 上記メモリーセルと同一特性を有するダミーメモリーセ
   ルと、 上記ダミーメモリーセルから出力されたダミーデータを
   センスすると共に、上記センスアンプと同一特性を有す
   るダミーセンスアンプとを備えた半導体記憶装置におい
   て、 上記メモリーセルの上記記憶データの読出しを開始した
   ときから、上記ダミーセンスアンプを間欠動作させる間
   欠信号を発生する間欠信号発生手段と、 上記ダミーセンスアンプが上記ダミーデータをセンスし
   たか否かを判別して、上記ダミーデータをセンスしたと
   判別したときに、上記センスアンプを活性化する制御手
   段とを備えたことを特徴とする半導体記憶装置。
3. 【請求項３】 メモリーセルと、 上記メモリーセルから出力される記憶データをセンスす
   る複数のセンスアンプとを備えた半導体記憶装置におい
   て、 上記メモリーセルの上記記憶データの読出しを開始した
   ときから、上記複数のセンスアンプを同時に間欠動作さ
   せる間欠信号を発生する間欠信号発生手段と、上記間欠
   動作する複数のセンスアンプのうちの少なくとも一つの
   センスアンプが上記記憶データをセンスしたか否かを判
   別して、上記少なくとも一つのセンスアンプが上記記憶
   データをセンスしたと判別したときに、上記複数のセン
   スアンプの全てを上記記憶データをセンスしたと判別し
   たときから、所定の期間後に非活性化する制御手段とを
   備えたことを特徴とする半導体記憶装置。
4. 【請求項４】 メモリーセルと、 上記メモリーセルから出力する記憶データをセンスする
   複数のセンスアンプとを備えた半導体記憶装置におい
   て、 上記メモリーセルの上記記憶データの読出しを開始した
   ときから、上記複数のセンスアンプを順次位相をずらせ
   て間欠動作させる間欠信号を発生する間欠信号発生手段
   と、 上記間欠動作する複数のセンスアンプのうちのいずれか
   一つのセンスアンプが上記記憶データをセンスしたか否
   かを判別して、上記記憶データをセンスしたと判別した
   ときに、上記複数のセンスアンプの全てを上記記憶デー
   タをセンスしたと判別した後、所定の期間の間活性化す
   る制御手段とを備えたことを特徴とする半導体記憶装
   置。
5. 【請求項５】 メモリーセルと、 上記メモリーセルから出力する記憶データをセンスする
   複数のセンスアンプとを備えた半導体記憶装置におい
   て、 上記メモリーセルの上記記憶データの読出しを開始した
   ときから、上記複数のセンスアンプのうちの一つを間欠
   動作させる間欠信号を発生する間欠信号発生手段と、 上記間欠動作するセンスアンプから上記記憶データをセ
   ンスしたか否かを判別して、上記記憶データをセンスし
   たと判別したときに、上記複数のセンスアンプを上記記
   憶データをセンスしたと判別した後、所定の期間活性化
   する制御手段とを備えたことを特徴とする半導体記憶装
   置。