JPH0863962A - 記憶装置及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】消費電流を低減することができる半導体記憶装
置を提供する。 【構成】読み出し検知回路１を設け、データバス線対D
B，バーDBの電位が出力回路５８によりデータとして読
み出すのに十分な電位差となったのを検知し、Ｈレベル
の読み出し検知信号RENDを生成し各制御回路２〜４へ出
力するようにした。各制御回路２〜４は、Ｈレベルの検
知信号を入力すると、Ｌレベルの活性化信号ＹＳ，Ｐ
Ｃ，READをそれぞれ出力する。カラムデコーダ６０，プ
リチャージ回路５９，リードアンプ５７は、Ｌレベルの
活性化信号ＹＳ，ＰＣ，READをそれぞれ入力し、非活性
化状態となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は記憶装置及び半導体記憶
装置に係り、詳しくは、データ転送回路の制御回路に関
するものである。

【０００２】

【従来の技術】図５は、一般的なＤＲＡＭの基本構成を
示すブロック回路図である。ＤＲＡＭは、マトリックス
状のメモリセルアレイ５１を中心に構成されている。メ
モリセルアレイ５１は、行方向と列方向に配列されたメ
モリセル５２から構成されている。各メモリセル５２に
は記憶の最小単位である１ビットのデータが記憶され
る。メモリセルアレイ５１のうち、行方向（図５では縦
方向）に配列された各メモリセル５２はワード線WLに接
続され、列方向（図５では横方向）に配列された各メモ
リセル５２はビット線BLまたは反転ビット線バーBLに接
続されている。１本のビット線BLにはそれに対応する１
本の反転ビット線バーBLが設けられ、その対応関係にあ
るビット線BLと反転ビット線バーBLとで、１組のビット
線対BL，バーBLが構成されている。そして、各ビット線
対BL，バーBLは、クロスカップルラッチ形の各センスア
ンプ（ＳＡ）５３に接続されている。各ビット線対BL，
バーBLにおいて、ビット線BLと反転ビット線バーBLの信
号レベルは相補的に変化する。

【０００３】各ワード線WLはロウ（行）デコーダ５４に
接続されている。外部からロウアドレスＲＡが指定され
ると、そのロウアドレスＲＡは、ロウアドレスバッファ
５５からロウデコーダ５４へ与えられる。すると、ロウ
デコーダ５４によって、そのロウアドレスＲＡに対応す
るワード線WLが選択される。

【０００４】各センスアンプ５３は、各トランスファゲ
ート５６を介して入出力線I/O および反転入出力線バー
I/O に接続されている。入出力線I/O と反転入出力線バ
ーI/O とで、入出力線対I/O ，バーI/O を構成してい
る。入出力線対I/O ，バーI/Oはリードアンプ５７に接
続されている。リードアンプ５７は、データバスDBおよ
び反転データバスバーDBを介してデータの出力回路５８
に接続されている。データバスDBと反転データバスバー
DBとで、データバス線対DB，バーDBを構成している。ま
た、入出力線対I/O ，バーI/O には、プリチャージ回路
５９が接続されている。

【０００５】尚、入出力線I/O と反転入出力線バーI/O
、データバスDBと反転データバスバーDBのレベルはそ
れぞれ相補的に変化する。そして、出力回路５８から外
部へデータが出力される。

【０００６】各トランスファゲート５６は、カラム選択
線CSL を介してカラム（列）デコーダ６０に接続されて
いる。各トランスファゲート５６は、入出力線対I/O ，
バーI/O とセンスアンプ５３との間に接続された一対の
ＮＭＯＳトランジスタによって構成されている。その一
対のＮＭＯＳトランジスタのゲートは、１本のカラム選
択線CSL を介してカラムデコーダ６０に接続されてい
る。従って、カラム選択線CSL がＨレベルになると、一
対のＮＭＯＳトランジスタがオンし、トランスファゲー
ト５６はオン状態になる。

【０００７】外部からカラムアドレスＣＡが指定される
と、そのカラムアドレスＣＡは、カラムアドレスバッフ
ァ６１からカラムデコーダ６０，アドレス遷移検出回路
（ＡＴＤ：Address Transition Detector ）６２へ与え
られる。

【０００８】ＡＴＤ６２は、カラムアドレスＣＡの変化
を検知して外部からカラムアドレスＣＡが指定されたこ
とを検知し、１パルスのパルス信号ATD1を生成する。そ
のパルス信号ATD1は、カラムデコーダ制御回路６３，プ
リチャージ制御回路６４，リードアンプ制御回路６５へ
出力される。即ち、カラムアドレスＣＡが変化する度
に、パルス信号ATD1が生成されるわけである。

【０００９】プリチャージ制御回路６４は、パルス信号
ATD1のＨレベルからＬレベルへの立ち下がりに基づい
て、予め設定された時間Ｈレベルとなる１パルスのプリ
チャージ回路活性化信号ＰＣを生成する。その活性化信
号ＰＣは、プリチャージ回路５９へ出力される。

【００１０】プリチャージ回路５９は、入出力線対I/O
，バーI/O に接続され、活性化すると入出力線対I/O
，バーI/O を同電位にするとともに所定の電位（例え
ばＶcc／２：ＶccはＤＲＡＭの駆動電圧）に設定するプ
リチャージを行なうようになっている。

【００１１】プリチャージ回路５９は、活性化信号ＰＣ
を入力すると非活性化（活性化スタンバイ状態）とな
り、入出力線対I/O ，バーI/O のプリチャージを停止す
る。カラムデコーダ制御回路６３は、パルス信号ATD1の
ＨレベルからＬレベルへの立ち下がりに基づいて、予め
設定された時間Ｈレベルとなる１パルスのカラムデコー
ダ活性化信号ＹＳを生成する。その活性化信号ＹＳは、
カラムデコーダ６０へ出力される。

【００１２】カラムデコーダ６０は、活性化信号ＹＳを
入力すると活性化し、外部から指定されたカラムアドレ
スＣＡに対応するメモリセルアレイ５１の列（１組のビ
ット線対BL, バーBL）を選択する。即ち、カラムデコー
ダ６０は、活性化信号ＹＳを入力すると活性化する。そ
して、カラムデコーダ６０は、活性化すると、外部から
指定されたカラムアドレスＣＡに対応するカラム選択線
CSL を選択し、そのカラム選択線CSL をＨレベルにす
る。すると、そのカラム選択線CSL に接続されているト
ランスファゲート５６がオン状態になる。従って、その
トランスファゲート５６に対応するセンスアンプ５３を
介して、外部から指定されたカラムアドレスＣＡに対応
するメモリセルアレイ５１の列が選択される。

【００１３】リードアンプ制御回路６５は、パルス信号
ATD1のＨレベルからＬレベルへの立ち下がりに基づい
て、パルス信号ATD1を所定時間遅延させた１パルスのリ
ードアンプ活性化信号READを生成する。その活性化信号
READのタイミング及びパルス幅は、予め設定されてい
る。そして、活性化信号READは、リードアンプ５７へ出
力される。

【００１４】リードアンプ５７は、活性化信号READを入
力すると活性化し、入出力線対I/O，バーI/O の電位差
を増幅し、その増幅した電位差をデータバス線対DB，バ
ーDBを介して出力回路５８へ出力するようになってい
る。

【００１５】この活性化信号READの遅延時間は、入出力
線対I/O ，バーI/O の電位差が、データを読み出すのに
十分な電位差となるまでの時間である。即ち、メモリセ
ル５２から読み出されたデータに基づいて入出力線対I/
O ，バーI/O がプリチャージされた電位からリードアン
プ５７が誤読み出しをしないために十分な電位差まで変
化するのを待機する時間に設定されている。

【００１６】即ち、各制御回路６３〜６５には、パルス
信号ＡＴＤ１を入力し、そのパルス信号ＡＴＤ１のＨレ
ベルからＬレベルへの立ち下がりを受けて活性化信号Ｙ
Ｓ，ＰＣ，READを適当なタイミング及びパルス幅で生成
する遅延回路，パルス発生回路がそれぞれ設けられてい
ることになる。

【００１７】次に、このように構成されたＤＲＡＭの読
み出し動作について図６に従って説明する。メモリセル
アレイ５１の所定のアドレスに記憶されているデータを
読み出すためには、まず、そのロウアドレスＲＡとカラ
ムアドレスＣＡとが外部から指定される。

【００１８】外部からロウアドレスＲＡが指定される
と、そのロウアドレスＲＡは、ロウアドレスバッファ５
５からロウデコーダ５４へ与えられる。そして、ロウデ
コーダ５４によって、そのロウアドレスＲＡに対応する
ワード線WLが選択される。ワード線WLが選択されること
により、各メモリセル５２が選択される。すると、その
各メモリセル５２に記憶されていたデータは、ビット線
BLまたは反転ビット線バーBLへ転送される。

【００１９】各センスアンプ５３は、各メモリセル５２
が接続されているビット線BLと対になっている反転ビッ
ト線バーBLをリファレンスとして、ビット線対BL, バー
BLをセンスし、ビット線BLヘ転送されたデータを増幅す
る。

【００２０】外部からカラムアドレスＣＡが指定される
と、そのカラムアドレスＣＡは、カラムアドレスバッフ
ァ６１からカラムデコーダ６０，ＡＴＤ６２へ与えられ
る。ＡＴＤ６２は、カラムアドレスＣＡの変化によって
外部からカラムアドレスＣＡが指定されたことを検知
し、図６に示すように、１パルスのパルス信号ATD1を生
成して各制御回路６３〜６５へ出力する。

【００２１】プリチャージ制御回路６４は、パルス信号
ATD1の立ち下がりに基づいて予め設定されたタイミング
及びパルス幅の１パルスの活性化信号ＰＣを生成してプ
リチャージ回路５９へ出力する。同様に、カラムデコー
ダ制御回路６３は、パルス信号ATD1の立ち下がりに基づ
いて予め設定されたタイミング及びパルス幅の１パルス
の活性化信号ＹＳを生成してカラムデコーダ６０へ出力
する。また、リードアンプ制御回路６５は、パルス信号
ATD1の立ち下がりに基づいて予め設定されたタイミング
及びパルス幅の１パルスの活性化信号READを生成してカ
ラムデコーダ６０へ出力する。

【００２２】即ち、各活性化信号ＰＣ，ＹＳ，READは、
パルス信号ATD1の立ち下がりに基づいて各制御回路６３
〜６５により所定時間Ｈレベルとなる１パルスの信号が
生成される。そして、各活性化信号ＰＣ，ＹＳ，READの
パルス幅及び活性化のタイミングは、各制御回路６３〜
６５毎に予め設定されている。

【００２３】プリチャージ回路５９は、Ｈレベルの活性
化信号ＰＣを入力すると活性化スタンバイ状態となり、
入出力線対I/O ，バーI/O のプリチャージを停止する。
カラムデコーダ６０は、活性化信号ＹＳを入力すると活
性化する。そして、カラムデコーダ６０は、外部から指
定されたカラムアドレスＣＡに対応するカラム選択線CS
L を選択し、そのカラム選択線CSL をＨレベルにする。
すると、そのカラム選択線CSL に接続されているトラン
スファゲート５６がオン状態になる。従って、そのトラ
ンスファゲート５６に対応するセンスアンプ５３を介し
て、外部から指定されたカラムアドレスＣＡに対応する
メモリセルアレイ５１の列が選択される。

【００２４】このように、外部から指定されたロウアド
レスＲＡおよびカラムアドレスＣＡに対応したメモリセ
ルアレイ５１の行（ワード線WL）および列（ビット線対
BL,バーBL）が選択されることにより、データを読み出
したい所定のアドレスに対応する１つのメモリセル５２
が選択される。その選択されたメモリセル５２のデータ
だけが、センスアンプ５３からオン状態になっているト
ランスファゲート５６を介して入出力線対I/O ，バーI/
O へ転送される。

【００２５】リードアンプ５７は、活性化信号READを入
力し、活性化する。すると、リードアンプ５７は、入出
力線対I/O ，バーI/O の電位差を増幅し、その増幅した
電位差をデータバス線対DB，バーDBを介して出力回路５
８へ転送する。出力回路５８は、データバス線対DB，バ
ーDBを介して伝達された電位差をデータとして外部へ出
力するようになっている。

【００２６】そして、読み出しを終了すると、プリチャ
ージ回路５９は、プリチャージ制御回路６４からＬレベ
ルの活性化信号ＰＣを入力する。プリチャージ回路５９
は、Ｌレベルの活性化信号ＰＣを入力すると活性化し、
入出力線対I/O ，バーI/O のプリチャージを行なう。す
ると、入出力線対I/O ，バーI/O の電位は、互いに同じ
電位になるとともに、所定の電位（Ｖcc／２）の電位と
なる。

【００２７】このように、先ずプリチャージ回路５９が
活性化スタンバイ状態となり、入出力線対I/O ，バーI/
O のプリチャージを停止する。次に、カラムデコーダ６
０が活性化し、外部から指定されたロウアドレスＲＡお
よびカラムアドレスＣＡに対応するメモリセル５２が選
択され、そのメモリセル５２からデータが入出力線対I/
O ，バーI/O へ読み出される。入出力線対I/O ，バーI/
O は、所定の電圧からそれぞれデータに応じた電位へ変
化する。そして、リードアンプ５７が活性化し、入出力
線対I/O ，バーI/O の電位差を増幅し、データバス線対
DB，バーDBを介して出力回路５８へ転送する。出力回路
５８は、データバス線対DB，バーDBの電位に基づいたデ
ータを外部へ出力される。

【００２８】

【発明が解決しようとする課題】ところで、図６に示し
たように、各活性化信号ＰＣ，ＹＳ，READはすべて１パ
ルスであって、各制御回路６３〜６５のパルス生成部
（図示せず）によりそれぞれ生成される。そして、各活
性化信号ＰＣ，ＹＳ，READのパルス幅は、動作電圧及び
動作温度の範囲で正常動作を保証するため、それぞれマ
ージンを持ったものとなっている。

【００２９】即ち、各制御回路６３〜６５により生成さ
れるパルスである活性化信号ＰＣ，ＹＳ，READのパルス
幅は、動作電圧，動作温度，製造時のプロセスにより変
化する。また、センスアンプ５３，リードアンプ５７等
の動作速度も変化する。

【００３０】例えば、センスアンプ５３の動作が遅くな
り、外部から指定されたロウアドレスＲＡ及びカラムア
ドレスＣＡにより選択されたメモリセル５２から読み出
されたデータに基づいて入出力線I/O ，バーI/O の電位
差がゆっくりとしか変化しない場合がある。このとき、
活性化信号READに基づいてリードアンプ５７が活性化し
ても、入出力線I/O ，バーI/O の電位差が小さくてリー
ドアンプ５７が誤読み出しをする場合がある。その結
果、出力回路５８から間違ったデータが出力されてしま
うという問題がある。

【００３１】従って、活性化信号READのパルス幅は、入
出力線I/O ，バーI/O の電位差を増幅しデータバス線対
DB，バーDBをドライブするのに必要な時間にマージンを
加えた時間が必要となる。

【００３２】同様に、活性化信号ＹＳのパルス幅、即ち
カラム選択線CSL がＨレベルとなる時間は、センスアン
プ５３から入出力線対I/O ，バーI/O に、次段のリード
アンプ５７が増幅動作を行える電位差が現れるのに必要
な時間に更にマージンを加えた時間となる。また、活性
化信号ＰＣのパルス幅は、カラム選択線CSL が活性化し
トランスファゲート５６がオン状態になるのに必要な時
間にマージンを加えた時間が必要となる。

【００３３】しかしながら、リードアンプ５７、プリチ
ャージ回路５９、カラムデコーダ６０は、活性化信号RE
AD，ＰＣ，ＹＳに基づいて活性化するので、活性化時間
が長いほど消費電流は増加する。即ち、活性化信号READ
パルスにおいては、パルス幅、即ちＨレベルである時間
が長いと、その分リードアンプ５７が活性化する時間が
長くなる。すると、データバス線対DB，バーDBをドライ
ブする時間が長くなり、その分リードアンプ５７に長時
間電流が流れて消費電流が増加するという問題がある。

【００３４】また、カラム選択線CSL がＨレベルである
時間、及び活性化信号ＰＣがＨレベルである時間が長い
と、その時間分だけ入出力線対I/O ，バーI/O の電位差
が更に大きくなる。その結果、入出力線I/O ，バーI/O
の電位差は、リードアンプ５７が誤読み出しをしないた
めに十分な電位差よりも大きな電位差となる。すると、
その大きな電位差となる分、入出力線I/O ，バーI/O に
充放電電流が流れることになる。また、大きな電位差と
なった入出力線対I/O ，バーI/O を所定の電位にプリチ
ャージする場合、電位差に応じた充放電電流が流れるこ
とになる。その結果、やはり消費電流が増加するという
問題がある。

【００３５】本発明は上記問題点を解決するためになさ
れたものであり、その目的は、読み出し時間を短縮して
消費電流を低減することができる記憶装置及び半導体記
憶装置を提供することにある。

【００３６】

【課題を解決するための手段】請求項１に記載の発明
は、データの読み出し動作の終了を検知し、その検知し
た信号に基づいてデータ転送を制御するようにしたこと
を要旨する。

【００３７】請求項２に記載の発明は、メモリセルに記
憶されたデータをデータ転送手段を介して読み出す際
に、そのデータの読み出し終了を検知し、その検知した
信号に基づいてデータ転送手段を非読み出し状態に制御
するようにしたことを要旨とする。

【００３８】請求項３に記載の発明は、請求項２に記載
の半導体記憶装置において、前記データ転送手段には、
そのデータ転送手段から出力される電位差に基づいてデ
ータの読み出し終了を検知し、その検知した検知信号を
出力する読み出し検知手段を設けたことを要旨とする。

【００３９】請求項４に記載の発明は、複数の行及び列
を有するマトリックスを構成するように複数のメモリセ
ルを配列したメモリセルアレイと、外部から指定された
列アドレスに基づいて、メモリセルアレイのメモリセル
を選択し、その選択したメモリセルに記憶されたデータ
を転送し出力するデータ転送手段と、外部から指定され
た列アドレスに基づいて前記データ転送手段を活性化さ
せる活性化手段と、前記データ転送手段に接続され、メ
モリセルから読み出されたデータの読み出し終了を検知
し、その検知信号を出力する読み出し検知手段とを備
え、前記活性化手段は、前記読み出し検知手段から出力
される検知信号を入力し、その検知信号に基づいてデー
タの読み出しが終了した場合には前記データ転送手段を
非活性化させるようにしたことを要旨とする。

【００４０】請求項５に記載の発明は、請求項４に記載
の半導体記憶装置において、前記データ転送手段は、複
数の行及び列を有するマトリックスを構成するように複
数のメモリセルを配列したメモリセルアレイに対して、
外部から指定された列アドレスに基づいて、メモリセル
アレイの列にアクセスし、そのアクセスした列に接続さ
れた入出力線対を列のメモリセルから読み出したデータ
に応じた電位にするアクセス手段と、前記入出力線対に
接続され、該入出力線対を互いに同電位にするととも
に、所定の電位に設定する電位設定手段と、前記入出力
線対に接続され、活性化状態のときには入出力線対の電
位差を増幅し、その増幅した電位差に基づいて接続され
たデータバス線対をドライブし、非活性化状態のときに
はデータバス線対を所定の電位にプリチャージする増幅
手段とから構成され、前記活性化手段は、外部から指定
された列アドレスを入力し、その入力した列アドレスに
基づいて、列アドレスの変化を検出するアドレス変化検
出手段と、前記アクセス手段に接続され、前記アドレス
変化検出手段の検出結果に基づいて該アクセス手段を活
性化状態にし、前記読み出し検知手段の検知結果に基づ
いて該アクセス手段を非活性化状態にする第１の活性化
手段と、前記電位設定手段に接続され、前記アドレス変
化検出手段の検出結果に基づいて該電位設定手段を活性
化状態にし、前記読み出し検知手段の検知結果に基づい
て該電位設定手段を非活性化状態にする第２の活性化手
段と、前記増幅手段に接続され、前記アドレス変化検出
手段の検出結果に基づいて該増幅手段を活性化状態に
し、前記読み出し検知手段の検知結果に基づいて該増幅
手段を非活性化状態にする第３の活性化手段とから構成
したことを要旨とする。

【００４１】

【作用】請求項１に記載の発明によれば、データの読み
出し動作の終了が検知され、その検知された信号に基づ
いてデータ転送が制御される。

【００４２】請求項２に記載の発明によれば、メモリセ
ルに記憶されたデータをデータ転送手段を介して読み出
す際に、そのデータの読み出し終了が検知され、その検
知された信号に基づいてデータ転送手段が非読み出し状
態に制御される。

【００４３】請求項３に記載の発明によれば、請求項２
に記載の半導体記憶装置において、データ転送手段に設
けられた読み出し検知手段は、データ転送手段から出力
される電位差に基づいてデータの読み出し終了を検知
し、その検知した検知信号を出力する。

【００４４】請求項４に記載の発明によれば、メモリセ
ルアレイは、複数の行及び列を有するマトリックスを構
成するように複数のメモリセルが配列される。データ転
送手段は、外部から指定された列アドレスに基づいて、
メモリセルアレイのメモリセルを選択し、その選択した
メモリセルに記憶されたデータを転送し出力する。活性
化手段は、外部から指定された列アドレスに基づいてデ
ータ転送手段を活性化させる。読み出し検知手段は、デ
ータ転送手段に接続され、メモリセルから読み出された
データの読み出し終了を検知し、その検知信号を出力す
る。そして、活性化手段は、読み出し検知手段から出力
される検知信号を入力し、その検知信号に基づいてデー
タの読み出しが終了した場合にはデータ転送手段を非活
性化させる。

【００４５】請求項５に記載の発明によれば、請求項４
に記載の半導体記憶装置において、データ転送手段はア
クセス手段と電位設定手段と増幅手段とから構成され、
活性化手段はアドレス変化検出手段と第１、第２、第３
の活性化手段とから構成される。アクセス手段は、複数
の行及び列を有するマトリックスを構成するように複数
のメモリセルを配列したメモリセルアレイに対して、外
部から指定された列アドレスに基づいて、メモリセルア
レイの列にアクセスし、そのアクセスした列に接続され
た入出力線対を列のメモリセルから読み出したデータに
応じた電位にする。

【００４６】電位設定手段は、入出力線対に接続され、
入出力線対を互いに同電位にするとともに、所定の電位
に設定する。増幅手段は、入出力線対に接続され、活性
化状態のときには入出力線対の電位差を増幅し、その増
幅した電位差に基づいて接続されたデータバス線対をド
ライブし、非活性化状態のときにはデータバス線対を所
定の電位にプリチャージする。

【００４７】アドレス変化検出手段は、外部から指定さ
れた列アドレスを入力し、その入力した列アドレスに基
づいて、列アドレスの変化を検出する。第１の活性化手
段は、アクセス手段に接続され、アドレス変化検出手段
の検出結果に基づいてアクセス手段を活性化状態にし、
読み出し検知手段の検知結果に基づいてアクセス手段を
非活性化状態にする。第２の活性化手段は、電位設定手
段に接続され、アドレス変化検出手段の検出結果に基づ
いて電位設定手段を活性化状態にし、読み出し検知手段
の検知結果に基づいて電位設定手段を非活性化状態にす
る。第３の活性化手段と、増幅手段に接続され、アドレ
ス変化検出手段の検出結果に基づいて増幅手段を活性化
状態にし、読み出し検知手段の検知結果に基づいて増幅
手段を非活性化状態にする。

【００４８】

【実施例】以下、本発明をＤＲＡＭに具体化した一実施
例を図１〜図４に従って説明する。

【００４９】尚、本実施例において、図５に示した従来
例と同じ構成部材については符号を等しくしてその詳細
な説明を省略する。図１は、本実施例の基本構成を示す
ブロック回路図である。本実施例において従来例と異な
るのは以下の点である。

【００５０】〔１〕本実施例では、読み出し検知回路１
が設けられている。 〔２〕従来例のカラムデコーダ制御回路６３，プリチャ
ージ制御回路６４，リードアンプ制御回路６５が、本実
施例ではカラムデコーダ制御回路２，プリチャージ制御
回路３，リードアンプ制御回路４に置き換えられてい
る。

【００５１】読み出し検知回路１は、データバス線対D
B，バーDBに接続されている。読み出し検知回路１は、
例えば図３に示すようにノア回路１ａとインバータ回路
１ｂとにより構成されている。読み出し検知回路１は、
データバス線対DB，バーDBの電位差を検出し、その検出
結果に基づいて読み出し検知信号RENDを生成し出力する
ようになっている。

【００５２】即ち、データバス線対DB，バーDBの電位が
所定の電位差以上になると、メモリセルから読み出した
データが確定され外部へ出力されることになる。従っ
て、データバス線対DB，バーDBの電位差を検出すること
によってデータの出力、即ち読み出し動作を検出するこ
とができる。そして、読み出し検出回路１は、そのデー
タバス線対DB，バーDBの電位差に基づいて読み出し動作
を検出し、その検出結果に基づいてＨレベルの読み出し
検知信号RENDを生成する。この検知信号RENDは、カラム
デコーダ制御回路２，プリチャージ制御回路３，リード
アンプ制御回路４へ出力される。

【００５３】各制御回路２〜４は、カラムアドレスＣＡ
の変化に基づいた従来と同様のパルス信号ATD1を入力し
ている。そして、各制御回路２〜４は、入力したパルス
信号ATD1の立ち下がりに基づいてＨレベルの活性化信号
ＹＳ，ＰＣ，READをそれぞれ出力するようになってい
る。

【００５４】また、各制御回路２〜４は、検知信号REND
を入力している。そして、各制御回路２〜４は、入力し
た検出信号RENDに基づいてＬレベルの活性化信号ＹＳ，
ＰＣ，READをそれぞれ出力するようになっている。

【００５５】図４に示すように、各制御回路２〜４に
は、エッジ検出回路５とインバータ回路６とが共通に設
けられている。エッジ検出回路５は、パルス信号ATD1を
入力し、そのパルス信号ATD1の立ち下がりエッジを検出
する。そして、エッジ検出回路５は、検出したエッジか
ら所定の時間Ｌレベルとなるパルス信号ATD2を生成し各
制御回路２〜４へ出力するようになっている。尚、パル
ス信号ATD2がＬレベルとな時間は、エッジ検出回路５の
直列接続された奇数段のインバータ回路５ａにより設定
されるようになっている。

【００５６】インバータ回路６は、読み出し検知回路１
からの読み出し検知信号RENDを入力し、その検知信号RE
NDを反転させた反転検知信号バーRENDを各制御回路２〜
４へ出力するようになっている。

【００５７】プリチャージ制御回路３は、図４に示すよ
うに、フリップフロップ３ａとインバータ回路３ｂとか
ら構成されている。フリップフロップ３ａの一方の入力
端子にはエッジ検出回路５により生成されたパルス信号
ATD2が入力され、他方の入力端子には反転検知信号バー
RENDが入力されている。フリップフロップ３ａは、その
出力端子からインバータ回路３ｂを介してプリチャージ
回路活性化信号ＰＣを出力するようになっている。

【００５８】フリップフロップ３ａは、パルス信号ATD2
を入力すると、そのパルス信号ATD2のＬレベルに基づい
てＨレベルの信号を出力するとともに、パルス信号ATD2
のＬレベルをラッチする。また、フリップフロップ３ａ
は、Ｌレベルの反転検知信号バーREND、即ちＨレベルの
読み出し検知信号RENDを入力すると、Ｌレベルの信号を
出力する。そして、フリップフロップ３ａから出力され
る信号は、インバータ回路３ｂを介して活性化信号ＰＣ
としてプリチャージ回路５９へ出力されるようになって
いる。

【００５９】プリチャージ回路５９は、図３に示すよう
に構成され、Ｈレベル活性化信号ＰＣを入力すると非活
性化し、プリチャージを停止する。そして、プリチャー
ジ回路５９は、Ｌレベルの活性化信号ＰＣを入力すると
活性化し、入出力線対I/O ，バーI/O を互いに同電位に
するとともに、予め設定された電圧Ｖ_BLP （＝Ｖcc／
２）にするようになっている。

【００６０】カラムデコーダ制御回路２は、図４に示す
ように、遅延回路２ａとフリップフロップ２ｂとインバ
ータ回路２ｃとから構成されている。遅延回路２ａは、
直列に接続された偶数段のインバータ回路であって、入
力したパルス信号ATD2を所定の時間遅延させ、フリップ
フロップ２ｂへ出力する。この遅延回路２ａによる遅延
時間は、活性化信号ＰＣによりプリチャージ回路５９が
活性化して入出力線対I/O ，バーI/O のプリチャージを
停止するまでの時間に応じて設定されている。

【００６１】フリップフロップ２ｂの一方の入力端子に
はエッジ検出回路５により生成されたパルス信号ATD2が
入力され、他方の入力端子には反転検知信号バーRENDが
入力されている。フリップフロップ２ｂは、その出力端
子からインバータ回路２ｃを介してカラムデコーダ活性
化信号ＹＳを出力するようになっている。

【００６２】フリップフロップ２ｂは、パルス信号ATD2
を入力すると、そのパルス信号ATD2のＬレベルに基づい
てＨレベルの信号を出力するとともに、そのＨレベルの
出力を保持する。また、フリップフロップ２ｂは、Ｌレ
ベルの反転検知信号バーREND、即ちＨレベルの読み出し
検知信号RENDを入力すると、Ｌレベルの信号を出力し保
持する。そして、フリップフロップ２ｂから出力される
信号は、インバータ回路２ｃを介して活性化信号ＹＳと
してカラムデコーダ制御回路６０へ出力されるようにな
っている。

【００６３】リードアンプ制御回路４は、遅延回路４ａ
とフリップフロップ４ｂとインバータ回路４ｃとから構
成されている。遅延回路４ａは、直列に接続された偶数
段（本実施例では４段）のインバータ回路であって、入
力したパルス信号ATD2を所定の時間遅延させ、フリップ
フロップ４ｂへ出力する。この遅延回路４ａによる遅延
時間は、活性化信号ＹＳによりメモリセル５２から読み
出されたデータに基づいて入出力線対I/O ，バーI/O の
電位が、リードアンプ５７が誤読み出しをしないために
十分な電位差となるまでの時間に対応して設定されてい
る。

【００６４】フリップフロップ４ｂの一方の入力端子に
はエッジ検出回路５により生成されたパルス信号ATD2が
入力され、他方の入力端子には反転検知信号バーRENDが
入力されている。フリップフロップ４ｂは、その出力端
子からインバータ回路４ｃを介してリードアンプ活性化
信号READを出力するようになっている。

【００６５】フリップフロップ４ｂは、パルス信号ATD2
を入力すると、そのパルス信号ATD2のＬレベルに基づい
てＨレベルの信号を出力するとともに、パルス信号ATD2
のＬレベルをラッチする。また、フリップフロップ４ｂ
は、Ｌレベルの反転検知信号バーREND、即ちＨレベルの
読み出し検知信号RENDを入力すると、Ｌレベルの信号を
出力する。そして、フリップフロップ４ｂから出力され
る信号は、インバータ回路４ｃを介して活性化信号READ
としてリードアンプ５７へ出力されるようになってい
る。

【００６６】リードアンプ５７は、図３に示すように、
リードアンプ部５７ａとプリチャージ部５７ｂとから構
成されている。リードアンプ部５７ａは、対称形のカレ
ントミラー形リードアンプであって、Ｈレベルの活性化
信号READを入力すると活性化し、入出力線対I/O ，バー
I/O の電位差を増幅し、その増幅した電位差に基づいて
データバス線対DB，バーDBをドライブするようになって
いる。プリチャージ部５７ｂは高電位側電源Ｖccに接続
され、Ｌレベルの活性化信号READを入力するとオンとな
り、ノードＮ１，Ｎ２をＨレベルにする。ノードＮ１，
Ｎ２の電位は、インバータ回路５７ｃ，５７ｄを介して
データバス線対DB，バーDBにそれぞれ伝達される。従っ
て、プリチャージ部５７ｂによりプリチャージが行われ
ると、データバス線対DB，バーDBは共にＬレベルとな
る。

【００６７】プリチャージ制御回路３は、パルス信号Ａ
ＴＤ１の立ち下がりに基づいてＨレベルの活性化信号Ｐ
Ｃを出力する。カラムデコーダ制御回路２は、パルス信
号ＡＴＤ１の立ち下がりから遅延回路２ａによる遅延時
間経過後にＨレベルの活性化信号ＹＳを出力する。リー
ドアンプ制御回路４は、パルス信号ＡＴＤ１の立ち下が
りから遅延回路４ａによる遅延時間経過後にＨレベルの
活性化信号READを出力する。そして、遅延回路４ａによ
る遅延時間は、遅延回路２ａによる遅延時間より長く設
定されている。従って、パルス信号ＡＴＤ１の立ち下が
りに基づいて先ず活性化信号ＰＣがＨレベルとなり、次
に活性化信号ＹＳがＨレベルとなる。そして、最後に活
性化信号READがＨレベルとなる。また、各活性化信号Ｐ
Ｃ，ＹＳ，READは、検出信号RENDに基づいてそれぞれＬ
レベルとなるようになっている。

【００６８】上記のように構成されたＤＲＡＭからデー
タを読み出す場合について説明する。従来と同様に、外
部から指定されたロウアドレスＲＡは、ロウアドレスバ
ッファ５５を介してロウデコーダ５４に入力される。ロ
ウデコーダ５４は、入力したロアドレスＲＡに基づいて
１本のワード線WLを選択する。

【００６９】外部から指定されたカラムアドレスＣＡ
は、カラムアドレスバッファ６１を介してカラムデコー
ダ６０に入力される。このとき、カラムアドレスＣＡ
は、カラムアドレスバッファ６１を介してＡＴＤ６２に
も入力される。

【００７０】ＡＴＤ６２は、カラムアドレスＣＡの変化
に基づいて１パルスのパルス信号ＡＴＤ１を生成し出力
する。カラムデコーダ制御回路２，プリチャージ制御回
路３，リードアンプ制御回路４に共通に設けられたエッ
ジ検出回路５は、パルス信号ＡＴＤ１の立ち下がりエッ
ジを検出し、その立ち下がりエッジから所定の時間Ｌレ
ベルとなるパルス信号ＡＴＤ２を生成し、各制御回路２
〜４へ出力する。

【００７１】プリチャージ制御回路３は、パルス信号Ａ
ＴＤ２を入力し、そのパルス信号ＡＴＤ２に基づいてＨ
レベルの活性化信号ＰＣをプリチャージ回路５９へ出力
する。プリチャージ回路５９は、Ｈレベルの活性化信号
ＰＣを入力すると非活性化し、入出力線対I/O ，バーI/
O のプリチャージを停止する。

【００７２】カラムデコーダ制御回路２は、パルス信号
ＡＴＤ２を入力し、そのパルス信号ＡＴＤ２に基づいて
Ｈレベルの活性化信号ＹＳをカラムデコーダ６０へ出力
する。カラムデコーダ６０は、Ｈレベルの活性化信号Ｙ
Ｓを入力すると活性化し、カラムアドレスバッファ６１
を介して入力したカラムアドレスＣＡに基づいて１本の
カラム選択線CSL を選択し、その選択したカラム選択線
CSL をＨレベルにする。すると、カラム選択線CSL がそ
のゲートに接続されたトランスファゲート５６がオンと
なる。そのオンとなったトランスファゲート５６により
ビット線対BL，バーBLが選択されて入出力線対I/O ，バ
ーI/O と接続される。すると、ロウデコーダ５４により
選択されたワード線WLと、ビット線BL又は反転ビット線
バーBLとの交点に接続されたメモリセル５２が選択さ
れ、そのメモリセル５２に記憶されたデータがビット線
対BL，バーBLからセンスアンプ５３，トランスファゲー
ト５６を介して入出力線対I/O ，バーI/O に読み出され
る。入出力線対I/O ，バーI/O は、選択されたメモリセ
ル５２から読み出されたデータに応じた電位にそれぞれ
変化する。このとき、リードアンプ制御回路４は、遅延
回路４ａにより入力したパルス信号ＡＴＤ２を所定の時
間遅延させた後にＨレベルの活性化信号ＲＥＡＤをリー
ドアンプ５７へ出力する。リードアンプ５７はＨレベル
の活性化信号ＲＥＡＤを入力すると活性化する。このと
き、入出力線対I/O ，バーI/O の電位は、リードアンプ
５７が誤読み出しをしないのに十分な電位差となってい
る。従って、リードアンプ５７は、入出力線対I/O ，バ
ーI/O の電位差に基づいてデータバス線対DB，バーDBを
ドライブし、データバス線対DB，バーDBの電位を入出力
線対I/O ，バーI/O の電位に応じて変化させる。このデ
ータバス線対DB，バーDBの電位は、出力回路５８と読み
出し検知回路１に入力される。

【００７３】出力回路５８は、データバス線対DB，バー
DBの電位が所定の電位差になると、その電位差に基づい
てデータを出力する。このとき、読み出し検知回路１
は、データバス線対DB，バーDBの電位が出力回路５８に
より読み出し可能な電位差となったのを検知すると、Ｈ
レベルの読み出し検出信号RENDを各制御回路２〜４へ出
力する。各制御回路２〜４は、Ｈレベルの検出信号REND
を入力すると、それぞれＬレベルの活性化信号ＹＳ，Ｐ
Ｃ，ＲＥＡＤを出力する。

【００７４】プリチャージ回路５９は、Ｌレベルの活性
化信号ＰＣを入力すると、活性化状態となる。すると、
プリチャージ回路５９は、入出力線対I/O ，バーI/O の
プリチャージを行なう。

【００７５】カラムデコーダ６０は、Ｌレベルの活性化
信号ＹＳを入力すると非活性化状態となり、各カラム選
択線CSL をＬレベルにする。すると、トランスファゲー
ト５６はオフとなり、ビット線対BL，バーBLと入出力線
対I/O ，バーI/O とが切り離される。

【００７６】リードアンプ５７は、Ｌレベルの活性化信
号READを入力する。すると、アンプ部５７ａは、Ｌレベ
ルの活性化信号READを入力すると非活性化状態となり、
データバス線対DB，バーDBのドライブを停止する。一
方、プリチャージ部５７ｂは、Ｌレベルの活性化信号RE
ADを入力するとオンとなり、インバータ回路５７ｃ，５
７ｄを介してデータバス線対DB，バーDBをＬレベルにす
る。そして、メモリセル５２からのデータの読み出しが
終了する。

【００７７】このように、本実施例によれば、読み出し
検知回路１を設け、データバス線対DB，バーDBの電位が
出力回路５８によりデータとして読み出すのに十分な電
位差となったのを検知し、Ｈレベルの読み出し検知信号
RENDを生成し各制御回路２〜４へ出力するようにした。
各制御回路２〜４は、Ｈレベルの検知信号を入力する
と、Ｌレベルの活性化信号ＹＳ，ＰＣ，READをそれぞれ
出力する。カラムデコーダ６０，プリチャージ回路５
９，リードアンプ５７は、Ｌレベルの活性化信号ＹＳ，
ＰＣ，READをそれぞれ入力し、非活性化状態となる。

【００７８】その結果、データを読み出すとリードアン
プ５７は非活性化状態となるので、活性化状態の時間が
従来に比べて短くなり、その分消費電流を低減すること
ができる。

【００７９】また、出力回路５８によりデータが読み出
されると、リードアンプ５７の動作を停止させるので、
必要以上に入出力線対I/O ，バーI/O の電位差は大きく
ならない。その結果、電位差が大きくならない分だけ従
来に比べて充放電電流が少なくなるので、やはり消費電
流を低減することができる。

【００８０】また、従来の各制御回路６３〜６５では、
それぞれ１パルスの活性化信号ＹＳ，ＰＣ，READを生成
していたが、本実施例の各制御回路２〜４では、パルス
を生成する必要がないので、その分各制御回路２〜４を
簡単な構成にすることができる。

【００８１】ところで、図１〜図４に示した上記実施例
において、アクセス手段はセンスアンプ５３，トランス
ファゲート５６，カラム選択線CSL ，カラムデコーダ６
０であり、電位設定手段はプリチャージ回路５９、増幅
手段はリードアンプ５７である。

【００８２】アドレス変化検出手段はアドレス遷移検出
回路（ＡＴＤ）６２である。第１の活性化手段はカラム
デコーダ制御回路２、第２の活性化手段はプリチャージ
制御回路３、第３の活性化手段はリードアンプ制御回路
４である。

【００８３】また、記憶装置とは、データを記憶し、保
持し、読み出す機能を持つ装置であって、記憶の素子あ
るいは媒体，アドレスの選択回路，書き込み・読み出し
回路から構成されるものをいう。記憶装置としては、半
導体記憶装置、補助記憶装置を含む。半導体記憶装置に
は、レジスタ，レジスタファイル，コントロールストレ
ージ，キャッシュメモリ，主記憶装置（ＤＲＡＭ，ＳＲ
ＡＭ，ＥＥＰＲＯＭ等）を含む。保持記憶装置には、磁
気ディスク装置，磁気バブル装置，光ディスク装置，光
磁気ディスク装置，磁気ディスクの記憶媒体を半導体メ
モリに置き換えた半導体ディスク装置などを含む。

【００８４】尚、図１〜図４に示した上記実施例は以下
のように変更してもよく、その場合でも同様の作用およ
び効果を得ることができる。 （１）各トランスファゲート５６を構成するＮＭＯＳト
ランジスタをＰＭＯＳトランジスタに置き代える。この
場合は、カラム選択線CSL をＬレベルにすれば、各トラ
ンスファゲート５６をオン状態にすることができ、ビッ
ト線対BL，バーBLと入出力線対I/O ，バーI/O とを接続
できる。

【００８５】（２）ＳＲＡＭ（Static Random Access M
emory ）やＲＯＭ（Read Only Memory）における読み出
し回路に適用する。 （３）リードアンプ５７を、対称形のカレントミラー形
リードアンプに代えて、ラッチ形リードアンプ、バイポ
ーラリードアンプ等を用いて実施する。

【００８６】（４）各センスアンプ５３を、クロスカッ
プルラッチ形以外の形式（例えばカレントミラー形、バ
イポーラ形、シングルエンド形、等）に置き代えて実施
する。

【００８７】（５）プリチャージ回路５９を、各ビット
線対BL，バーBLにも設け、入出力線対I/O ，バーI/O と
各ビット線対BL，バーBLとをプリチャージする構成とす
る。

【００８８】

【発明の効果】以上詳述したように本発明によれば、消
費電流を低減することが可能な記憶装置及び半導体記憶
装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明を具体化した一実施例のブロック回路
図である。

【図２】 一実施例の動作波形図である。

【図３】 一実施例の要部回路図である。

【図４】 一実施例の要部回路図である。

【図５】 従来例のブロック回路図である。

【図６】 従来の動作波形図である。

【符号の説明】

１…読み出し検出回路 ２…カラムデコーダ制御回路 ３…プリチャージ制御回路 ４…リードアンプ制御回路 ５３…センスアンプ ５６…トランスファゲート ５７…リードアンプ ５９…プリチャージ回路 ６０…カラムデコーダ BL, バーBL…ビット線対 ＣＤ…カラムデコーダ CSL …カラム選択線 DB，バーDB データバス線対

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データの読み出し動作の終了を検知し、
   その検知した信号に基づいてデータ転送を制御するよう
   にした記憶装置。
2. 【請求項２】 メモリセルに記憶されたデータをデータ
   転送手段を介して読み出す際に、そのデータの読み出し
   終了を検知し、その検知した信号に基づいてデータ転送
   手段を非読み出し状態に制御するようにした半導体記憶
   装置。
3. 【請求項３】 請求項２に記載の半導体記憶装置におい
   て、 前記データ転送手段には、そのデータ転送手段から出力
   される電位差に基づいてデータの読み出し終了を検知
   し、その検知した検知信号を出力する読み出し検知手段
   が設けられた半導体記憶装置。
4. 【請求項４】複数の行及び列を有するマトリックスを構
   成するように複数のメモリセルを配列したメモリセルア
   レイと、 外部から指定された列アドレスに基づいて、メモリセル
   アレイのメモリセルを選択し、その選択したメモリセル
   に記憶されたデータを転送し出力するデータ転送手段
   と、 外部から指定された列アドレスに基づいて前記データ転
   送手段を活性化させる活性化手段と、 前記データ転送手段に接続され、メモリセルから読み出
   されたデータの読み出し終了を検知し、その検知信号を
   出力する読み出し検知手段とを備え、 前記活性化手段は、前記読み出し検知手段から出力され
   る検知信号を入力し、その検知信号に基づいてデータの
   読み出しが終了した場合には前記データ転送手段を非活
   性化させるようにした半導体記憶装置。
5. 【請求項５】 請求項４に記載の半導体記憶装置におい
   て、 前記データ転送手段は、 複数の行及び列を有するマトリックスを構成するように
   複数のメモリセルを配列したメモリセルアレイに対し
   て、外部から指定された列アドレスに基づいて、メモリ
   セルアレイの列にアクセスし、そのアクセスした列に接
   続された入出力線対を列のメモリセルから読み出したデ
   ータに応じた電位にするアクセス手段と、 前記入出力線対に接続され、該入出力線対を互いに同電
   位にするとともに、所定の電位に設定する電位設定手段
   と、 前記入出力線対に接続され、活性化状態のときには入出
   力線対の電位差を増幅し、その増幅した電位差に基づい
   て接続されたデータバス線対をドライブし、非活性化状
   態のときにはデータバス線対を所定の電位にプリチャー
   ジする増幅手段とから構成され、 前記活性化手段は、 外部から指定された列アドレスを入力し、その入力した
   列アドレスに基づいて、列アドレスの変化を検出するア
   ドレス変化検出手段（ＡＴＤ）と、 前記アクセス手段に接続され、前記アドレス変化検出手
   段の検出結果に基づいて該アクセス手段を活性化状態に
   し、前記読み出し検知手段の検知結果に基づいて該アク
   セス手段を非活性化状態にする第１の活性化手段と、 前記電位設定手段に接続され、前記アドレス変化検出手
   段の検出結果に基づいて該電位設定手段を活性化状態に
   し、前記読み出し検知手段の検知結果に基づいて該電位
   設定手段を非活性化状態にする第２の活性化手段と、 前記増幅手段に接続され、前記アドレス変化検出手段の
   検出結果に基づいて該増幅手段を活性化状態にし、前記
   読み出し検知手段の検知結果に基づいて該増幅手段を非
   活性化状態にする第３の活性化手段とから構成された半
   導体記憶装置。