JP2626636B2 - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
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- JP2626636B2 JP2626636B2 JP7218278A JP21827895A JP2626636B2 JP 2626636 B2 JP2626636 B2 JP 2626636B2 JP 7218278 A JP7218278 A JP 7218278A JP 21827895 A JP21827895 A JP 21827895A JP 2626636 B2 JP2626636 B2 JP 2626636B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Description
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリに関し、特にダイナミックランダムアクセ
スメモリのメモリセル内にデ−タをリストアするシステ
ムに関する。
クセスメモリに関し、特にダイナミックランダムアクセ
スメモリのメモリセル内にデ−タをリストアするシステ
ムに関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ(D
RAM)においては、メモリセルは周期的にリストア(リフ
レッシュとも言う)される必要がある。このリストアは
センシング動作の一部として達成される。DRAMは典型的
には多重化アドレスを有している。ロウアドレスが最初
に生じそしてイネ−ブルされるべきワ−ドラインを選択
する。イネ−ブル化ワ−ドラインに結合されている各メ
モリセルは、そのメモリセル内に格納されているデ−タ
を、そのメモリセルが結合されている、つまるところセ
ンス増幅器に結合されているビットラインに出力する。
実際には2本のビットラインが各々のセンス増幅器に結
合されている。一方のビットラインはイネ−ブル化メモ
リセルに結合されている。他方のビットラインは基準と
して使用されている。基準として使用されているこのビ
ットラインは、それに接続されている基準すなわちダミ
−セルを多くの場合有していた。別の手法ではこの基準
ビットラインを浮動状態に設定していた。いずれの場合
においても、イネ−ブル化セルを有するビットラインと
基準ビットラインとの間に電圧差が生じ、この電圧差は
センス増幅器で増幅される。センス増幅器はこの両ビッ
トラインの電圧隔離を増大させる。センス増幅器はイネ
−ブル化メモリセルのリフレッシュを実際的に行なって
いる。リフレッシュされるべきメモリセルに関しては、
ワ−ドラインはイネ−ブルされなければならずかつイネ
−ブル化メモリセルに結合されているビットラインは、
リストアされるべきロジック状態に従って、可能な限り
電源電圧に近い電圧すなわち5ボルトまたはグランドに
設定されるべきである。
RAM)においては、メモリセルは周期的にリストア(リフ
レッシュとも言う)される必要がある。このリストアは
センシング動作の一部として達成される。DRAMは典型的
には多重化アドレスを有している。ロウアドレスが最初
に生じそしてイネ−ブルされるべきワ−ドラインを選択
する。イネ−ブル化ワ−ドラインに結合されている各メ
モリセルは、そのメモリセル内に格納されているデ−タ
を、そのメモリセルが結合されている、つまるところセ
ンス増幅器に結合されているビットラインに出力する。
実際には2本のビットラインが各々のセンス増幅器に結
合されている。一方のビットラインはイネ−ブル化メモ
リセルに結合されている。他方のビットラインは基準と
して使用されている。基準として使用されているこのビ
ットラインは、それに接続されている基準すなわちダミ
−セルを多くの場合有していた。別の手法ではこの基準
ビットラインを浮動状態に設定していた。いずれの場合
においても、イネ−ブル化セルを有するビットラインと
基準ビットラインとの間に電圧差が生じ、この電圧差は
センス増幅器で増幅される。センス増幅器はこの両ビッ
トラインの電圧隔離を増大させる。センス増幅器はイネ
−ブル化メモリセルのリフレッシュを実際的に行なって
いる。リフレッシュされるべきメモリセルに関しては、
ワ−ドラインはイネ−ブルされなければならずかつイネ
−ブル化メモリセルに結合されているビットラインは、
リストアされるべきロジック状態に従って、可能な限り
電源電圧に近い電圧すなわち5ボルトまたはグランドに
設定されるべきである。
【０００３】両ビットラインが十分に隔離状態になるた
めに要する時間は、メモリが格納しているロジックの状
態を単に判断するに要する時間よりも長い。その上、選
択ビットラインは、コラムでコ−ダがこのビットライン
を2次増幅器に結合している間には十分電源電圧に持込
まれない。従って、読取られるべく選択されたメモリセ
ルに対しての十分なリストアは起らない。選択ビットラ
インに対する装荷を軽減するため、ビットラインを2次
増幅器に結合しているコラムでコ−ダカップリングトラ
ンジスタの導電率を減少させていた。この手法は、セン
ス増幅器が選択メモリセルを有するビットラインを電源
電圧に一層近く持込むことを可能ならしめる点で有利な
効果を有していた。
めに要する時間は、メモリが格納しているロジックの状
態を単に判断するに要する時間よりも長い。その上、選
択ビットラインは、コラムでコ−ダがこのビットライン
を2次増幅器に結合している間には十分電源電圧に持込
まれない。従って、読取られるべく選択されたメモリセ
ルに対しての十分なリストアは起らない。選択ビットラ
インに対する装荷を軽減するため、ビットラインを2次
増幅器に結合しているコラムでコ−ダカップリングトラ
ンジスタの導電率を減少させていた。この手法は、セン
ス増幅器が選択メモリセルを有するビットラインを電源
電圧に一層近く持込むことを可能ならしめる点で有利な
効果を有していた。
【０００４】
【発明が解決しようとする課題】しかしながら、この手
法には不利な点があった。コラムデコ−ダカップリング
トランジスタの抵抗増大によって、読取りまたは書込み
を実施すべき速度が減少した。この結果、速度またはリ
ストアのいずれを選ぶかを決めなければならなかった。
法には不利な点があった。コラムデコ−ダカップリング
トランジスタの抵抗増大によって、読取りまたは書込み
を実施すべき速度が減少した。この結果、速度またはリ
ストアのいずれを選ぶかを決めなければならなかった。
【０００５】本発明の目的は、ダイナミックランダムア
クセスメモリに対して改良されたリストア手法を提供す
ることである。
クセスメモリに対して改良されたリストア手法を提供す
ることである。
【０００６】本発明の他の目的は、改良されたアクティ
ブサイクルを有するDRAMを提供することである。
ブサイクルを有するDRAMを提供することである。
【０００７】本発明のさらに目的とするところは、DRAM
に対する改良されたリストアタイミングスキ−ムを提供
することである。
に対する改良されたリストアタイミングスキ−ムを提供
することである。
【０００８】
【課題を解決するための手段】本発明の前記及びそれ以
外の目的は、複数のビットライン、この複数のビットラ
インに交差する複数のワ−ドライン、これらビットライ
ンとワ−ドラインとの交差部に位置する複数のリフレッ
シュ可能なメモリセル、ロウデコ−ダ回路、それぞれの
ビットラインに結合された複数のセンス増幅器、コラム
デコ−ダ回路、共通デ−タラインに結合されたCMOS2次
センス増幅器、バイアス回路、およびタイミング制御回
路を有するダイナミックランダムアクセスメモリにおい
て達成される。各メモリセルは、イネ−ブルにされるそ
のそれぞれのワ−ドラインに応答してメモリ内に格納さ
れたデ−タを表わす信号をそのそれぞれのビットライン
に供給する。ロウデコ−ダ回路は、ロウアドレスの取り
込みに応答して選択ワ−ドラインをイネ−ブル状態に設
定し、ロウディセ−ブル信号の取り込みに応答してワ−
ドラインの全てをディセ−ブル状態に設定する。各セン
ス増幅器はそれぞれのビットラインとイネ−ブル化ワ−
ドラインに結合されたメモリセルによって供給されたそ
れぞれのビットライン上の信号を増幅する。コラムデコ
−ダ回路は、センス増幅器のイネ−ブル後にコラムアド
レスの取り込みに応答して共通デ−タラインに選択ビッ
トラインを結合し、メモリ装置のアクティブ／インアク
ティブ・サイクルを制御するクロック信号がインアクテ
ィブへの移行を指示したことに応答して共通デ−タライ
ンから選択ビットラインをディカップルする。CMOS2次
センス増幅器は、共通デ−タラインに接続され、選択ビ
ットラインから共通デ−タラインに結合された信号を増
幅する。CMOS2次増幅器は電圧供給端子に接続され、増
幅用電源電圧を受信する。バイアス回路は、コラムデコ
−ダ回路が選択ビットラインを共通デ−タラインに結合
する前に、増幅用電源電圧の50％より大きく、かつ、70
％より大きくない電圧にデ−タラインをバイアスする。
タイミング制御回路は、クロック信号のインアクティブ
への移行の指示から十分な期間経過後にロウディセ−ブ
ル信号を発生し、コラムデコ−ダ回路がロウディセ−ブ
ル信号の発生前にディセ−ブルされることを保証する。
外の目的は、複数のビットライン、この複数のビットラ
インに交差する複数のワ−ドライン、これらビットライ
ンとワ−ドラインとの交差部に位置する複数のリフレッ
シュ可能なメモリセル、ロウデコ−ダ回路、それぞれの
ビットラインに結合された複数のセンス増幅器、コラム
デコ−ダ回路、共通デ−タラインに結合されたCMOS2次
センス増幅器、バイアス回路、およびタイミング制御回
路を有するダイナミックランダムアクセスメモリにおい
て達成される。各メモリセルは、イネ−ブルにされるそ
のそれぞれのワ−ドラインに応答してメモリ内に格納さ
れたデ−タを表わす信号をそのそれぞれのビットライン
に供給する。ロウデコ−ダ回路は、ロウアドレスの取り
込みに応答して選択ワ−ドラインをイネ−ブル状態に設
定し、ロウディセ−ブル信号の取り込みに応答してワ−
ドラインの全てをディセ−ブル状態に設定する。各セン
ス増幅器はそれぞれのビットラインとイネ−ブル化ワ−
ドラインに結合されたメモリセルによって供給されたそ
れぞれのビットライン上の信号を増幅する。コラムデコ
−ダ回路は、センス増幅器のイネ−ブル後にコラムアド
レスの取り込みに応答して共通デ−タラインに選択ビッ
トラインを結合し、メモリ装置のアクティブ／インアク
ティブ・サイクルを制御するクロック信号がインアクテ
ィブへの移行を指示したことに応答して共通デ−タライ
ンから選択ビットラインをディカップルする。CMOS2次
センス増幅器は、共通デ−タラインに接続され、選択ビ
ットラインから共通デ−タラインに結合された信号を増
幅する。CMOS2次増幅器は電圧供給端子に接続され、増
幅用電源電圧を受信する。バイアス回路は、コラムデコ
−ダ回路が選択ビットラインを共通デ−タラインに結合
する前に、増幅用電源電圧の50％より大きく、かつ、70
％より大きくない電圧にデ−タラインをバイアスする。
タイミング制御回路は、クロック信号のインアクティブ
への移行の指示から十分な期間経過後にロウディセ−ブ
ル信号を発生し、コラムデコ−ダ回路がロウディセ−ブ
ル信号の発生前にディセ−ブルされることを保証する。
【０００９】
【実施例】第1図は、通常の場合アドレスバッファ回路1
1、アレイ12、ロウデコ−ダ13、コラムデコ−ダ14、ク
ロック回路16、デ−タライン対17、デ−タラインバイア
ス回路18、2次増幅器19、センス増幅器クロック回路2
1、コラムイネ−ブルジェネレ−タ22、及び出力バッフ
ァ23を具備するメモリ10を示す。アレイ12は、ビットラ
インとワ−ドラインとの各々の交差部に設けられたダイ
ナミックランダムアクセルメモリセルを有する複数の交
差するワ−ドラインとビットライン及びビットラインの
各対に対するセンス増幅器を具備している。第1図に示
すアレイ12は、メモリセル25,26,27,28,29,30,31,32
と、センス増幅器33,34と、結合トランジスタ36,37,38,
39と、ワ−ドライン41,42,43,44と、ビットライン46,4
7,48,49で構成されている。デ−タライン対17はデ−タ
ライン51,52で構成されている。メモリアレイセル25〜3
2は記憶容量を有するＰチャンネルトランジスタであ
る。Ｐチャンネルトランジスタのこのような使用法は、
Ｎチャンネルトランジスタの使用のように一般的ではな
いにしても、この技術分野では良く知られているもので
ある。各メモリセル25〜32は、制御入力、デ−タ入/出
力(Ｉ/Ｏ)、及び基準端子を有している。すべてのメモ
リセル25〜32の基準端子は、5ボルト電源電圧を取り込
むための正の電源供給端子であるＶDDに接続されてい
る。
1、アレイ12、ロウデコ−ダ13、コラムデコ−ダ14、ク
ロック回路16、デ−タライン対17、デ−タラインバイア
ス回路18、2次増幅器19、センス増幅器クロック回路2
1、コラムイネ−ブルジェネレ−タ22、及び出力バッフ
ァ23を具備するメモリ10を示す。アレイ12は、ビットラ
インとワ−ドラインとの各々の交差部に設けられたダイ
ナミックランダムアクセルメモリセルを有する複数の交
差するワ−ドラインとビットライン及びビットラインの
各対に対するセンス増幅器を具備している。第1図に示
すアレイ12は、メモリセル25,26,27,28,29,30,31,32
と、センス増幅器33,34と、結合トランジスタ36,37,38,
39と、ワ−ドライン41,42,43,44と、ビットライン46,4
7,48,49で構成されている。デ−タライン対17はデ−タ
ライン51,52で構成されている。メモリアレイセル25〜3
2は記憶容量を有するＰチャンネルトランジスタであ
る。Ｐチャンネルトランジスタのこのような使用法は、
Ｎチャンネルトランジスタの使用のように一般的ではな
いにしても、この技術分野では良く知られているもので
ある。各メモリセル25〜32は、制御入力、デ−タ入/出
力(Ｉ/Ｏ)、及び基準端子を有している。すべてのメモ
リセル25〜32の基準端子は、5ボルト電源電圧を取り込
むための正の電源供給端子であるＶDDに接続されてい
る。
【００１０】アドレスバッファ回路11は、アドレス信号
Ａ0,Ａ1,Ａ2,Ａ3,Ａ4,Ａ5,Ａ6,Ａ7,及びＡ8を取り込
む。クロック16は、ロウアドレスストロ−ブ信号＊RAS
を取り込む。アスタリスク(＊)は、信号がロジックロウ
のときアクティブであることを表すために使用されてい
る。アドレス信号Ａ0〜Ａ8はまず9本のロウアドレス信
号次に9本のコラムアドレス信号として多重化される。
これは262144箇所のメモリロケ−ションをアドレスする
手段を提供する。これは、256Ｋ DRAMとして公知の従
来的なものである。アドレス信号Ａ0〜Ａ8は、ロウデコ
−ダ13とコラムデコ−ダ14とに結合されているアドレス
バス53上に多重化される。アドレスバッファ回路11は、
アドレス信号Ａ0〜Ａ8に応答して、ロウアドレスとコラ
ムアドレスとをバス 48に供給する。代表的なNMOS DRA
Mにおいては、ロウアドレスはロウアドレスストロ−ブ
信号＊RASによってクロックされ、コラムアドレスはコ
ラムアドレスストロ−ブ信号＊ＣＡＳによってクロック
される。しかしながらCMOS DRAMにおいては、コラムア
ドレスとロウアドレスとの両者を信号＊RASのみでタイ
ミングをとることが有利であるとされている。メモリ10
はCMOS DRAMであり、このCMOS DRAM内の回路11、回路
16、デコ−ダ13,14、回路18、増幅器19、及びバッファ2
3のごとき制御回路のほとんどがCMOSである。インアク
ティブ状態からアクティブ状態への信号＊RASの切り替
わりに際して、クロック回路16はバッファイネ−ブル信
号ＢＥを発生する。このＢＥ信号に応答して、回路11へ
の入力として現れているアドレス信号Ａ0〜Ａ8は、バッ
ファ11内にラッチされそしてロウアドレス信号としてバ
ス53上に結合される。信号ＢＥは約4ナノ秒(ns)の間ア
クティブ状態を保つ。アドレスバッファ11は、信号ＢＥ
がインアクティブ状態の間、ラッチされたアドレスをバ
ス53に供給する。回路16は、信号＊RASがアクティブで
あることに応答して、アクティブ状態においてロウイネ
−ブル信号ＲＯＥをロウデコ−ダ13に供給する。アクテ
ィブ状態にある信号ＲＯＥが存在することにより、ロウ
デコ−ダ13は、バス53上にあるロウアドレスに応答す
る。信号ＲＯＥは比較的短時間すなわち約4nsの間アク
ティブ状態になるが、この時間はロウデコ−ダ13がバス
53に取り込まれたロウアドレスをラッチするために十分
に長いものである。信号ＲＯＥがインアクティブになっ
た後は、ロウデコ−ダ13はもはやバス53上の信号に応答
しない。信号ＲＯＥは、ロウデコ−ダ13によって取り込
まれたアドレスがバッファ11によりラッチ完了したロウ
アドレスであるときにのみアクティブになるように時間
制御されている。
Ａ0,Ａ1,Ａ2,Ａ3,Ａ4,Ａ5,Ａ6,Ａ7,及びＡ8を取り込
む。クロック16は、ロウアドレスストロ−ブ信号＊RAS
を取り込む。アスタリスク(＊)は、信号がロジックロウ
のときアクティブであることを表すために使用されてい
る。アドレス信号Ａ0〜Ａ8はまず9本のロウアドレス信
号次に9本のコラムアドレス信号として多重化される。
これは262144箇所のメモリロケ−ションをアドレスする
手段を提供する。これは、256Ｋ DRAMとして公知の従
来的なものである。アドレス信号Ａ0〜Ａ8は、ロウデコ
−ダ13とコラムデコ−ダ14とに結合されているアドレス
バス53上に多重化される。アドレスバッファ回路11は、
アドレス信号Ａ0〜Ａ8に応答して、ロウアドレスとコラ
ムアドレスとをバス 48に供給する。代表的なNMOS DRA
Mにおいては、ロウアドレスはロウアドレスストロ−ブ
信号＊RASによってクロックされ、コラムアドレスはコ
ラムアドレスストロ−ブ信号＊ＣＡＳによってクロック
される。しかしながらCMOS DRAMにおいては、コラムア
ドレスとロウアドレスとの両者を信号＊RASのみでタイ
ミングをとることが有利であるとされている。メモリ10
はCMOS DRAMであり、このCMOS DRAM内の回路11、回路
16、デコ−ダ13,14、回路18、増幅器19、及びバッファ2
3のごとき制御回路のほとんどがCMOSである。インアク
ティブ状態からアクティブ状態への信号＊RASの切り替
わりに際して、クロック回路16はバッファイネ−ブル信
号ＢＥを発生する。このＢＥ信号に応答して、回路11へ
の入力として現れているアドレス信号Ａ0〜Ａ8は、バッ
ファ11内にラッチされそしてロウアドレス信号としてバ
ス53上に結合される。信号ＢＥは約4ナノ秒(ns)の間ア
クティブ状態を保つ。アドレスバッファ11は、信号ＢＥ
がインアクティブ状態の間、ラッチされたアドレスをバ
ス53に供給する。回路16は、信号＊RASがアクティブで
あることに応答して、アクティブ状態においてロウイネ
−ブル信号ＲＯＥをロウデコ−ダ13に供給する。アクテ
ィブ状態にある信号ＲＯＥが存在することにより、ロウ
デコ−ダ13は、バス53上にあるロウアドレスに応答す
る。信号ＲＯＥは比較的短時間すなわち約4nsの間アク
ティブ状態になるが、この時間はロウデコ−ダ13がバス
53に取り込まれたロウアドレスをラッチするために十分
に長いものである。信号ＲＯＥがインアクティブになっ
た後は、ロウデコ−ダ13はもはやバス53上の信号に応答
しない。信号ＲＯＥは、ロウデコ−ダ13によって取り込
まれたアドレスがバッファ11によりラッチ完了したロウ
アドレスであるときにのみアクティブになるように時間
制御されている。
【００１１】信号ＢＥは、信号ＢＥが前にインアクティ
ブ状態に切替わった後、所定の時間遅延をもって再びア
クティブ状態に切り換えられる。信号＊RASのアクティ
ブ化完了後のこの2回目の信号ＢＥのアクティブ状態へ
の切替わりにより、バッファ11によって取り込まれたア
ドレス信号Ａ0〜Ａ8がコラムアドレスとしてバス53に結
合される。コラムデコ−ダ14は、コラムデコ−ダ14がコ
ラムイネ−ブル信号＊COEを取り込み完了後、バス53上
のコラムアドレスに応答する。信号＊COEはコラムイネ
−ブルジェネレ−タ22からコラムデコ−ダ14によって取
り込まれる。ジェネレ−タ22は、センス増幅器33及び34
をもイネ−ブル化するセンス増幅器クロック21に応答し
て信号＊COEを供給する。
ブ状態に切替わった後、所定の時間遅延をもって再びア
クティブ状態に切り換えられる。信号＊RASのアクティ
ブ化完了後のこの2回目の信号ＢＥのアクティブ状態へ
の切替わりにより、バッファ11によって取り込まれたア
ドレス信号Ａ0〜Ａ8がコラムアドレスとしてバス53に結
合される。コラムデコ−ダ14は、コラムデコ−ダ14がコ
ラムイネ−ブル信号＊COEを取り込み完了後、バス53上
のコラムアドレスに応答する。信号＊COEはコラムイネ
−ブルジェネレ−タ22からコラムデコ−ダ14によって取
り込まれる。ジェネレ−タ22は、センス増幅器33及び34
をもイネ−ブル化するセンス増幅器クロック21に応答し
て信号＊COEを供給する。
【００１２】ロウデコ−ダ13は、バス53からのロウアド
レスの取り込み及びラッチングに応答して、ワ−ドライ
ン41〜44のうちの選択された1つをイネ−ブル状態にす
る。説明を明確にするため、4本のワ−ドラインのみを
示してある。256Ｋ DRAMは周知のとおり、ここに示し
たものよりはるかに多いワ−ドライン、ビットライン、
及びセンス増幅器を有している。イネ−ブル化ワ−ドラ
インは、イネ−ブル状態にラッチされる。選択されたワ
−ドラインがイネ−ブル状態になった後、ロウデコ−ダ
13は、このロウデコ−ダ13に結合されているクロック21
に作用してジェネレ−タ22に信号＊COEをアクティブ化
せしめるとともにセンス増幅器33及び34をイネ−ブル化
せしめる。信号＊COEのアクティブ化は、センス増幅器3
3および34がそれらが結合されているビットラインに信
号を発生した後に、コラムデコ−ダ14をアクティブ化す
るように時間制御されている。センス増幅器33はビット
ライン46,47に結合されている。センス増幅器34はビッ
トライン48,49に結合されている。メモリセル25,26は、
ワ−ドライン41に接続されているそれらの制御入力を有
している。メモリセル27,28は、ワ−ドライン42に接続
されているそれらの制御入力を有している。メモリセル
29,30は、ワ−ドライン43に接続されているそれらの制
御入力を有している。メモリセル31,32は、ワ−ドライ
ン44に接続されているそれらの制御入力を有している。
メモリセル25,29は、ビットライン46に接続されている
それらのデ−タＩ/Ｏを有している。メモリセル27,31
は、ビットライン47に接続されているそれらのデ−タＩ
/Ｏを有している。メモリセル26,30は、ビットライン48
に接続されているそれらのデ−タＩ/Ｏを有している。
メモリセル28,32は、ビットライン49に接続されている
それらのデ−タＩ/Ｏを有している。ロウアドレスがワ
−ドライン42を選択しているものと仮定すると、ワ−ド
ライン42はそれをロジツクハイからロジックロウに切り
換えるロウデコ−ダによってイネ−ブル状態に設定され
る。このことは、メモリセル27,28にデ−タをビットラ
イン47,49にそれぞれ出力せしめる。ビットライン46,48
に沿うメモリセルはイネ−ブル状態に設定されない。ビ
ットライン46,47はビットライン対56を構成し、ビット
ライン48,49はビットライン対57を構成している。セン
ス増幅器33,34はそれぞれビットライン対56,57に接続さ
れている。ワ−ドライン42がイネ−ブル状態になる前
に、ビットライン対56,57はセンス増幅器33,34によって
約(1/2)VDDに等化される。センス増幅器によるビットラ
インの等化は、クロック21によって取り込まれるアクテ
ィブ信号＊COEに応答してクロック21の制御下で達成さ
れる。ワ−ドライン42がイネ−ブル状態になった後、ク
ロック21はセンス増幅器33,34をイネ−ブル状態に設定
し、それによりセンス増幅器33,34はデ−タをそれぞれ
ビットライン47,49に出力するメモリセル27,28によって
生じた電圧差の増幅を開始する。センス増幅器33,34が
ビットライン対56,57上の差の増幅を開始した直後、コ
ラムデコ−ダ14によって選択されたビットライン対はデ
−タライン対17に結合される。
レスの取り込み及びラッチングに応答して、ワ−ドライ
ン41〜44のうちの選択された1つをイネ−ブル状態にす
る。説明を明確にするため、4本のワ−ドラインのみを
示してある。256Ｋ DRAMは周知のとおり、ここに示し
たものよりはるかに多いワ−ドライン、ビットライン、
及びセンス増幅器を有している。イネ−ブル化ワ−ドラ
インは、イネ−ブル状態にラッチされる。選択されたワ
−ドラインがイネ−ブル状態になった後、ロウデコ−ダ
13は、このロウデコ−ダ13に結合されているクロック21
に作用してジェネレ−タ22に信号＊COEをアクティブ化
せしめるとともにセンス増幅器33及び34をイネ−ブル化
せしめる。信号＊COEのアクティブ化は、センス増幅器3
3および34がそれらが結合されているビットラインに信
号を発生した後に、コラムデコ−ダ14をアクティブ化す
るように時間制御されている。センス増幅器33はビット
ライン46,47に結合されている。センス増幅器34はビッ
トライン48,49に結合されている。メモリセル25,26は、
ワ−ドライン41に接続されているそれらの制御入力を有
している。メモリセル27,28は、ワ−ドライン42に接続
されているそれらの制御入力を有している。メモリセル
29,30は、ワ−ドライン43に接続されているそれらの制
御入力を有している。メモリセル31,32は、ワ−ドライ
ン44に接続されているそれらの制御入力を有している。
メモリセル25,29は、ビットライン46に接続されている
それらのデ−タＩ/Ｏを有している。メモリセル27,31
は、ビットライン47に接続されているそれらのデ−タＩ
/Ｏを有している。メモリセル26,30は、ビットライン48
に接続されているそれらのデ−タＩ/Ｏを有している。
メモリセル28,32は、ビットライン49に接続されている
それらのデ−タＩ/Ｏを有している。ロウアドレスがワ
−ドライン42を選択しているものと仮定すると、ワ−ド
ライン42はそれをロジツクハイからロジックロウに切り
換えるロウデコ−ダによってイネ−ブル状態に設定され
る。このことは、メモリセル27,28にデ−タをビットラ
イン47,49にそれぞれ出力せしめる。ビットライン46,48
に沿うメモリセルはイネ−ブル状態に設定されない。ビ
ットライン46,47はビットライン対56を構成し、ビット
ライン48,49はビットライン対57を構成している。セン
ス増幅器33,34はそれぞれビットライン対56,57に接続さ
れている。ワ−ドライン42がイネ−ブル状態になる前
に、ビットライン対56,57はセンス増幅器33,34によって
約(1/2)VDDに等化される。センス増幅器によるビットラ
インの等化は、クロック21によって取り込まれるアクテ
ィブ信号＊COEに応答してクロック21の制御下で達成さ
れる。ワ−ドライン42がイネ−ブル状態になった後、ク
ロック21はセンス増幅器33,34をイネ−ブル状態に設定
し、それによりセンス増幅器33,34はデ−タをそれぞれ
ビットライン47,49に出力するメモリセル27,28によって
生じた電圧差の増幅を開始する。センス増幅器33,34が
ビットライン対56,57上の差の増幅を開始した直後、コ
ラムデコ−ダ14によって選択されたビットライン対はデ
−タライン対17に結合される。
【００１３】コラムデコ−ダ14は複数の出力を有してい
る。これら出力の1つはコラムアドレスによってアクテ
ィブになるべく選択される。第1及び第2の出力のみが第
1図に示してある。カップリングトランジスタ36,37は、
コラムデコ−ダ14の第1の出力に接続されている制御ゲ
−トを有している。カップリングトランジスタ38,39
は、コラムデコ−ダ14の第2の出力に接続されている制
御ゲ−トを有している。トランジスタ36は、デ−タライ
ン51に接続されている第1の電流電極と、ビットライン4
6に接続されている第2の電流電極とを有している。トラ
ンジスタ37は、デ−タライン52に接続されている第1の
電流電極と、ビットライン47に接続されている第2の電
流電極とを有している。トランジスタ38は、デ−タライ
ン51に接続されている第1の電流電極と、ビットライン4
8に接続されている第2の電流電極とを有している。トラ
ンジスタ39は、デ−タライン52に接続されている第1の
電流電極と、ビットライン49に接続されている第2の電
流電極とを有している。トランジスタ36〜39は、Ｎチャ
ンネルトランジスタである。ビットライン対56はトラン
ジスタ36,37を経由してデ−タライン対17に結合されて
いる。デコ−ダ14の第1の出力は、コラムアドレスによ
ってロジックハイにおいてアクティブになるべく選択さ
れる。ロジックハイは、信号＊COEがアクティブになる
まで、デコ−ダ14によってもたらされない。信号＊COE
は、センス増幅器がビットライン対上の電圧差の増幅を
開始する後までビットライン対がデ−タライン対17に結
合されないような制御を提供する。
る。これら出力の1つはコラムアドレスによってアクテ
ィブになるべく選択される。第1及び第2の出力のみが第
1図に示してある。カップリングトランジスタ36,37は、
コラムデコ−ダ14の第1の出力に接続されている制御ゲ
−トを有している。カップリングトランジスタ38,39
は、コラムデコ−ダ14の第2の出力に接続されている制
御ゲ−トを有している。トランジスタ36は、デ−タライ
ン51に接続されている第1の電流電極と、ビットライン4
6に接続されている第2の電流電極とを有している。トラ
ンジスタ37は、デ−タライン52に接続されている第1の
電流電極と、ビットライン47に接続されている第2の電
流電極とを有している。トランジスタ38は、デ−タライ
ン51に接続されている第1の電流電極と、ビットライン4
8に接続されている第2の電流電極とを有している。トラ
ンジスタ39は、デ−タライン52に接続されている第1の
電流電極と、ビットライン49に接続されている第2の電
流電極とを有している。トランジスタ36〜39は、Ｎチャ
ンネルトランジスタである。ビットライン対56はトラン
ジスタ36,37を経由してデ−タライン対17に結合されて
いる。デコ−ダ14の第1の出力は、コラムアドレスによ
ってロジックハイにおいてアクティブになるべく選択さ
れる。ロジックハイは、信号＊COEがアクティブになる
まで、デコ−ダ14によってもたらされない。信号＊COE
は、センス増幅器がビットライン対上の電圧差の増幅を
開始する後までビットライン対がデ−タライン対17に結
合されないような制御を提供する。
【００１４】デ−タライン51,52は、ワ−ドラインがイ
ネ−ブル状態になる前にその電圧においてビットライン
が等化される電圧に概ね等しい電圧にプリチャ−ジされ
ている。この電圧は概ね(1/2)ＶDDであるが、(1/2)ＶDD
よりも数1/10ボルト高い電圧である。デ−タライン51,5
2のこのバイアスは、デ−タライン51に接続されている
第1の出力、デ−タライン52に接続されている第2の出
力、ＶDDに接続されている第1の電源取り込み端子、及
びグランドに接続されている第2の電源取り込み端子を
有するバイアス回路18によって実現されている。デ−タ
ライン51,52を概ね(1/2)ＶDDにバイアスすることによっ
て、増幅器19をその最適利得領域にバイアスする利点を
もたらす。増幅器19のごとき従来型のCMOS作動増幅器に
関する「利得対バイアス電圧」のプロット図を第2図に
示してある。バイアス電圧が電源電圧の約70％に達する
時点で、利得は著しく減少する。従って、バイアス電圧
は電源電圧の70％を超過しないある中間の電圧にあるこ
とが望ましい。バイアス回路18は、＊RASのアクティブ
化に応答してデ−タライン対上に所望のバイアス電圧を
設定する。バイアス回路18の第1の部分は信号＊COEによ
って制御され、第2の部分は書込信号＊Ｗによって制御
されている。信号＊Ｗによって制御されているバイアス
回路18の第2の部分は、信号＊Ｗがインアクティブであ
るとき、すなわちメモリ10が読取りモ−ドにあるときに
アクティブになる。バイアスの第1の部分の印加はアク
ティブ信号＊COEの取り込みに応答してバイアス回路18
によって終止せしめられる。コラムデコ−ダは信号＊CO
Eがアクティブ状態になるまでアクティブ化されないの
で、バイアス回路18はビットライン対がデ−タライン対
17に結合されるともはや全バイアスを供給しないことに
なる。信号＊COEがアクティブ状態になると、ビットラ
イン対が選択され、このことは事実上デ−タライン対17
に結合されるべきセンス増幅器を選択することになる。
バイアス回路18の第2の部分は、デ−タライン対にバイ
アスが全然印加されない場合にセンス増幅器が設定する
ことになるバイアスをオフセットするべく選択されたセ
ンス増幅器のデ−タライン対17への結合時にアクティブ
の状態を存続する。このことはデ−タライン対17を2次
増幅器19の高利得領域内にバイアス保持するものであ
る。
ネ−ブル状態になる前にその電圧においてビットライン
が等化される電圧に概ね等しい電圧にプリチャ−ジされ
ている。この電圧は概ね(1/2)ＶDDであるが、(1/2)ＶDD
よりも数1/10ボルト高い電圧である。デ−タライン51,5
2のこのバイアスは、デ−タライン51に接続されている
第1の出力、デ−タライン52に接続されている第2の出
力、ＶDDに接続されている第1の電源取り込み端子、及
びグランドに接続されている第2の電源取り込み端子を
有するバイアス回路18によって実現されている。デ−タ
ライン51,52を概ね(1/2)ＶDDにバイアスすることによっ
て、増幅器19をその最適利得領域にバイアスする利点を
もたらす。増幅器19のごとき従来型のCMOS作動増幅器に
関する「利得対バイアス電圧」のプロット図を第2図に
示してある。バイアス電圧が電源電圧の約70％に達する
時点で、利得は著しく減少する。従って、バイアス電圧
は電源電圧の70％を超過しないある中間の電圧にあるこ
とが望ましい。バイアス回路18は、＊RASのアクティブ
化に応答してデ−タライン対上に所望のバイアス電圧を
設定する。バイアス回路18の第1の部分は信号＊COEによ
って制御され、第2の部分は書込信号＊Ｗによって制御
されている。信号＊Ｗによって制御されているバイアス
回路18の第2の部分は、信号＊Ｗがインアクティブであ
るとき、すなわちメモリ10が読取りモ−ドにあるときに
アクティブになる。バイアスの第1の部分の印加はアク
ティブ信号＊COEの取り込みに応答してバイアス回路18
によって終止せしめられる。コラムデコ−ダは信号＊CO
Eがアクティブ状態になるまでアクティブ化されないの
で、バイアス回路18はビットライン対がデ−タライン対
17に結合されるともはや全バイアスを供給しないことに
なる。信号＊COEがアクティブ状態になると、ビットラ
イン対が選択され、このことは事実上デ−タライン対17
に結合されるべきセンス増幅器を選択することになる。
バイアス回路18の第2の部分は、デ−タライン対にバイ
アスが全然印加されない場合にセンス増幅器が設定する
ことになるバイアスをオフセットするべく選択されたセ
ンス増幅器のデ−タライン対17への結合時にアクティブ
の状態を存続する。このことはデ−タライン対17を2次
増幅器19の高利得領域内にバイアス保持するものであ
る。
【００１５】デ−タライン17上のバイアスによって増幅
器19がその最適利得状態で作動することにより、デ−タ
ライン51,52上にもたらされた電圧差は、デ−タライン
が電源電圧に近くまたは電源電圧にバイアスされていた
従来技術の場合よりもさらに大きく増幅される。これに
よって、デ−タライン対17に結合されている電圧差によ
って表わされているデ−タの一層迅速なレゾリュ−ショ
ンをもたらすことになる。増幅器19は、デ−タライン5
1,52によって供給された差入力の増幅出力である出力を
有している。出力バッファ23は、増幅器19の出力に接続
されている入力と、メモリ10の出力として出力デ−タ信
号ＤＯを提供する出力を有している。この出力バッファ
23はスレッショルドを有し、このスレッショルドにおい
て必要に応じてデ−タ信号ＤＯを確実に出力する。出力
バッファＤＯのこのスレッショルドは、増幅器19の機能
的利得を増大せしめたこと、すなわちデ−タラインを中
間電圧にバイアスしたことによって、一層迅速に到達す
る。
器19がその最適利得状態で作動することにより、デ−タ
ライン51,52上にもたらされた電圧差は、デ−タライン
が電源電圧に近くまたは電源電圧にバイアスされていた
従来技術の場合よりもさらに大きく増幅される。これに
よって、デ−タライン対17に結合されている電圧差によ
って表わされているデ−タの一層迅速なレゾリュ−ショ
ンをもたらすことになる。増幅器19は、デ−タライン5
1,52によって供給された差入力の増幅出力である出力を
有している。出力バッファ23は、増幅器19の出力に接続
されている入力と、メモリ10の出力として出力デ−タ信
号ＤＯを提供する出力を有している。この出力バッファ
23はスレッショルドを有し、このスレッショルドにおい
て必要に応じてデ−タ信号ＤＯを確実に出力する。出力
バッファＤＯのこのスレッショルドは、増幅器19の機能
的利得を増大せしめたこと、すなわちデ−タラインを中
間電圧にバイアスしたことによって、一層迅速に到達す
る。
【００１６】出力バッファ23は、アクティブである信号
＊ＣＡＳに応答して信号ＤＯとしてその入力上に供給さ
れるデ−タをクロックする。デ−タが一層速めにレディ
状態になるので、アクティブになる信号＊RASと有効で
ある信号ＤＯとの間の時間の設計仕様が緩和される。
＊ＣＡＳに応答して信号ＤＯとしてその入力上に供給さ
れるデ−タをクロックする。デ−タが一層速めにレディ
状態になるので、アクティブになる信号＊RASと有効で
ある信号ＤＯとの間の時間の設計仕様が緩和される。
【００１７】ビットライン対56がデ−タライン対17に結
合されている記述の例に関しては、ビットライン46とビ
ットライン47はアクセスしたメモリセルすなわちメモリ
セル27の最適リストアに必要な十分な電圧隔離に到達し
ない。最適リストアのためには、一方のビットラインは
グランドになりそして他方のビットラインはＶDDになる
べきである。メモリセル27がロジックハイを格納してい
た場合は、最適リストアのためにはビットライン47はＶ
DDにあるべきである。反対にメモリセル27がロジックロ
ウを格納していた場合は、最適リストアのためにはビッ
トライン47はグランドにあるべきである。ビットライン
46及び47はデ−タライン対17に結合されているので十分
に隔離されない。アクセスされていないビットライン対
のすべては、選択されていないビットライン上のアクセ
スされたセルが十分にリフレッシュされるように、十分
に隔離される。過去においては、コラムデコ−ダとロウ
デコ−ダの両者は同時にディセ−ブル状態に設定されて
いた。コラムデコ−ダをディセ−ブルすることによっ
て、選択されたビットラインをデ−タラインからディカ
ップルしていた。ロウデコ−ダをディセ−ブルすること
によって、選択されたワ−ドラインを含みワ−ドライン
のすべてをディセ−ブルしていた。選択されたワ−ドラ
インがいったんディセ−ブルされると、そのワ−ドライ
ンに沿うメモリセルのリストアは完了する。
合されている記述の例に関しては、ビットライン46とビ
ットライン47はアクセスしたメモリセルすなわちメモリ
セル27の最適リストアに必要な十分な電圧隔離に到達し
ない。最適リストアのためには、一方のビットラインは
グランドになりそして他方のビットラインはＶDDになる
べきである。メモリセル27がロジックハイを格納してい
た場合は、最適リストアのためにはビットライン47はＶ
DDにあるべきである。反対にメモリセル27がロジックロ
ウを格納していた場合は、最適リストアのためにはビッ
トライン47はグランドにあるべきである。ビットライン
46及び47はデ−タライン対17に結合されているので十分
に隔離されない。アクセスされていないビットライン対
のすべては、選択されていないビットライン上のアクセ
スされたセルが十分にリフレッシュされるように、十分
に隔離される。過去においては、コラムデコ−ダとロウ
デコ−ダの両者は同時にディセ−ブル状態に設定されて
いた。コラムデコ−ダをディセ−ブルすることによっ
て、選択されたビットラインをデ−タラインからディカ
ップルしていた。ロウデコ−ダをディセ−ブルすること
によって、選択されたワ−ドラインを含みワ−ドライン
のすべてをディセ−ブルしていた。選択されたワ−ドラ
インがいったんディセ−ブルされると、そのワ−ドライ
ンに沿うメモリセルのリストアは完了する。
【００１８】最適なリストアを達成するために、コラム
デコ−ダ14はロウデコ−ダ13がディセ−ブルされる前に
ディセ−ブルされる。以前に選択されたビットライン、
すなわち説明の例のビットライン46及び47は、選択され
たワ−ドラインすなわちワ−ドライン42がイネ−ブルさ
れている間に十分隔離される。ワ−ドライン42がイネ−
ブル状態にあると、選択されたメモリセル27もやはりリ
ストアされる。コラムデコ−ダ14は、信号＊RASがイン
アクティブとなるのに応答してディセ−ブルされる。し
かし、ロウデコ−ダ13は信号＊RASがインアクティブに
なるのに続く所定の遅延時間までディセ−ブル状態にな
らない。ロウデコ−ダ13は、アクティブになる、クロッ
ク16から取り込まれるロウデコ−ダディセ−ブル信号Ｒ
Ｄに応答してディセ−ブルされる。信号ＲＤは、＊RAS
のインアクティブ状態への切り換え完了の約15ｎｓ後に
アクティブになる。このことは、選択されたビットライ
ン対すなわちビットライン対56がデ−タライン対すなわ
ちデ−タライン対17からディカップルされた後約15ｎｓ
の間、選択されたワ−ドラインをイネ−ブル状態に保つ
効果を有する。ビットライン対56がデ−タライン17から
ディカップルされた状態で、センス増幅器33はビットラ
イン46と47の隔離を完了する。ビットライン対17がデ−
タライン対17からディカップルされた後ワ−ドライン42
がイネ−ブル状態にある15ｎｓ以内に、ビットライン46
と47の一方がＶDDに持ち込まれ、そして他方がグランド
にもちこまれる。メモリセル27の最適リストアはこのよ
うにして達成される。この最適リストアは、信号＊RAS
がアクティブ状態になければならない時間を増大せしめ
ることなく達成される。信号＊RASがアクティブ状態に
なければならない最少時間期間は、最少アクティブサイ
クルタイムとして知られている。このアクティブサイク
ルタイムは、上記のとおりこのリフレッシュ動作によっ
て影響されない。さらに、このリストア達成に関して信
号＊ＣＡＳに体する依存性は全然ないものである。カッ
プリングトランジスタ36と37の利得もビットライン上の
負荷効果を減少せしめる目的で減少の必要がない。カッ
プリングトランジスタ36〜39の利得は、メモリセルの適
切なリストアを得る目的で速度の犠牲を必要としない範
囲で選択することができる。
デコ−ダ14はロウデコ−ダ13がディセ−ブルされる前に
ディセ−ブルされる。以前に選択されたビットライン、
すなわち説明の例のビットライン46及び47は、選択され
たワ−ドラインすなわちワ−ドライン42がイネ−ブルさ
れている間に十分隔離される。ワ−ドライン42がイネ−
ブル状態にあると、選択されたメモリセル27もやはりリ
ストアされる。コラムデコ−ダ14は、信号＊RASがイン
アクティブとなるのに応答してディセ−ブルされる。し
かし、ロウデコ−ダ13は信号＊RASがインアクティブに
なるのに続く所定の遅延時間までディセ−ブル状態にな
らない。ロウデコ−ダ13は、アクティブになる、クロッ
ク16から取り込まれるロウデコ−ダディセ−ブル信号Ｒ
Ｄに応答してディセ−ブルされる。信号ＲＤは、＊RAS
のインアクティブ状態への切り換え完了の約15ｎｓ後に
アクティブになる。このことは、選択されたビットライ
ン対すなわちビットライン対56がデ−タライン対すなわ
ちデ−タライン対17からディカップルされた後約15ｎｓ
の間、選択されたワ−ドラインをイネ−ブル状態に保つ
効果を有する。ビットライン対56がデ−タライン17から
ディカップルされた状態で、センス増幅器33はビットラ
イン46と47の隔離を完了する。ビットライン対17がデ−
タライン対17からディカップルされた後ワ−ドライン42
がイネ−ブル状態にある15ｎｓ以内に、ビットライン46
と47の一方がＶDDに持ち込まれ、そして他方がグランド
にもちこまれる。メモリセル27の最適リストアはこのよ
うにして達成される。この最適リストアは、信号＊RAS
がアクティブ状態になければならない時間を増大せしめ
ることなく達成される。信号＊RASがアクティブ状態に
なければならない最少時間期間は、最少アクティブサイ
クルタイムとして知られている。このアクティブサイク
ルタイムは、上記のとおりこのリフレッシュ動作によっ
て影響されない。さらに、このリストア達成に関して信
号＊ＣＡＳに体する依存性は全然ないものである。カッ
プリングトランジスタ36と37の利得もビットライン上の
負荷効果を減少せしめる目的で減少の必要がない。カッ
プリングトランジスタ36〜39の利得は、メモリセルの適
切なリストアを得る目的で速度の犠牲を必要としない範
囲で選択することができる。
【００１９】第3図にバイアス回路18の回路図を示す。
回路18は、第1の部分すなわち部分68と、第2の部分すな
わち部分69とを有している。この第1の部分はＮチャン
ネルトランジスタ70,71,72,73とＰチャンネルトランジ
スタ74,75,76とによって構成されている。トランジスタ
70は、信号RASを取り込むためのゲ−ト、グランドに接
続されたソ−ス、及びノ−ド71に接続されたドレ−ンを
有している。トランジスタ74は、信号RASを取り込むた
めのゲ−ト、ＶDDに接続されたソ−ス、及びノ−ド77に
接続されたドレ−ンを有している。トランジスタ71は、
信号＊COEを取り込むためのゲ−ト、グランドに接続さ
れたソ−ス、及びノ−ド77に接続されたドレ−ンを有し
ている。トランジスタ72は、ノ−ド77に接続されたソ−
ス、及びデ−タライン51に接続されたゲ−トとドレ−ン
を有している。トランジスタ73は、ノ−ド77に接続され
たソ−ス、及びデ−タライン52に接続されたゲ−トとド
レ−ンを有している。トランジスタ75は、信号RASを取
り込むためのゲ−ト、デ−タライン51に接続されたドレ
−ン、及びＶDDに接続されたソ−スを有している。トラ
ンジスタ76は、信号RASを取り込むためのゲ−ト、デ−
タライン52に接続されたドレ−ン、及びＶDDに接続され
たソ−スを有している。第2の部分69は、Ｎチャンネル
トランジスタ78と79とによって構成されている。トラン
ジスタ78は、信号＊Ｗを取り込むためのゲ−ト、ＶDDに
接続されたドレ−ン、及びデ−タライン51に接続された
ソ−スを有している。トランジスタ79は、信号＊Ｗを取
り込むためのゲ−ト、ＶDDに接続されたドレ−ン、及び
デ−タライン52に接続されたソ−スを有している。バイ
アス回路18はさらに、信号＊RASに対する相補信号とし
て発生する信号RASを取り込むための第1の入力と信号＊
COEを取り込むための第2の入力、及び信号RCOEをもたら
す出力を有するＮＡＮＤゲ−ト90を具備している。第3
図はさらに、カップリングトランジスタ36と37、ビット
ライン46と47、及びセンス増幅器33を示している。セン
ス増幅器33は、Ｎチャンネルトランジスタ82と83とから
成るＮチャンネル増幅器81、Ｐチャンネルトランジスタ
85と86とからなるＰチャンネル増幅器84、及びＰチャン
ネルクロック用トランジスタ87とから構成されている。
交差結合Ｐチャンネル増幅器と並列の交差結合Ｎチャン
ネル増幅器を有するセンス増幅器33の構成はCMOSセンス
増幅器に関して一般的なものである。センス増幅器33
は、クロック回路21からの信号ＣＬ1とＣＬ2によってク
ロックされるように示してある。カップリングトランジ
スタ36と37はコラムデコ−ダ14からのコラムデコ−ダ信
号ＣＤ1によってクロックされるように示してある。
回路18は、第1の部分すなわち部分68と、第2の部分すな
わち部分69とを有している。この第1の部分はＮチャン
ネルトランジスタ70,71,72,73とＰチャンネルトランジ
スタ74,75,76とによって構成されている。トランジスタ
70は、信号RASを取り込むためのゲ−ト、グランドに接
続されたソ−ス、及びノ−ド71に接続されたドレ−ンを
有している。トランジスタ74は、信号RASを取り込むた
めのゲ−ト、ＶDDに接続されたソ−ス、及びノ−ド77に
接続されたドレ−ンを有している。トランジスタ71は、
信号＊COEを取り込むためのゲ−ト、グランドに接続さ
れたソ−ス、及びノ−ド77に接続されたドレ−ンを有し
ている。トランジスタ72は、ノ−ド77に接続されたソ−
ス、及びデ−タライン51に接続されたゲ−トとドレ−ン
を有している。トランジスタ73は、ノ−ド77に接続され
たソ−ス、及びデ−タライン52に接続されたゲ−トとド
レ−ンを有している。トランジスタ75は、信号RASを取
り込むためのゲ−ト、デ−タライン51に接続されたドレ
−ン、及びＶDDに接続されたソ−スを有している。トラ
ンジスタ76は、信号RASを取り込むためのゲ−ト、デ−
タライン52に接続されたドレ−ン、及びＶDDに接続され
たソ−スを有している。第2の部分69は、Ｎチャンネル
トランジスタ78と79とによって構成されている。トラン
ジスタ78は、信号＊Ｗを取り込むためのゲ−ト、ＶDDに
接続されたドレ−ン、及びデ−タライン51に接続された
ソ−スを有している。トランジスタ79は、信号＊Ｗを取
り込むためのゲ−ト、ＶDDに接続されたドレ−ン、及び
デ−タライン52に接続されたソ−スを有している。バイ
アス回路18はさらに、信号＊RASに対する相補信号とし
て発生する信号RASを取り込むための第1の入力と信号＊
COEを取り込むための第2の入力、及び信号RCOEをもたら
す出力を有するＮＡＮＤゲ−ト90を具備している。第3
図はさらに、カップリングトランジスタ36と37、ビット
ライン46と47、及びセンス増幅器33を示している。セン
ス増幅器33は、Ｎチャンネルトランジスタ82と83とから
成るＮチャンネル増幅器81、Ｐチャンネルトランジスタ
85と86とからなるＰチャンネル増幅器84、及びＰチャン
ネルクロック用トランジスタ87とから構成されている。
交差結合Ｐチャンネル増幅器と並列の交差結合Ｎチャン
ネル増幅器を有するセンス増幅器33の構成はCMOSセンス
増幅器に関して一般的なものである。センス増幅器33
は、クロック回路21からの信号ＣＬ1とＣＬ2によってク
ロックされるように示してある。カップリングトランジ
スタ36と37はコラムデコ−ダ14からのコラムデコ−ダ信
号ＣＤ1によってクロックされるように示してある。
【００２０】信号RASがロジックロウにおいてインアク
ティブであり、メモリ10がインアクティブサイクルにあ
ることを示しているときは、トランジスタ75と76はデ−
タライン51と52をＶDDにプリチャ−ジし、そしてトラン
ジスタ74はノ−ド77をＶDDにプリチャ−ジする。信号RA
Sがインアクティブであるときは、トランジスタ70は導
通していない。アクティブサイクル時、信号＊RASがロ
ジックロウに切り替わるのに応答して信号RASはロジッ
クロウにおいてアクティブ状態になる。トランジスタ70
が導通になるとトランジスタ74と75と76は非導通にな
る。信号＊RASのアクティブ化に応答して信号RCOEはロ
ジックハイに切替わる。信号RCOEがロジックハイである
間、トランジスタ71は導通となる。メモリ10が、信号＊
Ｗがロジックハイであることによって示される読取りモ
−ドにあるときは、トランジスタ78と79は導通となる。
トランジスタ71は、トランジスタ72と73の利得に関して
比較的に高い利得に選択されている。トランジスタ71は
これによってノ−ド77をグランドに非常に近い電位に引
き込む。デ−タライン51と52は、ＶDDから(1/2)ＶDDよ
りも数1/10ボルト高い所定のバイアス電位に向かって放
電を開始する。この所定のバイアス電位は、トランジス
タ78,79,72,73,及び71の利得を選択することによって得
られる。トランジスタ78と72は、デ−タライン51上にバ
イアス電位を設定するための抵抗分割器を形成してい
る。トランジスタ79と73は、デ−タライン52上にバイア
ス電位を設定するための抵抗分割器を形成している。所
望のバイアス電位は、トランジスタ72に対するトランジ
スタ78の利得と、トランジスタ73に対するトランジスタ
79の利得の比を選択することによって得られる。放電の
割合は、トランジスタ72と73の利得及びデ−タライン51
と52の容量に主として関係する。デ−タライン51と52は
非常に長いので高容量性である。トランジスタ72と73
は、時間信号＊COEがロジックロウに切り替わる前にデ
−タライン51と52が(1/2)ＶDDより数1/10ボルト高い所
望のバイアスレベルに放電されるような利得を有する。
信号＊COEは、信号＊RASがロジックロウに切替わるのに
所定時間遅れてロジックロウに切替わる。信号＊COEは
ロジックロウに切替わり、コラムデコ−ダ14に作用して
1対のビットラインをデ−タライン51と52に結合せしめ
る。バイアス回路18は、選択されたビットラインがそこ
に接続される前にデ−タライン51と52の制御を解放する
べきである。信号RCOEはこの目的のために便宜的に生成
されている。信号RCOEを使用することによって、デ−タ
がビットラインに結合される直前にバイアス回路18の第
2の部分68をディセ−ブルすることができる。このこと
は、デ−タライン51と52が所望のバイアスからドリフト
するために使用できる時間を最少化するように、デ−タ
ライン51と52の制御をあまりにも早急に解放しない利点
をもたらしている。トランジスタ70はアクティブサイク
ルの全期間にわたって導通状態を保ち、ノ−ド77が非所
望の電圧にドリフトすることを防止する。CMOSにおいて
は、可能性があるラッチアップ問題に起因するノ−ドの
浮動を防止することが望ましい。
ティブであり、メモリ10がインアクティブサイクルにあ
ることを示しているときは、トランジスタ75と76はデ−
タライン51と52をＶDDにプリチャ−ジし、そしてトラン
ジスタ74はノ−ド77をＶDDにプリチャ−ジする。信号RA
Sがインアクティブであるときは、トランジスタ70は導
通していない。アクティブサイクル時、信号＊RASがロ
ジックロウに切り替わるのに応答して信号RASはロジッ
クロウにおいてアクティブ状態になる。トランジスタ70
が導通になるとトランジスタ74と75と76は非導通にな
る。信号＊RASのアクティブ化に応答して信号RCOEはロ
ジックハイに切替わる。信号RCOEがロジックハイである
間、トランジスタ71は導通となる。メモリ10が、信号＊
Ｗがロジックハイであることによって示される読取りモ
−ドにあるときは、トランジスタ78と79は導通となる。
トランジスタ71は、トランジスタ72と73の利得に関して
比較的に高い利得に選択されている。トランジスタ71は
これによってノ−ド77をグランドに非常に近い電位に引
き込む。デ−タライン51と52は、ＶDDから(1/2)ＶDDよ
りも数1/10ボルト高い所定のバイアス電位に向かって放
電を開始する。この所定のバイアス電位は、トランジス
タ78,79,72,73,及び71の利得を選択することによって得
られる。トランジスタ78と72は、デ−タライン51上にバ
イアス電位を設定するための抵抗分割器を形成してい
る。トランジスタ79と73は、デ−タライン52上にバイア
ス電位を設定するための抵抗分割器を形成している。所
望のバイアス電位は、トランジスタ72に対するトランジ
スタ78の利得と、トランジスタ73に対するトランジスタ
79の利得の比を選択することによって得られる。放電の
割合は、トランジスタ72と73の利得及びデ−タライン51
と52の容量に主として関係する。デ−タライン51と52は
非常に長いので高容量性である。トランジスタ72と73
は、時間信号＊COEがロジックロウに切り替わる前にデ
−タライン51と52が(1/2)ＶDDより数1/10ボルト高い所
望のバイアスレベルに放電されるような利得を有する。
信号＊COEは、信号＊RASがロジックロウに切替わるのに
所定時間遅れてロジックロウに切替わる。信号＊COEは
ロジックロウに切替わり、コラムデコ−ダ14に作用して
1対のビットラインをデ−タライン51と52に結合せしめ
る。バイアス回路18は、選択されたビットラインがそこ
に接続される前にデ−タライン51と52の制御を解放する
べきである。信号RCOEはこの目的のために便宜的に生成
されている。信号RCOEを使用することによって、デ−タ
がビットラインに結合される直前にバイアス回路18の第
2の部分68をディセ−ブルすることができる。このこと
は、デ−タライン51と52が所望のバイアスからドリフト
するために使用できる時間を最少化するように、デ−タ
ライン51と52の制御をあまりにも早急に解放しない利点
をもたらしている。トランジスタ70はアクティブサイク
ルの全期間にわたって導通状態を保ち、ノ−ド77が非所
望の電圧にドリフトすることを防止する。CMOSにおいて
は、可能性があるラッチアップ問題に起因するノ−ドの
浮動を防止することが望ましい。
【００２１】ビットライン46と47のごときビットライン
対がデ−タライン51と52に結合されると、センス増幅器
33によって生じたデ−タは、デ−タライン51と52の隔離
を開始する。Ｎチャンネルトランジスタ82と83は増幅の
前段において、その傾向がデ−タラインが低い電圧にお
いてバイアスされるように働く点で、最大の効果を有す
る。トランジスタ78と79は、Ｎチャンネルトランジスタ
82と83の電流引き込みを整合させるため導通状態に保持
される。この結果としてビットライン51と52の隔離は所
望のバイアス電圧の近くを中心として行なわれる。隔離
の割合はトランジスタ78と79を導通状態に保持すること
によって著しく影響を受けないが隔離の中心点は影響を
受ける。この結果、増幅器19は高利得バイアスに保持さ
れる。
対がデ−タライン51と52に結合されると、センス増幅器
33によって生じたデ−タは、デ−タライン51と52の隔離
を開始する。Ｎチャンネルトランジスタ82と83は増幅の
前段において、その傾向がデ−タラインが低い電圧にお
いてバイアスされるように働く点で、最大の効果を有す
る。トランジスタ78と79は、Ｎチャンネルトランジスタ
82と83の電流引き込みを整合させるため導通状態に保持
される。この結果としてビットライン51と52の隔離は所
望のバイアス電圧の近くを中心として行なわれる。隔離
の割合はトランジスタ78と79を導通状態に保持すること
によって著しく影響を受けないが隔離の中心点は影響を
受ける。この結果、増幅器19は高利得バイアスに保持さ
れる。
【００２２】多くの所望の利点をもたらす電圧範囲はか
なり広い。主たる所望事項は、バイアス電圧を2次増幅
器すなわち増幅器19の最大利得領域におくことであり、
この領域はＶDDの30％から70％の範囲にある。他のアプ
ロ−チは、ビットラインの等化に使用したものとほとん
ど同じである。デ−タライン51と52は、ＶDDとグランド
の間に完全に隔離可能となり、次に概ね(1/2)ＶDDに等
化され、そしてさらにビットライン対が結合される直前
に解放される。回路18は、メモリ装置10の作動にすでに
必要とされているもの以外の付加的なタイミング信号を
必要としない。そのうえ、回路18はビットライン上のバ
イアス電圧を整合せしめる好条件を提供している。
なり広い。主たる所望事項は、バイアス電圧を2次増幅
器すなわち増幅器19の最大利得領域におくことであり、
この領域はＶDDの30％から70％の範囲にある。他のアプ
ロ−チは、ビットラインの等化に使用したものとほとん
ど同じである。デ−タライン51と52は、ＶDDとグランド
の間に完全に隔離可能となり、次に概ね(1/2)ＶDDに等
化され、そしてさらにビットライン対が結合される直前
に解放される。回路18は、メモリ装置10の作動にすでに
必要とされているもの以外の付加的なタイミング信号を
必要としない。そのうえ、回路18はビットライン上のバ
イアス電圧を整合せしめる好条件を提供している。
【００２３】従来のNMOS DRAMのメモリセルがアクセス
されかつ対応するデ−タの出力が完了すると、DRAMはイ
ンアクティブサイクルに移行しこの間にビットラインの
プリチャ−ジが通常の場合行なわれる。このインアクテ
ィブサイクルもプリチャ−ジサイクルとして周知のもの
である。プリチャ−ジがインアクティブサイクル中に起
こるので、実行されるべきリフレッシュ処理はすべてこ
のサイクルのアクティブ部分で実施されなければならな
かった。従って、リフレッシュはアクティブサイクルに
必要な時間の一部であった。第1図のメモリ10のごときC
MOS DRAMにおいては、プリチャ−ジ作用がインアクテ
ィブサイクルまで残らないように、ビットラインはアク
ティブサイクルの初めの部分において中間電圧で等化さ
れる。インアクティブサイクルは事実上無関係なほど短
いものである。従って、リストアを完了させるべくイン
アクティブサイクルに付加された短い時間はユ−ザにと
って重要なものではない。
されかつ対応するデ−タの出力が完了すると、DRAMはイ
ンアクティブサイクルに移行しこの間にビットラインの
プリチャ−ジが通常の場合行なわれる。このインアクテ
ィブサイクルもプリチャ−ジサイクルとして周知のもの
である。プリチャ−ジがインアクティブサイクル中に起
こるので、実行されるべきリフレッシュ処理はすべてこ
のサイクルのアクティブ部分で実施されなければならな
かった。従って、リフレッシュはアクティブサイクルに
必要な時間の一部であった。第1図のメモリ10のごときC
MOS DRAMにおいては、プリチャ−ジ作用がインアクテ
ィブサイクルまで残らないように、ビットラインはアク
ティブサイクルの初めの部分において中間電圧で等化さ
れる。インアクティブサイクルは事実上無関係なほど短
いものである。従って、リストアを完了させるべくイン
アクティブサイクルに付加された短い時間はユ−ザにと
って重要なものではない。
【００２４】
【発明の効果】以上の説明のとおり、本発明のDRAMリス
トア手法によれば、デ−タラインからビットラインがデ
ィカップルされてから所定の時間の間ワ−ドラインをイ
ネ−ブル状態に保つことによって、メモリセルの十分な
リフレッシュを行なうことができ、ダイナミックランダ
ムアクセスメモリの作動速度を増大させることができる
トア手法によれば、デ−タラインからビットラインがデ
ィカップルされてから所定の時間の間ワ−ドラインをイ
ネ−ブル状態に保つことによって、メモリセルの十分な
リフレッシュを行なうことができ、ダイナミックランダ
ムアクセスメモリの作動速度を増大させることができる
【図1】本発明の好適実施例に基づくメモリ装置のブロ
ック回路図。
ック回路図。
【図2】CMOS2次増幅器の利得特性を示すグラフ。
【図3】本発明の好適実施例に基づく第1図のメモリ装置
のデ−タラインをバイアスするための回路を示す電気回
路図である。
のデ−タラインをバイアスするための回路を示す電気回
路図である。
10メモリ装置 17デ−タライン対 41,42,43,44ワ−ドライン 56,57ビットライン対 68バイアス回路18の第1の部分 69バイアス回路18の第2の部分 70,71,72,73Ｎチャンネルトランジスタ 74,75,76Ｐチャンネルトランジスタ 77ノ−ド 81Ｎチャンネル増幅器 84Ｐチャンネル増幅器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−126693（ＪＰ，Ａ) 特開 昭61−110394（ＪＰ，Ａ)
Claims (3)
- 【請求項1】ダイナミックランダムアクセスメモリ装置
であって：複数のビットライン；前記複数のビットライ
ンと交差する複数のワ−ドライン；ビットラインとワ−
ドラインとの交差部にそれぞれ存在して、対応するワ−
ドラインのイネ−ブルに応答して内部に格納しているデ
−タを表わす信号を対応するビットラインに供給する複
数のリフレッシュ可能なメモリセル；ロウアドレスの受
信に応答して選択されたワ−ドラインをイネ−ブルに
し、ロウディセ−ブル信号の受信に応答してワ−ドライ
ンのすべてをディセ−ブルにするロウデコ−ダ手段；対
応するビットラインにそれぞれ結合され、対応するビッ
トラインとイネ−ブルされたワ−ドラインとに接続され
たメモリセルから供給されたビットライン上の信号を増
幅する複数のセンス増幅器；センス増幅器のイネ−ブル
後にコラムアドレスの受信に応答して共通デ−タライン
に選択されたビットラインを供給し、当該メモリ装置の
アクティブ／インアクティブ・サイクルを制御するクロ
ック信号がインアクティブへの移行を指示したことに応
答して共通デ−タラインから選択ビットラインをディカ
ップルするコラムデコ−ダ手段；前記共通デ−タライン
に接続され、前記選択ビットラインから前記共通デ−タ
ラインに結合される前記信号を増幅するCMOS2次増幅器
であって、前記CMOS2次増幅器は、第1,第2電源端子に接
続され、増幅用電源電圧を受信するCMOS2次増幅器；前
記コラムデコ−ダ手段が前記選択ビットラインを前記共
通デ−タラインに結合する直前まで、前記増幅用電源電
圧の50％より大きく、かつ、70％より大きくない電圧に
前記デ−タラインをバイアスするバイアス手段；および
前記クロック信号のインアクティブへの移行の指示から
十分な期間経過後にロウディセ−ブル信号を発生し、前
記コラムデコ−ダ手段が前記ロウディセ−ブル信号の発
生前にディセ−ブルされることを保証する、タイミング
制御手段；から構成されることを特徴とするダイナミッ
クランダムアクセスメモリ装置。 - 【請求項2】前記クロック信号がアクティブ・サイクル
を指示することに応答してビットラインを所定の電圧に
設定するビットラインプリチャ−ジ手段を具備する請求
項１記載のメモリ装置。 - 【請求項3】前記2次増幅器は電源電圧を取り込むため第
1および第2の電源供給端子に接続され；さらにコラムデ
コ−ダ手段が選択ビットラインを共通デ−タラインに結
合する前に、前記第1および第2の電源供給端子間に供給
された電圧の中間の電圧にデ−タラインをバイアスする
バイアス手段；を具備する請求項1記載のメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/784,449 US4710902A (en) | 1985-10-04 | 1985-10-04 | Technique restore for a dynamic random access memory |
| US784449 | 2004-02-23 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234723A Division JPH081749B2 (ja) | 1985-10-04 | 1986-10-03 | ダイナミックランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08212780A JPH08212780A (ja) | 1996-08-20 |
| JP2626636B2 true JP2626636B2 (ja) | 1997-07-02 |
Family
ID=25132478
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234723A Expired - Lifetime JPH081749B2 (ja) | 1985-10-04 | 1986-10-03 | ダイナミックランダムアクセスメモリ装置 |
| JP7218278A Expired - Lifetime JP2626636B2 (ja) | 1985-10-04 | 1995-08-04 | ダイナミックランダムアクセスメモリ装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234723A Expired - Lifetime JPH081749B2 (ja) | 1985-10-04 | 1986-10-03 | ダイナミックランダムアクセスメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4710902A (ja) |
| JP (2) | JPH081749B2 (ja) |
| KR (1) | KR920011042B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194592A (ja) * | 1987-10-06 | 1989-04-13 | Fujitsu Ltd | 半導体メモリ |
| US5142637A (en) * | 1988-11-29 | 1992-08-25 | Solbourne Computer, Inc. | Dynamic video RAM incorporating single clock random port control |
| USRE35680E (en) * | 1988-11-29 | 1997-12-02 | Matsushita Electric Industrial Co., Ltd. | Dynamic video RAM incorporating on chip vector/image mode line modification |
| WO1990014626A1 (en) * | 1989-05-15 | 1990-11-29 | Dallas Semiconductor Corporation | Systems with data-token/one-wire-bus |
| JPH0430388A (ja) * | 1990-05-25 | 1992-02-03 | Oki Electric Ind Co Ltd | 半導体記憶回路 |
| US5077693A (en) * | 1990-08-06 | 1991-12-31 | Motorola, Inc. | Dynamic random access memory |
| JP2664843B2 (ja) * | 1992-09-22 | 1997-10-22 | 株式会社東芝 | マルチポートメモリ |
| US5424985A (en) * | 1993-06-30 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Compensating delay element for clock generation in a memory device |
| JP2725597B2 (ja) * | 1994-05-25 | 1998-03-11 | 株式会社日立製作所 | 半導体記憶装置 |
| KR100214462B1 (ko) * | 1995-11-27 | 1999-08-02 | 구본준 | 반도체메모리셀의 라이트 방법 |
| US5748554A (en) * | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US8190808B2 (en) | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| US4334293A (en) * | 1978-07-19 | 1982-06-08 | Texas Instruments Incorporated | Semiconductor memory cell with clocked voltage supply from data lines |
| US4543501A (en) * | 1978-09-22 | 1985-09-24 | Texas Instruments Incorporated | High performance dynamic sense amplifier with dual channel grounding transistor |
| US4293932A (en) * | 1980-02-11 | 1981-10-06 | Texas Instruments Incorporated | Refresh operations for semiconductor memory |
| DE3009872C2 (de) * | 1980-03-14 | 1984-05-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Regenerieren von in einem dynamischen MOS-Speicher gespeicherten Daten unter Berücksichtigung von Schreib- und Lesezyklen und Schaltungsanordnung zur Durchführung des Verfahrens |
| JPS601712B2 (ja) * | 1980-12-04 | 1985-01-17 | 株式会社東芝 | 半導体記憶装置 |
| JPS57212690A (en) * | 1981-06-24 | 1982-12-27 | Hitachi Ltd | Dynamic mos memory device |
| US4477886A (en) * | 1982-02-26 | 1984-10-16 | Fairchild Camera & Instrument Corporation | Sense/restore circuit for dynamic random access memory |
| JPS5958689A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59188882A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH0762958B2 (ja) * | 1983-06-03 | 1995-07-05 | 株式会社日立製作所 | Ｍｏｓ記憶装置 |
| JPS59229790A (ja) * | 1984-05-07 | 1984-12-24 | Hitachi Ltd | 半導体記憶装置 |
-
1985
- 1985-10-04 US US06/784,449 patent/US4710902A/en not_active Expired - Lifetime
-
1986
- 1986-10-03 JP JP61234723A patent/JPH081749B2/ja not_active Expired - Lifetime
- 1986-10-04 KR KR1019860008322A patent/KR920011042B1/ko not_active IP Right Cessation
-
1995
- 1995-08-04 JP JP7218278A patent/JP2626636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920011042B1 (ko) | 1992-12-26 |
| JPH08212780A (ja) | 1996-08-20 |
| KR870004448A (ko) | 1987-05-09 |
| JPS6288197A (ja) | 1987-04-22 |
| JPH081749B2 (ja) | 1996-01-10 |
| US4710902A (en) | 1987-12-01 |
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