KR920011044B1 - Ram내의 데이타 라인 사전 충전 - Google Patents

Ram내의 데이타 라인 사전 충전 Download PDF

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레웬도우스키 알렌
에이취. 펠리 3세 페리
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모토로라 인코포레이티드
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Abstract

내용 없음.

Description

RAM내의 데이타 라인 사전 충전
제1도는 본 발명의 양호한 실시예에 따르는 메모리의 블럭 다이어그램과 회로 다이어그램의 연결도.
제2도는 종래의 CMOS 제2증폭기의 이득 플롯.
제3도는 본 발명의 양호한 실시예에 따르는 제1도의 메모리의 데이타 라인을 바이어스시키기 위한 회로의 회로 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 11 : 어드레스 버퍼 회로
13 : 행 디코더 14 : 열 디코더
16 : 클럭 회로 17 : 데이타 라인쌍
18 : 데이타 라인 바이어스 회로 19 : 제2증폭기
21 : 감지 증폭기 클럭 회로 22 : 열 인에이블 발생기
23 : 출력 버퍼
본 발명은 랜덤 억세스 메모리(RAM)에 관한 것으로, 특히 RAM내의 데이타 라인 사전 충전에 관한 것이다.
동적 RAM(DRAM)에 있어서, 비트쌍은 감지 증폭기에 의해 증폭되는 전압차를 발생한다. 선택된 비트라인쌍은 증폭기 또한 발생하는 데이타 라인쌍에 결합된다. 데이타 라인쌍에 결합되는 제2증폭기는 또한 DRAM의 출력을 제공하기 위한 출력 버퍼에 결합된다. 제2증폭기가 제공된 데이타를 해결할 수 있는 속도는 DRAM의 엑세스 시간에 직접 영향을 준다. 제2감지 증폭기의 속도는 그것의 이득에 의해 직접 영향된다. 이전에, 데이타 라인은 약 5볼트의 전력 공급 전압인 VDD 근처에서 사전 충전되어졌다. 이것은 구동될 수 있었던 편리한 전압차에 대한 선정된 전압을 설정하는데 효과적이었다. 특히, 감지 증폭기가 전원 전류내에 있다는 것은 곤란하다. 감지 증폭기는 싱킹(sinking)전류에서 더 효과적이다. 따라서, 큰 전압차는 데이타 라인상의 전압차를 설정하도록 감지 증폭기를 싱크 전류로 요구함에 의해서만 설정되어질 수 있다. 이것은 효과적이지만 제2증폭기의 이득 전위의 사용을 최대화하지 않는 문제점이 있다.
본 발명의 목적은 DRAM 내의 데이타를 감지하기 위한 개선된 기술을 제공하는데 있다.
본 발명의 또다른 목적은 DRAM 내의 엑세스 시간을 개선하는데 있다.
본 발명의 또다른 목적은 개선된 데이타 라인 사전 충전 기술을 갖는 DRAM을 제공하는데 있다.
이러한 목적들은 다수의 비트 라인, 다수의 비트 라인과 교차하는 다수의 워드 라인, 비트 라인과 워드 라인의 교차점에 위치한 다수의 갱생 가능한 메모리 셀, 어드레스 입력 회로, 행 디코더 회로, 각각의 비트 라인에 결합된 다수의 감지 증폭기, 열 디코더 회로, 데이타 라인쌍에 결합된 제2증폭기, 출력 회로 및 데이타 라인 사전 충전 회로를 갖는 동적 랜덤 엑세스 메모리내에서 이루어진다. 어드레스 입력 회로는 순차적으로 행 어드레스와 열 어드레스를 수신하며, 상기 행 어드레스를 활성화되는 제1외부적으로 발생된 클럭 신호에 응답하여 출력으로써 제공하며, 상기 열 어드레스를 상기 행 어드레스를 제공한 후 출력으로써 제공한다. 행 디코더 회로는 행 어드레스를 수신 응답하여 선택된 워드 라인을 인에이블시킨다. 각 감지 증폭기는 인에이블되는 선택된 워드 라인에 응답하여 각각의 비트 라인과 선택된 워드 라인에 결합된 메모리셀내에 기억된 데이타를 감지하며, 감지된 메모리 셀내에 기억된 데이타를 표시하는 보상형 출력을 제공한다. 열 디코더 회로는 어드레스 입력 수단으로부터 열 어드레스 신호를 수신 응답하여 공통 데아타 라인쌍으로 선택된 감지 증폭기의 보상형 출력을 결합시킨다. 제2증폭기는 선택된 감지 증폭기의 보상형 출력에 의해 표시된 데이타를 감지하며, 선택된 감지 증폭기에 의해 표시된 데이타를 표시하는 출력을 제공한다. 제2증폭기는 한쌍의 전력 공급 단자에 결합된다. 출력 회로는 활성화되는 제2외부적으로 발생된 클럭 신호에 응답하여 메모리의 출력에 제2감지 증폭기의 출력을 결합시킨다. 데이타 라인 사전 충전 회로 열 디코더가 선택된 감지 증폭기의 출력을 제2감지 증폭기에 커플링시키기 이전에 두 전력 공급 단자 사이에 인가된 중간의 데이타 라인쌍상에 바이어스 전압을 제공한다.
제1도는 일반적으로 어드레스 버퍼 회로(11), 배열(12), 행 디코더(13), 열 디코더(14), 클럭 회로(16), 데이타 라인쌍(17), 데이타 라인 바이어스 회로(18), 제2증폭기(19), 감지 증폭기 클럭 회로(21), 열 인에이블 발생기(22) 및 출력 버퍼(23)로 구성된 메모리(10)를 도시한 것이다. 배열(12)은 각 쌍의 비트 라인에 대한 감지 증폭기와 비트 라인과 워드 라인의 각각의 교차점에서 동적 랜덤 엑세스 메모리를 갖는 다수의 교차 워드 라인과 비트 라인으로 구성된다. 제1도에 도시된 배열(12)은 메모리 셀(25),(26),(27),(28),(29),(30),(31) 및 (32); 감지 증폭기(33) 및 (34); 결합 트랜지스터(36),(37),(38) 및 (39); 워드 라인(41),(42),(43) 및 (44); 및 비트 라인(46),(47),(48) 및 (49)로 구성된다. 데이타 라인쌍(17)은 데이타 라인(51) 및 (52)로 구성된다. 메모리 배열 셀(25) 내지 (32)는 기억 캐패시터를 갖는 P 채널 트랜지스터이다. 그러한 P 채널 트랜지스터의 사용은 종래 기술에 잘 공지되어 있지만, N채널 트랜지스터의 사용만큼 일반적이지는 못하다. 각 메모리 셀(25) 내지 (32)는 제어 입력, 데이타 입력/출력(I/O) 및 기준 단자를 가지며, 모든 메모리 셀(25) 내지 (32)의 기준 단자는 5볼트 전력 공급 전압을 수신하기 위한 양 전력 공급 단자VDD에 접속된다.
어드레스 버퍼 회로(11)는 어드레스 신호 A0,A1,A2,A3,A4,A5,A6,A7 및 A8을 수신하며, 클럭(16)은 행 어드레스 스트로브 신호*RAS를 수신하고, 별표(*)는 신호가 로직 로우일때 신호가 활성되는 것을 나타내는데 사용된다. 어드레스 신호 A0 내지 A8은 9열 어드레스 신호를 제1 9행 어드레스 신호로써 멀티플렉스한다. 이것은 어드레싱 262,144메모리 위치에 대해 제공한다. 어드레스 신호 A0 내지 A8은 행 디코더(13)과 열 디코더(14)에 결합되는 어드레스 버스(53)상에서 멀티플렉스된다. 어드레스 버퍼 회로(11)는 어드레스 신호 A0 내지 A9에 응답하여, 버스(48)상에 행 어드레스 및 열 어드레스를 제공한다. 대표적인 NMOS DRAM에 있어서, 행 어드레스는*RAM에 의해 클럭화되며, 열 어드레스는 열 어드레스 스트로브 신호*CAS에 의해 클럭화된다. 그러나, CMOS DRAM에 있어서는 신호*RAS만으로 열 어드레스와 행 어드레스를 타이밍시키는 장점이 있다는 것을 알 수 있다. 메모리(10)는 CMOS DRAM이며, 여기에서 회로(11), 회로(16), 디코더(13) 및 (14), 회로(18), 증폭기(19), 및 버퍼(23)와 같은 대부분의 제어 회로는 CMOS이다. 신호*RAS가 비활성 상태로부터 활성 상태로 스위칭됨에 따라, 클럭 회로(16)는 버퍼 인에이블 신호 BE를 발생하며, 신호 BE에 응답하여, 회로(11)에 대한 입력으로써 표시되는 어드레스 신호 A0 내지 A8은 버퍼(11)내로 배치되며, 행 어드레스 신호로써 버스(53)상에 결합된다. 신호 BE는 약 4나노세컨드(ns)동안 활성화된다. 어드레스 버퍼(11)는 신호 BE가 비활성 상태인 동안 버스(53)상에 래치된 어드레스를 제공하며, 회로(16)는 또한 활성화되는 신호*RAS에 응답하여 행 디코더(13)에 활성 상태의 행 인에이블 신호 ROE를 제공한다.
활성 상태의 신호 ROE의 존재는 버스(53)상에 있는 행 어드레스에 응답하도록 행 디코더(13)를 초래한다. 신호 ROE는 비교적 짧은 시간인 약 4ns 동안 활성화되지만, 버스(53)상에 수신된 행 어드레스를 래치시키기 위한 행 디코더(13)에 대하여는 충분히 긴 시간이다. 신호 ROE가 비활성된 후, 행 디코더(13)는 더이상 버스(33)상에 존재하는 신호에 응답하지 않는다. 신호 ROE는 행 디코더(13)에 의해 수신된 어드레스가 버퍼(11)에 의해 래치되어지는 행 어드레스인 후에만 활성화되도록 시간 조절된다.
신호 BE는 신호 BE가 이전의 비활성 상태로 스위치 되어진후 선정된 시간 지연후 활성 상태로 다시 스위치된다. 신호*RAS가 활성되어진 후, 신호 BE를 활성 상태로 스위치하는 상기 제2시간은 버퍼(11)에 의해 수신된 어드레스 신호 A0 내지 A8를 열 어드레스로써 버스(53)상에 결합되어지도록 한다. 열 디코더(14)는 열 디코더(14)가 열 인에이블 신호*COE를 수신한 후 버스(53)상의 열 어드레스에 응답한다. 신호*COE는 열 인에이블 발생기(22)로부터 열 디코더(14)에 의해 수신된다. 발생기(22)는 감지 증폭기(33) 및 (34)를 또한 인에이블시키는 감지 증폭기 클럭(21)에 응답하여 신호*COE를 제공한다.
행 디코더(13)는 버스(53)로부터 수신된 행 어드레스를 수신, 래치, 응답하여 워드 라인(41) 내지 (44)중 선택된 하나를 인에이블시킨다. 단 4개의 워드 라인만이 설명의 명료성을 위해 도시되었다. 물론, 256K DRAM이 도시된 것보다 더 많은 워드 라인, 비트 라인 및 감지 증폭기를 갖는다는 것은 공지되어 있다. 인에이블된 워드 라인은 인에이블된 상태로 래치된다. 선택된 워드 라인이 인에이블되어진 후, 행 디코더(13)는 행 디코더(13)에 접속된 클럭 회로(21)가 감지 증폭기(33) 및 (34)를 인에이블시키도록 할 뿐만 아닐 발생기(22)가 신호*COE를 활성화시키도록 초래한다. 신호*COE의 활성화는 감지 증폭기(33) 및 (34)가 결합되어지는 비트 라인상의 발생된 신호를 가진후, 열 디코더(14)를 활성화시키도록 시간 조절된다. 감지 증폭기(33)는 비트 라인(46) 및 (47)에 결합되며, 감지 증폭기(34)는 비트 라인(48) 및 (49)에 결합된다. 메모리 셀(25) 및 (26)은 워드 라인(41)에 접속된 그것의 제어 입력을 가지며, 메모리 셀(27) 및 (28)은 워드 라인(42)에 접속된 제어 입력을, 메모리 셀(29) 및 (30)은 워드 라인(43)에 접속된 제어 입력을, 메모리 셀(31) 및 (32)는 워드 라인(44)에 접속된 제어 입력을 갖는다. 메모리 셀(25) 및 (29)는 비트 라인(46)에 접속된 데이타 I/O를, 메모리 셀(26) 및 (30)은 비트 라인(48)에 접속된 데이타 I/O를, 메모리 셀(28) 및 (32)는 비트 라인(49)에 접속된 데이타 I/O를 갖는다.
행 어드레스가 선택된 워드 라인(42)을 갖는 것을 가정하면, 워드 라인(42)은 그것을 하이 로직 상태로부터 로우 로직 상태로 스위칭시키는 행 디코더에 의해 인에이블된다. 이것은 메모리 셀(27) 및 (28)이 각각 비트 라인(47) 및 (49)상에 출력 데이타를 초래하도록 한다. 비트 라인(46) 및 (48)을 따르는 메모리 셀들은 인에이블되지 않는다. 비트 라인(46) 및 (47)은 비트 라인쌍(56)을 포함하며, 비트 라인(48) 및 (49)은 비트 라인쌍(56)을 포함한다. 감지 증폭기(33) 및 (34)는 각각 비트 라인쌍(56) 및 (57)에 접속된다. 워드라인(42)이 인에이블되기 이전에, 비트 라인쌍(56) 및 (57)은 약 1/2 VDD로 감지 증폭기(33) 및 (34)에 의해 균등화된다. 감지 증폭기에 의한 비트 라인의 균등화는 클럭(21)에 의해 수신되는 활성 신호*COE에 응답하여 클럭(21)의 제어하에 이루어진다. 워드 라인(42)이 인에이블되어진 후, 클럭(21)은 감지 증폭기(33) 및 (34)를 인에이블시켜, 감지 증폭기(33) 및 (34)가 각각 비트 라인(47) 및 (49)상에 데이타를 출력하는 메모리 셀(27) 및 (28)에 의해 초래된 전압 차를 증폭시키도록 한다. 감지 증폭기(33) 및 (34)가 비트 라인쌍(56) 및 (57)상의 전압차를 증폭하기 시작한 직후, 열 디코더(14)에 의해 선택된 비트 라인쌍은 데이타 라인쌍(17)에 결합된다.
열 디코더(14)는 다수의 출력을 가지며, 이러한 출력중 하나는 열 어드레스에 의해 활성되어지도록 선택된다. 제1 및 제2출력만이 제1도에 도시되었다. 결합 트랜지스터(36) 및 (37)은 열 디코더(14)의 제1출력에 접속된 제어 게이트를 가지며, 결합 트랜지스터(38) 및 (39)은 각각 열 디코더(14)의 제2출력에 접속된 제어 게이트를 갖는다. 트랜지스터(36)은 데이타 라인(51)에 접속된 제1전류 전극과 비트 라인(46)에 접속된 제2전류 전극을 가지며, 트랜지스터(37)는 데이타 라인(52)에 접속된 제1전류 전극과 비트 라인(47)에 접속된 제2전류 전극을 가지고, 트랜지스터(38)는 데이타 라인(51)에 접속된 제1전류 전극과 비트 라인(48)에 접속된 제2전류 전극을, 트랜지스터(39)는 데이타 라인(52)에 접속된 제1전류 전극과 비트 라인(49)에 접속된 제2전류 전극을 갖는다. 트랜지스터(36) 내지 (39)는 N채널 트랜지스터이다. 비트 라인쌍(56)은 트랜지스터(36) 및 (37)를 통하여 데이타 라인쌍(17)에 결합된다. 디코더(14)의 제1출력은 열 어드레스에 의해 하이 로직 상태에서 활성되어지도록 선택된다. 하이 로직 상태는 신호*COE가 활성될때까지, 디코더(14)에 의해 제공되지 않는다. 신호*COE는 제어를 제공하여 비트 라인쌍이 감지 증폭기가 비트 라인쌍상의 전압차를 증폭하기 시작한 후까지 데이타 라인쌍(17)에 결합되지 않도록 한다.
데이타 라인(5) 및 (52)는 인에이블되는 워드 라인 이전에 균등화된 비트 라인에서의 전압과 동일한 전압이 되도록 사전 충전되어진다. 이것은 약 1/2 VDD이지만 1/2 VDD 이상의 전압이다. 데이타 라인(51) 및 (52)의 바이어스는 데이타 라인(51)에 접속된 제1출력, 데이타 라인(52)에 접속된 제2출력, VDD에 접속된 제1전력 공급 수신 단자, 접지에 접속된 제2전력 공급 수신 단자를 갖는 바이어스 회로(18)에 의해 이루어진다. 약 1/2 VDD에서의 데이타 라인(51) 및 (52)의 바이어싱은 그것의 최적 이득 영역내에서 바이어싱 증폭기(19)의 수익을 갖는다. 증폭기(19)와 같은 종래의 CMOS 차동 증폭기에 대한 이득 대 바이어스 전압의 그래프가 제2도에 도시되었다. 이득은 바이어스 전압이 전력 공급 전압의 약 70%에 도달할때 현저하게 감소하기 시작한다. 따라서, 바이어스 전압은 전력 공급 전압의 70%를 초과하지 않는 임의의 중간 전압에서 바람직하다. 바이어스 회로(18)는 활성화되는*RAS에 응답하여 데이타 라인쌍(17)상의 소망의 바이어스 전압을 설정하기 시작한다. 바이어스 회로(18)의 제1부는 신호*COE에 의해 제어되며, 제2부는 기록신호*W에 의해 제어된다. 신호*W에 의해 제어되는 바이어스 회로(18)의 제2부는 신호*W가 메모리(10)이 판독 모드내에 있는 비활성 상태에 있을때 활성된다. 바이어스의 제1부의 응용은 활성 신호*COE를 수신 응답하여 바이어스 회로(18)에 의해 종료된다. 그러므로 바이어스 회로(18)는 열 디코더가 신호*COE가 활성화될때까지 활성화되지 않으므로 비트 라인쌍이 데이타 라인쌍(17)에 결합될때 더이상 완전 바이어스를 인가시키지 않는다.
신호*COE가 활성될때, 비트 라인쌍은 선택되어, 데이타 라인쌍(17)에 결합되어질 감지 증폭기의 선택이 이루어지도록 한다. 바이어스 회로(18)의 제2부는 선택된 감지 증폭기가 바이어스를 오프셋하도록 데이타 라인쌍(17)에 결합될때 활성 상태를 유지하며, 감지 증폭기는 바이어스가 데이타 라인쌍에 인가되는지를 설정한다. 이것은 제2증폭기(19)의 고 이득 영역내에서 바이어스된 데이타 라인쌍(17)을 유지시킨다.
증폭기(19)는 데이타 라인(17)상의 바이어스로 인해 그것의 최적 이득 상태로 동작하여, 데이타 라인(51) 및 (52)상에 발생된 전압 차는 데이타 라인이 전력 공급 전압에서 또는 근처에서 바이어스되는 종래의 기술에서보다 증폭기(19)에 의해 더 증폭된다. 이것은 데이타 라인쌍(17)상에 결합된 전압차에 의해 표시된 데이타의 더 빠른 해결을 초래한다. 증폭기(19)는 데이타 라인(51)과 (52)에 의해 제공된 차동 입력의 증폭인 출력을 갖는다. 출력 버퍼(23)는 증폭기(19)의 출력에 접속된 입력과, 메모리(10)의 출력으로써 출력 데이터 신호 DO를 제공하기 위한 출력을 갖는다. 출력 버퍼(23)는 필요한 바와 같은 데이타 신호 DO를 확실하게 출력할 수 있는 곳에서 임계값을 갖는다. 출력 버퍼 DO의 이러한 임계값은 중간 전압에서 데이타 라인을 차례로 바이어싱시키는 증폭기(19)의 증가된 함수 이득에 기인하여 더욱 빠르게 도달된다.
출력 버퍼(23)는 활성화되는 신호*CAS에 응답하여 신호 DO로써 그것의 입력상에 제공된 데이타를 클럭한다. 데이타가 빨리 준비되기 때문에, 활성화되는 신호*RAS와 유효한 신호 DO사이의 시간은 감소된다.
비트 라인쌍(56)이 데이타 라인쌍(17)에 결합되는 예에서, 비트 라인(46) 및 (47)은 엑세스된 메모리 셀, 메모리 셀(27)의 최적 복원에 대해 필요한 완전 전압 분리에 도달하지 못한다. 한 비트 라인은 접지되어야만 하며, 다른 비트 라인은 최적 복원을 위해 VDD에 있어야만 한다. 만일 메모리 셀(27)이 하이 로직을 기억한다면, 비트 라인(47)은 최적 복원을 위해 VDD에 있어야만 한다. 역으로, 메모리 셀(27)이 로우 로직을 기억한다면, 비트 라인(47)은 최적 복원을 위해 접지 상태로 있어야만 한다. 비트 라인(46) 및 (47)은 데이타 라인쌍(17)에 결합되기 때문에 완전하게 분리되지 못한다. 엑세스되지 않는 모든 비트 라인쌍은 완전하게 분리되어, 비선택된 비트 라인상의 엑세스된 셀이 완전하게 갱생되어지도록 한다. 이제까지 열 디코더와 행 디코더는 동시에 디스에이블되어졌다. 열 디코더를 디스에이블링하는 것은 데이타 라인으로부터의 선택된 비트 라인을 디커플시키며, 행 디코더를 디스에이블링하는 것은 선택된 워드 라인을 포함하는 모든 워드 라인을 디스에이블시킨다. 선택된 워드 라인이 디스에이블되면, 워드 라인을 따르는 메모리 셀의 복원은 완성된다.
최적 복원을 이루기 위하여, 열 디코더(14)는 행 디코더가 디스에이블되기 이전에 디스에이블된다. 이전에 선택된 비트 라인인 기술된 예의 비트 라인(46) 및 (47)은 선택된 워드 라인인 워드 라인(12)이 인에이블되는 동안 완전하게 분리된다. 인에이블된 워드 라인(42)와 함께, 선택된 메모리 셀(27)은 계속 복원될 수 있다. 열 디코더(14)는 비활성되는 신호*RAS에 응답하여 디스에이블된다. 그러나, 행 디코더(13)는 비활성되는 신호*RAS에 뒤따르는 선정된 타임 지연때까지 디스에이블되지 않는다. 행 디코더(13)는 활성화되는 클럭(16)으로부터 수신된 행 디코더 디스에이블 신호 RD에 응답하여 디스에이블된다. 신호 RD는*RAS가 비활성 상태로 스위치되어진후 약 15ns로 활성화된다. 이것은 선택된 비트 라인쌍인 비트 라인쌍(56)이 데이타 라인쌍인 데이타 라인쌍(17)으로부터 디커플 되어진후 약 15ns로 인에이블된 선택된 워드 라인을 유지시키는 효과를 갖는다. 비트 라인쌍(56)이 데이타 라인(17)으로부터 디커플되면, 감지 증폭기(33)는 비트 라인(46) 및 (47)의 분리를 완성시킨다. 비트 라인쌍(17)이 데이타 라인쌍(17)으로부터 디커플된 후, 워드 라인(42)이 15ns 이내로 인에이블되면, 비트 라인(46) 및 (47)의 하나는 VDD로 되며, 다른 것은 접지로 된다. 그러므로, 메모리 셀(27)의 최적 복원은 이루어진다. 이러한 최적 복원은 신호*RAS가 활성되어지는 시간을 증가시킴이 없이 이루어진다. 신호*RAS가 활성되는 최소 시간 주기는 최소 활성 싸이클 시간으로써 또한 공지되었다. 그러므로 활성 싸이클 시간은 이러한 갱생 스케일에 의해 결과되지 않는다. 부가적으로, 이러한 복원을 이루기 위하여 신호*CAS에 의해 종속상태에 있지 않다. 결합 캐패시터(36) 및 (37)의 이득은 또한 비트 라인상에 결과되는 부하를 감소시키기 위하여 감소되어질 필요가 없다. 결합 트랜지스터(36) 내지 (39)의 이득은 속도가 메모리 셀의 적당한 복원을 얻기 위하여 희생되어질 필요가 없도록 선택될 수 있다.
제3도는 바이어스 회로(8)의 회로 다이어그램을 도시한 것으로, 회로(18)는 제1부인 부분(68) 및 제2부인 부분(69)로 구성된다. 제1부는 N채널 트랜지스터(70),(71),(72) 및 (73)와 P채널 트랜지스터(74),(75) 및 (76)으로 구성된다. 트랜지스터(70)는 신호 RAS를 수신하기 위한 게이트, 접지에 접속된 소오스 및 노드(71)에 접속된 드레인을 가지며, 트랜지스터(74)는 신호 RAS를 신호 RAS를 수신하기 위한 게이트, VDD에 접속된 소오스, 노드(77)에 접속된 드레인을 가지며, 트랜지스터(74)는 신호 RAS를 수신하기 위한 게이트, VDD에 접속된 소오스, 노드(77)에 접속된 드레인을 가지며, 트랜지스터(71)은 신호*COE를 수신하기 위한 게이트, 접지에 접속된 소오스, 노드(77)에 접속된 드레인을, 트랜지스터(75)는 신호 RAS를 수신하기 위한 게이트, 데이타 라인(51)에 접속된 드레인 및 VDD에 접속된 소오스를, 트랜지스터(72)는 노드에 접속된 소오스, 데이타 라인(51)에 접속된 게이트 및 드레인을, 트랜지스터(73)는 노드(77)에 접속된 소오스와 데이타 라인(52)에 접속된 게이트 및 드레인을, 트랜지스터(75)는 신호 RAS를 수신하기 위한 게이트, 데이타 라인(51)에 접속된 드레인 및 VDD에 접속된 소오스를, 트랜지스터(76)은 신호 RAS를 수신하기 위한 게이트, 데이타 라인(52)에 접속된 드레인 및 VDD에 접속된 소오스를 갖는다. 제2부(69)는 N채널 트랜지스터(78) 및 (79)로 구성된다. 트랜지스터(78)는 신호*W를 수신하기 위한 게이트, VDD에 접속된 드레인 및 데이타 라인(51)에 접속된 소오스를 가지며, 트랜지스터(79)는 신호*W를 수신하기 위한 게이트, VDD에 접속된 드레인 및 데이타 라인(52)에 접속된 소오스를 갖는다. 바이어스 회로는 또한 신호*RAS에 대한 보상형으로 발생되어지는 신호 RAS를 수신하기 위한 제1입력과, 신호*COE를 수신하기 위한 제2입력 및 신호 RCOE를 제공하기 위한 출력을 갖는 NAND 게이트(90)를 포함한다. 제3도에는 또한 결합 트랜지스터(36) 및 (37), 비트 라인(46) 및 (47) 및 감지 증폭기(33)가 도시되어 있다.
감지 증폭기(33)는 N채널 트랜지스터(82) 및 (83)으로 구성된 N채널 증폭기(81)와, P채널 트랜지스터(85) 및 (86)으로 구성된 P채널 증폭기(84) 및 P채널 클럭킹 트랜지스터(87)로 이루어진다. 횡결합된 P채널 증폭기와 병렬 배열된 횡결합 N채널 증폭기를 갖는 감지 증폭기(33)의 배열은 종래의 CMOS 감지 증폭기와 동일하다. 감지 증폭기(33)는 클럭 회로(21)로부터의 신호 CL1과 CL2에 의해 클럭화되는 것처럼 도시되었으며, 결합 트랜지스터(36) 및 (37)는 열 디코더(14)로부터의 열 디코더 신호 CD1에 의해 클럭화되는 것처럼 도시되었다.
신호 RAS가 메모리(10)이 비활성 싸이클내에 있다는 것을 나타내도록 로우 로직 상태에서 비활성될때, 트랜지스터(75) 및 (76)은 데이타 라인(51) 및 (52)을 VDD로 사전 충전시키며, 트랜지스터(74)는 노드(77)를 VDD로 사전 충전시킨다. 트랜지스터(70)는 신호 RAS가 비활성 상태에 있을 때 전도하지 않는다. 활성 싸이클동안, 신호 RAS는 로우 로직 상태로 스위칭되는 신호*RAS에 응답하여 로우 로직 상태에서 활성된다. 트랜지스터(74),(75) 및 (76)은 트랜지스터(70)가 전도될때 비전도된다. 신호 RCOE는 활성되는 신호*RAS에 응답하여 하이 로직 상태로 스위치된다. 신호 RCOE가 하이 로직 상태인동안 트랜지스터(71)는 전도한다. 트랜지스터(78) 및 (79)는 메모리(10)가 신호*W가 하이 로직 상태에 있으므로써 표시되는 판독 모드내에 있을 때마다 전도한다. 트랜지스터(71)는 트랜지스터(72) 및 (73)의 이득에 비해 비교적 높은 이득으로 선택되어진다. 그러므로 트랜지스터(71)는 노드(77)를 접지에 매우 가깝게 이끈다. 데이타 라인(51) 및 (52)는 1/2 VDD 전압의 선정된 바이어스 전위를 향해 VDD로부터 방전되기 시작한다. 선정된 바이어스 전위는 트랜지스터(78),(79),(72),(73) 및 (71)의 이득을 선택함으로써 얻어진다. 트랜지스터(78) 및 (72)는 데이타 라인(51)상에 바이어스 전위를 세팅시키기 위해 저항 분할기를 형성하며, 트랜지스터(79) 및 (73)은 데이타 라인(52)상에 바이어스 전위를 세팅시키기 위하여 저항 분할기를 형성한다. 그러므로, 소망의 바이어스 전위는 트랜지스터(72)에 대한 트랜지스터(78)의 이득과 트랜지스터(73)에 대한 트랜지스터(79)의 이득의 비율을 선택함으로써 얻어진다. 방전의 비율은 처음으로 트랜지스터(72)와 (73)의 이득과 데이타 라인(51) 및 (52)의 전기 용량에 연관된다.
그러므로, 데아타 라인(51)과 (52)는 상당히 길며, 높은 전기 용량을 갖는다. 트랜지스터(72) 및 (73)은 이득을 가져, 데이타 라인(51)과 (52)가 시간 신호*COE가 로우 로직 상태로 스위치되기 전에 1/2 VDD 이상의 소망의 바이어스 레벨로 방전되도록 한다. 신호*COE는 신호*RAS가 로우 로직 상태로 스위칭된 다음 선정된 시간동안 로우 로직 상태로 스위치된다. 신호*COE는 데이타 라인(51) 및 (52)에 결합되어질 한쌍의 비트 라인에 기인하여 열 디코더(14)를 초래하도록 로우 로직 상태로 스위치한다. 바이어스 회로(18)는 선택된 비트 라인이 거기에 접속되기 전에 데이타 라인(51) 및 (52)의 제어를 풀어야만 한다. 신호 RCOE는 이러한 목적을 위해 편리하게 발생된다. 신호 RCOE는 데이타가 비트 라인에 결합되기 직전 바이어스 회로(18)의 제2부(68)를 디스에이블링시키기 위하여 제공한다. 이것은 소망의 바이어스로부터 드라프트되도록 데이타 라인(51) 및 (52)에 대해 유용한 시간을 최소화시키기 위하여 너무 빨리 데이타 라인(51) 및 (52)의 제어를 풀지 않는 장점을 갖는다. 트랜지스터(70)는 드라프트로부터 임의의 바람직하지 않은 전압까지 노드(77)를 유지시키도록 활성 싸이클동안 전도성을 유지한다. 그것은 특히, CMOS에서, 가능한 래치-업 문제에 기인한 부동(floating)으로부터 노드를 유지시키는데 바람직하다.
비트 라인(46) 및 (47)과 같은 비트 라인쌍이 데이타 라인(51) 및 (52)에 결합될때, 감지 증폭기(33)에 의해 발생된 데이타는 데이타 라인(51) 및 (52)를 분리시키기 시작한다. N채널 트랜지스터(82) 및 (83)은 증폭의 초기 단계에서 가장 큰 효과른 나타내, 데이타 라인에 대한 경향 (tendency)이 감소된 전압에서 바이어스 되어지도록 한다. 트랜지스터(78) 및 (79)는 N채널 트랜지스터(82)와 (83)의 전체 전류를 정합시키도록 좌 전도적이다. 이것은 비트 라인(51) 및 (52)의 분리가 소망의 바이어스 전압 근처에서 중심되어지도록 한다. 분리의 비율은 트랜지스터(78) 및 (79) 전도성을 유지시킴으로써 상당하게 결과되지 않지만, 분리의 중심점은 존재한다. 이것은 고 이득 바이어스 영역내에 증폭기(19)를 유지시킨다.
다수의 바람직한 장점은 제공하는 전압 영역은 공정하게 넓다. 주요한 요구는 VDD의 30% 내지 70%의 영역내에 있는 제2증폭기인 증폭기(19)인 최대 이득 영역내에 있게될 바이어스 전압에 대한 것이다. 또다른 접근은 비트 라인을 균등화시키기 위하여 사용된 것과 동일한 것이다. 데이타 라인(51) 및 (52)는 VDD와 접지 사이에 완전하게 분리될 수 있으며, 약 1/2 VDD로 균등화되며, 비트 라인쌍이 거기에 결합되기 전에 풀어진다. 회로(18)는 메모리(10)의 동작에 필요한 임의의 부가적인 타이밍 신호를 필요로 하지 않는다. 부가적으로, 회로(18)는 비트 라인상에 바이어스 전압을 정합시키는데 있어서 더 나은 기회를 제공한다.

Claims (10)

  1. 다수의 비트 라인과; 다수의 비트 라인과 교차하는 다수의 워드 라인과; 인에이블된 워드 라인과 적어도 하나의 비트 라인쌍의 비트 라인에 결합된 각각의 메모리 셀내에 기억된 데이타를 나타내는 전압차를 발생하는 각각의 비트 라인과 워드 라인의 교차점에 결합된 다수의 메모리 셀과; 인가된 전압차를 증폭시키기 위하여 데이타 라인쌍에 결합되며, 그 사이의 전력 공급 전압을 수신하기 위하여 한쌍의 전력 공급단자에 결합된 제2증폭기를 구비하는 메모리에서 메모리 셀내에 기억된 데이타를 나타내는 전압차를 증폭시키기 위한 방법에 있어서, 비트 라인쌍이 인에이블된 워드 라인에 결합된 메모리 셀내에 기억된 데이타를 표시하는 전압차를 발생하도록 워드 라인을 인에이블시키는 단계와, 상기 데이타 라인쌍을 제2증폭기의 전력 공급 단자 사이에 인가된 전압의 중간의 전압으로 바이어싱시키는 단계와, 선택된 비트 라인쌍의 전압차를 데이타 라인쌍에 결합시키는 단계와, 상기 데이타 라인쌍에 결합된 전압차를 제2증폭기로 증폭시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀내에 기억된 데이타를 나타내는 전압차를 증폭시키기 위한 방법.
  2. 제1항에 있어서, 상기 데이타 라인은 두개의 전력 공급 단자 사이에 인가된 전압의 30퍼센트와 70퍼센트 사이의 전압으로 바이어스되는 것을 특징으로 하는 메모리 셀내에 기억된 데이타를 표시하는 전압차를 증폭시키기 위한 방법.
  3. 다수의 비트 라인과; 다수의 비트 라인과 교차하는 다수의 워드 라인과; 인에이블된 워드 라인과 적어도 하나의 비트 라인쌍의 비트 라인에 결합된 각각의 메모리 셀내에 기억된 데이타를 나타내는 전압차를 발생하는 각각의 비트 라인과 워드 라인의 교차점에 결합된 다수의 메모리 셀을 갖는 메모리에 있어서, 한쌍의 데이타 라인과; 상기 데이타 라인에 결합된 전압차를 증폭시키기 위하여 데이타 라인쌍에 결합되며, 전력 공급 전압을 수신하기 위하여 한쌍의 전력 공급 단자에 결합된 제2증폭기와; 전압차가 인에이블된 워드 라인에 결합된 메모리 셀내에 기억된 데이타를 나타내는 비트 라인쌍 상에 발생되도록 선택된 워드 라인을 인에이블링시키기 위해 워드 라인에 결합된 행 디코더 수단과; 데이타 라인에 결합되어, 데이타 라인을 전력공급단자의 쌍에 인가된 전압 중간의 바이어스 전압으로 바이어싱시키기 위한 바이어스 수단과; 비트 라인에 결합되어, 선택된 비트 라인쌍을 데이타 라인으로 커플링시키기 위한 열 디코더 수단을 구비하여, 제2증폭기가 선택된 비트 라인쌍으로부터의 데이타 라인쌍에 결합된 전압차를 증폭시키는 것을 특징으로 하는 랜덤 엑세스 메모리.
  4. 제3항에 있어서, 상기 열 디코더는 바이어스 수단이 데이타 라인의 쌍을 바이어스 전압으로 바이어스시킨 후, 선택된 비트 라인쌍을 데이타 라인으로 커플링시키는 것을 특징으로 하는 랜덤 엑세스 메모리.
  5. 제4항에 있어서, 상기 바이어스 수단은 열 디코더 수단이 선택된 비트 라인의 쌍을 데이타 라인의 쌍으로 결합시킬때 디스에이블되는 것을 특징으로 하는 랜덤 엑세스 메모리.
  6. 제4항에 있어서, 상기 바이어스 수단이, 전류를 데이타 라인쌍에 공급하기 위한 로드 수단과, 열 디코더 수단이 선택된 감지 증폭기의 출력을 제2감지 증폭기로 커플링시키기 이전에 데이탄 라인으로부터의 전류를 싱킹(sknking)시키기 위한 싱크(sink) 수단을 구비하는 것을 특징으로 하는 랜덤 엑세스 메모리.
  7. 제6항에 있어서, 열 디코더는 열 인에이블 신호에 응답하여 데이타 라인을 제1로직 상태로 스위칭 시키기 위하여 선택된 감지 증폭기를 커플시키며, 상기 싱크 수단은 열 인에이블 신호에 응답하여 제1로직 상태로 스위칭되도록 디스에이블되는 것을 특징으로 하는 랜덤 엑세스 메모리.
  8. 제7항에 있어서, 상기 로드 수단은, 제1전력 공급 단자에 결합된 제1전류 전극, 제1데이타 라인에 결합된 제2전류 전극 및 기록 인에이블 신호를 수신하기 위한 제어 전극을 갖는 제1트랜지스터와, 제1전력 공급 단자에 결합된 제1전류 전극과, 제2데이타 라인에 결합된 제2전류 전극 및 기록 인에이블 신호를 수신하기 위한 제어 전극을 갖는 제2트랜지스터를 구비하는 것을 특징으로 하는 랜덤 엑세스 메모리.
  9. 제8항에 있어서, 상기 싱크 수단은, 제1데이타 라인에 결합된 제1단자와, 제어노드에 결합된 제2단자를 갖는 제1로드와, 제2데이타 라인에 결합된 제1단자와, 제어노드에 결합된 제2단자를 갖는 제2로드와, 제어 노드에 결합된 제1전류 전극과, 제2전력 공급단자에 결합된 제2전류 전극 및 제어 신호를 수신하기 위한 제어 전극을 갖는 제3트랜지스터와, 열 인에이블 신호에 응답하여 제어 신호를 발생하기 위한 제어 수단을 구비하는 것을 특징으로 하는 랜덤 엑세스 메모리.
  10. 제3항에 있어서, 상기 바이어스 수단은 전력 공급 단자 사이에 제공된 전력 공급 전압의 30퍼센트와 70퍼센트 사이의 바이어스 전압을 제공하는 것을 특징으로 하는 랜덤 엑세스 메모리.
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