KR20000045404A - 고속동작용 디램 - Google Patents

고속동작용 디램 Download PDF

Info

Publication number
KR20000045404A
KR20000045404A KR1019980061962A KR19980061962A KR20000045404A KR 20000045404 A KR20000045404 A KR 20000045404A KR 1019980061962 A KR1019980061962 A KR 1019980061962A KR 19980061962 A KR19980061962 A KR 19980061962A KR 20000045404 A KR20000045404 A KR 20000045404A
Authority
KR
South Korea
Prior art keywords
signal
bit line
output
generating
line separation
Prior art date
Application number
KR1019980061962A
Other languages
English (en)
Other versions
KR100381968B1 (ko
Inventor
윤하룡
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR10-1998-0061962A priority Critical patent/KR100381968B1/ko
Priority to JP37007599A priority patent/JP3903674B2/ja
Priority to US09/473,698 priority patent/US6226215B1/en
Priority to TW088123300A priority patent/TW454190B/zh
Publication of KR20000045404A publication Critical patent/KR20000045404A/ko
Application granted granted Critical
Publication of KR100381968B1 publication Critical patent/KR100381968B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 고속동작용 디램에 관한 것으로, 특히 비트라인 분리신호에 의해 스위칭 제어되는 스위칭소자를 메모리 셀 영역 및 센스앰프 영역내의 비트라인 사이에 구비하므로써, 연속적인 리드동작시 상기 메모리 셀 영역 및 센스앰프 영역내의 비트라인을 완전히 분리할 수 있도록 제어하여 로오 및 컬럼동작 타이밍을 줄이고, 이에따라 데이타 액세스시간을 대폭 감소시켜 고속화를 실현한 고속동작용 디램에 관한 것이다.

Description

고속동작용 디램
본 발명은 고속동작용 디램에 관한 것으로, 보다 상세하게는 비트라인 구조를 변화시켜 연속적인 리드동작시의 로오 및 컬럼동작을 개선하고 이에따라 데이타 액세스시간을 감소시켜 고속화를 실현하도록 한 고속동작용 디램에 관한 것이다.
일반적으로, 디램 등의 메모리소자의 리드동작은 다음과 같은 경로를 거쳐 수행되게 된다.
우선, 동작 제어신호인 라스바(/RAS)가 액티브상태로 변하면서 어드레스 버퍼로 입력되는 어드레스신호를 소자내부로 받아들이고, 이때 받아들인 어드레스신호들을 디코딩하여 셀 어레이불럭의 워드라인 중 하나를 선택하는 로오 디코딩동작을 수행하게 된다.
그 후, 상기 선택된 워드라인에 연결되어 있는 셀들의 데이타는 선택된 블럭의 데이타를 비트라인 분리회로를 거쳐 비트라인(BL, /BL)으로 전송되는데, 이때 비트라인 센스앰프가 구동하여 상기 비트라인(BL, /BL)에 실린 미세한 전위차를 갖는 신호를 각각 전원전압(Vcc) 및 접지전압(Vss) 수준으로 증폭하게 된다.
한편, 비트라인 센스앰프에 의해 증폭된 비트라인의 데이타를 데이타 버스라인(DB, /DB)으로 전달해주는 패스 트랜지스터가 컬럼 디코더 출력신호(Yi)에 의해 스위칭제되어 하나의 컬럼을 선택하게 된다.
그리고, 선택된 컬럼 데이타는 선택적으로 스위칭된 패스 트랜지스터를 거쳐 상기 데이타 버스라인(DB, /DB)으로 실리게 되며, 이를 데이타 버스라인 센스앰프에서 감지·증폭한 후 데이타 출력버퍼 등을 통해 소자 외부로 출력되면서 리드동작은 완료된다.
그런데, 상기 경로를 거쳐 리드동작이 수행되는 종래의 디램(DRAM) 소자는 하나의 리드동작이 완료된 후 다음 리드동작이 수행되기 위해서 첫번째 리드명령에 대한 컬럼동작이 끝나고 난 다음에야 두번째 리드명령에 대한 로오동작의 수행이 가능하였다.
도 1 은 종래에 사용된 디램의 동작타이밍도를 나타낸 것으로, (c) 와 (d) 에 각각 도시된 바와 같이 컬럼동작이 완료될 때까지 비트라인 분리신호(BISH / BISL) 및 워드라인 전위(WL)가 계속해서 '로직하이'로 온되어 있는 상태이기 때문에, 연속적인 리드동작의 수행을 위해서 이들 두 신호(BISH, WL)가 모두 오프되고 (e)에 도시된 비트라인 쌍(BL, /BL)이 일정전위(주로, Vdd/2가 사용됨)로 프리차지되어진 후 (a)에 도시된 라스바신호(/RAS)가 다시 '로직로우'의 인에이블상태로 인가되어야만 한다.
그 결과, 종래기술에서는 새로운 워드라인을 띄워서 데이타를 리드하고자 할 때 동 도면에 tRCD와 tRP로 도시된 시간사이의 tA시간이 길어지게 되면서 데이타 액세스시간을 늘리게 되어 고속동작을 제한하게 되는 문제점이 발생한다.
상기한 문제점은 (c)에 도시된 바와 같이, 프리차지시 두 비트라인 분리신호(BISH, BISL)가 전원전위(Vdd) 수준을 유지하게 되어 메모리 셀영역내의 비트라인 및 비트라인 센스앰프영역내의 비트라인이 동일한 단일노드로 동작하게 되면서 발생되는 문제점이다.
즉, 종래에 사용된 디램에서는 메모리 셀 영역내의 비트라인과 비트라인 센스앰프 영역내의 비트라인이 완전히 분리되지 않아서, 연속적인 리드동작의 수행시 데이타 액세스시간을 증가시켜 고속화를 제한하게 되는 문제점이 발생한다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 비트라인을 메모리 셀영역과 비트라인 센스앰프영역에 대해 분리하여 별도로 제어하므로써, 연속 리드동작시의 로오 및 컬럼동작을 고속화하여 데이타 액세스시간을 감소시킨 고속동작용 디램을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 고속동작용 디램은 뱅크 선택신호 및 센스앰프 제어신호를 발생시키는 신호에 의해 인에이블여부를 제어하여 비트라인 분리신호를 발생시키는 비트라인 분리신호 발생수단과;
상기 비트라인 분리신호 발생수단으로부터 입력받은 비트라인 분리신호에 의해 스위칭여부가 제어되어 메모리 셀 영역의 비트라인과 센스앰프 영역의 비트라인을 분리시키는 스위칭수단과;
상기 메모리 셀 영역의 비트라인과 센스앰프 영역의 비트라인을 각각 프리차지하는 제1 및 제2 프리차지수단과;
상기 뱅크 선택신호 및 비트라인 분리신호를 입력받아 상기 제1 프리차지수단 제어신호를 발생시키는 제1 제어수단과;
상기 뱅크 선택신호 및 카스바신호를 입력받아 상기 제2 프리차지수단 제어신호를 발생시키는 제2 제어수단을 구비하는 것을 특징으로 한다.
도 1 은 종래에 사용된 디램의 동작타이밍도
도 2 는 본 발명에 따른 고속동작용 디램의 비트라인 분리구조를 나타낸 회로 구성도
도 3 은 도 2 에 도시된 비트라인 분리신호 발생수단을 나타낸 블럭 구성도
도 4 는 도 2 에 도시된 제1 제어수단의 실시예를 나타낸 회로도
도 5 는 도 2 에 도시된 제2 제어수단의 실시예를 나타낸 회로도
도 6 은 본 발명에 따른 고속동작용 디램의 동작타이밍도
<도면의 주요부분에 대한 부호의 설명>
31: 인에이블부 33: 딜레이부
35: 디스에이블부 51, 53: 펄스 발생부
55: 출력구동부 57: 래치부
59: 버퍼링부
100: 비트라인 분리신호 발생수단 200: 스위칭수단
300, 310: 프리차지수단 400, 410: 제어수단
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명에 따른 고속동작용 디램의 비트라인 분리구조를 나타낸 회로 구성도로, 뱅크 선택신호(bank_sel) 및 센스앰프의 동작 제어신호(RTO, /S)를 발생시키는 센싱 발생신호(SG: sensing generation)에 의해 인에이블여부를 제어하여 비트라인 분리신호(BISH, BISL)를 발생시키는 비트라인 분리신호 발생수단(100)과; 상기 비트라인 분리신호 발생수단(100)으로부터 입력받은 비트라인 분리신호(BISH, BISL)에 의해 스위칭여부가 제어되어 메모리 셀 영역의 비트라인(BL1, /BL1)과 센스앰프 영역의 비트라인(BL2, /BL2)을 분리시키는 스위칭수단(200)과; 상기 메모리 셀 영역의 비트라인(BL1, /BL1)과 센스앰프 영역의 비트라인(BL2, /BL2)을 각각 프리차지하는 제1 및 제2 프리차지수단(300, 310)과; 상기 뱅크 선택신호(bank_sel) 및 비트라인 분리신호(BISH, BISL)를 입력받아 상기 제1 프리차지수단(300) 제어신호(BLP1)를 발생시키는 제1 제어수단(400)과; 상기 뱅크 선택신호(bank_sel) 및 카스바신호(/CAS)를 입력받아 상기 제2 프리차지수단(310) 제어신호(BLP2)를 발생시키는 제2 제어수단(410)을 구비하여 구성된다.
동 도면의 경우, 상기 스위칭수단(200)은 상기 메모리 셀 영역의 비트라인(BL1, /BL1)과 센스앰프 영역의 비트라인(BL2, /BL2) 사이에 각각 연결된 NMOS 트랜지스터들로 이루어진다.
도 3 은 도 2 에 도시된 비트라인 분리신호 발생수단(100)을 나타낸 블럭 구성도로, 라스바신호(/RAS)로부터 발생되는 상기 뱅크 선택신호(bank_sel)를 입력받아 비트라인 분리신호(BISH, BISL)를 인에이블시키는 인에이블부(31)와; 상기 센스앰프 제어신호(RTO, /S)를 발생시키는 센싱 발생신호(SG)를 입력받아 소정의 시간 딜레이시켜 전달하는 딜레이부(33)와; 상기 딜레이부(33)를 거쳐 전달된 센싱 발생신호(SG)를 사용하여 상기 비트라인 분리신호(BISH, BISL)를 디스에이블시키는 디스에이블부(35)를 구비하여 구성된다.
이때, 상기 딜레이부(33)에서 이룩되는 소정의 딜레이시간은 메모리 셀에 데이타가 리라이트(rewrite)될 정도로 충분히 비트라인(BL, /BL)이 분리되기까지 요구되는 최소시간이 되도록 인버터의 개수를 변화시켜 직렬연결하므로써 조절하게 된다.
또한, 상기 비트라인 분리신호(BISH, BISL)의 전위수준을 접지전위(Vss)수준에서 고전압(Vpp)수준까지 풀 스윙시키므로써, 셀 영역과 비트라인 센스앰프 영역내 각각의 비트라인(BL1, BL2)을 완전 분리시킬 수 있도록 제어하게 된다.
도 4 는 도 2 에 도시된 제1 제어수단(400)의 실시예를 나타낸 회로도로, 뱅크 선택신호(bank_sel)를 입력받아 반전시키는 인버터(IV41)와; 상기 비트라인 분리신호(BISH, BISL)와 상기 인버터(IV41)의 출력신호를 입력받아 각각 조합하는 노아게이트(NOR41) 및 낸드게이트(NAND41)와; 상기 낸드게이트(NAND41)의 출력신호에 의해 인에이블되어 상기 노아게이트(NOR41)의 츨력신호(D)를 입력받아 일정시간 래치시켜 전달하는 디 플림-플롭과; 상기 뱅트 선택신호(bank_sel) 및 상기 비트라인 분리신호(BISH, BISL) 각각의 반전신호를 입력받아 앤드조합하는 앤드게이트(AND41)와; 상기 앤드게이트(AND41)의 출력신호에 의해 세팅되어 상기 디 플립-플롭의 출력신호(Q)에 따라 토글링하여 상기 제1 프리차지수단 제어신호(BLP1)를 발생시키는 티 플립-플롭을 구비하여 구성된다.
상기 구성을 갖는 제1 제어수단(400)은 뱅크 선택신호(bank_sel)에 의해 메모리 셀 영역내 비트라인 프리차지수단(300)을 디스에이블시키고, 상기 비트라인 분리신호(BISH, BISL)가 디스에이블될 때 다시 인에이블되도록 제어신호(BLP1)를 발생시키게 된다.
상기 제1 제어수단(400)의 동작을 도면을 참조하며 자세히 살펴보기로 한다.
우선, 상기 뱅크 선택신호(bank_sel)와 비트라인 분리신호(BISH, BISL)가 모두 '로직로우'인 경우, 티 플립-플롭의 셋팅에 의해 출력되는 제어신호(BLP1)는 '로직하이' 레벨로 초기화된다. 이때, 디 플립-플롭의 출력이 '로직하이' 레벨이 되면 상기 티 플립-플롭은 토글링하여 상기 출력 제어신호(BLP1)를 '로직로우'레벨로 떨어뜨리게 된다.
이 상태에서, 상기 비트라인 분리신호(BISH, BISL)가 '로직하이' 로 인에이블되더라도, 상기 티 플립-플롭의 입력단자가 로우레벨로 유지되고 있기 때문에, 출력 제어신호(BLP1)의 전위레벨에는 변화가 없다.
그 후, 다시 상기 비트라인 분리신호가 '로직로우'로 떨어지게 되면, 상기 디 플립-플롭의 출력신호가 '로직하이'로 천이되면서 최종 출력되는 제어신호(BLP1)는 다시 '로직하이'레벨로 올라가게 된다.
도 5 는 도 2 에 도시된 제2 제어수단(410)의 실시예를 나타낸 회로도로, 카스바신호(/CAS) 및 뱅크 선택신호(bank_sel)를 각각 이용하여 각각의 펄스 제어신호를 발생시키는 제1 및 제2 펄스 발생부(51, 53)와; 상기 제1 및 제2 펄스 발생부(51, 53)로부터 발생된 각각의 펄스 제어신호에 의해 스위칭되어 출력단(N1) 전위를 조절하는 출력 구동부(55)와; 상기 출력단(N1) 전위를 래치시키는 래치부(57)와; 상기 래치부(57)의 출력전위를 버퍼링하는 버퍼링부(59)를 구비하여 구성된다.
동 도면의 경우, 상기 제1 펄스 발생부(51)는 상기 카스바신호(/CAS)를 반전 딜레이시키기 위해 직렬연결된 홀수개의 인버터(IV51∼IV53: 간단히 3개로 도시함)와; 상기 최종 인버터 츨력신호(IV53)와 상기 카스바신호(/CAS)를 조합하는 낸드게이트(NAND51)로 구성된다.
그리고, 상기 제2 펄스 발생부(53)는 상기 뱅크 선택신호(bank_sel)를 반전 딜레이시키기 위해 직렬연결된 홀수개의 인버터(IV54∼IV56)와; 상기 최종 인버터(IV56) 출력신호와 상기 뱅트 선택신호(bank_sel)를 조합하는 낸드게이트(NAND52)와; 상기 낸드 게이트(NAND52)의 출력신호를 반전시키는 인버터(IV57)를 구비하여 구성된다.
또한, 상기 출력 구동부(55)는 상기 제1 및 제2 펄스 발생부(51, 53)로부터 발생되는 펄스신호가 각각의 게이트단으로 인가되며, 전원전압 인가단과 접지단 사이에 직렬접속된 PMOS 트랜지스터(MP51)와 NMOS 트랜지스터(MN51)로 구성된다.
그리고, 상기 래치부(57)는 상기 출력단(N1) 전위를 반전시키는 인버터(IV58)와; 전원전압(Vcc) 인가단과 상기 출력단(N1) 사이에 연결되며, 상기 인버터(IV58)의 출력신호가 게이트단으로 피드백되는 PMOS 트랜지스터(MP52)를 구비하여 구성되며, 상기 버퍼링부(59)는 다수개의 직렬연결된 인버터(동 도면의 경우, 간단히 하나의 인버터(IV59)로 도시함)로 구성한다.
상기 구성을 갖는 제2 제어수단(410)은 라스바(/RAS) 신호에 의해 발생되는 뱅크 선택신호(bank_sel)에 의해 최종 출력되는 제어신호(BLP2)를 '로직로우'로 디스에이블시키게 되고, 상기 카스바신호(/CAS)가 '로직로우'에서 '로직하이'로 천이되는 디스에이블시 다시 상기 출력 제어신호(BLP2)는 '로직하이'로 디스에이블되게 된다.
도 6 은 본 발명에 따른 고속동작용 디램의 동작타이밍도를 나타낸 것으로, 이하, 상기 구성을 갖는 본 발명의 동작을 동 도면을 참조하며 자세히 살펴보기로 한다.
우선, 비트라인 분리신호 발생수단(100)에서 (a)에 도시된 라스바신호(/RAS)에 의해 발생하는 뱅크 선택신호(bank_sel)를 입력받아 (c)에 도시된 바와 같이 비트라인 분리신호(BISH, BISL)를 인에이블시키게 되고, (i)에 도시된 센스앰프 동작 제어신호(RTO, /S)를 발생시키는 센싱 발생신호(SG)를 후단의 딜레이부(33)를 거쳐 소정의 시간(메모리 셀에 데이타가 리라이트(rewrite)될 정도로 충분히 비트라인이 벌어지는데 요구되는 최소시간이 됨) 딜레이시킨 후 입력받아 비트라인 분리신호를 디스에이블시키게 된다.
또한, 상기 비트라인 분리신호(BISH, BISL)를 접지전위(Vss)에서 고전압(Vpp)수준까지 풀 스윙시키므로써, 셀 영역 및 센스앰프 영역내 비트라인의 완전분리를 가능케 한다.
이때, 상기한 바와 같이 일정 시간차를 갖고 인에이블여부가 제어되는 비트라인 분리신호(BISH, BISL)가 디스에이블상태로 출력되어 상기 스위칭 수단(200)이 턴-오프되면서 메모리 셀 영역내 비트라인(BL1)과 센스앰프 영역내 비트라인(BL2)이 완전히 분리되어지게 되고, 이에 따라 상기 센스앰프 영역내 비트라인(BL2)부분이 (h)에 도시된 바와 같이 활성화되어 컬럼동작을 수행하는 동안 상기 메모리 셀 영역내 비트라인(BL1)을 (f)에 도시된 바와 같이 일정전위(Vdd/2)로 프리차지시켜 워드라인(WL)을 (d)에 도시된 바와 같이 디스에이블시키므로써, 메모리 셀 영역에서는 새로운 워드라인(WL)을 인에이블시킬 수 있는 준비를 할 수 있게 된다.
이에 따라, 라스신호 발생 후 다시 라스신호가 발생되기까지의 시간(RAS to RAS)을 감소시킬 수 있게 되며, 또한 두번째 라스신호 발생 후 tRCD(RAS to CAS delay)시간이 지나 카스신호를 다시 띄울 수 있기 때문에 카스신호 발생 후 다시 카스신호가 발생되기까지의 시간(CAS to CAS) 또한 감소시킬 수 있게 된다.
그 결과, 데이타 액세스시간을 대폭 감소시키면서 고속화를 실현할 수 있게된다.
도 6 에 도시된 동작타이밍도는 도 1 에 도시된 동작타이밍도와 같은 시간크기를 갖고 작성된 것으로, 동 도면을 통해서도 데이타 액세스시간이 종래에 비해 대폭 감소되었을 알 수 있다.
이상에서 설명한 바와같이 본 발명에 따른 고속 동작용 디램에 의하면, 메모리 셀 영역과 센스앰프 영역내의 비트라인을 분리하여 구비하므로써, 로오 및 컬럼 동작타이밍을 감소시킬 수 있게 되며, 그에 따라 연속적인 리드동작시의 데이타 액세스시간을 대폭 감소시켜 고속화를 실현할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 뱅크 선택신호 및 센스앰프 제어신호를 발생시키는 신호에 의해 인에이블여부를 제어하여 비트라인 분리신호를 발생시키는 비트라인 분리신호 발생수단과;
    상기 비트라인 분리신호 발생수단으로부터 입력받은 비트라인 분리신호에 의해 스위칭여부가 제어되어 메모리 셀 영역의 비트라인과 센스앰프 영역의 비트라인을 분리시키는 스위칭수단과;
    상기 메모리 셀 영역의 비트라인과 센스앰프 영역의 비트라인을 각각 프리차지하는 제1 및 제2 프리차지수단과;
    상기 뱅크 선택신호 및 비트라인 분리신호를 입력받아 상기 제1 프리차지수단 제어신호를 발생시키는 제1 제어수단과;
    상기 뱅크 선택신호 및 카스바신호를 입력받아 상기 제2 프리차지수단 제어신호를 발생시키는 제2 제어수단을 구비하는 것을 특징으로 하는 고속동작용 디램.
  2. 제 1 항에 있어서,
    상기 비트라인 분리신호 발생수단은 라스바신호로부터 발생되는 상기 뱅크 선택신호를 입력받아 비트라인 분리신호를 인에이블시키는 인에이블부와;
    상기 센스앰프 제어신호를 발생시키는 신호를 입력받아 소정의 시간 딜레이시켜 전달하는 딜레이부와;
    상기 딜레이부를 거쳐 전달된 신호를 사용하여 상기 비트라인 분리신호를 디스에이블시키는 디스에이블부를 구비하되;
    상기 딜레이부에서 이룩되는 소정의 딜레이시간은 메모리 셀에 데이타가 리라이트될 정도로 충분히 비트라인이 분리되기까지 요구되는 시간인 것을 특징으로 하는 고속동작용 디램.
  3. 제 1 항에 있어서,
    상기 스위칭수단은 상기 메모리 셀 영역의 비트라인과 센스앰프 영역의 비트라인 사이에 연결된 모스 트랜지스터로 구성하는 것을 특징으로 하는 고속동작용 디램.
  4. 제 1 항에 있어서,
    상기 제1 제어수단은 상기 뱅크 선택신호를 입력받아 반전시키는 인버터와;
    상기 비트라인 분리신호와 상기 인버터의 출력신호를 입력받아 각각 조합하는 노아게이트 및 낸드게이트와;
    상기 낸드게이트의 출력신호에 의해 인에이블되어 상기 노아게이트의 츨력신호를 입력받아 일정시간 래치시켜 전달하는 디 플림-플롭과;
    상기 뱅트 선택신호 및 상기 비트라인 분리신호 각각의 반전신호를 입력받아 앤드조합하는 앤드게이트와;
    상기 앤드게이트의 출력신호에 의해 세팅되어 상기 디 플립-플롭의 출력신호에 따라 토글링하여 상기 제1 프리차지수단 제어신호를 발생시키는 티 플립-플롭을 구비하는 것을 특징으로 하는 고속동작용 디램.
  5. 제 1 항에 있어서,
    상기 제2 제어수단은 상기 카스바신호 및 뱅크 선택신호를 각각 이용하여 각각의 펄스 제어신호를 발생시키는 제1 및 제2 펄스 발생부와;
    상기 제1 및 제2 펄스 발생부로부터 발생된 각각의 펄스 제어신호에 의해 스위칭되어 출력단 전위를 조절하는 출력 구동부와;
    상기 출력단 전위를 래치시키는 래치부와;
    상기 래치부의 출력전위를 버퍼링하는 버퍼링부를 구비하는 것을 특징으로 하는 고속동작용 디램.
  6. 제 5 항에 있어서,
    상기 제1 펄스 발생부는 상기 카스바신호를 반전 딜레이시키기 위해 직렬연결된 홀수개의 인버터와;
    상기 최종 인버터 츨력신호와 상기 카스바신호를 조합하는 낸드게이트를 구비하는 것을 특징으로 하는 고속동작용 디램.
  7. 제 5 항에 있어서,
    상기 제2 펄스 발생부는 상기 뱅크 선택신호를 반전 딜레이시키기 위해 직렬연결된 홀수개의 인버터와;
    상기 최종 인버터 출력신호와 상기 뱅크 선택신호를 조합하는 낸드게이트와;
    상기 낸드 게이트의 출력신호를 반전시키는 인버터를 구비하는 것을 특징으로 하는 고속동작용 디램.
  8. 제 5 항에 있어서,
    상기 출력 구동부는 전원전압 인가단과 접지단 사이에 직렬연결된 PMOS 트랜지스터와 NMOS트랜지스터를 구비하는 것을 특징으로 하는 고속동작용 디램.
  9. 제 5 항에 있어서,
    상기 래치부는 상기 출력단전위를 반전시키는 인버터와;
    전원전압 인가단과 상기 출력단 사이에 연결되며, 상기 인버터의 출력신호가 게이트단으로 피드백되는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 고속동작용 디램.
KR10-1998-0061962A 1998-12-30 1998-12-30 고속동작용디램 KR100381968B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-1998-0061962A KR100381968B1 (ko) 1998-12-30 1998-12-30 고속동작용디램
JP37007599A JP3903674B2 (ja) 1998-12-30 1999-12-27 半導体メモリ装置
US09/473,698 US6226215B1 (en) 1998-12-30 1999-12-29 Semiconductor memory device having reduced data access time and improve speed
TW088123300A TW454190B (en) 1998-12-30 1999-12-30 Semiconductor memory device having reduced data access time

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0061962A KR100381968B1 (ko) 1998-12-30 1998-12-30 고속동작용디램

Publications (2)

Publication Number Publication Date
KR20000045404A true KR20000045404A (ko) 2000-07-15
KR100381968B1 KR100381968B1 (ko) 2004-03-24

Family

ID=19568658

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0061962A KR100381968B1 (ko) 1998-12-30 1998-12-30 고속동작용디램

Country Status (4)

Country Link
US (1) US6226215B1 (ko)
JP (1) JP3903674B2 (ko)
KR (1) KR100381968B1 (ko)
TW (1) TW454190B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100837022B1 (ko) * 2001-07-04 2008-06-10 마츠시타 덴끼 산교 가부시키가이샤 감지증폭회로

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4492897B2 (ja) * 2000-06-15 2010-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4646106B2 (ja) * 2004-05-25 2011-03-09 株式会社日立製作所 半導体集積回路装置
JP4709524B2 (ja) * 2004-10-14 2011-06-22 株式会社東芝 半導体記憶装置
US7145822B2 (en) * 2005-03-03 2006-12-05 Texas Instruments Incorporated Method and apparatus for optimal write restore for memory
KR100609621B1 (ko) 2005-07-19 2006-08-08 삼성전자주식회사 메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치
KR100736408B1 (ko) * 2006-06-10 2007-07-09 삼성전자주식회사 비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그보상 방법
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
WO2016126474A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for parallel writing to multiple memory device locations
WO2016126478A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for memory device as a store for program instructions
KR102292233B1 (ko) 2015-02-13 2021-08-24 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 모듈, 및 메모리 시스템
WO2016144724A1 (en) 2015-03-10 2016-09-15 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US10365851B2 (en) 2015-03-12 2019-07-30 Micron Technology, Inc. Apparatuses and methods for data movement
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
CN207637499U (zh) 2016-11-08 2018-07-20 美光科技公司 用于形成在存储器单元阵列上方的计算组件的设备
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2825291B2 (ja) * 1989-11-13 1998-11-18 株式会社東芝 半導体記憶装置
JP3476231B2 (ja) 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
JP3537010B2 (ja) * 1995-11-28 2004-06-14 シャープ株式会社 半導体記憶装置
US5636174A (en) 1996-01-11 1997-06-03 Cirrus Logic, Inc. Fast cycle time-low latency dynamic random access memories and systems and methods using the same
JPH1011966A (ja) 1996-06-27 1998-01-16 Mitsubishi Electric Corp 同期型半導体記憶装置および同期型メモリモジュール
JP4221764B2 (ja) 1997-04-25 2009-02-12 沖電気工業株式会社 半導体記憶装置
US5995424A (en) 1997-07-16 1999-11-30 Tanisys Technology, Inc. Synchronous memory test system
US5856940A (en) 1997-08-15 1999-01-05 Silicon Aquarius, Inc. Low latency DRAM cell and method therefor
US5909400A (en) 1997-08-22 1999-06-01 International Business Machines Corporation Three device BICMOS gain cell
JP2000036190A (ja) * 1998-07-17 2000-02-02 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100837022B1 (ko) * 2001-07-04 2008-06-10 마츠시타 덴끼 산교 가부시키가이샤 감지증폭회로

Also Published As

Publication number Publication date
TW454190B (en) 2001-09-11
JP3903674B2 (ja) 2007-04-11
KR100381968B1 (ko) 2004-03-24
JP2000195271A (ja) 2000-07-14
US6226215B1 (en) 2001-05-01

Similar Documents

Publication Publication Date Title
KR100381968B1 (ko) 고속동작용디램
US6205071B1 (en) Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode
US6185151B1 (en) Synchronous memory device with programmable write cycle and data write method using the same
JP3778381B2 (ja) 半導体メモリ装置
KR100297717B1 (ko) 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리
KR100304771B1 (ko) 복수의뱅크를구비한반도체메모리장치
JP3846764B2 (ja) 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法
KR100242720B1 (ko) 반도체 메모리 장치의 칼럼선택 제어회로
KR100403348B1 (ko) 계층적 구조를 갖는 비트라인 선택 회로
CN211555473U (zh) 感测放大器控制电路
US5761134A (en) Data reading circuit
US6930952B2 (en) Method of reading memory device in page mode and row decoder control circuit using the same
US5408437A (en) Static random access memory
JP2003030991A (ja) メモリ
US7054210B2 (en) Write/precharge flag signal generation circuit and circuit for driving bit line isolation circuit in sense amplifier using the same
US5812485A (en) Synchronous graphic RAM having block write control function
US20040233764A1 (en) Semiconductor memory device having self-precharge function
KR100642629B1 (ko) 반도체 메모리 장치
KR0164386B1 (ko) 부하트랜지스터 제어회로 및 그 제어방법
KR0167679B1 (ko) 듀얼 커런트패스를 구비하는 로우어드레스버퍼
KR20010005112A (ko) 비트라인 센스앰프 구동장치
KR0172248B1 (ko) 센싱 제어회로
KR930006633B1 (ko) 데이타 출력장치
KR100259340B1 (ko) 고속 균등화 회로
JPH05282866A (ja) ビットライン制御回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee