CN211555473U - 感测放大器控制电路 - Google Patents

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Abstract

本公开的各实施例涉及感测放大器控制电路。电路包括：多个感测放大器，布置在行中，具有耦合到沿着行从一端上的第一端延伸到相对端上的第二端的感测放大器使能信号线的输入；感测放大器使能信号返回线，从在相对端处的第三端延伸到在一端处的第四端；感测放大器使能信号返回线的第三端耦合到第二端；感测放大器使能信号生成器电路，配置为将感测放大器使能信号施加到感测放大器使能信号线的第一端，感测放大器使能信号具有在前沿和后沿之间的脉冲宽度，被配置为在感测放大器使能信号返回线的第四端处接收感测放大器使能返回信号，感测放大器使能返回信号响应于感测放大器使能信号生成；脉冲宽度的后沿的定时由感测放大器使能信号生成器电路设置。

Description

感测放大器控制电路
技术领域
本公开总体上涉及感测放大器控制电路。
背景技术
存储器电路由以行和列布置的存储器单元的阵列以及选择性地耦合到该阵列的列的多个感测放大器形成。存储器的正确操作取决于使得感测放大器能够操作的定时窗口。当在每个所选择的列的位线上形成足够的电压差时，必须使能感测放大器以进行操作，以便读取存储在存储器单元中的数据。附加地，在对读取数据进行锁存之后，必须带有跨工艺、电压和温度(PVT)变化的安全余量地禁用感测放大器。实际上，必须控制的是感测放大器使能(SAEN)信号的脉冲宽度。一般而言，可以通过诸如位线跟踪的方案来管理用于触发SAEN信号开启(即，SAEN脉冲的前沿)的定时，位线跟踪的方案被调整为：当在感测放大器的差分输入节点上存在足够的电压差时使能感测放大器，以便确保正确的解析以及对读取数据的成功锁存。然而，用于触发SAEN信号关闭(即，SAEN脉冲的后沿)的定时更难于以对成功锁存读取数据与惩罚用于完成数据读取的周期时间进行平衡的方式来控制。在许多现有技术的存储器中，用于控制用于触发SAEN信号关闭的定时的电路被设计为解决最坏的情况，其代价是接受周期时间上的延迟。因此感测放大器的操作不是最优化的。附加地，在存储器编译器中，这变得更加复杂，因为它支持一定范围的行和列，在这些行和列中，需要根据最坏的切割大小来调整SAEN信号的关闭触发，这对于较小的切割会惩罚周期时间。
图1A示出了用于生成SAEN信号的现有技术电路10的电路图。电路10包括n沟道金属氧化物半导体场效应晶体管(MOSFET)18，其具有耦合到输入12的栅极端子和耦合到基准供电节点(例如，地)的源极端子。p沟道MOSFET 22的源极-漏极路径与晶体管18的源极-漏极路径串联连接。更具体地，晶体管22的漏极端子在节点26处连接到晶体管18的漏极端子。晶体管22的源极端子耦合到电源节点(Vdd)。晶体管22的栅极端子被耦合以接收复位信号RESET。锁存器电路30连接到节点26。锁存器电路30可以例如由一对交叉耦合的互补金属氧化物半导体(CMOS)逻辑反相器电路形成。第一CMOS反相器电路34的输入连接到节点26。第二CMOS反相器电路36的输入连接到第一反相器电路34的输出。在反相器电路36的输出处生成SAEN信号。反相器电路36的输出进一步连接到可调延迟电路40的输入，可调延迟电路40将可调延迟时间段td施加到所接收的SAEN信号。可调延迟电路40的输出生成复位信号RESET。根据SAEN脉冲宽度的最坏情况要求来调整可调延迟40。脉冲宽度基本上应当大于感测放大器的解析时间与感测放大器的输出稳定在全局输出线上并也锁存到输出锁存器中所花费的时间的相加。
用于生成SAEN信号的电路10的操作如下(也参见图1B)：电路10在输入12处接收控制信号CTRL，响应于跟踪电路14确定存储器阵列的位线上的数据准备好被读取，该控制信号CTRL的逻辑状态从逻辑低(逻辑“0”)转变为逻辑高(逻辑“1”)。跟踪电路14可以例如包括伪位线跟踪电路，该伪位线跟踪电路确保在实际位线上存在足够的电压差，使得感测放大器可以确保对电压的成功解析以及读取数据能够被锁存。响应于控制信号CTRL的逻辑高状态，晶体管18导通并将节点26驱动到逻辑低状态。该逻辑低状态被锁存器电路30锁存。从反相器电路36输出的SAEN信号在由反相器34和36的操作引入小的延迟之后同样被驱动到逻辑低状态。转变为逻辑低是SAEN信号的脉冲的前沿44。感测放大器电路48包括感测放大器48a，其被SAEN信号的逻辑低状态使能以进行操作。当被使能时，感测放大器48a解析位线(BL/BLB)之间的电压差，并且生成输出，该输出稳定在全局输出线130上并且被输出锁存器48b锁存的作为全局输出信号。可调延迟电路40接收SAEN信号，并且将到复位信号RESET的逻辑低状态的转变延迟可调延迟时间段td。响应于复位信号RESET到逻辑低状态的转变，晶体管22导通并且将节点26拉到逻辑高状态(Vdd)。该逻辑高状态被锁存器电路30锁存。从反相器电路36输出的SAEN信号在由反相器34和36的操作引入小的延迟之后同样被驱动到逻辑高状态。到逻辑高的转变是SAEN信号的脉冲的后沿46。因此，用于SAEN信号的脉冲的脉冲宽度PW(即，从前沿44到后沿46)由可调延迟时间段td的长度控制。
图2示出了基于组架构的存储器100的集成电路的简化框图。该存储器包括第一(上)存储器组112t和第二(下)存储器组112b。每个存储器组112包括以行和列布置的存储器单元(C)114的阵列，其中行与字线116相关联，并且列与位线118相关联。存储器单元114可以例如是静态随机存取存储器(SRAM)单元。第一(上)存储器核112t的字线116由第一(上)行解码器120t选择性地驱动。第二(下)存储器核112b的字线116由第二(下)行解码器120b选择性地驱动。行解码器120在地址总线122上接收存储器地址，并且对所接收的存储器地址的地址位(或其子集)进行解码，以选择存储器组112和该所选择的存储器组内的字线116中的一个字线进行致动(例如，被驱动为逻辑高)。存储器100还包括列解码器和感测放大器电路(COL DEC和SA)124，其还耦合到地址总线122以及来自第一(上)存储器核112t和第二(下)存储器核112b两者的位线118。列解码器和感测放大器电路124还从地址总线122接收存储器地址，并且对所接收的存储器地址的地址位(或其子集)进行解码，以选择多个位线118以将其耦合到多个感测放大器电路中的对应的感测放大器电路(未明确示出，参见图3，附图标记48，其中每个感测放大器电路48包括耦合到锁存器电路48b的感测放大器48a，锁存器电路48b被配置为在感测放大器48a被复位时，将输出保持在线路130上)。输入/输出(I/O)电路128被耦合以在全局输出线130上接收列解码器和感测放大器电路124内的感测放大器电路的输出。
参考图3，示出了列解码器的感测放大器部分和感测放大器电路124的细节。列解码器的列解码器功能和感测放大器电路124被省略，以使可以将注意力集中在感测放大器部分上。列解码器将被提供在多个感测放大器和存储器组112中的每个之间。感测放大器电路部分包括被配置为生成SAEN信号的SAEN生成器电路10(例如，是图1A中所示的类型的)，SAEN信号通过SAEN信号线140被施加到感测放大器电路48中的每个(并且具体地，到其中的感测放大器48a)。SAEN信号线140延伸穿过(或经过)列解码器和感测放大器电路124内的多个感测放大器电路48的感测放大器48a中的每个感测放大器48a。
在读取模式中，存储器地址被施加到地址总线122，其中存储器地址的位指定要从中取回数据的存储器组112内的位置。行解码器120和列解码器124对所接收的存储器地址的地址位进行解码，并选择针对该存储器地址的存储器组112、所选择的存储器组内的字线116和位线118。跟踪电路14然后确定在位线118上存在足够的电压差，使得感测放大器48a可以解析该电压差，将输出写在输出线130上，并确保将读取数据成功锁存在输出锁存器48b中。控制信号CTRL被跟踪电路14断言为逻辑高状态，并且SAEN信号被驱动为逻辑低状态，以通过SAEN信号线140使得所有的感测放大器48a能够操作。由感测放大器48a生成并由输出锁存器48b锁存的读取数据通过全局输出线130被输出到输入/输出(I/O)电路128。在可调延迟时间段td到期之后，RESET信号被驱动到逻辑低状态，并且这使SAEN信号被驱动为逻辑高状态。响应于此，禁用感测放大器48a的操作，并且读取操作结束。
实用新型内容
本公开至少解决了在许多现有技术的存储器中的周期时间上的延迟问题和在存储器编译器中对于较小的切割会惩罚周期时间的问题。
根据本公开的第一方面，提供了一种感测放大器控制电路，包括：多个感测放大器，被布置在行中，其中每个感测放大器具有耦合到感测放大器使能信号线的输入，所述感测放大器使能信号线沿着所述行，从所述感测放大器的所述行的一端上的第一端延伸到所述感测放大器的所述行的相对端上的第二端；感测放大器使能信号返回线，所述感测放大器使能信号返回线从在所述感测放大器的所述行的所述相对端处的第三端延伸到在所述感测放大器的所述行的所述一端处的第四端；其中所述感测放大器使能信号返回线的所述第三端耦合到所述感测放大器使能信号线的所述第二端；感测放大器使能信号生成器电路，被配置为将感测放大器使能信号施加到所述感测放大器使能信号线的所述第一端，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度，并且被配置为在所述感测放大器使能信号返回线的所述第四端处接收感测放大器使能返回信号，所述感测放大器使能返回信号响应于所述感测放大器使能信号而被生成；并且其中所述脉冲宽度的所述后沿的定时响应于所述感测放大器使能返回信号的逻辑状态的改变，由所述感测放大器使能信号生成器电路设置。
在一些实施例中，所述感测放大器使能信号返回线的所述第三端通过第一驱动器电路而被耦合到所述感测放大器使能信号线的所述第二端，所述第一驱动器电路具有连接到所述感测放大器使能信号线的所述第二端的输入，以及连接到所述感测放大器使能信号返回线的所述第三端的输出。
在一些实施例中，所述感测放大器使能信号返回线平行于所述感测放大器使能信号线延伸。
在一些实施例中，每个感测放大器被连接到一对位线，还包括跟踪电路，所述跟踪电路被配置为生成跟踪信号，所述跟踪信号指示在所述一对位线上存在用于由所述感测放大器进行感测的足够的电压差，并且其中所述脉冲宽度的所述前沿的定时响应于所述跟踪信号而被设置。
在一些实施例中，感测放大器控制电路，还包括：跟踪信号线，沿着列从第一端延伸到第二端，所述跟踪信号被施加到所述跟踪信号线的所述第一端；跟踪信号返回线，从第三端延伸到第四端；其中所述跟踪信号返回线的所述第三端被耦合到所述跟踪信号线的所述第二端；并且其中所述感测放大器使能信号生成器电路包括逻辑电路，所述逻辑电路被配置为将所述感测放大器使能返回信号和跟踪返回信号进行逻辑组合，所述跟踪返回信号响应于所述跟踪信号而被生成并且沿着所述跟踪信号返回线传播，以生成复位信号，所述复位信号控制所述脉冲宽度的所述后沿的所述定时。
在一些实施例中，感测放大器控制电路还包括：输出电路，通过平行于所述列延伸的对应的多个全局输出线耦合到所述多个感测放大器；其中所述跟踪信号线和所述跟踪信号返回线平行于所述多个全局输出线延伸。
在一些实施例中，所述跟踪信号返回线的所述第三端通过第二驱动器电路而被耦合到所述跟踪信号线的所述第二端，所述第二驱动器电路具有连接到所述跟踪信号线的所述第二端的输入，以及连接到所述跟踪信号返回线的所述第三端的输出。
在一些实施例中，所述第二驱动器电路包括另外的逻辑电路，所述另外的逻辑电路被配置为将在所述跟踪信号线的所述第二端处的所述跟踪信号与时钟信号进行逻辑组合，以在所述跟踪信号返回线的所述第三端处生成所述跟踪返回信号。
在一些实施例中，所述逻辑电路包括：第一逻辑门，被配置为将所述感测放大器使能返回信号与从所述感测放大器使能信号得到的信号逻辑组合以生成第一逻辑信号；第二逻辑门，被配置为对所述第一逻辑信号进行逻辑反转以生成第二逻辑信号；以及第三逻辑门，被配置为将所述第二逻辑信号与所述跟踪返回信号逻辑组合以生成所述复位信号。
根据本公开的第二方面，提供了一种感测放大器控制电路，包括：第一U形转弯信号线，平行于存储器阵列的行延伸，所述第一U形转弯信号线具有输入和输出，所述输入被配置为接收感测放大器使能信号，所述输出被配置为输出响应于所述感测放大器使能信号而被生成的感测放大器使能返回信号；多个感测放大器，被布置在行中，并且具有被连接以接收来自所述第一U形转弯信号线的所述感测放大器使能信号的输入；第二U形转弯信号线，平行于所述存储器阵列的列延伸，所述第二U形转弯信号线具有输入和输出，所述输入被配置为接收跟踪信号，所述输出被配置为输出响应于所述跟踪信号而被生成的跟踪返回信号；感测放大器使能信号生成器电路，被配置为生成所述感测放大器使能信号和所述跟踪信号两者，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度；并且其中所述脉冲宽度的所述后沿的定时响应于所述感测放大器使能返回信号和所述跟踪返回信号的逻辑组合，通过由逻辑电路输出的复位信号而被设置。
在一些实施例中，所述第一U形转弯信号线包括感测放大器使能信号线和感测放大器使能信号返回线，所述感测放大器使能信号线在第一方向上沿着被布置在所述行中的所述多个感测放大器延伸，所述感测放大器使能信号返回线在与所述第一方向相反的第二方向上沿着被布置在所述行中的所述多个感测放大器延伸；并且所述第二U形转弯信号线包括在第三方向上平行于所述列延伸的跟踪信号线，以及在与所述第三方向相反的第四方向上延伸的跟踪信号返回线。
在一些实施例中，所述感测放大器使能信号返回线通过第一驱动器电路而被耦合到所述感测放大器使能信号线，所述第一驱动器电路从所述感测放大器使能信号生成感测放大器使能返回信号，以沿所述感测放大器使能信号返回线传播；并且所述跟踪信号返回线通过第二驱动器电路而被耦合到所述跟踪信号线，所述第二驱动器电路从所述跟踪信号生成所述跟踪返回信号，以沿所述跟踪信号返回线传播。
在一些实施例中，感测放大器控制电路还包括：输出电路，通过平行于所述列延伸的对应的多个全局输出线耦合到所述多个感测放大器；其中所述跟踪信号线和所述跟踪信号返回线平行于所述多个全局输出线延伸。
在一些实施例中，所述逻辑电路包括：第一逻辑门，被配置为将所述感测放大器使能返回信号与从所述感测放大器使能信号得到的信号逻辑组合以生成第一逻辑信号；第二逻辑门，被配置为对所述第一逻辑信号进行逻辑反转以生成第二逻辑信号；以及第三逻辑门，被配置为将所述第二逻辑信号与所述跟踪返回信号逻辑组合以生成所述复位信号。
根据本公开的第三方面，提供了一种感测放大器控制电路，包括：感测放大器，具有耦合到感测放大器使能信号线的输入，其中所述感测放大器被连接到沿着列延伸的一对位线；跟踪电路，被配置为生成跟踪信号，所述跟踪信号指示在所述一对位线上存在用于由所述感测放大器进行感测的足够的电压差；跟踪信号线，沿着所述列从第一端延伸到第二端，所述跟踪信号被施加到所述跟踪信号线的所述第一端；跟踪信号返回线，从第三端延伸到第四端；其中所述跟踪信号返回线的所述第三端被耦合到所述跟踪信号线的所述第二端；感测放大器使能信号生成器电路，被配置为将感测放大器使能信号施加到所述感测放大器使能信号线，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度，并且其中所述脉冲宽度的所述前沿的定时响应于所述跟踪信号而被设置，并且被配置为在所述跟踪信号返回线的所述第四端处接收跟踪返回信号，所述跟踪返回信号响应于所述跟踪信号而被生成；并且其中所述脉冲宽度的所述后沿的定时响应于所述跟踪返回信号的逻辑状态的改变，由所述感测放大器使能信号生成器电路设置。
本公开的优点在于，自动调整存储器的大小，并且定时窗口针对存储大小和工艺、电压和温度分布进行了优化。
在一些实施例中，所述感测放大器使能信号生成器电路包括逻辑电路，所述逻辑电路被配置为将所述跟踪返回信号与响应于所述感测放大器使能信号而生成的使能信号进行逻辑组合。
在一些实施例中，所述逻辑电路包括：第一逻辑门，被配置为将感测放大器使能返回信号与所述使能信号逻辑组合以生成第一逻辑信号；第二逻辑门，被配置为对所述第一逻辑信号进行逻辑反转以生成第二逻辑信号；以及第三逻辑门，被配置为将所述第二逻辑信号与所述跟踪返回信号逻辑组合以生成复位信号，所述复位信号触发对所述脉冲宽度的所述后沿的设置。
在一些实施例中，所述感测放大器使能信号线沿着行从第一端延伸到第二端，所述第一端被配置为接收所述感测放大器使能信号，并且还包括：感测放大器使能信号返回线，从第三端延伸到第四端；其中所述感测放大器使能信号返回线的所述第三端被耦合到所述感测放大器使能信号线的所述第二端；并且其中所述感测放大器使能返回信号在所述第四端处被生成。
在一些实施例中，感测放大器控制电路还包括：输出电路，通过平行于所述列延伸的全局输出线而被耦合到所述感测放大器；其中所述跟踪信号线和所述跟踪信号返回线平行于所述全局输出线延伸。
在一些实施例中，所述跟踪信号返回线的所述第三端通过第二驱动器电路而被耦合到所述跟踪信号线的所述第二端，所述第二驱动器电路具有连接到所述跟踪信号线的所述第二端的输入，以及连接到所述跟踪信号返回线的所述第三端的输出。
在一些实施例中，所述第二驱动器电路包括另外的逻辑电路，所述另外的逻辑电路被配置为将在所述跟踪信号线的所述第二端处的所述跟踪信号与时钟信号逻辑组合，以在所述跟踪信号返回线的所述第三端处生成所述跟踪返回信号。
在一个实施例中，一种电路包括：被布置在行中的多个感测放大器，其中每个感测放大器的输入耦合到感测放大器使能信号线，该感测放大器使能信号线沿着该行，从感测放大器的该行的一端上的第一端延伸到感测放大器的该行的相对端上的第二端；感测放大器使能信号返回线，从在感测放大器的该行的相对端处的第三端延伸到在感测放大器的该行的一端处的第四端；其中感测放大器使能信号返回线的第三端耦合到感测放大器使能信号线的第二端；感测放大器使能信号生成器电路，被配置为将感测放大器使能信号施加到感测放大器使能信号线的第一端，感测放大器使能信号具有在前沿和后沿之间的脉冲宽度，并且在感测放大器使能信号返回线的第四端处接收感测放大器使能返回信号，响应于感测放大器使能信号而生成所述感测放大器使能返回信号；并且其中响应于所述感测放大器使能返回信号的逻辑状态的改变，由感测放大器使能信号生成器电路设置脉冲宽度的后沿的定时。
在一个实施例中，一种电路包括：平行于存储器阵列的行延伸的第一U形转弯信号线，所述第一U形转弯信号线具有输入和输出，该输入被配置为接收感测放大器使能信号，该输出被配置为输出响应于感测放大器使能信号而生成的感测放大器使能返回信号；多个感测放大器，被布置在行中，并且具有被连接以接收来自第一U形转弯信号线的感测放大器使能信号的输入；平行于存储器阵列的列延伸的第二U形转弯信号线，所述第二U形转弯信号线具有输入和输出，该输入被配置为接收跟踪信号，该输出被配置为输出响应于跟踪信号而生成的跟踪返回信号；感测放大器使能信号生成器电路，被配置为生成感测放大器使能信号和跟踪信号两者，感测放大器使能信号具有在前沿和后沿之间的脉冲宽度；并且其中响应于感测放大器使能返回信号和跟踪返回信号的逻辑组合，通过由逻辑电路输出的复位信号来设置脉冲宽度的后沿的定时。
在一个实施例中，一种电路包括：感测放大器，具有耦合到感测放大器使能信号线的输入，其中感测放大器连接到沿着列延伸的一对位线；跟踪电路，被配置为生成跟踪信号，该跟踪信号指示在一对位线上存在足够的电压差，以由感测放大器进行感测；跟踪信号线，沿着列从第一端延伸到第二端，所述跟踪信号被施加到跟踪信号线的第一端；跟踪信号返回线，从第三端延伸到第四端；其中跟踪信号返回线的第三端耦合到跟踪信号线的第二端。感测放大器使能信号生成器电路，被配置为将感测放大器使能信号施加到感测放大器使能信号线，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度，并且其中响应于所述跟踪信号而设置脉冲宽度的前沿的定时，并且在跟踪信号返回线的第四端处接收跟踪返回信号，响应于跟踪信号而生成所述跟踪返回信号；并且其中响应于所述跟踪返回信号的逻辑状态的改变，由感测放大器使能信号生成器电路设置脉冲宽度的后沿的定时。
附图说明
为了更好地理解实施例，现在仅以示例方式参考附图，其中：
图1A示出了用于生成感测放大器使能(SAEN)信号的现有技术电路的电路图；
图1B示出了图1A的电路的操作的定时图；
图2是存储器的框图；
图3是图2的存储器内的感测放大器电路部分的简化电路示例；
图4是图2的存储器内的感测放大器电路部分以及与行和列平行的跟踪信号的简化电路示例；
图5是用于生成SAEN信号的电路的电路图；
图6示出了图5的电路的操作的定时图；
图7是用于垂直跟踪U形转弯信号线的驱动器电路的备选实施方式的电路图；以及
图8是感测放大器电路以及所附输出锁存器的电路图。
具体实施方式
现在参考图4，其示出了与图2的存储器一起使用的感测放大器电路部分的简化电路示例。相似的附图标记指代与图3中所示的相同或相似的组件。图4的感测放大器电路部分与图3的感测放大器电路部分的不同之处在于，使用了不同的SAEN生成器电路10’(其细节在图5中示出)，以及将U形转弯信号线用于感测放大器使能(SAEN)信号和垂直跟踪(VTRACK)信号。
用于SAEN信号的U形转弯信号线包括SAEN信号线200和SAEN信号返回线202。SAEN信号线200从第一端200a延伸到第二端200b，第一端200a耦合在SAEN生成器电路的第一输出处，SAEN信号在SAEN生成器电路的第一输出处生成，并且穿过或通过并且被电连接到每个所包括的感测放大器48a。对于被布置在行中的感测放大器48a，SAEN信号线200从该行的一端延伸到该行的相对端。SAEN信号返回线202与SAEN信号线200平行地从第一端202a延伸到第二端202b，第二端202b耦合在SAEN生成器电路的第一输入处。SAEN信号线200的第二端200b通过第一驱动器电路204耦合到SAEN信号返回线202的第一端202a。第一驱动器电路204由一对串联连接的CMOS反相器电路形成，其中第一反相器电路的输入耦合到第二端200b，第二反相器电路的输出耦合到第一端202a。利用第一驱动器电路204的这种配置，SAEN信号返回线202上的SAENRETURN信号的逻辑状态与SAEN信号线200上的SAEN信号的逻辑状态相同。在备选实施例中，第一驱动器电路204可以替代地利用非反相缓冲器电路来实施。
用于垂直跟踪(VTRACK)信号的U形转弯信号线包括跟踪信号线210和跟踪信号返回线212。跟踪信号线210从第一端210a延伸到耦合到第二端210b，第一端210a耦合在SAEN生成器电路的第二输出处，使得跟踪信号线210的长度与每个全局输出线130的长度基本相等(即，在±1％-3％之内)。跟踪信号返回线212与跟踪信号线210平行地从第一端212a延伸到第二端212b，第二端212b耦合在SAEN生成器电路的第二输入。跟踪信号线210的第二端210b通过第二驱动器电路214耦合到跟踪信号返回线212的第一端212a。第二驱动器电路214由三个串联连接的CMOS反相器电路形成，其中第一反相器电路的输入耦合到第二端210b，并且第三反相器电路的输出耦合到第一端212a。利用第二驱动器电路214的这种配置，跟踪信号返回线212上的VTRACK RETURN信号的逻辑状态是跟踪信号线210上的VTRACK信号的反相逻辑状态。在备选实施例中，第二驱动器电路214可以利用单个逻辑反相器电路来实施。
将注意，SAEN信号线200和SAEN信号返回线202在与存储器组内的存储器单元的字线和行相同的方向上(在图3的图示中，水平)延伸。SAEN RETURN信号的逻辑状态的改变相应地提供关于SAEN信号从SAEN生成器电路10’水平传播经过所有感测放大器48a并返回到SAEN生成器电路10’所花费的时间的信息。该传播时间受SAEN信号线200的RC延迟(由RC电路220示意性地表示)的影响。
将进一步注意，跟踪信号线210和跟踪信号返回线212在与全局输出线130相同的方向上(在图3的图示中，垂直)延伸。VTRACKRETURN信号的逻辑状态的改变相应地提供关于VTRACK信号从SAEN生成器电路10’垂直传播到输入/输出(I/O)电路128并返回到SAEN生成器电路10’所花费的时间的信息。该传播时间受跟踪信号线210的RC延迟的影响，该跟踪信号线210有效地模拟了全局输出线130(由RC电路222示意性地表示)的RC延迟。
将进一步注意，在一些存储器配置中，SAEN生成器电路10’可以与列解码器和感测放大器电路(COL DEC和SA)124’分离。
现在参考图5，其示出了SAEN生成器电路10’的电路图。电路10’包括n沟道金属氧化物半导体场效应晶体管(MOSFET)318，其栅极端子被耦合以接收控制信号CTRL，并且源极端子耦合到基准供电节点(例如，地)。控制信号CTRL由反相器电路338生成，反相器电路338接收由跟踪电路14生成的VTRACK信号，该跟踪电路14用于确定存储器阵列的位线上的数据何时准备好被读取。VTRACK信号被进一步耦合到跟踪信号线210的第一端210a。p沟道MOSFET322的源极-漏极路径与晶体管318的源极-漏极路径串联连接。更具体地，晶体管322的漏极端子在节点326处连接到晶体管318的漏极端子。晶体管322的源极端子耦合到电源节点(Vdd)。晶体管322的栅极端子被耦合以接收复位信号RESET。锁存器电路330连接到节点326。锁存器电路330例如可以由一对交叉耦合的互补金属氧化物半导体(CMOS)逻辑反相器电路形成。第一CMOS反相器电路334具有连接到节点326的输入以及连接到节点328的输出。第二CMOS反相器电路336具有连接到节点328的输入以及连接到SAEN信号线200的第一端200a的输出。在反相器电路336的输出处生成SAEN信号。
由逻辑电路340生成复位信号RESET，逻辑电路340将SAENRETURN信号(在SAEN信号返回线202的第二端202b处接收)、SAEN信号的逻辑反相(从节点328接收)，以及VTRACKRETURN信号(在跟踪信号返回线212的第二端212b处接收)进行逻辑组合。逻辑电路340包括逻辑反相器342，逻辑反相器342具有被耦合以接收SAEN RETURN信号的输入并且生成信号344，信号344具有是SAEN RETURN信号的逻辑状态的反相的逻辑状态。逻辑NAND门348具有接收信号344的第一输入，以及接收SAEN信号(来自节点328)的逻辑反相的第二输入，并且生成信号350。SAEN信号(来自节点328)的逻辑反相用作使得逻辑电路340能够操作的使能控制信号。逻辑反相器354接收信号350并且生成信号356。逻辑NAND门360具有接收信号356的第一输入，以及接收VTRACK RETURN信号的第二输入，并且生成复位信号RESET。
用于生成SAEN信号的电路10’(参见图5)的操作如下(也参见图6)：电路10接收VTRACK信号，响应于跟踪电路14确定存储器阵列的位线上的数据已准备好被读取，VTRACK信号的逻辑状态从逻辑高(逻辑“1”)转变为逻辑低(逻辑“0”)。该VTRACK信号被进一步耦合到跟踪信号线210的第一端210a。响应于反相器338的操作，控制信号CTRL的逻辑状态从逻辑低(逻辑“0”)转变为逻辑高(逻辑“1”)。响应于控制信号CTRL的逻辑高状态，晶体管318导通并且将节点326驱动为逻辑低状态。该逻辑低状态被锁存器电路330锁存。从在SAEN信号线200的第一端200a处的反相器电路336输出的SAEN信号在由反相器334和336的操作引入小的延迟之后同样被驱动为逻辑低状态。在节点328处输出SAEN信号的逻辑反相，以使得逻辑电路340能够操作。
SAEN信号的到逻辑低的转变是SAEN脉冲的前沿44。多个感测放大器48a被SAEN信号的逻辑低状态使能以进行操作。当被使能时，感测放大器48a解析位线(BL/BLB)上可用的数据，将输出数据写在全局输出线130上，并且将输出数据锁存在相关联的锁存器48b中。
SAEN信号在由SAEN信号线200和SAEN信号返回线202形成的U形转弯信号线上传播，以生成SAEN RETURN信号。VTRACK信号在由跟踪信号线210和跟踪信号返回线212形成的U形转弯信号线上传播，以生成VTRACK RETURN信号。逻辑电路340被来自节点328的SAEN信号的逻辑反相的逻辑高态使能以进行操作，逻辑电路340将SAEN RETURN信号和VTRACKRETURN信号进行逻辑组合以生成复位信号RESET。更具体地，响应于SAEN RETURN信号的逻辑低状态和VTRACK RETURN信号的逻辑高状态，逻辑电路340将复位信号RESET驱动为逻辑低状态。响应于复位信号RESET到逻辑低状态的转变，晶体管322导通并且将节点326拉到逻辑高状态(Vdd)。该逻辑高状态被锁存器电路330锁存。从反相器电路336输出的SAEN信号在由反相器334和336的操作引入小的延迟之后同样被驱动到逻辑高状态。到逻辑高的转变是SAEN脉冲的后沿46。因此，SAEN信号(即，从前沿44到后沿46)的脉冲的脉冲宽度PW由SAEN信号和VTRACK信号的传播延迟控制，该传播延迟取决于水平SAEN信号和垂直VTRACK信号在它们相应的U形转弯信号线上的RC延迟。这确保了基于与SAEN信号线200的长度成比例的水平RC延迟和与全局输出线130的长度成比例的VTRACK信号的垂直RC延迟来自动调整SAEN脉冲宽度。
现在参考图7，其示出了第二驱动器电路214的备选实施方式的电路图，该第二驱动器电路214用于与VTRACK信号的传播相关联的U形转弯信号线。第二驱动器电路214包括逻辑NOR门370，逻辑NOR门370具有耦合到跟踪信号线210的第二端210b的第一输入，以及被耦合以接收时钟信号CLK的第二输入。时钟信号CLK是用于对存储器读取操作计时的时钟。逻辑NOR门342生成信号372。该信号穿过一对串联连接的反相器374和376以生成VTRACKRETURN信号，该VTRACK RETURN信号耦合到跟踪信号返回线212的第一端212a。
现在参考图8，其示出了感测放大器48a和输出锁存器48b的电路图。感测放大器48a包括锁存电路400，锁存电路400具有互补内部节点IN和INB并且由交叉耦合的CMOS反相器电路形成。锁存电路400包括尾电流源MOSFET 402，尾电流源MOSFET 402具有由SAEN信号的逻辑反相(SAEN bar)驱动的栅极端子。内部节点IN通过传输门MOSFET 404耦合到位线BL。内部节点INB通过传输门MOSFET 406耦合到位线BLB。晶体管404和406的栅极端子由SAEN信号的逻辑反相(SAEN bar)驱动。内部IN通过反相器410耦合到n沟道MOSFET 414的栅极端子。内部节点INB耦合到p沟道MOSFET 416的栅极端子。晶体管414和416使它们的源极-漏极路径串联耦合在节点420处。输出锁存器电路48b耦合到节点420，并且全局输出线130也耦合到节点420。
当SAEN为逻辑高时，锁存电路400被禁止操作，并且传输门MOSFET 404和406导通，以将位线BL/BLB上可用的电压耦合到内部节点IN/INB。然后，当SAEN转变为逻辑低时，锁存电路400被使能以进行操作，并且晶体管404和406关断。感测放大器48a的锁存电路400解析在节点IN和INB之间可用的电压差，并且将输出节点420驱动到与来自位线BL/BLB的电压相对应的高或低逻辑状态。然后，输出节点420处的电压稳定在全局输出线130上，并且被锁存在输出锁存器48b中。
在一个实施例中，被包括在第二驱动器电路214的最终驱动器中的晶体管的尺寸被设置为与用于感测放大器48的驱动器电路的n沟道MOSFET 414和p沟道MOSFET 416相对应，感测放大器48驱动全局输出线130。为了模拟全局输出线上的信号的实际行为，这是优选的，以便由电路214的最终驱动器看到在RC延迟方面完全相似的负载。因此，这确保了输出全局线130中的任何变化将在SAEN脉冲宽度中产生成比例的移动。
再次参考图4和第一驱动器电路204，将注意，提供了从SAEN信号生成SAEN RETURN信号的所包括的逻辑反相器，使得对SAENRETURN信号的逻辑状态进行快速转变。这样做的原因是在电路204的输入处存在对感兴趣的水平RC延迟(即，与从端200a到端200b的SAEN信号线200相关联的延迟)的跟踪。使用电路204的驱动器，使SAEN返回信号线202上的SAENRETURN信号的反向路径尽可能快。这消除了分接(tap)SAEN RETURN信号来解决速度问题或担忧的任何需要。
SAEN脉冲的定时窗口(即，脉冲宽度PW)在很大程度上取决于SAEN/SAEN RETURN信号的RC延迟(附图标记220)，以及VTRACK和VTRACK RETURN信号的RC延迟，其与全局输出线的RC延迟(附图标记222)成比例。信号传播长度取决于存储器的大小。因此，使用图5的SAEN生成器电路10’的优点是该解决方案自动调整到使用它的存储器的大小。SAEN评估定时窗口针对存储大小和工艺、电压和温度(PVT)分布进行了优化。
尽管已经在附图和前面的描述中详细地图示和描述了本实用新型，但是这种图示和描述被认为是说明性或示例性而非限制性的；本实用新型不限于所公开的实施例。通过研究附图、公开内容和所附权利要求，本领域技术人员在实践所要求保护的实用新型时可以理解和实现所公开的实施例的其他变型。

Claims (21)

1.一种感测放大器控制电路，其特征在于，包括：
多个感测放大器，被布置在行中，其中每个感测放大器具有耦合到感测放大器使能信号线的输入，所述感测放大器使能信号线沿着所述行，从所述感测放大器的所述行的一端上的第一端延伸到所述感测放大器的所述行的相对端上的第二端；
感测放大器使能信号返回线，所述感测放大器使能信号返回线从在所述感测放大器的所述行的所述相对端处的第三端延伸到在所述感测放大器的所述行的所述一端处的第四端；
其中所述感测放大器使能信号返回线的所述第三端耦合到所述感测放大器使能信号线的所述第二端；
感测放大器使能信号生成器电路，被配置为将感测放大器使能信号施加到所述感测放大器使能信号线的所述第一端，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度，并且被配置为在所述感测放大器使能信号返回线的所述第四端处接收感测放大器使能返回信号，所述感测放大器使能返回信号响应于所述感测放大器使能信号而被生成；并且
其中所述脉冲宽度的所述后沿的定时响应于所述感测放大器使能返回信号的逻辑状态的改变，由所述感测放大器使能信号生成器电路设置。
2.根据权利要求1所述的感测放大器控制电路，其特征在于，所述感测放大器使能信号返回线的所述第三端通过第一驱动器电路而被耦合到所述感测放大器使能信号线的所述第二端，所述第一驱动器电路具有连接到所述感测放大器使能信号线的所述第二端的输入，以及连接到所述感测放大器使能信号返回线的所述第三端的输出。
3.根据权利要求1所述的感测放大器控制电路，其特征在于，所述感测放大器使能信号返回线平行于所述感测放大器使能信号线延伸。
4.根据权利要求1所述的感测放大器控制电路，其特征在于，每个感测放大器被连接到一对位线，还包括跟踪电路，所述跟踪电路被配置为生成跟踪信号，所述跟踪信号指示在所述一对位线上存在用于由所述感测放大器进行感测的足够的电压差，并且其中所述脉冲宽度的所述前沿的定时响应于所述跟踪信号而被设置。
5.根据权利要求4所述的感测放大器控制电路，其特征在于，还包括：
跟踪信号线，沿着列从第一端延伸到第二端，所述跟踪信号被施加到所述跟踪信号线的所述第一端；
跟踪信号返回线，从第三端延伸到第四端；
其中所述跟踪信号返回线的所述第三端被耦合到所述跟踪信号线的所述第二端；并且
其中所述感测放大器使能信号生成器电路包括逻辑电路，所述逻辑电路被配置为将所述感测放大器使能返回信号和跟踪返回信号进行逻辑组合，所述跟踪返回信号响应于所述跟踪信号而被生成并且沿着所述跟踪信号返回线传播，以生成复位信号，所述复位信号控制所述脉冲宽度的所述后沿的所述定时。
6.根据权利要求5所述的感测放大器控制电路，其特征在于，还包括：
输出电路，通过平行于所述列延伸的对应的多个全局输出线耦合到所述多个感测放大器；
其中所述跟踪信号线和所述跟踪信号返回线平行于所述多个全局输出线延伸。
7.根据权利要求5所述的感测放大器控制电路，其特征在于，所述跟踪信号返回线的所述第三端通过第二驱动器电路而被耦合到所述跟踪信号线的所述第二端，所述第二驱动器电路具有连接到所述跟踪信号线的所述第二端的输入，以及连接到所述跟踪信号返回线的所述第三端的输出。
8.根据权利要求7所述的感测放大器控制电路，其特征在于，所述第二驱动器电路包括另外的逻辑电路，所述另外的逻辑电路被配置为将在所述跟踪信号线的所述第二端处的所述跟踪信号与时钟信号进行逻辑组合，以在所述跟踪信号返回线的所述第三端处生成所述跟踪返回信号。
9.根据权利要求5所述的感测放大器控制电路，其特征在于，所述逻辑电路包括：
第一逻辑门，被配置为将所述感测放大器使能返回信号与从所述感测放大器使能信号得到的信号逻辑组合以生成第一逻辑信号；
第二逻辑门，被配置为对所述第一逻辑信号进行逻辑反转以生成第二逻辑信号；以及
第三逻辑门，被配置为将所述第二逻辑信号与所述跟踪返回信号逻辑组合以生成所述复位信号。
10.一种感测放大器控制电路，其特征在于，包括：
第一U形转弯信号线，平行于存储器阵列的行延伸，所述第一U形转弯信号线具有输入和输出，所述输入被配置为接收感测放大器使能信号，所述输出被配置为输出响应于所述感测放大器使能信号而被生成的感测放大器使能返回信号；
多个感测放大器，被布置在行中，并且具有被连接以接收来自所述第一U形转弯信号线的所述感测放大器使能信号的输入；
第二U形转弯信号线，平行于所述存储器阵列的列延伸，所述第二U形转弯信号线具有输入和输出，所述输入被配置为接收跟踪信号，所述输出被配置为输出响应于所述跟踪信号而被生成的跟踪返回信号；
感测放大器使能信号生成器电路，被配置为生成所述感测放大器使能信号和所述跟踪信号两者，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度；并且
其中所述脉冲宽度的所述后沿的定时响应于所述感测放大器使能返回信号和所述跟踪返回信号的逻辑组合，通过由逻辑电路输出的复位信号而被设置。
11.根据权利要求10所述的感测放大器控制电路，其特征在于：
所述第一U形转弯信号线包括感测放大器使能信号线和感测放大器使能信号返回线，所述感测放大器使能信号线在第一方向上沿着被布置在所述行中的所述多个感测放大器延伸，所述感测放大器使能信号返回线在与所述第一方向相反的第二方向上沿着被布置在所述行中的所述多个感测放大器延伸；并且
所述第二U形转弯信号线包括在第三方向上平行于所述列延伸的跟踪信号线，以及在与所述第三方向相反的第四方向上延伸的跟踪信号返回线。
12.根据权利要求11所述的感测放大器控制电路，其特征在于：
所述感测放大器使能信号返回线通过第一驱动器电路而被耦合到所述感测放大器使能信号线，所述第一驱动器电路从所述感测放大器使能信号生成感测放大器使能返回信号，以沿所述感测放大器使能信号返回线传播；并且
所述跟踪信号返回线通过第二驱动器电路而被耦合到所述跟踪信号线，所述第二驱动器电路从所述跟踪信号生成所述跟踪返回信号，以沿所述跟踪信号返回线传播。
13.根据权利要求11所述的感测放大器控制电路，其特征在于，还包括：
输出电路，通过平行于所述列延伸的对应的多个全局输出线耦合到所述多个感测放大器；
其中所述跟踪信号线和所述跟踪信号返回线平行于所述多个全局输出线延伸。
14.根据权利要求10所述的感测放大器控制电路，其特征在于，所述逻辑电路包括：
第一逻辑门，被配置为将所述感测放大器使能返回信号与从所述感测放大器使能信号得到的信号逻辑组合以生成第一逻辑信号；
第二逻辑门，被配置为对所述第一逻辑信号进行逻辑反转以生成第二逻辑信号；以及
第三逻辑门，被配置为将所述第二逻辑信号与所述跟踪返回信号逻辑组合以生成所述复位信号。
15.一种感测放大器控制电路，其特征在于，包括：
感测放大器，具有耦合到感测放大器使能信号线的输入，其中所述感测放大器被连接到沿着列延伸的一对位线；
跟踪电路，被配置为生成跟踪信号，所述跟踪信号指示在所述一对位线上存在用于由所述感测放大器进行感测的足够的电压差；
跟踪信号线，沿着所述列从第一端延伸到第二端，所述跟踪信号被施加到所述跟踪信号线的所述第一端；
跟踪信号返回线，从第三端延伸到第四端；
其中所述跟踪信号返回线的所述第三端被耦合到所述跟踪信号线的所述第二端；
感测放大器使能信号生成器电路，被配置为将感测放大器使能信号施加到所述感测放大器使能信号线，所述感测放大器使能信号具有在前沿和后沿之间的脉冲宽度，并且其中所述脉冲宽度的所述前沿的定时响应于所述跟踪信号而被设置，并且被配置为在所述跟踪信号返回线的所述第四端处接收跟踪返回信号，所述跟踪返回信号响应于所述跟踪信号而被生成；并且
其中所述脉冲宽度的所述后沿的定时响应于所述跟踪返回信号的逻辑状态的改变，由所述感测放大器使能信号生成器电路设置。
16.根据权利要求15所述的感测放大器控制电路，其特征在于，所述感测放大器使能信号生成器电路包括逻辑电路，所述逻辑电路被配置为将所述跟踪返回信号与响应于所述感测放大器使能信号而生成的使能信号进行逻辑组合。
17.根据权利要求16所述的感测放大器控制电路，其特征在于，所述逻辑电路包括：
第一逻辑门，被配置为将感测放大器使能返回信号与所述使能信号逻辑组合以生成第一逻辑信号；
第二逻辑门，被配置为对所述第一逻辑信号进行逻辑反转以生成第二逻辑信号；以及
第三逻辑门，被配置为将所述第二逻辑信号与所述跟踪返回信号逻辑组合以生成复位信号，所述复位信号触发对所述脉冲宽度的所述后沿的设置。
18.根据权利要求17所述的感测放大器控制电路，其特征在于，所述感测放大器使能信号线沿着行从第一端延伸到第二端，所述第一端被配置为接收所述感测放大器使能信号，并且还包括：
感测放大器使能信号返回线，从第三端延伸到第四端；
其中所述感测放大器使能信号返回线的所述第三端被耦合到所述感测放大器使能信号线的所述第二端；并且
其中所述感测放大器使能返回信号在所述第四端处被生成。
19.根据权利要求15所述的感测放大器控制电路，其特征在于，还包括：
输出电路，通过平行于所述列延伸的全局输出线而被耦合到所述感测放大器；
其中所述跟踪信号线和所述跟踪信号返回线平行于所述全局输出线延伸。
20.根据权利要求19所述的感测放大器控制电路，其特征在于，所述跟踪信号返回线的所述第三端通过第二驱动器电路而被耦合到所述跟踪信号线的所述第二端，所述第二驱动器电路具有连接到所述跟踪信号线的所述第二端的输入，以及连接到所述跟踪信号返回线的所述第三端的输出。
21.根据权利要求20所述的感测放大器控制电路，其特征在于，所述第二驱动器电路包括另外的逻辑电路，所述另外的逻辑电路被配置为将在所述跟踪信号线的所述第二端处的所述跟踪信号与时钟信号逻辑组合，以在所述跟踪信号返回线的所述第三端处生成所述跟踪返回信号。
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