KR100863032B1

KR100863032B1 - 데이터 버스 센스 앰프 회로

Info

Publication number: KR100863032B1
Application number: KR1020070081554A
Authority: KR
Inventors: 김근국
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-08-14
Filing date: 2007-08-14
Publication date: 2008-10-13
Also published as: US7639553B2; US20090045849A1

Abstract

데이터 버스 센스 앰프 회로를 개시한다. 개시된 본 발명의 데이터 버스 센스 앰프 회로는, 입력 신호를 센싱하여 제1 증폭 신호를 제공하는 제 1 센스 앰프 블록, 제1 증폭 신호를 센싱하여 제2 증폭 신호를 제공하는 제 2 센스 앰프 블록, 제 1 센스 앰프 블록 및 상기 제 2 센스 앰프 블록의 활성화 여부를 각각 제어하는 제 1 인에이블 신호 및 제 2 인에이블 신호를 제공하는 센스 앰프 제어부를 포함하되, 상기 센스 앰프 제어부는 활성화되는 상기 제 2 인에이블 신호에 동기되어 상기 제 1 인에이블 신호가 비활성화되도록 제어함으로써 펄스폭이 서로 다른 상기 제 1 및 제 2 인에이블 신호를 제공한다.

2단 스테이지 센스 앰프, 센싱 동작, 전류

Description

데이터 버스 센스 앰프 회로{Data Bus Sense-Amplifier Circuit}

본 발명은 데이터 버스 센스 앰프 회로에 관한 것으로서, 보다 구체적으로는 2단 스테이지의 데이터 버스 센스 앰프 회로에 관한 것이다.

반도체 메모리 장치는 로우 어드레스(row address)에 의해 액티브된 워드라인에 해당하는 셀 데이터를 비트라인 센스 앰프를 통해 래치시킨다. 이후, 컬럼 어드레스(column address)가 입력되면 비트라인 센스 앰프의 정보를 데이터 버스 센스 앰프(data bus sense amp)에서 다시 한번 증폭한다.

이러한 데이터 버스 센스 앰프의 센싱 능력을 향상하기 위해, 2단 스테이지 센스 앰프를 사용할 수 있다.

도 1은 종래의 2단 스테이지 데이터 버스 센스 앰프의 개념적인 블록도이다.

종래의 데이터 버스 센스 앰프 회로는 제 1 센스 앰프 블록(10), 제 2 센스 앰프 블록(20) 및 지연부(30)를 포함한다.

데이터 버스 센스 앰프 회로는, 제 1 센스 앰프 블록(10)에서 센싱하는 신호 의 레벨이 소정 전위차가 나면 그때 제 2 센스 앰프 블록(20)이 센싱 동작을 한다. 즉, 입력되는 비트라인 신호(BL, BLB)는 제 1 센스 앰프 블록(10) 및 제 2 센스 앰프 블록(20)을 경유하며 증폭되어 출력 신호(DOUT, DOUTB)로 제공된다.

보다 구체적으로 설명하면, 제 1 센스 앰프 블록(10)에 의해 비트라인 신호(BL, BLB)를 센싱하여 제 1 증폭 신호(OUT, OUTB)를 제공된다. 이러한 제 1 증폭 신호(OUT, OUTB)는 제 2 센스 앰프 블록(20)에 의해 다시 확실하게 센싱됨으로써 글로벌 데이터 라인으로 제공되는 출력 신호(DOUT, DOUTB)를 제공할 수 있다.

한편, 지연부(30)는 제 1 및 제 2인에이블 신호(S1, S2)를 제 1 센스 앰프 블록(10) 및 제 2 센스 앰프 블록(20)에 제공한다. 즉, 제 1 및 제 2인에이블 신호(S1, S2)는, 센싱 기준이 되는 컬럼 제어 펄스 신호(Y-pulse)에 응답하되 지연량을 달리하여 서로 활성화 되는 시점이 달라지나, 컬럼 제어 펄스 신호(Y-pulse)와 동일 펄스폭을 갖는 신호이다. 따라서, 제 1 인에이블 신호(S1)와 제 2 인에이블 신호(S2)의 활성화되는 구간이 오버랩될 수 있다. 이로써, 제 2 센스 앰프 블록(20)이 센싱 동작을 하는 동안에도 여전히 제 1 센스 앰프 블록(10)이 동작하는 구간이 생기므로 전류의 소모가 클 수 있다.

본 발명의 기술적 과제는 전류 소모를 감소시키는 데이터 버스 센스 앰프 회로를 제공하는 것이다.

본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 데이터 버스 센스 앰프 회로는, 입력 신호를 센싱하여 제1 증폭 신호를 제공하는 제 1 센스 앰프 블록, 제1 증폭 신호를 센싱하여 제2 증폭 신호를 제공하는 제 2 센스 앰프 블록, 제 1 센스 앰프 블록 및 상기 제 2 센스 앰프 블록의 활성화 여부를 각각 제어하는 제 1 인에이블 신호 및 제 2 인에이블 신호를 제공하는 센스 앰프 제어부를 포함하되, 상기 센스 앰프 제어부는 활성화되는 상기 제 2 인에이블 신호에 동기되어 상기 제 1 인에이블 신호가 비활성화되도록 제어함으로써, 펄스폭이 서로 다른 상기 제 1 및 제 2 인에이블 신호를 제공한다.

본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 데이터 버스 센스 앰프 회로는, 2단(2-stage) 데이터 버스 센스 앰프 회로는 컬럼 제어 펄스 신호에 응답하여 생성되는 제 1 인에이블 신호 및 제 2 인에이블 신호를 제공하는 센스 앰프 제어부를 포함하되, 상기 센스 앰프 제어부의 상기 제 1 인에이블 신호는 상기 제 2 인에이블 신호의 피드백된 레벨에 응답하여 비활성화됨으로써 펄스폭이 서로 다른 상기 제 1 및 제 2 인에이블 신호를 제공한다.

본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또다른 실시예에 따른 데이터 버스 센스 앰프 회로는, 제 1 인에이블 신호에 응답함으로써, 비트라인으로부터 입력되는 신호를 센싱하여 제1 증폭 신호로서 제공하는 제 1 센스 앰프 블록, 제 2 인에이블 신호에 응답함으로써, 수신된 제 1 증폭 신호를 센싱하여 제 2 증폭 신호로서 제공하는 제 2 센스 앰프 블록, 상기 제 1 센스 앰프 블록 및 상기 제 2 센스 앰프 블록의 활성화 여부를 각각 제어하는 펄스폭이 서로 다른 상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호를 제공하는 센스 앰프 제어부를 포함하되, 센스 앰프 제어부는, 센싱 기준이 되는 컬럼 제어 펄스 신호 및 상기 제 2 인에이블 신호의 반전 지연된 피드백 신호에 응답하여 상기 제 1 인에이블 신호를 제공하는 제 1 지연부, 상기 컬럼 제어 펄스 신호에 응답하여 상기 제 2 인에이블 신호를 제공하는 제 2 지연부, 상기 제 2 인에이블 신호를 반전 지연시켜 상기 제 1 지연부에 상기 피드백 신호로서 제공하는 제 3 지연부를 포함한다.

본 발명에 따르면 2단 스테이지의 데이터 버스 센스 앰프 회로에서, 제 1 스테이지의 제 1 센스 앰프 블록의 비활성화되는 시점을 제 2 스테이지의 제 2 센스 앰프 블록의 활성화 시점에 동기하여 제어할 수 있다. 이로써, 제 2 센스 앰프 블록의 센싱 동작이 시작되면 제 1 센스 앰프 블록의 센싱 동작을 비활성화시킴으로써 전류의 소모를 감소시킬 수 있다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.

도 2는 본 발명의 일 실시예에 따른 데이터 버스 센스 앰프 회로의 개념적인 블록도이다.

도 2를 참조하면, 데이터 버스 센스 앰프 회로는 2단 스테이지의 증폭기로서, 제 1 스테이지의 제 1 센스 앰프 블록(100), 제 2 스테이지의 제 2 센스 앰프 블록(200), 및 센스 앰프 제어부(300)를 포함한다.

데이터 버스 센스 앰프 회로는, 제 1 센스 앰프 블록(100)에서 센싱하는 신호의 레벨이 소정 전위차가 나면 그때 제 2 센스 앰프 블록(200)이 센싱 동작을 한다. 구체적으로, 제 1 센스 앰프 블록(100)은 메모리 셀로부터의 데이터인 비트라인 신호(BL, BLB)를 수신하여 제1 증폭 신호(OUT, OUTB)를 제공한다.

제 2 센스 앰프 블록(200)은 제 1 증폭 신호(OUT, OUTB)를 수신하여 제 2 증폭 신호(DOUT, DOUTB)를 제공한다. 여기서, 비트라인 신호(BL, BLB)는 비트라인 센스 앰프(미도시)로부터 제공되며, 이퀄라이즈 되어 있으나 센싱이 시작되면 서로 반전된 레벨을 갖는 신호이다. 데이터 버스 센스 앰프 회로의 초기 동작시에는 제 1 센스 앰프 블록(100)이 비트라인 신호(BL, BLB)를 센싱하고, 이후 제 2 센스 앰프 블록(200)이 더욱 확실한 신호 레벨을 갖도록 2차 센싱함으로써 글로벌 데이터 라인으로 제공되는 출력 신호인 제 2 증폭 신호(DOUT, DOUTB)를 제공할 수 있다.

센스 앰프 제어부(300)는 제 1 센스 앰프 블록(100) 및 제 2 센스 앰프 블록(200)의 센싱을 각각 제어하는 제 1 및 제 2인에이블 신호(S1, S2)를 제공한다. 보다 자세히 설명하면, 센스 앰프 제어부(300)는 컬럼 제어 펄스 신호(Y-pulse)에 응답하되 지연량을 달리하여 서로 활성화 되는 시점이 달라지는 제 1 및 제 2 인에이블 신호(S1, S2)를 제공한다. 여기서, 컬럼 제어 펄스 신호(Y-pulse)는 센싱 기준이 되는 펄스 신호이다. 다시 말하면, 컬럼 어드레스가 입력되면 컬럼계를 제어 하는 신호로서 컬럼 제어 펄스 신호(Y-pulse)가 생성되고, 이로써 비트라인 센스 앰프의 정보를 데이터 버스 센스 앰프에서 센싱할 수 있게 된다.

본 발명의 일 실시예에 따른 센스 앰프 제어부(300)는 활성화된 제 2 인에이블 신호(S2)에 동기되어 제 1 인에이블 신호(S1)가 비활성화되도록 제어한다. 그리하여, 본 발명의 일 실시예에서는 제 2 센스 앰프 블록(200)이 2차 센싱이 시작되면 제 1 센스 앰프 블록(100)은 동작하지 않도록 제어할 수 있다.

도 3a 및 도 3b는 도 2에 따른 센스 앰프 제어부(300)의 블록도 및 회로도이다.

도 3a 및 도 3b를 참조하면, 센스 앰프 제어부(300)는 제 1 지연부(310), 제 2 지연부(320) 및 제 3 지연부(330)를 포함한다.

우선, 제 1 지연부(310)는 컬럼 제어 펄스 신호(Y-pulse) 및 피드백된 제 2 인에이블 신호(S2)에 응답하여 제 1 인에이블 신호(S1)를 제공한다. 제 1 지연부(310)는 낸드 게이트(ND) 및 제 1 인버터(IV1)를 포함한다. 낸드 게이트(ND)는 컬럼 제어 펄스 신호(Y-pulse) 및 제 2 인에이블 신호(S2)의 반전 지연되서 피드백된 신호를 조합하여 연산한다. 제 1 인에이블 신호(S1)는 컬럼 제어 펄스 신호(Y-pulse)가 활성화된 후 소정 시간 후 활성화되며, 제 2 인에이블 신호(S2)의 활성화된 레벨에 응답하여 비활성화된다.

제 2 지연부(320)는 컬럼 제어 펄스 신호(Y-pulse)에 응답하여 제 2 인에이블 신호(S2)를 제공한다. 제 2 지연부(320)는 제 2 내지 제 5 인버터(IV2-IV5) 및 제 1 및 제 2 모스 커패시터(C1, C2)를 포함한다. 제 2 인에이블 신호(Y-pulse)는 컬럼 제어 펄스 신호(Y-pulse)와 동일한 펄스폭을 가지며 제 1 센스 앰프 블록(도 2의 100 참조)의 센싱 동작이 안정된 후 활성화되도록 소정 시간 지연되어 생성되는 신호이다. 이러한 소정의 지연시간을 만족하도록 지연 소자인 제 2 내지 제 5 인버터(IV2-IV5) 및 제 1 및 제 2 모스 커패시터(C1, C2)의 수를 조정할 수 있다. 또한, 제 1 및 제 2 모스 커패시터(C1, C2)는 RC 딜레이를 이용하며 지연양을 조절할 수 있다.

제 3 지연부(330)는 제 2 인에이블 신호(S2)를 반전 지연시켜 제 1 지연부(310)에 제공한다. 제 3 지연부(330)는 제 6 내지 제 8 인터버(IV6-IV8) 및 제 3 모스 커패시터(C3)를 포함한다. 제 2 센스 앰프 블록(도 2의 200 참조)의 안정된 센싱 레벨을 확보한 후, 제 1 인에이블 신호(S1)를 제어하도록 지연 소자의 수를 조절할 수 있다. 하나의 제 3 모스 커패시터(C3)를 예시하였으나, 지연 시간에 따라 다수로 구성될 수 있음은 물론이다.

계속해서, 센스 앰프 제어부(300)의 동작을 설명하기로 한다.

활성화된 하이 레벨 구간을 갖는 컬럼 제어 펄스 신호(Y-pulse) 및 비활성화된 제 2 인에이블 신호(S2)의 반전 지연된 하이 레벨의 신호가 낸드 게이트(ND)에 수신되면, 낸드 연산에 따라 제 1 인에이블 신호(S1)가 활성화된다. 또한, 활성화된 컬럼 제어 펄스 신호(Y-pulse)의 신호에 응답하여 제 2 지연부(320)의 지연 소자에 의해 소정 시간 후 제 2 인에이블 신호(S2)가 활성화 된다. 이때, 하이 레벨의 제 2 인에이블 신호(S2)가 제 3 지연부(330)를 경유하며 반전 지연된다. 반전 지연된 로우 레벨의 신호가 낸드 게이트(ND)에 수신됨으로써, 제 1 인에이블 신 호(S1)는 로우 레벨로 되어 비활성화된다.

종래에는 제 1 인에이블 신호(S1) 및 제 2 인에이블 신호(S2) 모두 컬럼 제어 펄스 신호(Y-pulse)의 펄스폭만큼을 유지하는 지연된 신호로 생성되었다. 그리하여, 활성화된 제 1 인에이블 신호(S1)에 의해 제 1 센스 앰프 블록(10)이 동작하고, 소정 시간 이후에는 활성화된 제 2 인에이블 신호(S2)에 의해 제 2 센스 앰프 블록(20)이 동작한다. 따라서, 제 2 센스 앰프 블록(20)이 센싱 동작 시작 후에는 제 1 센스 앰프 블록(10)의 동작은 불필요한 동작이나, 소정 펄스폭만큼 유지되다가 비활성화되는 제 1 인에이블 신호(S1)에 의해 여전히 제 1 센스 앰프 블록(10)도 동작하였다.

그러나, 본 발명의 일 실시예에 따르면, 제 2 인에이블 신호(S2)의 활성화 시점에 동기되어 제 1 인에이블 신호(S1)가 비활성화될 수 있다. 이로써, 제 2 센스 앰프 블록(도 2의 200참조)이 센싱 동작을 하면, 제 1 인에이블 신호(S1)가 비활성화됨에 따라 제 1 센스 앰프 블록(도 2의 200 참조)의 동작이 비활성화되도록 제어할 수 있다.

이러한 제 1 및 제 2 인에이블 신호(S1, S2)가 구체적으로 제 1 및 제 2 센스 앰프 블록(100, 200)에 사용되는 예를 도 4a 및 4b를 참조하여 설명하기로 한다.

도 4a는 제 1 센스 앰프 블록(100)의 회로도이다.

본 발명의 일 실시예에서, 제 1 센스 앰프 블록(100)은 차동 증폭기 타입의 센스 앰프를 구비하는 것으로 예시한다.

도 4a를 참조하면, 제 1 센스 앰프 블록(100)은 제 1 차동 증폭기(110), 제 2 차동 증폭기(120) 및 제어부(130)를 포함한다.

우선, 제 1 차동 증폭기(110)는 신호 수신부(111), 커런트 미러부(112)를 포함한다.

신호 수신부(111)는 비트라인 신호(BL, BLB)를 수신한다. 신호 수신부(111)는 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 제 1 NMOS 트랜지스터(N1)는 비트라인 신호(BLB)를 수신하는 게이트, 제 1 증폭 신호(OUTB)와 연결되는 드레인, 제어부(130)와 연결되는 소스를 포함한다. 제 2 NMOS 트랜지스터(N2)는 제 1 NMOS 트랜지스터(N1)와 대향되어 구비되며, 비트라인 신호(BL)를 수신하는 게이트, 노드 b에 연결된 드레인, 제어부(130)와 연결되는 소스를 포함한다.

커런트 미러부(112)는 제 1 및 제 2 PMOS 트랜지스터(P1, P2)를 포함한다. 제 1 및 제 2 PMOS 트랜지스터(P1, P2)는 서로 공통으로 노드 b에 연결된 게이트, 공통으로 외부 전원 전압(VDD)에 연결된 소스를 포함한다. 또한, 제 1 PMOS 트랜지스터(P1)의 드레인은 제 1 증폭 신호(OUTB)와, 제 2 PMOS 트랜지스터(P2)의 드레인은 노드 b에 연결된다.

한편, 제 2 차동 증폭기(120)는 신호 수신부(121), 커런트 미러부(122)를 포함한다. 신호 수신부(121)는 제 3 및 제 4 NMOS 트랜지스터(N3, N4)를 포함한다. 커런트 미러부(122)는 제 3 및 제 4 PMOS 트랜지스터(P3, P4)를 포함한다. 이러한 제 2 차동 증폭기(120)의 제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 제 1 차동 증폭기(110)의 제 1 및 제 2 NMOS 트랜지스터(N1, N2)에 대응된다. 또한, 제 2 차동 증 폭기(120)의 제 3 및 제 4 PMOS 트랜지스터(P3, P4)는 제 1 차동 증폭기(110)의 제 1 및 제 2 PMOS 트랜지스터(P1, P2)에 대응된다. 이러한 제 2 차동 증폭기(120)의 구성은 제 1 차동 증폭기(110)과 중복되므로, 이에 대한 설명은 생략하기로 한다.

제어부(130)는 제 5 NMOS 트랜지스터(N5)를 포함한다. 제어부(130)는 수신된 제 1 인에이블 신호(S1)의 레벨에 따라 제 1 센스 앰프 블록(100)의 활성화 여부를 제어한다.

제 1센스 앰프 블록(100)의 동작을 설명하면, 제어부(130)가 활성화되면 제 1 차동 증폭기(110) 및 제 2 차동 증폭기(120)가 센싱 동작을 한다. 즉, 활성화된 제 1 인에이블 신호(S1)를 수신하는 제 5 NMOS 트랜지스터(N5)가 턴온된다. 그리하여, 비트라인 신호(BL, BLB)의 레벨에 따라, 이를 수신하는 제 1 및 제 2 NMOS 트랜지스터(N1, N2) 및 제 3및 제 4 NMOS 트랜지스터(N3, N4)에 의해 전류가 미세하게 차이나는 것을 감지하여 커런트 미러부(112, 122)에서 제 1 증폭 신호(OUT, OUTB)를 제공한다. 즉, 제 1 인에이블 신호(S1)가 활성화되는 동안 제 1 센스 앰프 블록(100)은 센싱 동작을 한다. 특히, 제 1 센스 앰프 블록(100)은 차동 증폭기 타입의 센스 앰프를 구비하므로 전압의 미세 차이를 계속 감지하는 동작에 따라 전류의 소모가 클 수 있다. 그러나, 본 발명의 일 실시예에 따르면, 제 2 센스 앰프 블록(도 2의 200참조)의 활성화된 센싱 동작이 시작되면 이러한 제 1 센스 앰프 블록(100)은 비활성화되므로 전류의 소모를 줄일 수 있다.

도 4b는 제 2 센스 앰프 블록(200)의 회로도이다.

본 발명의 일 실시예에 따른 제 2 센스 앰프 블록(200)은 크로스 커플드 타 입의 센스 앰프를 구비하는 것으로 예시한다.

도 4b를 참조하면, 신호 수신부(210), 증폭부(220) 및 제어부(230)를 포함한다.

신호 수신부(210)는 제 1 증폭 신호(OUT, OUTB)를 수신한다. 신호 수신부(210)는 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)는 각각 제 1 증폭 신호(OUTB, OUT)를 수신하는 게이트 및 제어부(130)의 제 5 NMOS 트랜지스터(N5)의 드레인과 공통으로 연결되는 소스를 포함한다. 또한, 제 1 NMOS 트랜지스터(N1)의 드레인은 증폭부(220)의 제 3 NMOS 트랜지스터(N3)의 드레인과 연결되며, 제 2 NMOS 트랜지스터(N2)의 드레인은 증폭부(220)의 제 4 NMOS 트랜지스터(N4)의 드레인과 연결된다.

증폭부(220)는 신호 수신부(210)에 의해 구동되는 전류의 차이를 래치하여 제 2 증폭 신호(DOUT, DOUTB)로 제공할 수 있다. 증폭부(220)는 제 1 및 제 2 PMOS 트랜지스터(P1, P2) 및 제 3 및 제 4 NMOS 트랜지스터(N3, N4)를 포함한다.

제 1 PMOS 트랜지스터(P1)와 제 3 NMOS 트랜지스터(N3)는 인버터 타입으로, 게이트는 노드 d에, 제 1 PMOS 트랜지스터(P1)의 소스는 외부 전원 전압(VDD)에, 제 3 NMOS 트랜지스터(N3)의 소스는 신호 수신부(210)의 제 1 NMOS 트랜지스터(N1)의 드레인과 연결된다. 이와 대향되어 제 2 PMOS 트랜지스터(P2) 및 제 4 NMOS 트랜지스터(N4)도 인버터 타입으로, 각각의 게이트는 노드 c에 연결된다. 이로써, 증폭부(220)는 크로스커플(cross couple)된 래치 구조가 된다.

제어부(230)는 제 2 인에이블 신호(S2)를 수신하여 제 2 센스 앰프 블 록(200)의 활성화 여부를 제어한다. 제어부(230)는 제 3 및 제 4 PMOS 트랜지스터(P3, P4) 및 제 5 NMOS 트랜지스터(N5)를 포함한다. 활성화된 하이 레벨의 제 2 인에이블 신호(S2)를 수신하면 제 5 NMOS 트랜지스터(N5)는 턴온되고, 제 3 및 제 4 PMOS 트랜지스터(P3, P4)는 턴오프된다.

계속해서, 제 2 센스 앰프 블록(200)의 동작을 설명하면, 활성화된 제 2 인에이블 신호(S2)를 수신한다. 제 1 증폭 신호(OUT, OUTB)를 비교하여 이들의 전류 차이를 감지한다. 예를 들어, 제 1증폭 신호(OUT)가 하이 레벨이면, 제 2 NMOS 트랜지스터(N2)가 턴온되면서 노드 d는 미세한 로우 레벨이 된다. 그리하여, 노드 d에 연결된 제 1 PMOS 트랜지스터(P1)에 의해 제 2 증폭 신호(DOUTB)가 하이 레벨로 제공될 수 있다. 또한, 노드 c의 하이 레벨을 수신한 제 4 NMOS 트랜지스터(N4)가 턴온됨으로써 확실히 로우 레벨의 제 2 증폭 신호(DOUT)를 제공할 수 있다. 이와 같이, 제 2 센스 앰프 블록(200)은 제 1 증폭 신호(OUT, OUTB)를 센싱하면 바뀐 정보의 제 1 증폭 신호(OUT, OUTB)가 수신될때까지 계속 래치한다.

도 5는 본 발명의 일 실시예에 따른 데이터 버스 센스 앰프의 동작을 나타낸 타이밍도이다.

다시, 도 1 내지 도 5를 참조하여 데이터 버스 센스 앰프의 동작을 설명하기로 한다.

데이터 버스 센스 앰프의 센싱 시작을 알리는 컬럼 제어 펄스 신호(Y-pulse)가 소정의 하이 레벨 구간을 가지며 활성화된다. 그리하여, 이퀄라이즈 되어 있던 입력 신호인 비트라인 신호(BL, BLB)는 서서히 자신의 레벨로 스윙하게 된다. 이 때, 비트라인 신호(BL, BLB)가 소정의 전위차(△V)가 발생될때까지의 지연 시간(△t1) 후, 제 1 인에이블 신호(S1)가 활성화된다. 또한, 제 1 인에이블 신호(S2)보다 지연되어 제 2 인에이블 신호(S2)가 활성화된다. 즉, 제 1 센스 앰프 블록(100)이 센싱한 제 1 증폭 신호(OUT, OUTB)가 소정의 전위차가 확보되는 지연 시간(△t2) 후 제 2 센스 앰프 블록(200)가 동작하도록 한다. 이때, 제 2 인에이블 신호(S2)가 활성화되는 시점에 동기되어 제 1 인에이블 신호(S1)가 비활성화된다. 다시 말하면, 제 1 인에이블 신호(S1)는 종래의 펄스폭(A)보다 줄어듦으로써 활성화되는 구간을 줄여 전류 소모를 감소시킬 수 있다. 이로써, 제 2 센스 앰프 블록(200)이 센싱 동작을 하면 제 1 센스 앰프 블록(100)이 비활성화될 수 있다.

여기서, 제 2 센스 앰프 블록(200)의 센싱 동작을 한 후 소정 지연 시간 후 제 1 센스 앰프 블록(100)이 비활성화되도록 하여야 안정된 동작을 구현할 수 있다. 이후, 제 2 증폭 신호(DOUT, DOUTB)가 긴 배선의 글로벌 데이터 라인에 안정적으로 제공되면, 제 2 인에이블 신호(S2)가 비활성화된다.

여기서, 제 2 센스 앰프 블록(200)은 제 2 증폭 신호(DOUT, DOUTB)를 긴 배선의 글로벌 데이터 라인에 제공해야 하므로 안정된 레벨을 위해 제 2 센스 앰프 블록(200)의 동작은 상당한 시간이 요구될 수 있다. 따라서, 컬럼 제어 펄스 신호(Y-pulse)의 펄스폭만큼 제 2 인에이블 신호(S2)의 펄스폭이 유지되므로, 컬럼 제어 펄스 신호(Y-pulse)의 펄스폭을 넓혀야 하는 경우가 있을 수 있다.

본 발명의 일 실시예에 따른 제 1 인에이블 신호(S1)가 컬럼 제어 펄스 신호(Y-pulse)의 활성화 레벨에 응답하여 활성화되지만, 제 2 인에이블 신호(S2)의 활성화 레벨에 응답하여 비활성화되므로, 컬럼 제어 펄스 신호(Y-pulse)의 펄스폭이 넓어지는 것에 무관할 수 있다. 따라서, 컬럼 제어 펄스 신호(Y-pulse)의 펄스폭이 넓어진다해도 제 1 센스 앰프 블록(100)의 동작으로 인한 전류 소모는 증가하지 않는다.

이상과 같이, 본 발명에 따르면 2단 스테이지의 데이터 버스 센스 앰프 회로에서, 제 1 스테이지의 제 1 센스 앰프 블록의 비활성화되는 시점을 제 2 스테이지의 제 2 센스 앰프 블록의 활성화 시점에 동기하여 제어할 수 있다. 이로써, 제 2 센스 앰프 블록의 센싱 동작이 시작되면 제 1 센스 앰프 블록의 센싱 동작을 비활성화시킴으로써 전류의 소모를 감소시킬 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시괼 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 종래 기술에 따른 데이터 버스 센스 앰프 회로의 블록도,

도 2는 본 발명의 일 실시예에 따른 데이터 버스 센스 앰프 회로의 블록도,

도 3a 및 도 3b는 도 2에 따른 센스 앰프 제어부의 블록도 및 회로도,

도 4a는 도 2에 따른 제 1 센스 앰프 블록의 회로도,

도 4b는 도 2에 따른 제 2 센스 앰프 블록의 회로도, 및

도 5는 도 2에 따른 데이터 버스 센스 앰프 회로의 타이밍도를 나타낸다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 제 1 센스 앰프 블록 200 : 제 2 센스 앰프 블록

300 : 센스 앰프 제어부 310 : 제 1 지연부

320 : 제 2 지연부 330 : 제 3 지연부

Claims

입력 신호를 센싱하여 제1 증폭 신호를 제공하는 제 1 센스 앰프 블록;

상기 제1 증폭 신호를 센싱하여 제2 증폭 신호를 제공하는 제 2 센스 앰프 블록; 및

상기 제 1 센스 앰프 블록 및 상기 제 2 센스 앰프 블록의 활성화 여부를 각각 제어하는 제 1 인에이블 신호 및 제 2 인에이블 신호를 제공하는 센스 앰프 제어부를 포함하며,

상기 센스 앰프 제어부는 활성화되는 상기 제 2 인에이블 신호에 동기되어 상기 제 1 인에이블 신호가 비활성화되도록 제어함으로써, 펄스폭이 서로 다른 상기 제 1 및 제 2 인에이블 신호를 제공하는 다른 데이터 버스 센스 앰프 회로.
제 1항에 있어서,

상기 센스 앰프 제어부는,

센싱 기준이 되는 컬럼 제어 펄스 신호 및 상기 제 2 인에이블 신호의 반전 지연된 피드백 신호에 응답하여 상기 제 1 인에이블 신호를 제공하는 제 1 지연부;

상기 컬럼 제어 펄스 신호에 응답하여 상기 제 2 인에이블 신호를 제공하는 제 2 지연부; 및

상기 제 2 인에이블 신호를 반전 지연시켜 상기 제 1 지연부에 상기 피드백 신호로서 제공하는 제 3 지연부를 포함하는 데이터 버스 센스 앰프 회로.
제 2항에 있어서,

상기 제 1 지연부는, 상기 컬럼 제어 펄스 신호의 활성화된 레벨에 응답하여 활성화되고 상기 제 2 인에이블 신호의 반전 지연된 신호를 피드백 수신함으로써 상기 제 2 인에이블 신호의 활성화된 레벨에 응답하여 비활성화되는 상기 제 1 인에이블 신호를 제공하는 데이터 버스 센스 앰프 회로.
제 3항에 있어서,

상기 제 1 지연부는 상기 컬럼 제어 펄스 신호 및 상기 피드백된 상기 제 2 인에이블 신호를 조합하여 연산하는 NAND 게이트를 포함하는 데이터 버스 센스 앰프 회로.
제 2항에 있어서,

상기 제 2 지연부는 상기 제 1 인에이블 신호의 활성화 시점보다 소정 시간 지연되어 활성화되는 상기 제 2 인에이블 신호를 제공하는 데이터 버스 센스 앰프 회로.
제 2항에 있어서,

상기 제 1 내지 제 3 지연부는 지연 시간을 미세 조정하는 모스 커패시터를 더 포함하는 데이터 버스 센스 앰프 제어 회로.
제 1항에 있어서,

상기 제 1 센스 앰프 블록은 차동 증폭기 타입(differential amplifier type)의 센스 앰프를 포함하는 데이터 버스 센스 앰프 제어 회로.
제 1항에 있어서,

상기 제 2 센스 앰프 블록은 크로스 커플드 타입(cross coupled type)의 센스 앰프를 포함하는 데이터 버스 센스 앰프 제어 회로.
제 1항에 있어서,

상기 입력 신호는 메모리 셀의 비트라인으로부터 전달되는 신호인 데이터 버스 센스 앰프 제어 회로.
제 1항에 있어서,

상기 제 2 증폭 신호는 글로벌 데이터 라인에 적재되는 신호인 데이터 버스 센스 앰프 제어 회로.
2단(2-stage) 데이터 버스 센스 앰프 회로는 컬럼 제어 펄스 신호에 응답하여 생성되는 제 1 인에이블 신호 및 제 2 인에이블 신호를 제공하는 센스 앰프 제어부를 포함하며,

상기 센스 앰프 제어부의 상기 제 1 인에이블 신호는 상기 제 2 인에이블 신호의 피드백된 레벨에 응답하여 비활성화됨으로써 펄스폭이 서로 다른 상기 제 1 및 제 2 인에이블 신호를 제공하는 데이터 버스 센스 앰프 회로.
제 11항에 있어서,

상기 센스 앰프 제어부는,

상기 컬럼 제어 펄스 신호 및 상기 제 2 인에이블 신호의 반전 지연된 피드백 신호에 응답하여 상기 제 1 인에이블 신호를 제공하는 제 1 지연부;

상기 컬럼 제어 펄스 신호에 응답하여 상기 제 2 인에이블 신호를 제공하는 제 2 지연부; 및

상기 제 2 인에이블 신호를 반전 지연시켜 상기 제 1 지연부에 상기 피드백 신호로서 제공하는 제 3 지연부를 포함하는 데이터 버스 센스 앰프 회로.
제 12항에 있어서,

상기 제 1 지연부는,

상기 컬럼 제어 펄스 신호의 활성화된 레벨에 응답하여 활성화되고 상기 제 2 인에이블 신호의 반전 지연된 신호를 피드백 수신함으로써 상기 제 2 인에이블 신호의 활성화된 레벨에 응답하여 비활성화되는 상기 제 1 인에이블 신호를 제공하는 데이터 버스 센스 앰프 회로.
제 13항에 있어서,

상기 제 1 지연부는 상기 컬럼 제어 펄스 신호 및 상기 피드백된 상기 제 2 인에이블 신호를 조합하여 연산하는 NAND 게이트를 포함하는 데이터 버스 센스 앰프 회로.
제 12항에 있어서,

상기 제 2 지연부는 상기 제 1 인에이블 신호의 활성화 시점보다 소정 시간 지연되어 활성화되는 상기 제 2 인에이블 신호를 제공하는 데이터 버스 센스 앰프 회로.
제 12항에 있어서,

상기 제 1 내지 제 3 지연부는 지연 시간을 미세 조정하는 모스 커패시터를 더 포함하는 데이터 버스 센스 앰프 회로.
제 11항에 있어서,

상기 제 1 인에이블 신호의 펄스폭은 상기 컬럼 제어 펄스 신호의 펄스폭보다 작고, 상기 제 2 인에이블 신호의 펄스폭은 상기 컬럼 제어 펄스 신호의 펄스폭을 유지하는 데이터 버스 센스 앰프 회로.
제 1 인에이블 신호에 응답함으로써, 비트라인으로부터 입력되는 신호를 센싱하여 제1 증폭 신호로서 제공하는 제 1 센스 앰프 블록;

제 2 인에이블 신호에 응답함으로써, 수신된 상기 제 1 증폭 신호를 센싱하여 제 2 증폭 신호로서 제공하는 제 2 센스 앰프 블록; 및

상기 제 1 센스 앰프 블록 및 상기 제 2 센스 앰프 블록의 활성화 여부를 각각 제어하는 펄스폭이 서로 다른 상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호를 제공하는 센스 앰프 제어부를 포함하되,

상기 센스 앰프 제어부는,

센싱 기준이 되는 컬럼 제어 펄스 신호 및 상기 제 2 인에이블 신호의 반전 지연된 피드백 신호에 응답하여 상기 제 1 인에이블 신호를 제공하는 제 1 지연부;

상기 컬럼 제어 펄스 신호에 응답하여 상기 제 2 인에이블 신호를 제공하는 제 2 지연부; 및

상기 제 2 인에이블 신호를 반전 지연시켜 상기 제 1 지연부에 상기 피드백 신호로서 제공하는 제 3 지연부를 포함하는 데이터 버스 센스 앰프 회로.
제 18항에 있어서,

상기 제 1 지연부는, 상기 컬럼 제어 펄스 신호의 활성화된 레벨에 응답하여 활성화되고 상기 제 2 인에이블 신호의 반전 지연된 신호를 피드백 수신함으로써 상기 제 2 인에이블 신호의 활성화된 레벨에 응답하여 비활성화되는 상기 제 1 인에이블 신호를 제공하는 데이터 버스 센스 앰프 회로.
제 19항에 있어서,

상기 제 1 지연부는 상기 컬럼 제어 펄스 신호 및 상기 피드백된 상기 제 2 인에이블 신호를 조합하여 연산하는 NAND 게이트를 포함하는 데이터 버스 센스 앰프 회로.
제 18항에 있어서,

상기 제 2 지연부는 상기 제 1 인에이블 신호의 활성화 시점보다 소정 시간 지연되어 활성화되는 상기 제 2 인에이블 신호를 제공하는 데이터 버스 센스 앰프 회로.
제 18항에 있어서,

상기 제 1 내지 제 3 지연부는 지연 시간을 미세 조정하는 모스 커패시터를 더 포함하는 데이터 버스 센스 앰프 회로.
제 18항에 있어서,

상기 제 1 센스 앰프 블록은 차동 증폭기 타입(differential amplifier type)의 센스 앰프를 포함하는 데이터 버스 센스 앰프 회로.
제 18항에 있어서,

상기 제 2 센스 앰프 블록은 크로스 커플드 타입(cross coupled type)의 센스 앰프를 포함하는 데이터 버스 센스 앰프 회로.