KR100823817B1 - 반도체 집적 회로 - Google Patents

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Abstract

본 발명은 전원 전압이 낮은 경우에도 입력 신호를 확실하게 수신하는 것을 과제로 한다.
입력부 및 귀환부는 제2 전원선과 반전 회로의 입력 노드 사이에 직렬 배치되어 있다. 입력부는 입력 신호에 따라서 제2 전원선을 반전 회로의 입력 노드의 한쪽에 접속한다. 반전 회로의 한쪽이 동작하여, 입력 신호에 따른 논리값이 래치부에 래치된다. 귀환부는 래치부의 출력 레벨에 따라 입력 노드의 한쪽만을 입력부에 접속하고, 래치부의 래치 상태를 고정한다. 입력 신호에 따른 전압을 입력 노드에 직접 부여함으로써, 반전 회로의 입력 노드의 전압차를 입력 신호에 따라서 신속히 넓일 수 있다. 따라서, 입력 신호를 래치부에 확실하게 래치할 수 있다. 입력부에서 래치부까지의 회로 단수를 적게할 수 있기 때문에, 전원 전압이 낮은 경우에도 입력 신호를 확실하게 래치할 수 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 도시하는 블록도.
도 2는 도 1의 입력 회로를 상세히 도시하는 회로도.
도 3은 본 발명의 반도체 집적 회로의 제2 실시예를 도시하는 블록도.
도 4는 도 3의 입력 회로를 상세히 도시하는 회로도.
도 5는 본 발명의 반도체 집적 회로의 제3 실시예에 있어서의 입력 회로를 상세히 도시하는 회로도.
도 6은 본 발명의 반도체 집적 회로의 제4 실시예에 있어서의 입력 회로를 상세히 도시하는 회로도.
도 7은 본 발명의 반도체 집적 회로의 제5 실시예를 도시하는 블록도.
도 8은 도 7의 입력 회로를 상세히 도시하는 회로도.
도 9는 도 8의 입력 회로의 동작을 도시하는 파형도.
도 10은 입력 회로의 다른 예를 도시하는 회로도.
도 11은 종래의 입력 회로를 도시하는 회로도.
도 12는 종래의 입력 회로의 다른 예를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
12 : 클록 버퍼
14 : 명령 버퍼
16 : 어드레스 버퍼
18, 18A, 18D : 명령 래치/디코더
20, 20A, 20D : 어드레스 래치 회로
22 : 제어 회로
24 : 메모리 코어
26, 26A, 26D, 30, 30A, 30B, 30C, 30D : 입력 회로
28 : 명령 디코더
32, 50 : 입력부
34, 48, 54, 58 : 귀환부
36 : 래치부
38, 46 : 프리차지부
40, 44 : 전원 접속부
42, 52, 56, 60 : 버퍼부
AD : 어드레스 신호
BL : 비트선
CLK : 클록 신호
CMD : 명령 신호
CNT : 제어 신호
IAD, /IAD : 내부 어드레스 신호
ICLK, /ICLK : 내부 클록 신호
ICMD : 내부 명령 신호
LAD : 래치 어드레스 신호
MC : 메모리 셀
SA : 감지 증폭기
VREF : 기준 전압
WL : 워드선
본 발명은 입력 신호를 수신하는 입력 회로를 갖는 반도체 집적 회로에 관한 것이다.
최근, 트랜지스터 구조의 미세화 및 소비 전력의 저감 등을 위해서, 반도체 집적 회로의 전원 전압(동작 전압)이 낮아지고 있다. 트랜지스터의 임계치 전압은 전원 전압에 거의 의존하지 않기 때문에, 전원 전압의 저하에 따라 전원 전압에 대한 트랜지스터의 임계치 전압은 상대적으로 증가된다. 이 결과, 트랜지스터로 구성되는 회로의 동작 마진은 작아지는 경향에 있다.
도 11은 외부로부터 공급되는 입력 신호를 수신하는 입력 회로의 일례를 나타내고 있다.
입력 회로는 래치부(1), 프리차지부(2), 귀환부(3), 입력부(4), 전원 접속부(5) 및 버퍼부(6)를 갖고 있다. 래치부(1)는 입력과 출력을 서로 접속한 2개의 CMOS 인버터(1a, 1b)로 구성되어 있다. 프리차지부(2)는 드레인이 CMOS 인버터(1a, 1b)의 입력 노드(ND1, ND2)에 각각 접속된 2개의 pMOS 트랜지스터(2a, 2b)로 구성되어 있다. pMOS 트랜지스터(2a, 2b)는 소스가 전원선(VDD)에 접속되어 게이트로 클록 신호(CLK)를 수신하고 있다.
귀환부(3)는 드레인이 CMOS 인버터(1a, 1b)의 nMOS 트랜지스터의 소스에 접속된 2개의 nMOS 트랜지스터(3a, 3b)로 구성되어 있다. nMOS 트랜지스터(3a, 3b)의 게이트는 버퍼부(6)를 통해 공급되는 노드(ND2, ND1)의 반전 레벨(/ND2, /ND1)을 수신하고 있다. 입력부(4)는 드레인이 CMOS 인버터(1a, 1b)의 nMOS 트랜지스터의 소스에 접속된 nMOS 트랜지스터(4a, 4b)로 구성되어 있다. nMOS 트랜지스터(4a, 4b)의 게이트는 입력 신호(IN) 및 기준 전압(VREF)을 각각 수신하고 있다. 기준 전압(VREF)은 입력 신호(IN)의 하이 레벨 전압과 로우 레벨 전압의 중앙 전압으로 설정되어 있다.
전원 접속부(5)는 드레인이 nMOS 트랜지스터(3a, 3b, 4a, 4b)의 소스에 접속된 nMOS 트랜지스터(5a)로 구성되어 있다. nMOS 트랜지스터(5a)는 소스가 접지선(VSS)에 접속되고 게이트로 클록 신호(CLK)를 수신하고 있다. 버퍼부(6)는 노드(ND1, ND2)의 논리 레벨을 각각 반전하는 인버터(6a, 6b)와, 전원선(VDD)과 접지선(VSS) 사이에 pMOS 트랜지스터 및 nMOS 트랜지스터를 직렬로 배치한 출력 회로(6c)를 갖고 있다. 출력 회로(6c)의 pMOS 트랜지스터의 게이트는 인버터를 통해 노드(/ND1)에 접속되어 있다. 출력 회로(6c)의 nMOS 트랜지스터의 게이트는 노 드(/ND2)에 접속되어 있다.
도 11에 도시한 입력 회로에서는 클록 신호(CLK)가 로우 레벨일 때, 프리차지부(2)의 pMOS 트랜지스터(2a, 2b)가 온으로 되고, CMOS 인버터(1a, 1b)의 입력 노드(ND1, ND2)는 함께 하이 레벨로 변화된다. 이 때, nMOS 트랜지스터(5a)는 오프로 되고 있다. 노드(ND1, ND2)가 하이 레벨일 때, 버퍼부(6)의 인버터(6a, 6b)의 출력인 노드(/ND1, /ND2)는 로우 레벨이 되어, 귀환부(3)의 nMOS 트랜지스터(3a, 3b)는 오프가 된다.
이어서, 입력 신호(IN)가 공급된 후, 클록 신호(CLK)는 하이 레벨로 변화된다. 클록 신호(CLK)의 하이 레벨에 의해, 프리차지부(2)의 pMOS 트랜지스터(2a, 2b)는 오프가 되고, 전원 접속부(5)의 nMOS 트랜지스터(5a)는 온이 된다. 예컨대, 입력 신호가 하이 레벨(기준 전압(VREF)보다 높은 전압)일 때, nMOS 트랜지스터(4b)의 소스 ·드레인간 저항은 nMOS 트랜지스터(4a)의 소스 ·드레인간 저항보다 낮아진다. 이 때문에, 노드(ND1)의 전압은 노드(ND2)의 전압에 비해 내려간다. pMOS 트랜지스터(1a)의 소스 ·드레인간 저항은 pMOS 트랜지스터(1b)의 소스 ·드레인간 저항보다 낮아진다. 이 결과, 노드(ND2)의 전압은 상승하고, 노드(ND1)의 전압은 하강한다. 즉, 입력 신호(IN)의 하이 레벨은 래치부(1)에 래치된다.
노드(ND1)의 로우 레벨 및 노드(ND2)의 하이 레벨에 의해, 노드(/ND1, /ND2)는 각각 하이 레벨, 로우 레벨로 변화된다. 버퍼부(6)의 출력 회로(6c)는 노드(/ND2)의 로우 레벨 및 노드(/ND1)의 반전 레벨(로우 레벨)을 수신하고, 출력 신호(OUT)를 하이 레벨로 변화시킨다. 즉, 래치부(1)에 래치된 입력 신호(IN)의 논 리 레벨이 출력된다.
귀환부(3)의 nMOS 트랜지스터(3b)는 노드(/ND1)의 하이 레벨을 수신하여 온으로 되기 때문에, 래치부(1)의 래치 상태는 입력 신호(IN)의 레벨과 상관없이 고정된다. 래치부(1)는 클록 신호(CLK)가 로우 레벨로 변화될 때까지 입력 신호(IN)를 래치한다.
도 12는 입력 회로의 다른 예를 나타내고 있다. 이 입력 회로는 도 11에 도시한 입력 회로의 극성을 역으로 한 회로이다. 즉, nMOS 트랜지스터와 pMOS 트랜지스터 및 전원선(VDD)과 접지선(VSS)은 각각 교체되고 있다.
입력 회로는 래치부(1), 프리차지부(7), 귀환부(8), 입력부(9), 전원 접속부(10) 및 버퍼부(11)를 갖고 있다. 프리차지부(7)는 드레인이 CMOS 인버터(1a, 1b)의 입력 노드(ND1, ND2)에 각각 접속된 2개의 nMOS 트랜지스터(7a, 7b)로 구성되어 있다. nMOS 트랜지스터(7a, 7b)는 소스가 접지선(VSS)에 접속되어, 게이트로 클록 신호(/CLK)를 수신하고 있다. 클록 신호(/CLK)는 클록 신호(CLK)의 위상을 반전한 신호이다.
귀환부(8)는 드레인이 CMOS 인버터(1a, 1b)의 pMOS 트랜지스터의 소스에 접속된 2개의 pMOS 트랜지스터(8a, 8b)로 구성되어 있다. pMOS 트랜지스터(8a, 8b)의 게이트는 버퍼부(11)를 통해 공급되는 노드(ND2, ND1)의 반전 레벨(/ND2, /ND1)을 각각 수신하고 있다. 입력부(9)는 드레인이 CMOS 인버터(1a, 1b)의 pMOS 트랜지스터의 소스에 접속된 pMOS 트랜지스터(9a, 9b)로 구성되어 있다. pMOS 트랜지스터(9a, 9b)의 게이트는 입력 신호(IN) 및 기준 전압(VREF)을 각각 수신하 고 있다.
전원 접속부(10)는 드레인이 pMOS 트랜지스터(8a, 8b, 9a, 9b)의 소스에 접속되고, 소스가 전원선(VDD)에 접속되며, 게이트로 클록 신호(/CLK)를 수신하고 있다. 버퍼부(11)는 노드(ND1, ND2)의 레벨을 각각 반전하는 인버터(11a, 11b)와, 전원선(VDD)과 접지선(VSS) 사이에 pMOS 트랜지스터 및 nMOS 트랜지스터를 직렬로 배치한 출력 회로(11c)를 갖고 있다. 출력 회로(11c)의 pMOS 트랜지스터의 게이트는 노드(/ND1)에 접속되어 있다. 출력 회로(11c)의 nMOS 트랜지스터의 게이트는 인버터를 통해 노드(/ND2)에 접속되어 있다.
도 12에 도시한 입력 회로에서는 클록 신호(/CLK)가 하이 레벨일 때, 프리차지부(7)의 nMOS 트랜지스터(7a, 7b)가 온으로 되고, CMOS 인버터(1a, 1b)의 입력 노드(ND1, ND2)는 함께 로우 레벨로 변화된다. 그리고, 입력 신호(IN)가 공급된 후, 클록 신호(/CLK)가 로우 레벨로 변화함으로써, 노드(ND1, ND2)의 한쪽이 하이 레벨, 다른 쪽이 로우 레벨이 된다. 이 후, 노드(ND1, ND2)의 전압에 따라서 귀환부(8)의 pMOS 트랜지스터(8a, 8b)의 한쪽이 온 되고, 클록 신호(/CLK)가 하이 레벨로 변화될 때까지 래치 상태가 고정된다.
도 11에 도시한 입력 회로에서는 접지선(VSS)에서 노드(ND1, ND2)까지의 사이에 3개의 nMOS 트랜지스터(예컨대, nMOS 트랜지스터(5a, 4a), CMOS 인버터(1a)의 nMOS 트랜지스터)가 직렬로 접속되어 있다. 이와 동일하게, 도 12에 도시한 입력 회로에서는 전원선(VDD)에서 노드(ND1, ND2)까지의 사이에 3개의 pMOS 트랜지스터 가 직렬로 접속되어 있다. 이 때문에, 전술한 입력 회로를 전원 전압이 낮은 반도체 집적 회로에 탑재하는 경우, 접지 전압(VSS)(또는 전원 전압(VDD))은 래치부(1)에 공급되기 어렵게 된다. 이 결과, 노드(ND1, ND2)의 전압차가 벌어지기 어렵게 되어 근소한 전원 잡음 등에 의해 래치부(1)가 잘못된 데이터를 래치할 우려가 있다.
또한, 도 11에서, 기준 전압(VREF)을 수신하는 nMOS 트랜지스터(4a)는 nMOS 트랜지스터(5a)를 통해 접지선(VSS)에 접속되어 있다. 마찬가지로, 도 12에서 기준 전압(VREF)을 수신하는 pMOS 트랜지스터(9b)는 pMOS 트랜지스터(10a)를 통해 전원 전압(VDD)에 접속되어 있다. 이 때문에, 입력 회로의 동작시에 nMOS 트랜지스터(4a) 및 pMOS 트랜지스터(9b)의 소스 및 드레인의 전압이 변동하기 쉽게 된다. 이 결과, 입력 신호(IN)의 래치시에 기준 전압(VREF)이 결합 잡음에 의해 변동된 경우, 다음 클록 신호(CLK)(또는 /CLK)에 동기하여 공급되는 입력 신호(IN)를 정확하게 래치할 수 없을 우려가 있다.
본 발명의 목적은 입력 신호를 확실하게 수신할 수 있는 입력 회로를 갖는 반도체 집적 회로를 제공하는 데에 있다. 특히, 전원 전압이 낮은 경우에도 입력 신호를 확실하게 수신하는 데에 있다.
제1항의 반도체 집적 회로에서는, 입력 회로는 래치부, 전원 접속부, 입력부 및 귀환부를 갖고 있다. 이 입력 회로에서 우선, 전원 접속부는 제어 신호의 활성화에 응답하여 입력 회로의 반전 회로를 제1 전원 전압이 공급되는 제1 전원선에 접속한다. 입력부의 입력 스위치 회로는 입력 신호에 따라서 제2 전원 전압이 공급되는 제2 전원선을 귀환부를 통해 반전 회로의 입력 노드의 한쪽에 접속한다. 래치부는 반전 회로의 한쪽이 동작함으로써, 강제적으로 언밸런스하게 되어, 입력 신호에 따른 논리값을 래치한다. 귀환부의 귀환 스위치 회로는 래치부에서 출력되는 출력 신호의 레벨에 따라 입력 노드의 한쪽만을 입력부에 접속한다. 그리고, 래치부의 래치 상태가 고정된다.
입력부 및 귀환부는 제2 전원선과 반전 회로의 입력 노드 사이에 직렬로 배치되어 있다. 즉, 입력부는 래치부를 통해 입력 노드에 직접 접속되어 있다. 입력 신호에 따른 전압을 입력 노드에 직접 부여할 수 있기 때문에, 반전 회로의 입력 노드의 전압차를 입력 신호에 따라서 신속히 넓일 수 있다. 따라서, 입력 신호를 래치부에 확실하게 래치할 수 있다. 입력 신호를 수신하는 입력부에서 래치부까지의 회로 단수를 적게 할 수 있기 때문에, 전원 전압이 낮은 경우에도(제1 전원 전압과 제2 전원 전압의 차가 작은 경우에도) 입력 신호를 확실하게 래치할 수 있다.
제6항의 반도체 집적 회로에서는, 입력 회로는 래치부, 전원 접속부, 입력부 및 귀환부를 갖고 있다. 이 입력 회로에서 우선, 전원 접속부는 제어 신호의 활성화에 응답하여 입력 회로의 반전 회로를 제1 전원 전압이 공급되는 제1 전원선에 접속한다. 입력부의 입력 스위치 회로는 입력 신호에 따라서 제2 전원 전압이 공급되는 제2 전원선을 반전 회로의 한쪽에 접속한다. 래치부는 반전 회로의 한쪽이 동작함으로써 강제적으로 언밸런스하게 되어, 입력 신호에 따른 논리값을 래치한다. 귀환부의 귀환 스위치 회로는 래치부에서 출력되는 출력 신호의 레벨에 따라 입력 노드의 한쪽만을 제2 전원선에 접속한다. 그리고, 래치부의 래치 상태가 고정된다.
입력부 및 귀환부는 제2 전원선과 반전 회로 사이에 병렬로 배치되어 있다. 즉, 제2 전원선은 입력부를 통해 반전 회로에 직접 접속되어 있다. 입력 신호에 따라서 제2 전원선을 반전 회로에 직접 접속할 수 있기 때문에, 반전 회로의 입력 노드의 전압차를 입력 신호에 따라서 신속하게 넓일 수 있다. 따라서, 입력 신호를 래치부에 확실하게 래치할 수 있다. 입력 신호를 수신하는 입력부에서 래치부까지의 회로 단수를 적게 할 수 있기 때문에, 전원 전압이 낮은 경우에도(제1 전원 전압과 제2 전원 전압의 차가 작은 경우에도) 입력 신호를 확실하게 래치할 수 있다.
제2항 및 제7항의 반도체 집적 회로에서는, 프리차지부는 제어 신호의 비활성화시에 반전 회로의 입력 노드를 소정의 전압으로 설정한다. 래치부가 동작하기 전에, 반전 회로를 동일한 상태로 설정해 둠으로써, 래치부를 입력 신호에 대응하는 래치 상태가 되도록 신속하게 언밸런스하게 할 수 있다.
제3항 및 제8항의 반도체 집적 회로에서는, 버퍼부를 통해 증폭된 출력 신호를 귀환부에 공급함으로써, 래치부의 래치 상태를 확정하기 위한 시간을 짧게 할 수 있다.
제4항, 제5항, 제9항 및 제10항의 반도체 집적 회로에서는 입력 회로를 pMOS 트랜지스터 및 nMOS 트랜지스터로 구성함으로써, 반전 회로의 입력 노드는 2단의 트랜지스터(입력부 및 귀환부의 pMOS 트랜지스터 또는 nMOS 트랜지스터)를 통해 제2 전원선에 접속된다. 이 때문에, 제2 전원 전압은 입력 신호에 따라 입력 노드에 전달되기 쉽게 되어, 제1 전원 전압과 제2 전원 전압의 차가 작은 경우에도, 입 력 신호를 확실하게 래치할 수 있다. 이 결과, 전원 전압이 낮은 경우의 동작 여유를 향상시킬 수 있다.
이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 또한, 각 도면에 있어서 굵은 선으로 도시한 신호선은 복수 개로 구성되어 있는 것을 나타내고 있다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시예를 나타내고 있다. 이 실시예는 제1항 내지 제4항에 대응하고 있다.
반도체 집적 회로는 실리콘 기판 상에 CMOS 공정 기술을 사용하여, 클록 동기식 SDRAM(Synchronous DRAM)으로서 형성되어 있다.
SDRAM은 클록 신호(제어 신호)(CLK)를 수신하는 클록 버퍼(12), 복수 비트로 이루어지는 명령 신호(CMD)를 수신하는 명령 버퍼(14), 복수 비트로 이루어지는 어드레스 신호(AD)를 수신하는 어드레스 버퍼(16), 명령 래치/디코더(18), 어드레스 래치 회로(어드레스 수신 회로)(20), 제어 회로(22) 및 메모리 코어(24)를 갖고 있다. 또한, SDRAM은 도 1에 도시한 것 이외에도 데이터 신호를 입출력하기 위한 데이터 버퍼, 데이터 제어 회로 등을 갖고 있다.
클록 버퍼(12), 명령 버퍼(14) 및 어드레스 버퍼(16)는 커런트 미러 회로를 갖는 차동 입력 회로 및 버퍼(BUF)를 갖고 있다. 클록 버퍼(12)는 수신한 클록 신호(CLK)를 내부 클록 신호(ICLK)로서 출력한다. 명령 버퍼(14)는 수신한 명령 신호(CMD)를 내부 명령 신호(ICMD)로서 출력한다. 어드레스 버퍼(16)는 기록 동작 또는 독출 동작을 실행하는 메모리 셀(MC)을 선택하기 위한 어드레스 신호(AD)를 수신하여, 수신한 어드레스 신호(AD)를 내부 어드레스 신호(IAD)로서 출력한다.
명령 래치/디코더(18)는 내부 명령 신호(ICMD)를 내부 클록 신호(ICLK)에 동기하여 수신하는 입력 회로(26) 및 수신한 내부 클록 신호(ICLK)를 디코드하는 명령 디코더(28)를 갖고 있다. 명령 래치/디코더(18)는 디코드 결과에 따라서, 메모리 코어(24)에 기록 동작 또는 독출 동작을 실행시키기 위한 코어 제어 신호(CNT)를 출력한다.
어드레스 래치 회로(20)는 내부 어드레스 신호(IAD)를 내부 클록 신호(ICLK)에 동기하여 수신하여, 수신한 신호를 래치 어드레스 신호(LAD)로서 출력하는 입력 회로(30)를 갖고 있다.
제어 회로(22)는 코어 제어 신호(CNT) 및 래치 어드레스 신호(LAD)를 수신하여, 메모리 코어(24)에 이 메모리 코어(24)를 동작시키기 위한 제어 신호를 출력한다.
메모리 코어(24)는 매트릭스형으로 배치된 메모리 셀(MC)과, 메모리 셀(MC)에 접속된 워드선(WL) 및 비트선(BL)과, 비트선(BL)에 접속된 감지 증폭기(SA)를 갖고 있다. 메모리 셀(MC)은 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다.
메모리 코어(24)는 제어 회로(22)로부터의 제어 신호를 수신하여 동작을 시작하여, 래치 어드레스 신호(LAD)에 따른 워드선(WL)을 선택한다. 워드선(WL)의 선택에 의해 독출 동작, 기록 동작 및 리프레시 동작 중 어느 것이 실행된다.
도 2는 도 1에 도시한 어드레스 래치 회로(20)의 입력 회로(30)를 상세히 나타내고 있다. 또한, 명령 래치/디코더(18)의 입력 회로(26)도 입력 회로(30)와 동일한 회로이다. 이 때문에, 입력 회로(26)의 설명은 생략한다.
입력 회로(30)는 입력부(32), 귀환부(34), 래치부(36), 프리차지부(38), 전원 접속부(40) 및 버퍼부(42)를 갖고 있다.
입력부(32)는 드레인이 귀환부(34)에 접속된 pMOS 트랜지스터(32a, 32b)(입력 스위치 회로)로 구성되어 있다. pMOS 트랜지스터(32a, 32b)의 게이트는 내부 어드레스 신호(IAD)의 위상을 반전한 내부 어드레스 신호(/IAD) 및 내부 어드레스 신호(IAD)를 각각 수신하고 있다. pMOS 트랜지스터(32a, 32b)의 소스는 전원 전압(제2 전원 전압)(VDD)이 공급되는 전원선(제2 전원선)(VDD)에 접속되어 있다. 이 실시예에서 전원 전압(VDD)은 2.3 V로 설정되어 있다.
귀환부(34)는 드레인이 후술하는 CMOS 인버터(36a, 36b)의 입력 노드(ND1, ND2)(=CMOS 인버터(36a, 36b)의 출력 노드(ND2, ND1))에 각각 접속된 pMOS 트랜지스터(34a, 48b)(귀환 스위치 회로)로 구성되어 있다. pMOS 트랜지스터(34a, 34b)의 게이트는 버퍼부(42)를 통해 공급되는 노드(ND2, ND1)의 반전 레벨(/ND2,/ND1)을 수신하고 있다.
래치부(36)는 입력과 출력을 서로 접속한 CMOS 인버터(36a, 36b)로 구성되어 있다. CMOS 인버터(36a, 36b)의 pMOS 트랜지스터의 소스는 전원선(VDD)에 접속되어 있다. CMOS 인버터(36a, 36b)의 nMOS 트랜지스터의 소스는 전원 접속부(40)에 접속되어 있다.
프리차지부(38)는 드레인이 CMOS 인버터(36a, 36b)의 입력 노드(ND1, ND2)에 각각 접속된 pMOS 트랜지스터(38a, 38b)로 구성되어 있다. pMOS 트랜지스터(38a, 38b)는 소스가 전원선(VDD)에 접속되어, 게이트로 내부 클록 신호(ICLK)를 수신하고 있다.
전원 접속부(40)는 드레인이 CMOS 인버터(36a, 36b)의 nMOS 트랜지스터의 소스에 접속된 nMOS 트랜지스터(40a)로 구성되어 있다. nMOS 트랜지스터(40a)는 소스가 접지 전압(제1 전원 전압)(VSS)이 공급되는 접지선(제1 전원선)(VSS)에 접속되어, 게이트로 내부 클록 신호(ICLK)를 수신하고 있다.
버퍼부(42)는 노드(ND1, ND2)의 논리 레벨을 각각 반전하는 인버터(42a, 42b)와, 전원선(VDD)과 접지선(VSS) 사이에 pMOS 트랜지스터 및 nMOS 트랜지스터를 직렬로 배치한 출력 회로(42c)를 갖고 있다. 출력 회로(42c)의 pMOS 트랜지스터의 게이트는 인버터를 통해 노드(/ND1)에 접속되어 있다. 출력 회로(42c)의 nMOS 트랜지스터의 게이트는 노드(/ND2)에 접속되어 있다. 버퍼부(42)는 입력부(32)에서 수신한 내부 어드레스 신호(IAD)와 동일한 논리 레벨의 신호를 래치 어드레스 신호(LAD)로서 출력한다.
도 2에 도시한 입력 회로(30)에서는, 내부 클록 신호(ICLK)(클록 신호(CLK))가 로우 레벨일 때, 프리차지부(38)의 pMOS 트랜지스터(38a, 38b)가 온으로 되고, CMOS 인버터(36a, 36b)의 입력 노드(ND1, ND2)는 함께 하이 레벨로 변화된다. 이 때, 전원 접속부(40)의 nMOS 트랜지스터(40a)는 오프로 되고 있다. 노드(ND1, ND2)가 하이 레벨일 때, 버퍼부(42)의 인버터(42a, 42b)의 출력인 노드(/ND1, /ND2)는 로우 레벨로 되기 때문에, 귀환부(34)의 pMOS 트랜지스터(34a, 34b)는 온 상태가 된다. 이 때문에, 내부 클록 신호(ICLK)의 비활성화시에, CMOS 인버터(36a, 36b)의 입력 노드(ND1, ND2)는 귀환부(34)의 pMOS 트랜지스터(36a, 36b)를 통해 입력부(32)의 pMOS 트랜지스터(32a, 32b)에 접속된다.
이어서, 내부 어드레스 신호(IAD)가 공급된 후, 내부 클록 신호(ICLK)는 하이 레벨(활성화 상태)로 변화된다. 내부 클록 신호(ICLK)의 하이 레벨에 의해 프리차지부(38)의 pMOS 트랜지스터(38a, 38b)는 오프로 되고, 전원 접속부(40)의 nMOS 트랜지스터(40a)는 온이 된다. nMOS 트랜지스터(40a)의 온에 의해 래치부(36)는 활성화되어 어드레스 신호(AD)를 래치 동작할 수 있는 상태가 된다.
예컨대, 내부 어드레스 신호(IAD)가 하이 레벨일 때, pMOS 트랜지스터(32a)는 온으로 되고, pMOS 트랜지스터(32b)는 오프가 된다. 귀환부(34)의 pMOS 트랜지스터(34a, 34b)는 온 상태에 있기 때문에, 노드(ND2)만이 pMOS 트랜지스터(32a, 34a)를 통해 전원선(VDD)에 접속된다. 노드(ND2)의 전압 상승 및 노드(ND1)의 전압 하강에 의해 CMOS 인버터(36)의 pMOS 트랜지스터(36b)는 오프가 되고, pMOS 트랜지스터(36a)는 온이 된다. 그리고, 하이 레벨의 내부 어드레스 신호(IAD)는 래치부(36)에 래치된다.
이 실시예에서는, CMOS 인버터(36a)의 입력 노드(ND1)는 pMOS 트랜지스터(32a, 34a)를 통해 전원선(VDD)에 접속되어 있다. 마찬가지로, CMOS 인버터(36b)의 입력 노드(ND2)는 pMOS 트랜지스터(32b, 34b)를 통해 전원선(VDD)에 접속되어 있다. 즉, 입력 노드(ND1, ND2)는 직렬로 접속된 2단의 트랜지스터를 통 해 전원선(VDD)에 접속되어 있다. 이것은 종래(도 11 및 도 12)에 비하여 1단 적다. 따라서, 전원 전압(VDD)이 2.3 V로 낮은 경우에도, 노드(ND1, ND2)의 전압차를 내부 어드레스 신호(IAD)에 따라서 신속하고 확실하게 넓일 수 있다. 또한, 증폭 기능을 갖는 pMOS 트랜지스터(32a, 32b)의 소스가 전원선(VDD)에 직접 접속되어 있기 때문에, 내부 어드레스 신호(IAD)의 작은 전압 변화를 증폭하여, pMOS 트랜지스터(32a, 32b)의 드레인에 신속하고 확실하게 출력할 수 있다. 이 결과, 입력 회로(30)(및 입력 회로(26))의 전원 전압에 대한 동작 여유는 종래에 비하여 향상된다.
버퍼부(42)의 인버터(42a, 42b)는 노드(ND1)의 로우 레벨 및 노드(ND2)의 하이 레벨을 증폭하여, 노드(/ND1, /ND2)를 전원 전압(VDD) 및 접지 전압(VSS)으로 변화시킨다. 버퍼부(42)의 출력 회로(42c)는 노드(/ND2)의 로우 레벨 및 노드(/ND1)의 반전 레벨(로우 레벨)을 수신하여, 래치 어드레스 신호(LAD)를 하이 레벨로 변화시킨다. 즉, 래치부(36)에 래치된 내부 어드레스 신호(IAD)의 논리 레벨(전원 전압(VDD))이 출력된다.
또, 귀환부(34)의 pMOS 트랜지스터(34a)는 노드(/ND2)의 로우 레벨을 수신하여 온 상태를 유지하고, 귀환부(34)의 pMOS 트랜지스터(34b)는 노드(/ND1)의 하이 레벨을 수신하여 오프로 된다. CMOS 인버터(36a)의 입력 노드(ND2)가 pMOS 트랜지스터(32a, 34a)를 통해 전원선(VDD)에 접속되고, 래치부(36)의 래치 상태는 내부 어드레스 신호(IAD)의 레벨에 상관없이 고정된다. 인버터(42a, 42b)에 의해 증폭된 래치부(36)의 출력 신호(노드(ND1, ND2))가 귀환부(34)에 공급되기 때문에, 귀환 동작을 고속으로 행할 수 있다. 래치부(36)는 클록 신호(CLK)가 로우 레벨로 변화될 때까지 내부 어드레스 신호(IAD)를 래치한다.
이상, 제1 실시예에서는 직렬 접속된 2단의 pMOS 트랜지스터(32a, 34a(32b, 34b))를 통해 전원선(VDD)을 CMOS 인버터(36b(36a))의 입력 노드(ND2(ND1))에 접속했기 때문에, 입력 노드(ND1, ND2)의 전압차를 어드레스 신호(AD)에 따라서 신속히 넓일 수 있다. 즉, 어드레스 신호(AD)를 래치부(36)에 확실하게 래치할 수 있다. 입력 회로(30)의 전원 전압(VDD)에 대한 동작 여유를 향상시킬 수 있기 때문에, 전원 전압(VDD)이 낮은 경우에도 어드레스 신호(AD)를 확실하게 래치할 수 있다.
클록 신호(CLK)의 비활성화시에, 프리차지부(38)를 사용하여 입력 노드(ND1, ND2)를 전원선(VDD)에 접속했기 때문에, 클록 신호(CLK)의 활성화시에, 어드레스 신호(AD)의 논리 레벨을 래치부(36)에 확실하게 래치할 수 있다.
버퍼부(42)를 통해 증폭된 출력 신호(/ND1, /ND2)를 귀환부(34)에 공급했기 때문에, 래치부(36)의 래치 상태가 확정되기 위한 시간을 짧게 할 수 있다.
도 3은 본 발명의 반도체 집적 회로의 제2 실시예를 나타내고 있다. 이 실시예는 청구항 제1항 내지 제3항, 제5항에 대응하고 있다. 제1 실시예와 동일한 요소에 대해서는 동일한 부호를 붙여, 상세한 설명을 생략한다.
이 실시예에서는, 제1 실시예의 명령 래치/디코더(18) 및 어드레스 래치 회로(20) 대신에 명령 래치/디코더(18A) 및 어드레스 래치 회로(20A)가 형성되어 있다. 또한, 명령 래치/디코더(18A) 및 어드레스 래치 회로(20A)에는 내부 클록 신호(ICLK)의 위상을 반전한 내부 클록 신호(/ICLK)가 공급되고 있다. 그 밖의 구 성은 제1 실시예와 동일하다.
명령 래치/디코더(18A)는 내부 명령 신호(ICMD)를 내부 클록 신호(/ICLK)에 동기하여 수신하는 입력 회로(26A) 및 수신한 내부 클록 신호(ICLK)를 디코드하는 명령 디코더(28)를 갖고 있다. 명령 래치/디코더(18A)는 디코드 결과에 따라 메모리 코어(24)를 동작시키기 위한 코어 제어 신호(CNT)를 출력한다.
어드레스 래치 회로(20A)는 내부 어드레스 신호(IAD)를 내부 클록 신호(/ICLK)에 동기해서 수신하여, 수신한 신호를 래치 어드레스 신호(LAD)로서 출력하는 입력 회로(30A)를 갖고 있다.
도 4는 도 3에 도시한 어드레스 래치 회로(20A)의 입력 회로(30A)를 상세히 나타내고 있다. 또한, 명령 래치/디코더(18A)의 입력 회로(26A)도 입력 회로(30A)와 동일한 회로이다. 이 때문에, 입력 회로(26A)는 설명을 생략한다.
입력 회로(30A)는 도 2에 도시한 입력 회로(30)의 극성을 역으로 한 회로이다. 즉, 입력 회로(30A)와 입력 회로(30)에서는 nMOS 트랜지스터와 pMOS 트랜지스터 및 전원선(VDD)과 접지선(VSS)이 교체되고 있다.
입력 회로(30A)는 전원 접속부(44), 래치부(36), 프리차지부(46), 귀환부(48), 입력부(50) 및 버퍼부(52)를 갖고 있다. 전원 접속부(44)는 드레인이 래치부(36)에 접속된 pMOS 트랜지스터(44a)로 구성되어 있다. pMOS 트랜지스터(44a)는 소스가 전원선(제1 전원선)(VDD)에 접속되어, 게이트로 내부 클록 신호(/ICLK)를 수신하고 있다.
래치부(36)는 입력과 출력을 서로 접속한 2개의 CMOS 인버터(36a, 36b)로 구 성되어 있다. 프리차지부(46)는 드레인이 CMOS 인버터(36a, 36b)의 입력 노드(ND1, ND2)에 각각 접속된 2개의 nMOS 트랜지스터(46a, 46b)로 구성되어 있다. nMOS 트랜지스터(46a, 46b)는 소스가 접지선(제2 전원선)(VSS)에 접속되어, 게이트로 내부 클록 신호(/ICLK)를 수신하고 있다.
귀환부(48)는 드레인이 노드(ND1, ND2)에 각각 접속된 nMOS 트랜지스터(48a, 48b)(귀환 스위치 회로)로 구성되어 있다. nMOS 트랜지스터(48a, 48b)의 게이트는 버퍼부(52)를 통해 공급되는 노드(ND2, ND1)의 반전 레벨(/ND2, /ND1)을 수신하고 있다.
입력부(50)는 드레인이 nMOS 트랜지스터(48a, 48b)의 소스에 각각 접속된 nMOS 트랜지스터(50a, 50b)(입력 스위치 회로)로 구성되어 있다. nMOS 트랜지스터(50a, 50b)의 게이트는 내부 어드레스 신호(/IAD, IAD)를 각각 수신하고 있다.
버퍼부(52)는 노드(ND1, ND2)의 레벨을 각각 반전하는 인버터(52a, 52b)와, 전원선(VDD)과 접지선(VSS) 사이에 pMOS 트랜지스터 및 nMOS 트랜지스터를 직렬로 배치한 출력 회로(52c)를 갖고 있다. 출력 회로(52c)의 pMOS 트랜지스터의 게이트는 노드(/ND2)에 접속되어 있다. 출력 회로(52c)의 nMOS 트랜지스터의 게이트는 인버터를 통해 노드(/ND1)에 접속되어 있다.
도 4에 도시한 입력 회로(30A)에서는 내부 클록 신호(/ICLK)가 하이 레벨(비활성화 상태)일 때, 프리차지부(46)의 nMOS 트랜지스터(4a, 4b)가 온으로 되고, CMOS 인버터(36a, 36b)의 입력 노드(ND1, ND2)는 함께 로우 레벨로 변화된다. 이 때, 전원 접속부(44)의 pMOS 트랜지스터(44a)는 오프로 되고 있다. 노드(ND1, ND2)가 로우 레벨일 때, 버퍼부(52)의 인버터(52a, 52b)의 출력인 노드(/ND1, /ND2)는 하이 레벨로 되기 때문에, 귀환부(48)의 nMOS 트랜지스터(48a, 48b)는 온 상태가 된다. 이 때문에, 내부 클록 신호(/ICLK)의 비활성화시에 CMOS 인버터(36a, 36b)의 입력 노드(ND1, ND2)는 귀환부(48)의 pMOS 트랜지스터(48a, 48b)를 통해 입력부(50)의 nMOS 트랜지스터(50a, 50b)에 접속된다.
다음에, 내부 어드레스 신호(IAD)가 공급된 후, 내부 클록 신호(/ICLK)는 로우 레벨(활성화 상태)로 변화된다. 내부 클록 신호(/ICLK)의 로우 레벨에 의해 프리차지부(46)의 nMOS 트랜지스터(46a, 46b)는 오프가 되고, 전원 접속부(44)의 pMOS 트랜지스터(44a)는 온이 된다. pMOS 트랜지스터(44a)의 온에 의해 래치부(36)는 활성화되어 어드레스 신호(AD)를 래치 동작할 수 있는 상태가 된다.
예컨대, 내부 어드레스 신호(IAD)가 하이 레벨일 때, nMOS 트랜지스터(50b)는 온으로 되고, nMOS 트랜지스터(50a)는 오프가 된다. 귀환부(52)의 nMOS 트랜지스터(52a, 52b)는 온 상태에 있기 때문에, 노드(ND1)만이 nMOS 트랜지스터(50b, 52b)를 통해 접지선(VSS)에 접속된다. 노드(ND1)의 전압 하강 및 노드(ND2)의 전압 상승에 의해 CMOS 인버터(36)의 pMOS 트랜지스터(36a)는 온으로 되고, pMOS 트랜지스터(36b)는 오프가 된다. 이와 같이, 제1 실시예와 극성이 반대인 동작이 이루어져서 하이 레벨의 내부 어드레스 신호(IAD)는 래치부(36)에 래치된다.
버퍼부(52)의 인버터(52a, 52b)는 노드(ND1)의 로우 레벨 및 노드(ND2)의 하이 레벨을 증폭하여, 노드(/ND1, /ND2)를 각각 전원 전압(VDD) 및 접지 전압(VSS) 으로 변화시킨다. 버퍼부(52)의 출력 회로(52c)는 노드(/ND2)의 로우 레벨 및 노드(/ND1)의 반전 레벨(로우 레벨)을 수신하여, 래치 어드레스 신호(LAD)를 하이 레벨로 변화시킨다. 즉, 래치부(36)에 래치된 내부 어드레스 신호(IAD)의 논리 레벨(전원 전압(VDD))이 출력된다.
또한, 귀환부(48)의 nMOS 트랜지스터(48b)는 노드(/ND1)의 하이 레벨을 수신하여 온 상태를 유지하고, 귀환부(48)의 nMOS 트랜지스터(48a)는 노드(/ND2)의 로우 레벨을 수신하여 오프가 된다. CMOS 인버터(36a)의 입력 노드(ND1)가 nMOS 트랜지스터(48b, 50b)를 통해 접지선(VSS)에 접속되고, 래치부(36)의 래치 상태는 내부 어드레스 신호(IAD)의 레벨과 상관없이 고정된다.
이상, 제2 실시예에서도 제1 실시예와 동일한 효과를 얻을 수 있다.
도 5는 본 발명의 제3 실시예에 있어서의 입력 회로(30B)를 상세히 나타내고 있다. 이 실시예는 청구항 제6항 내지 제9항에 대응한다. 전술한 제1 실시예와 동일한 구성 요소에 대해서는 동일한 부호를 붙여, 상세한 설명을 생략한다.
입력 회로(30B)는 제1 실시예(도 1)의 입력 회로(30) 대신에 형성된다. 즉, 입력 회로(30B)는 내부 어드레스 신호(IAD)를 내부 클록 신호(ICLK)에 동기해서 수신하고, 수신한 신호를 래치 어드레스 신호(LAD)로서 출력한다. 또한, 이 실시예의 SDRAM에 형성되는 명령 래치/디코더(도시하지 않음)의 입력 회로는 입력 회로(30B)와 동일한 회로이다.
입력 회로(30B)는 입력부(32), 귀환부(54), 래치부(36), 프리차지부(38), 전원 접속부(40) 및 버퍼부(56)를 갖고 있다.
입력부(32)에 있어서의 pMOS 트랜지스터(32a, 32b)의 게이트는 내부 어드레스 신호(/IAD, IAD)를 각각 수신하고 있다. pMOS 트랜지스터(32a, 32b)의 드레인은 CMOS 인버터(32a, 32b)의 pMOS 트랜지스터의 소스에 접속되어 있다. pMOS 트랜지스터(32a, 32b)의 소스는 전원선(제2 전원선)(VDD)에 접속되어 있다. 전원선(VDD)에 공급되는 전원 전압(제2 전원 전압)(VDD)은 2.3 V로 설정되어 있다.
귀환부(54)는 드레인이 CMOS 인버터(32a, 32b)의 pMOS 트랜지스터의 소스에 각각 접속된 pMOS 트랜지스터(54a, 54b)로 구성되어 있다. pMOS 트랜지스터(54a, 54b)의 게이트는 버퍼부(56)를 통해 공급되는 노드(ND1)와 동일한 논리 레벨(NND1) 및 노드(/ND2)의 반전 레벨(NND2)을 각각 수신하고 있다. pMOS 트랜지스터(54a, 54b)의 소스는 전원선(VDD)에 접속되어 있다.
버퍼부(56)는 노드(ND1)의 논리 레벨을 전달하는 버퍼(56a), 노드(ND2)의 논리 레벨을 반전하는 인버터(56b), 전원선(VDD)과 접지선(VSS) 사이에 pMOS 트랜지스터 및 nMOS 트랜지스터를 직렬로 배치한 출력 회로(56c)를 갖고 있다. 출력 회로(56c)의 pMOS 트랜지스터의 게이트는 버퍼(56a)의 출력인 노드(NDD1)에 접속되어 있다. 출력 회로(42c)의 nMOS 트랜지스터의 게이트는 인버터(56b)의 출력인 노드(/ND2)에 접속되어 있다.
전술한 입력 회로(30B)는 제1 실시예와 마찬가지로 내부 클록 신호(ICLK)의 상승 엣지에 동기하여, 내부 어드레스 신호(IAD)를 래치한다. 내부 클록 신호(ICLK)의 비활성화시의 상태 및 내부 클록 신호(ICLK)의 활성화시의 래치 동작은 제1 실시예와 동일하기 때문에, 설명을 생략한다.
이 실시예에서는 CMOS 인버터(36a)의 입력 노드(ND1)는 CMOS 인버터(36b)의 pMOS 트랜지스터 및 pMOS 트랜지스터(32b)(또는 54b)를 통해 전원선(VDD)에 접속되어 있다. 마찬가지로, CMOS 인버터(36b)의 입력 노드(ND2)는 CMOS 인버터(36)의 pMOS 트랜지스터(36a) 및 pMOS 트랜지스터(32a)(또는 54a)를 통해 전원선(VDD)에 접속되어 있다. 즉, 입력 노드(ND1, ND2)는 직렬로 접속된 2단의 트랜지스터를 통해 전원선(VDD)에 접속되어 있다. 이것은 종래(도 11 및 도 12)에 비하여 1단 적다. 따라서, 전원 전압(VDD)이 2.3 V로 낮은 경우에도 노드(ND1, ND2)의 전압차를 내부 어드레스 신호(IAD)에 따라서 신속하고 확실하게 넓일 수 있다. 또한, 증폭 기능을 갖는 pMOS 트랜지스터(32a, 32b)의 소스가 전원선(VDD)에 직접 접속되어 있기 때문에, 내부 어드레스 신호(IAD)의 작은 전압 변화를 증폭하여, pMOS 트랜지스터(32a, 32b)의 드레인에 신속하고 확실하게 출력할 수 있다. 이 결과, 입력 회로(30B)의 전원 전압에 대한 동작 여유는 종래에 비하여 향상된다.
이상, 제3 실시예에서도 제1 실시예와 동일한 효과를 얻을 수 있다.
도 6은 본 발명의 제4 실시예에 있어서의 입력 회로(30C)를 상세히 나타내고 있다. 이 실시예는 청구항 제6항 내지 제8항, 제10항에 대응한다. 전술한 제2 실시예와 동일한 구성 요소에 대해서는 동일한 부호를 붙여, 상세한 설명을 생략한다.
입력 회로(30C)는 제2 실시예(도 4)의 입력 회로(30A) 대신에 형성된다. 즉, 입력 회로(30C)는 내부 어드레스 신호(IAD)를 내부 클록 신호(/ICLK)에 동기해서 수신하고, 수신한 신호를 래치 어드레스 신호(LAD)로서 출력한다. 또한, 이 실시예의 SDRAM에 형성되는 명령 래치/디코더(도시하지 않음)의 입력 회로는 입력 회로(30C)와 동일한 회로이다.
입력 회로(30C)는 도 5에 도시한 입력 회로(30B)의 극성을 역으로 한 회로이다. 즉, 입력 회로(30C)와 입력 회로(30B)에서는 nMOS 트랜지스터와 pMOS 트랜지스터 및 전원선(VDD)과 접지선(VSS)이 각각 교체되고 있다.
입력 회로(30C)는 전원 접속부(44), 래치부(36), 프리차지부(46), 귀환부(58), 입력부(50) 및 버퍼부(60)를 갖고 있다. 귀환부(58)는 드레인이 CMOS 인버터(32a, 32b)의 nMOS 트랜지스터의 소스에 각각 접속된 nMOS 트랜지스터(58a, 58b)로 구성되어 있다. nMOS 트랜지스터(58a, 58b)의 게이트는 버퍼부(60)를 통해 공급되는 노드(ND1)와 동일한 논리 레벨(NND1) 및 노드(/ND2)의 반전 레벨(NND2)을 각각 수신하고 있다. nMOS 트랜지스터(58a, 58b)의 소스는 접지선(VSS)에 접속되어 있다.
버퍼부(60)는 노드(ND1)의 논리 레벨을 전달하는 버퍼(60a), 노드(ND2)의 논리 레벨을 반전하는 인버터(60b), 전원선(VDD)과 접지선(VSS) 사이에 pMOS 트랜지스터 및 nMOS 트랜지스터를 직렬로 배치한 출력 회로(60c)를 갖고 있다. 출력 회로(60c)의 pMOS 트랜지스터의 게이트는 인버터(60b)의 출력인 노드(/ND2)에 접속되어 있다. 출력 회로(42c)의 nMOS 트랜지스터의 게이트는 버퍼(60a)의 출력인 노드(NDD1)에 접속되어 있다.
전술한 입력 회로(30C)에서는 제2 실시예와 마찬가지로 내부 클록 신호(/ICLK)의 하강 엣지에 동기하여, 내부 어드레스 신호(IAD)를 래치한다. 내부 클록 신호(/ICLK)의 비활성화시의 형태 및 내부 클록 신호(/ICLK)의 활성화시의 래 치 동작은 제2 실시예와 마찬가지이기 때문에 설명을 생략한다.
이상, 제4 실시예에서도 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다.
도 7은 본 발명의 제5 실시예를 나타내고 있다. 이 실시예는 청구항 제1항 내지 제4항에 대응한다. 전술한 제1 실시예와 동일한 구성 요소에 대해서는 동일한 부호를 붙여, 상세한 설명을 생략한다.
이 실시예에서는, SDRAM의 외부 단자에 공급되는 명령 신호(CMD) 및 어드레스 신호(AD)는 입력 버퍼를 통하지 않고서 입력 회로(26D, 30D)에 직접 공급된다. 또한, SDMM은 내부 클록 신호(ICLK)의 위상을 조정하는 위상 조정 회로(DLL)를 갖고 있다. 위상 조정 회로(DLL)는 내부 클록 신호(ICLK)의 위상을 클록 신호(CLK)의 위상에 맞춰서 내부 클록 신호(ICLK2)로서 출력한다. 즉, 위상 조정 회로(DLL)는 내부 클록 신호(ICLK)의 위상을 클록 신호(CLK)를 수신하는 클록 버퍼(12)의 지연 시간만큼 진행시키는 DLL(Delayed Locked Loop) 회로로서 동작한다. 그 밖의 구성은 제1 실시예와 동일하다.
도 8은 도 7에 도시한 어드레스 래치 회로(20D)의 입력 회로(30D)를 상세히 나타내고 있다. 또한, 명령 래치/디코더(18D)의 입력 회로(26D)도 입력 회로(30D)와 동일한 회로이다. 이 때문에, 입력 회로(26D)는 설명을 생략한다.
입력 회로(30D)는 입력되는 신호가 제1 실시예와 다른 것을 제외하고 입력 회로(30)와 동일한 회로이다. 즉, 입력부(32)의 pMOS 트랜지스터(32a)의 게이트에는 내부 어드레스 신호(/IAD)가 아니라 기준 전압(VREF)이 공급되고, 입력부(32)의 pMOS 트랜지스터(32b)의 게이트에는 어드레스 신호(AD)가 직접 공급되고 있다. 프 리차지부(38)의 pMOS 트랜지스터(38a, 38b)의 게이트 및 전원 접속부(40)의 nMOS 트랜지스터(40a)의 게이트에는 내부 클록 신호(ICLK)가 아니라 내부 클록 신호(ICLK2)가 공급되고 있다.
기준 전압(VREF)은 입력 신호(AD 또는 CMD)의 하이 레벨 측의 최저 입력 전압(일반적으로는, 전압 사양(VIH)으로 나타내어짐)과 로우 레벨 측의 최고 입력 전압(일반적으로는, 전압 사양(VIL)으로 나타내어짐)의 사이의 전압이다. 기준 전압(VREF)은 SDRAM에 형성되는 도시하지 않은 전압 생성 회로가 생성한다. 혹은 기준 전압(VREF)은 SDRAM의 외부로부터 입력된다.
도 8에 도시한 입력 회로(30D)에서는 어드레스 신호(AD)의 전압이 기준 전압(VREF)보다 높은 경우, 어드레스 신호(AD)를 수신하는 pMOS 트랜지스터(32b)의 소스 ·드레인간 저항은 기준 전압(VREF)을 수신하는 pMOS 트랜지스터(32a)의 소스 ·드레인간 저항보다 높아진다. 이 때문에, 노드(ND2)의 전압이 높아져서, 래치부(36)의 밸런스가 무너져 간다. 그 후의 동작은 제1 실시예의 입력 회로(30)와 동일하다. 또한, 어드레스 신호(AD)의 진폭은 전원 전압(VDD)과 접지 전압(VSS)의 전압차보다 작다.
또한, 어드레스 신호(AD)의 전압이 기준 전압(VREF)보다 낮은 경우, 어드레스 신호(AD)를 수신하는 pMOS 트랜지스터(32b)의 소스 ·드레인간 저항은 기준 전압(VREF)을 수신하는 pMOS 트랜지스터(32a)의 소스 ·드레인간 저항보다 낮아진다. 이 때문에, 노드(ND1)의 전압이 높아져서, 래치부(36)의 밸런스가 무너져 간다. 그 후의 동작은 제1 실시예의 입력 회로(30)와 동일하다.
이 실시예에서는, 기준 전압(VREF)을 수신하는 pMOS 트랜지스터(32a)의 소스는 전원선(VDD)에 직접 접속되어 있다. 이 때문에, 입력 회로(30D)의 동작시에, pMOS 트랜지스터(32a)의 소스는 전원선(VDD)에 고정된다. pMOS 트랜지스터(32a)의 드레인의 전압 변화는 종래에 비하여 대폭 작아진다. 이 때문에, 기준 전압(VREF)은 pMOS 트랜지스터(32a)의 소스 ·드레인의 전압 변화에 따른 결합 잡음에 의한 영향을 받기 어렵게 된다. 이 결과, 입력 회로(30D)의 오동작(어드레스 신호(AD)의 잘못된 래치)을 방지할 수 있다.
이에 대하여, 종래의 입력 회로(도 12)에서는 입력부(9)의 pMOS 트랜지스터(9a, 9b)는 전원 접속부(10)의 pMOS 트랜지스터(10a)를 통해 전원선(VDD)에 접속되어 있다. 이 때문에, 입력 신호(IN)의 래치시에 기준 전압(VREF)을 수신하는 pMOS 트랜지스터(9b)의 소스 ·드레인의 양쪽이 변동하여, pMOS 트랜지스터(9b)의 결합 잡음에 의해 기준 전압(VREF)이 변동한다.
도 9는 도 8에 도시한 입력 회로(30D)의 동작(회로 시물레이션의 파형)을 나타내고 있다. 비교예로서 도 12에 도시한 종래의 입력 회로의 동작 파형을 도시하고 있다.
종래의 입력 회로(도 12)에서는 기준 전압(VREF)을 수신하는 pMOS 트랜지스터(9b)의 소스 및 드레인의 전압은 1 V 이상 변동한다. 이에 대하여, 입력 회로(30D)에서는 기준 전압(VREF)을 수신하는 pMOS 트랜지스터(32a)의 드레인의 전압의 변동은 0.5 V 이하이다. 즉, 기준 전압(VREF)은 pMOS 트랜지스터(32a)의 결합 잡음의 영향을 받기 어렵다.
이상, 제5 실시예에서도 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 입력 회로(30D)에 진폭이 작은 어드레스 신호(AD)를 공급하는 경우에도 동작 여유를 향상시킬 수 있어, 어드레스 신호(AD)를 확실하게 래치할 수 있다.
또한, 전술한 제2 실시예(도 4)에서는 입력부(50)에 상보의 내부 어드레스 신호(IAD, /IAD)를 공급하여, 프리차지부(46) 및 전원 접속부(44)에 내부 클록 신호(/ICLK)를 공급한 예에 관해서 설명하였다. 본 발명은 이것에 한정되는 것이 아니다. 예컨대, 제5 실시예와 같이, 입력부(50)에서 외부 단자에 공급되는 어드레스 신호(AD)를 직접 수신하더라도 좋다. 이 경우, 입력부(50)의 nMOS 트랜지스터(50a)의 게이트에는 기준 전압(VREF)이 공급된다. 또한, 프리차지부(46) 및 전원 접속부(44)에는 클록 신호(CLK)와 위상이 180도 틀어진 내부 클록 신호(/ICLK2)가 공급된다.
마찬가지로, 도 10에 도시한 바와 같이, 제3 실시예(도 5)의 입력부(32)의 pMOS 트랜지스터(40a, 40b)의 게이트에 기준 전압(VREF) 및 어드레스 신호(AD)를 각각 공급하더라도 좋다. 이 때, 프리차지부(38)의 pMOS 트랜지스터(38a, 38b)의 게이트 및 전원 접속부(40)의 nMOS 트랜지스터(40a)의 게이트에는 내부 클록 신호(ICLK2)가 공급된다.
또한, 제4 실시예(도 6)의 입력부(50)의 nMOS 트랜지스터(50a)의 게이트에 기준 전압(VREF)을 공급하더라도 좋다. 이 때, 프리차지부(46) 및 전원 접속부(44)에는 클록 신호(CLK)와 위상이 180도 틀어진 내부 클록 신호(/ICLK2)가 공급된다.
전술한 실시예에서는 본 발명을 SDRAM에 적용한 예에 대해서 설명하였다. 본 발명은 이것에 한정되는 것이 아니다. 예컨대, 본 발명을 SSRAM, 마이크로컴퓨터, 논리 LSI, 시스템 LSI 등의 반도체 집적 회로에 적용하더라도 좋다.
이상, 본 발명에 관해서 상세히 설명하였지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이에 한정되는 것이 아니다. 본 발명을 벗어나지 않는 범위에서 변형 가능한 것은 분명하다.
이상의 실시예에서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1) 입력 신호를 수신하는 입력 회로를 갖는 반도체 집적 회로로서,
상기 입력 회로는,
입력과 출력이 서로 접속되고 제1 전원 전압 및 제2 전원 전압을 수신하여 동작하는 2개의 반전 회로를 갖는 래치부와,
제어 신호의 활성화에 응답하여 상기 반전 회로를 상기 제1 전원 전압이 공급되는 제1 전원선에 접속하는 전원 접속부와,
상기 제2 전원 전압이 공급되는 제2 전원선과 상기 반전 회로의 입력 노드 사이에 직렬로 배치되는 입력부 및 귀환부를 구비하고,
상기 입력부는 상기 입력 신호에 따라서 상기 제2 전원선을 상기 귀환부를 통해 상기 입력 노드의 한쪽에 접속하는 입력 스위치 회로를 포함하며,
상기 귀환부는 상기 래치부로부터 출력되는 출력 신호의 레벨에 따라서 상기 입력 노드의 상기 한쪽을 상기 입력부에 접속하는 귀환 스위치 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 2) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 입력 스위치 회로는 상기 귀환 스위치 회로를 통해 상기 반전 회로의 상기 입력 노드에 각각 접속되고, 상기 입력 신호 및 상기 입력 신호의 반전 신호를 게이트로 각각 수신하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 3) 부기 2에 기재한 반도체 집적 회로에 있어서,
상기 입력 스위치 회로의 상기 트랜지스터의 소스는 상기 제2 전원선에 직접 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 4) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 입력 스위치 회로는 상기 귀환 스위치 회로를 통해 상기 반전 회로의 상기 입력 노드에 각각 접속되고, 상기 입력 신호 및 기준 전압을 게이트로 각각 수신하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 5) 부기 4에 기재한 반도체 집적 회로에 있어서,
상기 입력 스위치 회로의 상기 트랜지스터의 소스는 상기 제2 전원선에 직접 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 6) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 제어 신호의 비활성화시에, 상기 반전 회로의 입력 노드를 소정의 전압으로 설정하는 프리차지부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 7) 부기 6에 기재한 반도체 집적 회로에 있어서,
상기 소정의 전압은 상기 귀환 스위치 회로를 온시키기 위한 전압인 것을 특징으로 하는 반도체 집적 회로.
(부기 8) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 래치부에서 출력되는 상기 출력 신호를 증폭하는 버퍼부를 포함하고,
상기 귀환부는 상기 버퍼부를 통해 증폭된 상기 출력 신호를 수신하는 것을 특징으로 하는 반도체 집적 회로.
(부기 9) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 반전 회로는 CMOS 인버터로 구성되고,
상기 전원 접속부는 게이트로 상기 제어 신호를 수신하는 nMOS 트랜지스터로 구성되며,
상기 입력부는 게이트로 상기 입력 신호를 수신하고 소스가 제2 전원선에 접속된 pMOS 트랜지스터로 구성되고,
상기 귀환부는 게이트로 상기 출력 신호를 수신하는 pMOS 트랜지스터로 구성되며,
상기 제1 전원 전압은 상기 제2 전원 전압보다 낮은 것을 특징으로 하는 반도체 집적 회로.
(부기 10) 부기 1에 기재한 반도체 집적 회로에 있어서,
상기 반전 회로는 CMOS 인버터로 구성되고,
상기 전원 접속부는 게이트로 상기 제어 신호를 수신하는 pMOS 트랜지스터로 구성되며,
상기 입력부는 게이트로 상기 입력 신호를 수신하고 소스가 제2 전원선에 접속된 nMOS 트랜지스터로 구성되고,
상기 귀환부는 게이트로 상기 출력 신호를 수신하는 nMOS 트랜지스터로 구성되며,
상기 제1 전원 전압은 상기 제2 전원 전압보다 높은 것을 특징으로 하는 반도체 집적 회로.
(부기 11) 부기 1에 기재한 반도체 집적 회로에 있어서,
메모리 셀을 갖는 메모리 코어와,
명령 신호를 상기 입력 신호로서 수신하는 상기 입력 회로를 갖는 명령 래치 회로와,
상기 명령 래치 회로로 수신한 상기 명령 신호에 따라서 상기 메모리 코어에 기록 동작 또는 독출 동작을 실행하기 위한 코어 제어 신호를 생성하는 명령 디코더를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 12) 부기 11에 기재한 반도체 집적 회로에 있어서,
상기 명령 래치 회로의 상기 입력 회로는 상기 제어 신호인 클록 신호에 응답하여 상기 명령 신호를 수신하는 것을 특징으로 하는 반도체 집적 회로.
(부기 13) 부기 1에 기재한 반도체 집적 회로에 있어서,
메모리 셀을 갖는 메모리 코어와,
기록 동작 또는 독출 동작을 실행하는 상기 메모리 셀을 선택하기 위한 어드레스 신호를 상기 입력 신호로서 수신하는 상기 입력 회로를 갖는 어드레스 수신 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 14) 부기 13에 기재한 반도체 집적 회로에 있어서,
상기 어드레스 수신 회로의 상기 입력 회로는 상기 제어 신호인 클록 신호에 응답하여 상기 어드레스 신호를 수신하는 것을 특징으로 하는 반도체 집적 회로.
(부기 15) 입력 신호를 수신하는 입력 회로를 갖는 반도체 집적 회로로서,
상기 입력 회로는,
입력과 출력이 서로 접속되고 제1 전원 전압 및 제2 전원 전압을 수신하여 동작하는 2개의 반전 회로를 갖는 래치부와,
제어 신호의 활성화에 응답하여 상기 반전 회로를 상기 제1 전원 전압이 공급되는 제1 전원선에 접속하는 전원 접속부와,
상기 제2 전원 전압이 공급되는 제2 전원선과 상기 래치부 사이에 병렬로 배치되고 상기 제2 전원 전압을 직접 수신하는 입력부 및 귀환부를 구비하고,
상기 입력부는 입력 신호에 따라서 상기 제2 전원선을 상기 반전 회로의 한쪽에 접속하는 입력 스위치 회로를 포함하며,
상기 귀환부는 상기 제2 전원선을 상기 래치부에서 출력되는 출력 신호의 레벨에 따라서 상기 반전 회로의 상기 한쪽에 접속하는 귀환 스위치 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 16) 부기 15에 기재한 반도체 집적 회로에 있어서,
상기 입력 스위치 회로는 상기 반전 회로에 각각 접속되어, 상기 입력 신호 및 상기 입력 신호의 반전 신호를 게이트로 각각 수신하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 17) 부기 16에 기재한 반도체 집적 회로에 있어서,
상기 입력 스위치 회로의 상기 트랜지스터의 소스는 상기 제2 전원선에 직접 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 18) 부기 15에 기재한 반도체 집적 회로에 있어서,
상기 입력 스위치 회로는 상기 반전 회로에 접속되어, 상기 입력 신호 및 기준 전압을 게이트로 각각 수신하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 19) 부기 18에 기재한 반도체 집적 회로에 있어서,
상기 입력 스위치 회로의 상기 트랜지스터의 소스는 상기 제2 전원선에 직접 접속되어 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 20) 부기 15에 기재한 반도체 집적 회로에 있어서,
상기 제어 신호의 비활성화시에, 상기 반전 회로의 입력 노드를 소정의 전압으로 설정하는 프리차지부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
(부기 21) 부기 20에 기재한 반도체 집적 회로에 있어서,
상기 소정의 전압은 상기 귀환 스위치 회로를 오프시키기 위한 전압인 것을 특징으로 하는 반도체 집적 회로.
(부기 22) 부기 15에 기재한 반도체 집적 회로에 있어서,
상기 래치부에서 출력되는 상기 출력 신호를 증폭하는 버퍼부를 포함하고,
상기 귀환부는 상기 버퍼부를 통해 증폭된 상기 출력 신호를 수신하는 것을 특징으로 하는 반도체 집적 회로.
(부기 23) 부기 15에 기재한 반도체 집적 회로에 있어서,
상기 반전 회로는 CMOS 인버터로 구성되고,
상기 전원 접속부는 게이트로 상기 제어 신호를 수신하는 nMOS 트랜지스터로 구성되며,
상기 입력부는 게이트로 상기 입력 신호를 수신하고 소스가 제2 전원선에 접속된 pMOS 트랜지스터로 구성되고,
상기 귀환부는 게이트로 상기 출력 신호를 수신하는 pMOS 트랜지스터로 구성되며,
상기 제1 전원 전압은 상기 제2 전원 전압보다 낮은 것을 특징으로 하는 반도체 집적 회로.
(부기 24) 부기 15에 기재한 반도체 집적 회로에 있어서,
상기 반전 회로는 CMOS 인버터로 구성되고,
상기 전원 접속부는 게이트로 상기 제어 신호를 수신하는 pMOS 트랜지스터로 구성되며,
상기 입력부는 게이트로 상기 입력 신호를 수신하고 소스가 제2 전원선에 접속된 nMOS 트랜지스터로 구성되고,
상기 귀환부는 게이트로 상기 출력 신호를 수신하는 nMOS 트랜지스터로 구성되며,
상기 제1 전원 전압은 상기 제2 전원 전압보다 높은 것을 특징으로 하는 반도체 집적 회로.
(부기 25) 부기 15에 기재한 반도체 집적 회로에 있어서,
메모리 셀을 갖는 메모리 코어와,
명령 신호를 상기 입력 신호로서 수신하는 상기 입력 회로를 갖는 명령 래치 회로와,
상기 명령 래치 회로로 수신한 상기 명령 신호에 따라서 상기 메모리 코어에 기록 동작 또는 독출 동작을 실행하기 위한 코어 제어 신호를 생성하는 명령 디코더를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 26) 부기 25에 기재한 반도체 집적 회로에 있어서,
상기 명령 래치 회로의 상기 입력 회로는 상기 제어 신호인 클록 신호에 응답하여 상기 명령 신호를 수신하는 것을 특징으로 하는 반도체 집적 회로.
(부기 27) 부기 15에 기재한 반도체 집적 회로에 있어서,
메모리 셀을 갖는 메모리 코어와,
기록 동작 또는 독출 동작을 실행하는 상기 메모리 셀을 선택하기 위한 어드레스 신호를 상기 입력 신호로서 수신하는 상기 입력 회로를 갖는 어드레스 수신 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 28) 부기 26에 기재한 반도체 집적 회로에 있어서,
상기 어드레스 수신 회로의 상기 입력 회로는 상기 제어 신호인 클록 신호에 응답하여 상기 어드레스 신호를 수신하는 것을 특징으로 하는 반도체 집적 회로.
청구항 제1항의 반도체 집적 회로에서는, 입력 신호에 따른 전압을 입력 노드에 직접 부여할 수 있기 때문에, 입력 신호를 래치부에 확실하게 래치할 수 있 다. 입력 신호를 수신하는 입력부에서 래치부까지의 회로 단수를 적게 할 수 있기 때문에, 전원 전압이 낮은 경우에도(제1 전원 전압과 제2 전원 전압의 차가 작은 경우에도) 입력 신호를 확실하게 래치할 수 있다.
청구항 제6항의 반도체 집적 회로에서는, 입력 신호에 따라서 제2 전원선을 반전 회로에 직접 접속할 수 있기 때문에, 입력 신호를 래치부에 확실하게 래치할 수 있다. 입력 신호를 수신하는 입력부에서 래치부까지의 회로 단수를 적게 할 수 있기 때문에, 전원 전압이 낮은 경우에도(제1 전원 전압과 제2 전원 전압의 차가 작은 경우에도) 입력 신호를 확실하게 래치할 수 있다.
청구항 제2항 및 제7항의 반도체 집적 회로에서는, 래치부를 입력 신호에 대응하는 래치 상태가 되도록 신속히 언밸런스하게 할 수 있다.
청구항 제3항 및 제8항의 반도체 집적 회로에서는, 래치부의 래치 상태를 확정하기 위한 시간을 짧게 할 수 있다.
청구항 제4항, 제5항, 제9항 및 제10항의 반도체 집적 회로에서는, 제1 전원 전압과 제2 전원 전압의 차가 작은 경우에도 입력 신호를 확실하게 래치할 수 있다. 이 결과, 전원 전압이 낮은 경우의 동작 여유를 향상시킬 수 있다.

Claims (10)

  1. 입력 신호를 수신하는 입력 회로를 갖는 반도체 집적 회로로서,
    상기 입력 회로는,
    입력과 출력이 서로 접속되고 제1 전원 전압 및 제2 전원 전압을 수신하여 동작하는 2개의 반전 회로를 갖는 래치부와;
    제어 신호의 활성화에 응답하여 상기 반전 회로를 상기 제1 전원 전압이 공급되는 제1 전원선에 접속하는 전원 접속부와;
    상기 제2 전원 전압이 공급되는 제2 전원선과 상기 반전 회로의 입력 노드 사이에 직렬로 배치되는 입력부 및 귀환부
    를 구비하고,
    상기 입력부는 상기 입력 신호에 따라서 상기 제2 전원선을 상기 귀환부를 통해 상기 입력 노드의 한쪽에 접속하는 입력 스위치 회로를 포함하며,
    상기 귀환부는 상기 래치부에서 출력되는 출력 신호의 레벨에 따라서 상기 입력 노드의 상기 한쪽을 상기 입력부에 접속하는 귀환 스위치 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 제어 신호의 비활성화시에 상기 반전 회로의 입력 노드를 소정의 전압으로 설정하는 프리차지부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 래치부에서 출력되는 상기 출력 신호를 증폭하는 버퍼부를 포함하고,
    상기 귀환부는 상기 버퍼부를 통해 증폭된 상기 출력 신호를 수신하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 반전 회로는 CMOS 인버터로 구성되고,
    상기 전원 접속부는 게이트로 상기 제어 신호를 수신하는 nMOS 트랜지스터로 구성되며,
    상기 입력부는 게이트로 상기 입력 신호를 수신하고 소스가 제2 전원선에 접속된 pMOS 트랜지스터로 구성되고,
    상기 귀환부는 게이트로 상기 출력 신호를 수신하는 pMOS 트랜지스터로 구성되며,
    상기 제1 전원 전압은 상기 제2 전원 전압보다 낮은 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 반전 회로는 CMOS 인버터로 구성되고,
    상기 전원 접속부는 게이트로 상기 제어 신호를 수신하는 pMOS 트랜지스터로 구성되며,
    상기 입력부는 게이트로 상기 입력 신호를 수신하고 소스가 제2 전원선에 접 속된 nMOS 트랜지스터로 구성되고,
    상기 귀환부는 게이트로 상기 출력 신호를 수신하는 nMOS 트랜지스터로 구성되며,
    상기 제1 전원 전압은 상기 제2 전원 전압보다 높은 것을 특징으로 하는 반도체 집적 회로.
  6. 입력 신호를 수신하는 입력 회로를 갖는 반도체 집적 회로로서,
    상기 입력 회로는,
    입력과 출력이 서로 접속되고 제1 전원 전압 및 제2 전원 전압을 수신하여 동작하는 2개의 반전 회로를 갖는 래치부와;
    제어 신호의 활성화에 응답하여 상기 반전 회로를 상기 제1 전원 전압이 공급되는 제1 전원선에 접속하는 전원 접속부와;
    상기 제2 전원 전압이 공급되는 제2 전원선과 상기 래치부 사이에 병렬로 배치되고 상기 제2 전원 전압을 직접 수신하는 입력부 및 귀환부
    를 구비하고,
    상기 입력부는 입력 신호에 따라서 상기 제2 전원선을 상기 반전 회로의 한쪽에 접속하는 입력 스위치 회로를 포함하며,
    상기 귀환부는 상기 제2 전원선을 상기 래치부에서 출력되는 출력 신호의 레벨에 따라서 상기 반전 회로의 상기 한쪽에 접속하는 귀환 스위치 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 제어 신호의 비활성화시에 상기 반전 회로의 입력 노드를 소정의 전압으로 설정하는 프리차지부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제6항에 있어서, 상기 래치부에서 출력되는 상기 출력 신호를 증폭하는 버퍼부를 포함하고,
    상기 귀환부는 상기 버퍼부를 통해 증폭된 상기 출력 신호를 수신하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제6항에 있어서, 상기 반전 회로는 CMOS 인버터로 구성되고,
    상기 전원 접속부는 게이트로 상기 제어 신호를 수신하는 nMOS 트랜지스터로 구성되며,
    상기 입력부는 게이트로 상기 입력 신호를 수신하고 소스가 제2 전원선에 접속된 pMOS 트랜지스터로 구성되고,
    상기 귀환부는 게이트로 상기 출력 신호를 수신하는 pMOS 트랜지스터로 구성되며,
    상기 제1 전원 전압은 상기 제2 전원 전압보다 낮은 것을 특징으로 하는 반도체 집적 회로.
  10. 제6항에 있어서, 상기 반전 회로는 CMOS 인버터로 구성되고,
    상기 전원 접속부는 게이트로 상기 제어 신호를 수신하는 pMOS 트랜지스터로 구성되며,
    상기 입력부는 게이트로 상기 입력 신호를 수신하고 소스가 제2 전원선에 접속된 nMOS 트랜지스터로 구성되고,
    상기 귀환부는 게이트로 상기 출력 신호를 수신하는 nMOS 트랜지스터로 구성되며,
    상기 제1 전원 전압은 상기 제2 전원 전압보다 높은 것을 특징으로 하는 반도체 집적 회로.
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