JP2002093177A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002093177A JP2002093177A JP2000274369A JP2000274369A JP2002093177A JP 2002093177 A JP2002093177 A JP 2002093177A JP 2000274369 A JP2000274369 A JP 2000274369A JP 2000274369 A JP2000274369 A JP 2000274369A JP 2002093177 A JP2002093177 A JP 2002093177A
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- sense amplifier
- potential
- latch
- semiconductor device
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Abstract
(57)【要約】
【課題】 ラッチモード時のデータをフル振幅した状態
で保持してノイズ耐性を向上でき、またラッチモード時
に入力信号が切り替わっても保持ノードの電位を変化さ
せないで安定動作を実現できる半導体装置を提供する。 【解決手段】 ＡＳＩＣなどの半導体装置の入力バッフ
ァなどに用いられ、ラッチ機能内蔵・電流折り返し型の
センスアンプであって、入力信号の電位と基準電位とを
比較して増幅するセンスアンプ部１と、センスアンプ部
１に分離可能に接続され、センスアンプ部１の出力信号
を電源電位または接地電位までのフル振幅状態で保持し
て出力するラッチ部２などから構成され、センスアンプ
モード時（クロック信号ＣＫ：“Ｌ”）には出力ノード
は電源電位ＶＤＤ／接地電位ＶＳＳの間の中間電位にな
るが、ラッチモード時（クロック信号ＣＫ：“Ｈ”）に
は出力レベルが電源電位ＶＤＤ／接地電位ＶＳＳまでフ
ル振幅して保持される。
で保持してノイズ耐性を向上でき、またラッチモード時
に入力信号が切り替わっても保持ノードの電位を変化さ
せないで安定動作を実現できる半導体装置を提供する。 【解決手段】 ＡＳＩＣなどの半導体装置の入力バッフ
ァなどに用いられ、ラッチ機能内蔵・電流折り返し型の
センスアンプであって、入力信号の電位と基準電位とを
比較して増幅するセンスアンプ部１と、センスアンプ部
１に分離可能に接続され、センスアンプ部１の出力信号
を電源電位または接地電位までのフル振幅状態で保持し
て出力するラッチ部２などから構成され、センスアンプ
モード時（クロック信号ＣＫ：“Ｌ”）には出力ノード
は電源電位ＶＤＤ／接地電位ＶＳＳの間の中間電位にな
るが、ラッチモード時（クロック信号ＣＫ：“Ｈ”）に
は出力レベルが電源電位ＶＤＤ／接地電位ＶＳＳまでフ
ル振幅して保持される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のセン
スアンプ技術に関し、特に高速なＬＳＩ間転送を実現す
るための入出力回路において、センスアンプ内にラッチ
回路を内蔵した高速化対応のラッチ機能内蔵型センスア
ンプに好適な半導体装置に適用して有効な技術に関す
る。
スアンプ技術に関し、特に高速なＬＳＩ間転送を実現す
るための入出力回路において、センスアンプ内にラッチ
回路を内蔵した高速化対応のラッチ機能内蔵型センスア
ンプに好適な半導体装置に適用して有効な技術に関す
る。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体装置の入出力回路の入力バッファなどには、
入力信号のレベル変化を検知し、このレベル変化を増幅
して内部に供給するためのセンスアンプが設けられてい
る。このようなセンスアンプには、たとえばセンスアン
プ部とラッチ部を分離したタイプや、センスアンプ部に
ラッチ部を内蔵して、出力信号の振幅を中間電位のまま
保持させるタイプなどが用いられている。
て、半導体装置の入出力回路の入力バッファなどには、
入力信号のレベル変化を検知し、このレベル変化を増幅
して内部に供給するためのセンスアンプが設けられてい
る。このようなセンスアンプには、たとえばセンスアン
プ部とラッチ部を分離したタイプや、センスアンプ部に
ラッチ部を内蔵して、出力信号の振幅を中間電位のまま
保持させるタイプなどが用いられている。
【０００３】なお、このようなセンスアンプに関する技
術としては、たとえば昭和５９年１１月３０日、オーム
社発行、社団法人電子通信学会編の「ＬＳＩハンドブッ
ク」Ｐ４９４〜Ｐ４９５に記載される技術などが挙げら
れる。
術としては、たとえば昭和５９年１１月３０日、オーム
社発行、社団法人電子通信学会編の「ＬＳＩハンドブッ
ク」Ｐ４９４〜Ｐ４９５に記載される技術などが挙げら
れる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なセンスアンプの技術について、本発明者が検討した結
果、以下のようなことが明らかとなった。以下におい
て、本発明の前提として考えられる、センスアンプ部と
ラッチ部を分離したタイプ（図４）、センスアンプ部に
ラッチ部を内蔵したタイプ（図５、図６）の各センスア
ンプの構成および動作を説明する。
なセンスアンプの技術について、本発明者が検討した結
果、以下のようなことが明らかとなった。以下におい
て、本発明の前提として考えられる、センスアンプ部と
ラッチ部を分離したタイプ（図４）、センスアンプ部に
ラッチ部を内蔵したタイプ（図５、図６）の各センスア
ンプの構成および動作を説明する。
【０００５】図４に示すセンスアンプは、センスアンプ
部とラッチ部が分離して接続され、センスアンプ部は電
源電位ＶＤＤと接地電位ＶＳＳ間に接続された複数のＰ
ＭＯＳトランジスタＴＰ２１〜ＴＰ２３と複数のＮＭＯ
ＳトランジスタＴＮ２１，ＴＮ２２からなり、ラッチ部
はクロック信号ＣＫ，／ＣＫ（ＣＫの反転信号）により
それぞれ制御される複数のクロックドインバータＣＩＶ
２１，ＣＩＶ２２とインバータＩＶ２１から構成されて
いる。センスアンプ部の一対の一方のＰＭＯＳトランジ
スタＴＰ２３に入力信号ＩＮが入力され、他方のＰＭＯ
ＳトランジスタＴＰ２２に基準電位Ｖｒｅｆが供給さ
れ、クロックドインバータＣＩＶ２１とインバータＩＶ
２１の接続ノードから出力信号ＯＵＴが取り出される。
部とラッチ部が分離して接続され、センスアンプ部は電
源電位ＶＤＤと接地電位ＶＳＳ間に接続された複数のＰ
ＭＯＳトランジスタＴＰ２１〜ＴＰ２３と複数のＮＭＯ
ＳトランジスタＴＮ２１，ＴＮ２２からなり、ラッチ部
はクロック信号ＣＫ，／ＣＫ（ＣＫの反転信号）により
それぞれ制御される複数のクロックドインバータＣＩＶ
２１，ＣＩＶ２２とインバータＩＶ２１から構成されて
いる。センスアンプ部の一対の一方のＰＭＯＳトランジ
スタＴＰ２３に入力信号ＩＮが入力され、他方のＰＭＯ
ＳトランジスタＴＰ２２に基準電位Ｖｒｅｆが供給さ
れ、クロックドインバータＣＩＶ２１とインバータＩＶ
２１の接続ノードから出力信号ＯＵＴが取り出される。
【０００６】このセンスアンプは、センスアンプ部とラ
ッチ部が分離されているので、動作の安定性は保たれる
が、ラッチ部にデータが入力されるまで、センスアンプ
部とインバータの２段分のディレイがかかるため、速度
が劣化してセットアップ特性が悪くなることが考えられ
る。
ッチ部が分離されているので、動作の安定性は保たれる
が、ラッチ部にデータが入力されるまで、センスアンプ
部とインバータの２段分のディレイがかかるため、速度
が劣化してセットアップ特性が悪くなることが考えられ
る。
【０００７】図５に示すセンスアンプは、センスアンプ
部にラッチ部が内蔵して接続され、電源電位ＶＤＤと接
地電位ＶＳＳ間に接続された複数のＰＭＯＳトランジス
タＴＰ３１〜ＴＰ３６と複数のＮＭＯＳトランジスタＴ
Ｎ３１，ＴＮ３２から構成されている。ＰＭＯＳトラン
ジスタＴＰ３１，ＴＰ３４はクロック信号ＣＫ，／ＣＫ
によりそれぞれ制御され、一対の一方のＰＭＯＳトラン
ジスタＴＰ３３に入力信号ＩＮが入力され、他方のＰＭ
ＯＳトランジスタＴＰ３２に基準電位Ｖｒｅｆが供給さ
れ、ＰＭＯＳトランジスタＴＰ３３とＮＭＯＳトランジ
スタＴＮ３２の接続ノードから出力信号ＯＵＴが取り出
される。
部にラッチ部が内蔵して接続され、電源電位ＶＤＤと接
地電位ＶＳＳ間に接続された複数のＰＭＯＳトランジス
タＴＰ３１〜ＴＰ３６と複数のＮＭＯＳトランジスタＴ
Ｎ３１，ＴＮ３２から構成されている。ＰＭＯＳトラン
ジスタＴＰ３１，ＴＰ３４はクロック信号ＣＫ，／ＣＫ
によりそれぞれ制御され、一対の一方のＰＭＯＳトラン
ジスタＴＰ３３に入力信号ＩＮが入力され、他方のＰＭ
ＯＳトランジスタＴＰ３２に基準電位Ｖｒｅｆが供給さ
れ、ＰＭＯＳトランジスタＴＰ３３とＮＭＯＳトランジ
スタＴＮ３２の接続ノードから出力信号ＯＵＴが取り出
される。
【０００８】このセンスアンプは、図６のような動作波
形となり、クロック信号ＣＫによりセンスアンプモード
とラッチモードが切り替わり、ラッチモード時も中間電
位のままデータを保持する。しかし、センスアンプ部の
ＰＭＯＳトランジスタＴＰ３２，ＴＰ３３を介して出力
ノードと保持ノードがつながっているので、ラッチモー
ド時にＰＭＯＳトランジスタＴＰ３３への入力信号ＩＮ
の電位が切り替わると出力信号ＯＵＴの電位が変化して
しまい、動作が不安定になることがある。すなわち、こ
のセンスアンプにおいては、保持ノードが中間電位のま
まになるので、ノイズなどの影響でデータが失われる可
能性があり、またラッチモード時に外部からの信号が切
り替わると、保持ノードの電位が変化していまい、動作
が不安定になることが考えられる。
形となり、クロック信号ＣＫによりセンスアンプモード
とラッチモードが切り替わり、ラッチモード時も中間電
位のままデータを保持する。しかし、センスアンプ部の
ＰＭＯＳトランジスタＴＰ３２，ＴＰ３３を介して出力
ノードと保持ノードがつながっているので、ラッチモー
ド時にＰＭＯＳトランジスタＴＰ３３への入力信号ＩＮ
の電位が切り替わると出力信号ＯＵＴの電位が変化して
しまい、動作が不安定になることがある。すなわち、こ
のセンスアンプにおいては、保持ノードが中間電位のま
まになるので、ノイズなどの影響でデータが失われる可
能性があり、またラッチモード時に外部からの信号が切
り替わると、保持ノードの電位が変化していまい、動作
が不安定になることが考えられる。
【０００９】そこで、本発明の目的は、センスアンプ部
にラッチ部を内蔵したラッチ機能内蔵型センスアンプに
おいて、ラッチモード時のデータをフル振幅した状態で
保持してノイズ耐性を向上させることができ、またラッ
チモード時に入力信号が切り替わっても保持ノードの電
位を変化させないで安定動作を実現することができる半
導体装置を提供するものである。
にラッチ部を内蔵したラッチ機能内蔵型センスアンプに
おいて、ラッチモード時のデータをフル振幅した状態で
保持してノイズ耐性を向上させることができ、またラッ
チモード時に入力信号が切り替わっても保持ノードの電
位を変化させないで安定動作を実現することができる半
導体装置を提供するものである。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明は、ラッチ機能内蔵・電流折り返し
型のセンスアンプを使い、信号を受けるセンスアンプ部
と、このセンスアンプ部に接続されるラッチ部とを分離
可能にして、ラッチモード時のデータをフル振幅した状
態で保持し、またラッチモード時に入力信号が切り替わ
っても保持ノードの電位が変化しないように構成したも
のである。
型のセンスアンプを使い、信号を受けるセンスアンプ部
と、このセンスアンプ部に接続されるラッチ部とを分離
可能にして、ラッチモード時のデータをフル振幅した状
態で保持し、またラッチモード時に入力信号が切り替わ
っても保持ノードの電位が変化しないように構成したも
のである。
【００１３】すなわち、本発明による半導体装置は、セ
ンスアンプが、入力信号を受け、この入力信号の電位と
基準電位とを比較して増幅するセンスアンプ部と、この
センスアンプ部に分離可能に接続され、センスアンプ部
の出力信号を電源電位または接地電位までのフル振幅状
態で保持して出力するラッチ部とを有するものである。
ンスアンプが、入力信号を受け、この入力信号の電位と
基準電位とを比較して増幅するセンスアンプ部と、この
センスアンプ部に分離可能に接続され、センスアンプ部
の出力信号を電源電位または接地電位までのフル振幅状
態で保持して出力するラッチ部とを有するものである。
【００１４】前記半導体装置の構成において、センスア
ンプ部は、電源電位と接地電位間に接続された一対のＰ
ＭＯＳトランジスタ、またはＮＭＯＳトランジスタを有
し、この一対のＰＭＯＳトランジスタ、またはＮＭＯＳ
トランジスタの一方に入力信号、他方に基準電位がそれ
ぞれ入力されるように構成したものである。
ンプ部は、電源電位と接地電位間に接続された一対のＰ
ＭＯＳトランジスタ、またはＮＭＯＳトランジスタを有
し、この一対のＰＭＯＳトランジスタ、またはＮＭＯＳ
トランジスタの一方に入力信号、他方に基準電位がそれ
ぞれ入力されるように構成したものである。
【００１５】また、前記半導体装置のラッチ部は、セン
スアンプ部の出力に接続された一対の増幅用ＭＯＳトラ
ンジスタと、この一対の増幅用トランジスタに接続され
た一対のラッチ用ＭＯＳトランジスタとを有し、一対の
増幅用ＭＯＳトランジスタはゲインに対応して所定数に
縦詰め接続されるように構成したものである。
スアンプ部の出力に接続された一対の増幅用ＭＯＳトラ
ンジスタと、この一対の増幅用トランジスタに接続され
た一対のラッチ用ＭＯＳトランジスタとを有し、一対の
増幅用ＭＯＳトランジスタはゲインに対応して所定数に
縦詰め接続されるように構成したものである。
【００１６】さらに、前記半導体装置のセンスアンプ部
およびラッチ部は、それぞれクロック信号により制御さ
れるＭＯＳトランジスタを有し、この各ＭＯＳトランジ
スタをクロック信号により制御して、センスアンプ部が
動作するセンスアンプモードと、ラッチ部が動作するラ
ッチモードとがそれぞれ設定されるように構成したもの
である。
およびラッチ部は、それぞれクロック信号により制御さ
れるＭＯＳトランジスタを有し、この各ＭＯＳトランジ
スタをクロック信号により制御して、センスアンプ部が
動作するセンスアンプモードと、ラッチ部が動作するラ
ッチモードとがそれぞれ設定されるように構成したもの
である。
【００１７】よって、前記半導体装置によれば、保持ノ
ードがフル振幅することで、ノイズ耐性が向上し、動作
の安定性向上が期待できる。また、ラッチモード時に外
部の信号変動により保持電位が変動しないため、動作が
安定する。この結果、半導体装置のノイズ耐性向上によ
る動作安定性の向上が可能となる。
ードがフル振幅することで、ノイズ耐性が向上し、動作
の安定性向上が期待できる。また、ラッチモード時に外
部の信号変動により保持電位が変動しないため、動作が
安定する。この結果、半導体装置のノイズ耐性向上によ
る動作安定性の向上が可能となる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】（実施の形態１）図１は本発明の実施の形
態１の半導体装置におけるセンスアンプを示す回路図、
図２は本実施の形態の半導体装置において、センスアン
プの動作を示す波形図である。
態１の半導体装置におけるセンスアンプを示す回路図、
図２は本実施の形態の半導体装置において、センスアン
プの動作を示す波形図である。
【００２０】まず、図１により、本実施の形態の半導体
装置におけるセンスアンプの一例の構成を説明する。本
実施の形態のセンスアンプは、たとえばＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）などの半導体装置の入力バ
ッファなどに用いられ、ラッチ機能内蔵・電流折り返し
型のセンスアンプとされ、入力信号を受け、この入力信
号の電位と基準電位とを比較して増幅するセンスアンプ
部１と、このセンスアンプ部１に分離可能に接続され、
センスアンプ部１の出力信号を電源電位または接地電位
までのフル振幅状態で保持して出力するラッチ部２など
から構成されている。
装置におけるセンスアンプの一例の構成を説明する。本
実施の形態のセンスアンプは、たとえばＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）などの半導体装置の入力バ
ッファなどに用いられ、ラッチ機能内蔵・電流折り返し
型のセンスアンプとされ、入力信号を受け、この入力信
号の電位と基準電位とを比較して増幅するセンスアンプ
部１と、このセンスアンプ部１に分離可能に接続され、
センスアンプ部１の出力信号を電源電位または接地電位
までのフル振幅状態で保持して出力するラッチ部２など
から構成されている。
【００２１】センスアンプ部１は、たとえば３個のＰＭ
ＯＳトランジスタＴＰ１〜ＴＰ３と、２個のＮＭＯＳト
ランジスタＴＮ１，ＴＮ２から構成されている。ＰＭＯ
ＳトランジスタＴＰ１は、一方が電源電位に接続され、
他方が共通にＰＭＯＳトランスタＴＰ２，ＴＰ３の一方
に接続されている。各ＰＭＯＳトランジスタＴＰ２，Ｔ
Ｐ３の他方はそれぞれ、各ＮＭＯＳトランジスタＴＮ
１，ＴＮ２の一方に接続され、この各ＮＭＯＳトランジ
スタＴＮ１，ＴＮ２の他方は接地電位に接続されてい
る。各ＰＭＯＳトランジスタＴＰ１〜ＴＰ３のゲートに
はそれぞれ、クロック信号ＣＫ、基準電位Ｖｒｅｆ、入
力信号ＩＮが入力される。各ＮＭＯＳトランジスタＴＮ
１，ＴＮ２のゲートには共通にクロック信号／ＣＫ（Ｃ
Ｋの反転信号）が入力される。
ＯＳトランジスタＴＰ１〜ＴＰ３と、２個のＮＭＯＳト
ランジスタＴＮ１，ＴＮ２から構成されている。ＰＭＯ
ＳトランジスタＴＰ１は、一方が電源電位に接続され、
他方が共通にＰＭＯＳトランスタＴＰ２，ＴＰ３の一方
に接続されている。各ＰＭＯＳトランジスタＴＰ２，Ｔ
Ｐ３の他方はそれぞれ、各ＮＭＯＳトランジスタＴＮ
１，ＴＮ２の一方に接続され、この各ＮＭＯＳトランジ
スタＴＮ１，ＴＮ２の他方は接地電位に接続されてい
る。各ＰＭＯＳトランジスタＴＰ１〜ＴＰ３のゲートに
はそれぞれ、クロック信号ＣＫ、基準電位Ｖｒｅｆ、入
力信号ＩＮが入力される。各ＮＭＯＳトランジスタＴＮ
１，ＴＮ２のゲートには共通にクロック信号／ＣＫ（Ｃ
Ｋの反転信号）が入力される。
【００２２】ラッチ部２は、たとえば２個のＰＭＯＳト
ランジスタＴＰ４，ＴＰ５と、５個のＮＭＯＳトランジ
スタＴＮ３〜ＴＮ７から構成されている。各ＰＭＯＳト
ランジスタＴＰ４，ＴＰ５はそれぞれ、一方が電源電位
に接続され、他方が各ＮＭＯＳトランジスタＴＮ３，Ｔ
Ｎ４の一方に接続されている。各ＮＭＯＳトランジスタ
ＴＮ３，ＴＮ４の他方はそれぞれ、センスアンプ部１の
ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴ
Ｎ１の接続ノード、ＰＭＯＳトランジスタＴＰ３とＮＭ
ＯＳトランジスタＴＮ２の接続ノードに接続されてい
る。各ＮＭＯＳトランジスタＴＮ５，ＴＮ６はそれぞ
れ、一方がＰＭＯＳトランジスタＴＰ４とＮＭＯＳトラ
ンジスタＴＮ３の接続ノード、ＰＭＯＳトランジスタＴ
Ｐ５とＮＭＯＳトランジスタＴＮ４の接続ノードに接続
され、他方が共通にＮＭＯＳトランジスタＴＮ７の一方
に接続されている。ＮＭＯＳトランジスタＴＮ７の他方
は、接地電位に接続されている。各ＰＭＯＳトランジス
タＴＰ４，ＴＰ５、各ＮＭＯＳトランジスタＴＮ３，Ｔ
Ｎ４のゲートは共通に、ＰＭＯＳトランジスタＴＰ４と
ＮＭＯＳトランジスタＴＮ３の接続ノードに接続されて
いる。各ＮＭＯＳトランジスタＴＮ５，ＴＮ６のゲート
は、たすき掛けで各ＮＭＯＳトランジスタＴＮ６，ＴＮ
５の一方に接続されている。ＮＭＯＳトランジスタＴＮ
７のゲートにはクロック信号ＣＫが入力される。
ランジスタＴＰ４，ＴＰ５と、５個のＮＭＯＳトランジ
スタＴＮ３〜ＴＮ７から構成されている。各ＰＭＯＳト
ランジスタＴＰ４，ＴＰ５はそれぞれ、一方が電源電位
に接続され、他方が各ＮＭＯＳトランジスタＴＮ３，Ｔ
Ｎ４の一方に接続されている。各ＮＭＯＳトランジスタ
ＴＮ３，ＴＮ４の他方はそれぞれ、センスアンプ部１の
ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴ
Ｎ１の接続ノード、ＰＭＯＳトランジスタＴＰ３とＮＭ
ＯＳトランジスタＴＮ２の接続ノードに接続されてい
る。各ＮＭＯＳトランジスタＴＮ５，ＴＮ６はそれぞ
れ、一方がＰＭＯＳトランジスタＴＰ４とＮＭＯＳトラ
ンジスタＴＮ３の接続ノード、ＰＭＯＳトランジスタＴ
Ｐ５とＮＭＯＳトランジスタＴＮ４の接続ノードに接続
され、他方が共通にＮＭＯＳトランジスタＴＮ７の一方
に接続されている。ＮＭＯＳトランジスタＴＮ７の他方
は、接地電位に接続されている。各ＰＭＯＳトランジス
タＴＰ４，ＴＰ５、各ＮＭＯＳトランジスタＴＮ３，Ｔ
Ｎ４のゲートは共通に、ＰＭＯＳトランジスタＴＰ４と
ＮＭＯＳトランジスタＴＮ３の接続ノードに接続されて
いる。各ＮＭＯＳトランジスタＴＮ５，ＴＮ６のゲート
は、たすき掛けで各ＮＭＯＳトランジスタＴＮ６，ＴＮ
５の一方に接続されている。ＮＭＯＳトランジスタＴＮ
７のゲートにはクロック信号ＣＫが入力される。
【００２３】以上のように構成されるセンスアンプは、
図示しないが、たとえばＡＳＩＣなどの入出力回路の入
力バッファに用いられ、入力信号のレベル変化を検知
し、このレベル変化を増幅して内部の論理回路などに供
給するような構成となっている。このＡＳＩＣには、入
出力回路、論理回路の他に、ＰＬＬ回路、ＲＡＭ、レジ
スタファイルなどが搭載されている。
図示しないが、たとえばＡＳＩＣなどの入出力回路の入
力バッファに用いられ、入力信号のレベル変化を検知
し、このレベル変化を増幅して内部の論理回路などに供
給するような構成となっている。このＡＳＩＣには、入
出力回路、論理回路の他に、ＰＬＬ回路、ＲＡＭ、レジ
スタファイルなどが搭載されている。
【００２４】次に、本実施の形態の作用について、図２
により、センスアンプの動作を説明する。このセンスア
ンプは、クロック信号ＣＫ，／ＣＫにより制御される、
センスアンプ部１のＰＭＯＳトランジスタＴＰ１、ＮＭ
ＯＳトランジスタＴＮ１，ＴＮ２と、ラッチ部２のＮＭ
ＯＳトランジスタＴＮ７のＯＮ／ＯＦＦによってセンス
アンプモードとラッチモードが切り替わる。クロック信
号ＣＫが“Ｌ”レベルの時はセンスアンプモードに設定
され、“Ｈ”レベルの時はラッチモードに設定される。
により、センスアンプの動作を説明する。このセンスア
ンプは、クロック信号ＣＫ，／ＣＫにより制御される、
センスアンプ部１のＰＭＯＳトランジスタＴＰ１、ＮＭ
ＯＳトランジスタＴＮ１，ＴＮ２と、ラッチ部２のＮＭ
ＯＳトランジスタＴＮ７のＯＮ／ＯＦＦによってセンス
アンプモードとラッチモードが切り替わる。クロック信
号ＣＫが“Ｌ”レベルの時はセンスアンプモードに設定
され、“Ｈ”レベルの時はラッチモードに設定される。
【００２５】センスアンプモードにおいては、クロック
信号ＣＫにより制御されるＰＭＯＳトランジスタＴＰ
１、クロック信号／ＣＫにより制御されるＮＭＯＳトラ
ンジスタＴＮ１，ＴＮ２がそれぞれＯＮ状態となり、セ
ンスアンプ部１が動作する。このセンスアンプ部１で
は、入力信号ＩＮを受け、この入力信号ＩＮの電位と基
準電位Ｖｒｅｆとを比較し、電位差に比例した増幅した
出力を得る。このセンスアンプモード時には、出力ノー
ドと保持ノードの“Ｈ”レベル／“Ｌ”レベルは電源電
位ＶＤＤと接地電位ＶＳＳの間の中間電位になる。な
お、このセンスアンプモードでは、クロック信号ＣＫに
より制御されるＮＭＯＳトランジスタＴＮ７がＯＦＦ状
態となるので、ラッチ部２は動作しない。
信号ＣＫにより制御されるＰＭＯＳトランジスタＴＰ
１、クロック信号／ＣＫにより制御されるＮＭＯＳトラ
ンジスタＴＮ１，ＴＮ２がそれぞれＯＮ状態となり、セ
ンスアンプ部１が動作する。このセンスアンプ部１で
は、入力信号ＩＮを受け、この入力信号ＩＮの電位と基
準電位Ｖｒｅｆとを比較し、電位差に比例した増幅した
出力を得る。このセンスアンプモード時には、出力ノー
ドと保持ノードの“Ｈ”レベル／“Ｌ”レベルは電源電
位ＶＤＤと接地電位ＶＳＳの間の中間電位になる。な
お、このセンスアンプモードでは、クロック信号ＣＫに
より制御されるＮＭＯＳトランジスタＴＮ７がＯＦＦ状
態となるので、ラッチ部２は動作しない。
【００２６】ラッチモードにおいては、クロック信号Ｃ
Ｋにより制御されるＮＭＯＳトランジスタＴＮ７がＯＮ
状態となり、ラッチ部２が動作する。このラッチ部２で
は、センスアンプ部１から増幅した信号を受け、この信
号の電位を電源電位ＶＤＤまたは接地電位ＶＳＳまで振
り切れるフル振幅状態で保持して出力する。このラッチ
モード時には、出力ノードと保持ノードの“Ｈ”レベル
／“Ｌ”レベルは電源電位ＶＤＤまたは接地電位ＶＳＳ
のフル振幅の電位になる。なお、このラッチモードで
は、クロック信号ＣＫにより制御されるＰＭＯＳトラン
ジスタＴＰ１、クロック信号／ＣＫにより制御されるＮ
ＭＯＳトランジスタＴＮ１，ＴＮ２がそれぞれＯＦＦ状
態となるので、センスアンプ部１は動作しない。
Ｋにより制御されるＮＭＯＳトランジスタＴＮ７がＯＮ
状態となり、ラッチ部２が動作する。このラッチ部２で
は、センスアンプ部１から増幅した信号を受け、この信
号の電位を電源電位ＶＤＤまたは接地電位ＶＳＳまで振
り切れるフル振幅状態で保持して出力する。このラッチ
モード時には、出力ノードと保持ノードの“Ｈ”レベル
／“Ｌ”レベルは電源電位ＶＤＤまたは接地電位ＶＳＳ
のフル振幅の電位になる。なお、このラッチモードで
は、クロック信号ＣＫにより制御されるＰＭＯＳトラン
ジスタＴＰ１、クロック信号／ＣＫにより制御されるＮ
ＭＯＳトランジスタＴＮ１，ＴＮ２がそれぞれＯＦＦ状
態となるので、センスアンプ部１は動作しない。
【００２７】また、ラッチモードにおいては、たとえば
センスアンプ部１のＰＭＯＳトランジスタＴＰ１に入力
される入力信号ＩＮの電位が切り替わっても、センスア
ンプ部１は非動作状態にあり、ラッチ部２とは電気的に
分離されているので、出力信号ＯＵＴの電位が変動する
ことはない。
センスアンプ部１のＰＭＯＳトランジスタＴＰ１に入力
される入力信号ＩＮの電位が切り替わっても、センスア
ンプ部１は非動作状態にあり、ラッチ部２とは電気的に
分離されているので、出力信号ＯＵＴの電位が変動する
ことはない。
【００２８】従って、本実施の形態によれば、入力信号
ＩＮを受け、この入力信号ＩＮの電位と基準電位Ｖｒｅ
ｆとを比較して増幅するセンスアンプ部１と、このセン
スアンプ部１の出力信号を電源電位ＶＤＤまたは接地電
位ＶＳＳまでのフル振幅状態で保持して出力するラッチ
部２とを分離させることにより、動作の安定性を向上さ
せることができる。すなわち、センスアンプモード時に
は出力ノードと保持ノードは電源電位ＶＤＤ／接地電位
ＶＳＳの間の中間電位になるが、ラッチモード時には出
力レベルが電源電位ＶＤＤ／接地電位ＶＳＳまでフル振
幅するため、ノイズ耐性が向上し、またラッチモード時
に入力が切り替わってもレベルが変動せず、動作の安定
性が保たれる。
ＩＮを受け、この入力信号ＩＮの電位と基準電位Ｖｒｅ
ｆとを比較して増幅するセンスアンプ部１と、このセン
スアンプ部１の出力信号を電源電位ＶＤＤまたは接地電
位ＶＳＳまでのフル振幅状態で保持して出力するラッチ
部２とを分離させることにより、動作の安定性を向上さ
せることができる。すなわち、センスアンプモード時に
は出力ノードと保持ノードは電源電位ＶＤＤ／接地電位
ＶＳＳの間の中間電位になるが、ラッチモード時には出
力レベルが電源電位ＶＤＤ／接地電位ＶＳＳまでフル振
幅するため、ノイズ耐性が向上し、またラッチモード時
に入力が切り替わってもレベルが変動せず、動作の安定
性が保たれる。
【００２９】また、前述した図４のセンスアンプと比べ
ても、センスアンプ部１とラッチ部２が一体化している
ので、ディレイが小さくできるため、セットアップ特性
は向上でき、フル振幅させた波形が得られるため、安定
性と高速性を満足させることができる。
ても、センスアンプ部１とラッチ部２が一体化している
ので、ディレイが小さくできるため、セットアップ特性
は向上でき、フル振幅させた波形が得られるため、安定
性と高速性を満足させることができる。
【００３０】なお、本実施の形態のようなセンスアンプ
においては、たとえばラッチ部２のＮＭＯＳトランジス
タＴＮ３，ＴＮ４を破線で示すように２個など、複数個
に縦詰め接続することにより、ゲインを大きくして小さ
い振幅を広げることができる。
においては、たとえばラッチ部２のＮＭＯＳトランジス
タＴＮ３，ＴＮ４を破線で示すように２個など、複数個
に縦詰め接続することにより、ゲインを大きくして小さ
い振幅を広げることができる。
【００３１】（実施の形態２）図３は本発明の実施の形
態２の半導体装置におけるセンスアンプを示す回路図で
ある。
態２の半導体装置におけるセンスアンプを示す回路図で
ある。
【００３２】本実施の形態のセンスアンプは、前記実施
の形態１と同様に、たとえばＡＳＩＣなどの半導体装置
の入力バッファなどに用いられ、ラッチ機能内蔵・電流
折り返し型のセンスアンプとされ、前記実施の形態１と
の相違点は、入力信号を受けるトランジスタをＰＭＯＳ
トランジスタからＮＭＯＳトランジスタに代え、それに
伴って型式が反対のトランジスタを用いるようにした点
である。
の形態１と同様に、たとえばＡＳＩＣなどの半導体装置
の入力バッファなどに用いられ、ラッチ機能内蔵・電流
折り返し型のセンスアンプとされ、前記実施の形態１と
の相違点は、入力信号を受けるトランジスタをＰＭＯＳ
トランジスタからＮＭＯＳトランジスタに代え、それに
伴って型式が反対のトランジスタを用いるようにした点
である。
【００３３】すなわち、前記実施の形態１のセンスアン
プは、入力信号がＰＭＯＳトランジスタ受けタイプであ
るが、基準電位Ｖｒｅｆのレベルによっては、本実施の
形態のようなＮＭＯＳトランジスタ受けタイプの方が安
定している場合がある。一般的に、基準電位Ｖｒｅｆが
電源電位ＶＤＤの半分より低い場合はＰＭＯＳトランジ
スタ受けタイプを、電源電位ＶＤＤの半分より高い場合
はＮＭＯＳトランジスタ受けタイプを選択することが望
ましい。
プは、入力信号がＰＭＯＳトランジスタ受けタイプであ
るが、基準電位Ｖｒｅｆのレベルによっては、本実施の
形態のようなＮＭＯＳトランジスタ受けタイプの方が安
定している場合がある。一般的に、基準電位Ｖｒｅｆが
電源電位ＶＤＤの半分より低い場合はＰＭＯＳトランジ
スタ受けタイプを、電源電位ＶＤＤの半分より高い場合
はＮＭＯＳトランジスタ受けタイプを選択することが望
ましい。
【００３４】本実施の形態のセンスアンプは、図３に一
例を示すように、入力信号を受け、この入力信号の電位
と基準電位とを比較して増幅するセンスアンプ部１１
と、このセンスアンプ部１１に分離可能に接続され、セ
ンスアンプ部１１の出力信号を電源電位または接地電位
までのフル振幅状態で保持して出力するラッチ部１２な
どから構成されている。
例を示すように、入力信号を受け、この入力信号の電位
と基準電位とを比較して増幅するセンスアンプ部１１
と、このセンスアンプ部１１に分離可能に接続され、セ
ンスアンプ部１１の出力信号を電源電位または接地電位
までのフル振幅状態で保持して出力するラッチ部１２な
どから構成されている。
【００３５】センスアンプ部１１は、たとえば３個のＮ
ＭＯＳトランジスタＴＮ１１〜ＴＮ１３と、２個のＰＭ
ＯＳトランジスタＴＰ１１，ＴＰ１２から構成されてい
る。また、ラッチ部１２は、たとえば２個のＮＭＯＳト
ランジスタＴＮ１４，ＴＮ１５と、５個のＰＭＯＳトラ
ンジスタＴＰ１３〜ＴＰ１７から構成されている。この
センスアンプ部１１およびラッチ部１２においては、前
記実施の形態１と比べた場合に、トランジスタの型式が
反対ではあるものの、動作原理などはどちらも同じであ
るので、ここでの詳細な説明は省略する。
ＭＯＳトランジスタＴＮ１１〜ＴＮ１３と、２個のＰＭ
ＯＳトランジスタＴＰ１１，ＴＰ１２から構成されてい
る。また、ラッチ部１２は、たとえば２個のＮＭＯＳト
ランジスタＴＮ１４，ＴＮ１５と、５個のＰＭＯＳトラ
ンジスタＴＰ１３〜ＴＰ１７から構成されている。この
センスアンプ部１１およびラッチ部１２においては、前
記実施の形態１と比べた場合に、トランジスタの型式が
反対ではあるものの、動作原理などはどちらも同じであ
るので、ここでの詳細な説明は省略する。
【００３６】従って、本実施の形態によれば、入力信号
を受けるトランジスタをＮＭＯＳトランジスタに代えた
ものの、前記実施の形態１と同様にセンスアンプ部１１
とラッチ部１２とを分離させることにより、センスアン
プモード時には出力ノードと保持ノードは電源電位ＶＤ
Ｄ／接地電位ＶＳＳの間の中間電位になるが、ラッチモ
ード時には出力レベルが電源電位ＶＤＤ／接地電位ＶＳ
Ｓまでフル振幅するため、ノイズ耐性が向上し、またラ
ッチモード時に入力が切り替わってもレベルが変動しな
いので、動作の安定性を向上させることができる。
を受けるトランジスタをＮＭＯＳトランジスタに代えた
ものの、前記実施の形態１と同様にセンスアンプ部１１
とラッチ部１２とを分離させることにより、センスアン
プモード時には出力ノードと保持ノードは電源電位ＶＤ
Ｄ／接地電位ＶＳＳの間の中間電位になるが、ラッチモ
ード時には出力レベルが電源電位ＶＤＤ／接地電位ＶＳ
Ｓまでフル振幅するため、ノイズ耐性が向上し、またラ
ッチモード時に入力が切り替わってもレベルが変動しな
いので、動作の安定性を向上させることができる。
【００３７】なお、本実施の形態のようなセンスアンプ
においても、前記実施の形態１と同様に、ラッチ部１２
のＰＭＯＳトランジスタＴＰ１３，ＴＰ１４を破線で示
すように複数個に縦詰め接続することにより、ゲインを
大きくして小さい振幅を広げることができる。
においても、前記実施の形態１と同様に、ラッチ部１２
のＰＭＯＳトランジスタＴＰ１３，ＴＰ１４を破線で示
すように複数個に縦詰め接続することにより、ゲインを
大きくして小さい振幅を広げることができる。
【００３８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、本発明はＡＳＩＣ全般、特に高速転送を
目的とするＬＳＩに効果的であるが、さらにメモリの出
力部など、ＬＳＩ全般に広く適用することができる。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。たとえば、本発明はＡＳＩＣ全般、特に高速転送を
目的とするＬＳＩに効果的であるが、さらにメモリの出
力部など、ＬＳＩ全般に広く適用することができる。
【００３９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４０】（１）信号を受けるセンスアンプ部と、こ
のセンスアンプ部に接続されるラッチ部とを分離可能と
することで、ラッチモード時に保持ノードをフル振幅す
ることができるので、ノイズ耐性を向上させ、動作の安
定性を向上させることが可能となる。
のセンスアンプ部に接続されるラッチ部とを分離可能と
することで、ラッチモード時に保持ノードをフル振幅す
ることができるので、ノイズ耐性を向上させ、動作の安
定性を向上させることが可能となる。
【００４１】（２）信号を受けるセンスアンプ部と、こ
のセンスアンプ部に接続されるラッチ部とを分離可能と
することで、ラッチモード時に外部の信号変動により保
持電位が変動しないので、安定動作を実現することが可
能となる。
のセンスアンプ部に接続されるラッチ部とを分離可能と
することで、ラッチモード時に外部の信号変動により保
持電位が変動しないので、安定動作を実現することが可
能となる。
【００４２】（３）センスアンプ部を、一対のＰＭＯＳ
トランジスタを有するタイプ、または一対のＮＭＯＳト
ランジスタを有するタイプにすることで、電源電位に対
する基準電位のレベルに応じてタイプを選択することが
可能となる。
トランジスタを有するタイプ、または一対のＮＭＯＳト
ランジスタを有するタイプにすることで、電源電位に対
する基準電位のレベルに応じてタイプを選択することが
可能となる。
【００４３】（４）ラッチ部の増幅用ＭＯＳトランジス
タを所定数に縦詰め接続することで、ゲインを大きくし
て振幅を広げることが可能となる。
タを所定数に縦詰め接続することで、ゲインを大きくし
て振幅を広げることが可能となる。
【００４４】（５）前記（１）〜（４）により、特に高
速なＬＳＩ間転送を実現するためのＡＳＩＣなどの半導
体装置において、この半導体装置のノイズ耐性の向上に
よる動作安定性の向上が可能となる。
速なＬＳＩ間転送を実現するためのＡＳＩＣなどの半導
体装置において、この半導体装置のノイズ耐性の向上に
よる動作安定性の向上が可能となる。
【図１】本発明の実施の形態１の半導体装置におけるセ
ンスアンプを示す回路図である。
ンスアンプを示す回路図である。
【図２】本発明の実施の形態１の半導体装置において、
センスアンプの動作を示す波形図である。
センスアンプの動作を示す波形図である。
【図３】本発明の実施の形態２の半導体装置におけるセ
ンスアンプを示す回路図である。
ンスアンプを示す回路図である。
【図４】本発明の前提となる半導体装置におけるセンス
アンプを示す回路図である。
アンプを示す回路図である。
【図５】本発明の前提となる他の半導体装置におけるセ
ンスアンプを示す回路図である。
ンスアンプを示す回路図である。
【図６】本発明の前提となる他の半導体装置におけるセ
ンスアンプの動作を示す波形図である。
ンスアンプの動作を示す波形図である。
１，１１ センスアンプ部 ２，１２ ラッチ部 ＴＰ１〜ＴＰ５，ＴＰ１１〜ＴＰ１７，ＴＰ２１〜ＴＰ
２３，ＴＰ３１〜ＴＰ３６ ＰＭＯＳトランジスタ ＴＮ１〜ＴＮ７，ＴＮ１１〜ＴＮ１５，ＴＮ２１，ＴＮ
２２，ＴＮ３１，ＴＮ３２ ＮＭＯＳトランジスタ ＣＩＶ２１，ＣＩＶ２２ クロックドインバータ ＩＶ２１ インバータ
２３，ＴＰ３１〜ＴＰ３６ ＰＭＯＳトランジスタ ＴＮ１〜ＴＮ７，ＴＮ１１〜ＴＮ１５，ＴＮ２１，ＴＮ
２２，ＴＮ３１，ＴＮ３２ ＮＭＯＳトランジスタ ＣＩＶ２１，ＣＩＶ２２ クロックドインバータ ＩＶ２１ インバータ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 JJ12 KB13 KB22 KB35 MM09 5B024 AA03 AA15 BA09 CA07 5B025 AD05 AD06 AE08 5J056 AA01 AA32 BB32 CC14 DD13 DD28 EE08 FF01 FF08 GG10 KK01
Claims (5)
- 【請求項１】 ラッチ機能内蔵・電流折り返し型のセン
スアンプを備え、 前記センスアンプは、 入力信号を受け、この入力信号の電位と基準電位とを比
較して増幅するセンスアンプ部と、 前記センスアンプ部に分離可能に接続され、前記センス
アンプ部の出力信号を電源電位または接地電位までのフ
ル振幅状態で保持して出力するラッチ部とを有すること
を特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、 前記センスアンプ部は、電源電位と接地電位間に接続さ
れた一対のＰＭＯＳトランジスタを有し、この一対のＰ
ＭＯＳトランジスタの一方に前記入力信号が入力され、
他方に前記基準電位が入力されることを特徴とする半導
体装置。 - 【請求項３】 請求項１記載の半導体装置であって、 前記センスアンプ部は、電源電位と接地電位間に接続さ
れた一対のＮＭＯＳトランジスタを有し、この一対のＮ
ＭＯＳトランジスタの一方に前記入力信号が入力され、
他方に前記基準電位が入力されることを特徴とする半導
体装置。 - 【請求項４】 請求項１記載の半導体装置であって、 前記ラッチ部は、前記センスアンプ部の出力に接続され
た一対の増幅用ＭＯＳトランジスタと、この一対の増幅
用トランジスタに接続された一対のラッチ用ＭＯＳトラ
ンジスタとを有し、前記一対の増幅用ＭＯＳトランジス
タはゲインに対応して所定数に縦詰め接続されることを
特徴とする半導体装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
装置であって、 前記センスアンプ部および前記ラッチ部は、それぞれク
ロック信号により制御されるＭＯＳトランジスタを有
し、この各ＭＯＳトランジスタを前記クロック信号によ
り制御して、前記センスアンプ部が動作するセンスアン
プモードと、前記ラッチ部が動作するラッチモードとが
それぞれ設定されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000274369A JP2002093177A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000274369A JP2002093177A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093177A true JP2002093177A (ja) | 2002-03-29 |
Family
ID=18760135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000274369A Pending JP2002093177A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002093177A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823817B1 (ko) * | 2002-06-25 | 2008-04-21 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
| JP2008099244A (ja) * | 2006-07-28 | 2008-04-24 | Qimonda Ag | 第１段階処理部および第２段階処理部を含むデータサンプラ |
| US7596044B2 (en) | 2007-01-08 | 2009-09-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device having sense amplifier operable as a semi-latch type and a full-latch type based on timing and data sensing method thereof |
| CN104681086A (zh) * | 2013-11-29 | 2015-06-03 | 爱思开海力士有限公司 | 半导体装置的缓冲电路 |
| WO2018152099A1 (en) * | 2017-02-14 | 2018-08-23 | Micron Technology, Inc. | Input buffer circuit |
-
2000
- 2000-09-11 JP JP2000274369A patent/JP2002093177A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823817B1 (ko) * | 2002-06-25 | 2008-04-21 | 후지쯔 가부시끼가이샤 | 반도체 집적 회로 |
| JP2008099244A (ja) * | 2006-07-28 | 2008-04-24 | Qimonda Ag | 第１段階処理部および第２段階処理部を含むデータサンプラ |
| JP4653786B2 (ja) * | 2006-07-28 | 2011-03-16 | キモンダ アクチエンゲゼルシャフト | データサンプラおよび電子システム |
| US7596044B2 (en) | 2007-01-08 | 2009-09-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device having sense amplifier operable as a semi-latch type and a full-latch type based on timing and data sensing method thereof |
| CN104681086A (zh) * | 2013-11-29 | 2015-06-03 | 爱思开海力士有限公司 | 半导体装置的缓冲电路 |
| WO2018152099A1 (en) * | 2017-02-14 | 2018-08-23 | Micron Technology, Inc. | Input buffer circuit |
| US10204666B2 (en) | 2017-02-14 | 2019-02-12 | Micron Technology, Inc. | Input buffer circuit |
| US10339988B2 (en) | 2017-02-14 | 2019-07-02 | Micron Technology, Inc. | Input buffer circuit |
| US10529392B2 (en) | 2017-02-14 | 2020-01-07 | Micron Technology, Inc. | Input buffer circuit |
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