CN104681086A - 半导体装置的缓冲电路 - Google Patents

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Abstract

一种半导体装置的缓冲电路包括：感测电路，其被配置成根据数据选通信号来感测输入信号，产生锁存控制信号，将锁存控制信号提供在节点处，以及响应于时钟信号来去除节点的寄生成分；以及锁存电路，其被配置成响应于锁存控制信号来产生并锁存输出数据。

Description

半导体装置的缓冲电路
相关申请的交叉引用
本申请要求2013年11月29日向韩国知识产权局提交的申请号为10-2013-0147155的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体装置，而更具体而言，涉及一种半导体装置的缓冲电路。
背景技术
半导体装置可以使用用于稳定的数据选通的锁存型缓冲器。
近来，由于半导体装置趋向于低操作电压，所以需要适用于低功耗和高速操作的缓冲电路。
发明内容
在一个实施例中，半导体装置的缓冲电路可以包括：感测电路，其被配置成根据数据选通信号来感测输入信号，产生锁存控制信号，在节点处提供锁存控制信号，以及响应于时钟信号来去除节点的寄生成分；以及锁存电路，其被配置成响应于锁存控制信号来产生并锁存输出数据。
在一个实施例中，一种半导体装置的缓冲电路可以包括：感测单元，其被配置成与供电端子电耦接，在数据选通信号的激活时段期间感测差分输入信号的电压电平差，产生锁存控制信号，以及将锁存控制信号提供在节点处；激活单元，其被配置成与接地端子电耦接，以及响应于数据选通信号来激活感测单元的电流路径；输入单元，其被配置成与激活单元电耦接，并且接收差分输入信号；以及补偿单元，其与感测单元和输入单元电耦接，并且被配置成响应于时钟信号来去除节点的寄生成分。
在一个实施例中，补偿单元可以被配置成响应于作为体偏置的时钟信号而在预定的时间内作为电容器操作。
在一个实施例中，一种半导体装置的缓冲电路包括：感测单元，其被配置成在数据选通信号的激活时段期间感测差分输入信号的电压电平差，产生第一差分锁存控制信号并将第一差分锁存控制信号提供在第一节点处，以及产生第二差分锁存控制信号并将第二差分锁存控制信号提供在第二节点处；激活单元，其被配置成响应于数据选通信号来激活感测单元的电流路径；以及电容器，其与第一节点和第二节点电耦接，并且被配置成响应于时钟信号来去除第一节点和第二节点的寄生成分。
在一个实施例中，一种计算系统包括：存储系统，其包括存储器控制器，存储器控制器包括处理器；以及存储器件，其被配置成从控制器接收数据，所述存储器件包括缓冲电路，所述缓冲电路包括：感测电路，其被配置成感测输入信号，产生输出信号，将输出信号提供在节点处，以及去除节点的寄生成分；以及锁存电路，其被配置成响应于感测电路的输出信号来产生并锁存输出数据。
附图说明
结合附图来描述本发明的特点、方面和实施例，其中：
图1是示出根据一个实施例的半导体装置的缓冲电路的电路图。
图2是示出根据一个实施例的半导体装置的缓冲电路的电路图。
图3和图4是根据一个实施例的半导体装置的缓冲电路的等效电路图。
图5是根据一个实施例的存储系统的示意性框图。
图6是被配置成包括一个实施例的缓冲电路的融合式存储器件或融合式存储系统的示意性框图。
图7是包括根据一个实施例的快闪存储器件的计算系统的示意性框图。
具体实施方式
在下文中，以下将参照附图通过各种示例性实施例来描述根据本公开的半导体装置的缓冲电路。
如图1中所示，根据一个实施例的半导体装置的缓冲电路100可以包括感测电路200和锁存电路300。
感测电路200可以被配置成响应于数据选通信号DQS和DQSB来感测输入信号IN和INB，并且产生输出信号，即锁存控制信号LAT和LATB。
数据选通信号DQS和DQSB可以是差分信号，输入信号IN和INB可以是差分信号，以及锁存控制信号LAT和LATB可以是差分信号。
感测电路200可以包括：输入单元210、感测单元220和激活单元240。
输入单元210可以被配置成接收输入信号IN和INB。
输入单元210可以包括第一晶体管211和第二晶体管212。
第一晶体管211具有接收输入信号IN的栅极。
第二晶体管212具有接收输入信号INB的栅极、和与第一晶体管211的源极电耦接的源极。
感测单元220可以被配置成在数据选通信号DQS和DQSB的激活时段期间感测输入信号IN和INB的电压电平差，并且产生输出信号，即锁存控制信号LAT和LATB。
感测单元220可以包括第三晶体管221至第十二晶体管230。
第三晶体管221具有被输入锁存控制信号LAT的栅极、和被施加供电电压VDD的源极。
第四晶体管222具有被输入锁存控制信号LATB的栅极、和被施加供电电压VDD的源极。
第五晶体管223具有被输入数据选通信号DQSB的栅极、被施加接地电压VSS的源极、以及与第三晶体管221的漏极电耦接的漏极。
第六晶体管224具有被输入数据选通信号DQSB的栅极、被施加接地电压VSS的源极、以及与第四晶体管222的漏极电耦接的漏极。
第七晶体管225具有与第四晶体管222和第六晶体管224的漏极共同电耦接的栅极、和被施加供电电压VDD的源极。
第八晶体管226具有被输入数据选通信号DQS的栅极、被施加供电电压VDD的源极、以及与第七晶体管225的漏极电耦接的漏极，并且经由漏极输出锁存控制信号LATB。
第九晶体管227具有与第三晶体管221和第五晶体管223的漏极共同电耦接的栅极、和被施加供电电压VDD的源极。
第十晶体管228具有被输入数据选通信号DQS的栅极、被施加供电电压VDD的源极、以及与第九晶体管227的漏极电耦接的漏极，并且通过漏极输出锁存控制信号LAT。
第十一晶体管229具有接收锁存控制信号LAT的栅极、和与输入单元210的第一晶体管211的漏极电耦接的漏极。
第十二晶体管230具有接收锁存控制信号LATB的栅极、和与输入单元210的第二晶体管212的漏极电耦接的漏极。
激活单元240可以被配置成响应于数据选通信号DQS来激活感测电路200的电流路径。
激活单元240可以包括第十三晶体管241。
第十三晶体管241具有接收数据选通信号DQS的栅极、被施加接地电压VSS的源极、以及与输入单元210的第一晶体管211和第二晶体管212的源极共同电耦接的漏极。
锁存电路300可以被配置成响应于感测电路200的输出信号(即锁存控制信号LAT和LATB)来产生并锁存输出数据OUT。
锁存电路300可以包括第一晶体管至第五晶体管303、304和307至309以及第一反相器至第四反相器301、302、305和306。
第一反相器301反相并延迟锁存控制信号LATB，以及输出延迟的锁存控制信号LAT1。
第二反相器302反相并延迟锁存控制信号LAT，以及输出延迟的锁存控制信号LAT1B。
第一晶体管303具有接收锁存控制信号LAT的栅极、和被施加供电电压VDD的源极。
第二晶体管304具有接收延迟的锁存控制信号LAT1的栅极、被施加接地电压VSS的源极、以及与第一晶体管303的漏极电耦接的漏极。
第三晶体管307具有接收锁存控制信号LATB的栅极、和被施加供电电压VDD的源极。
第四晶体管308具有接收延迟的锁存控制信号LAT1B的栅极、被施加接地电压VSS的源极、以及与第三晶体管307的漏极电耦接的漏极。
输出数据OUT从与第三晶体管307的漏极和第四晶体管308的漏极电耦接的节点产生。
第三反相器305具有与第一晶体管303和第二晶体管304的漏极共同电耦接的输入端子、和与第三晶体管307和第四晶体管308的漏极共同电耦接的输出端子。
第四反相器306将第三反相器305的输出反馈至第三反相器305的输入端子。
第五晶体管309具有接收复位信号RST的栅极、共同被施加接地电压VSS的源极和体端子、以及与第三反相器304的输入端子电耦接的漏极。
以下将描述如以上提及配置的根据一个实施例的缓冲电路100的操作。
激活单元240在数据选通信号DQS的激活时段期间(即在数据选通信号DQS为逻辑高而数据选通信号DQSB为逻辑低的时段期间)激活感测电路200的电流路径。
感测单元220通过第三晶体管221、第四晶体管222、第七晶体管225、第九晶体管227、第十晶体管229和第十一晶体管230的互操作来感测经由输入单元210输入的输入信号IN和INB(即，差分信号)的电压电平差，并产生锁存控制信号LAT和LATB。
其间，如果数据选通信号DQS被去激活，换言之，如果数据选通信号DQS变成逻辑低、而数据选通信号DQSB变成逻辑高，则第五晶体管223至第十晶体管228执行使感测电路200初始化的操作，即将锁存控制信号LAT和LATB预充电至逻辑高的操作。
锁存电路300响应于锁存控制信号LAT和LATB以及延迟的锁存控制信号LAT1和LAT1B来产生并锁存具有与输入信号IN和INB相对应的电平的输出数据OUT。
锁存电路300的输出端子可以通过复位信号RST被初始化至逻辑高。
如图2中所示，根据一个实施例的半导体装置的缓冲电路101可以包括感测电路400和锁存电路300。
感测电路400可以被配置成响应于数据选通信号DQS和DQSB来感测输入信号IN和INB，并且产生输出信号(即锁存控制信号LAT和LATB)，以及响应于时钟信号CLKB来将锁存控制信号LAT和LATB的输出节点的寄生成分抵消。
数据选通信号DQS和DQSB可以是差分信号，输入信号IN和INB可以是差分信号，以及锁存控制信号LAT和LATB可以是差分信号。
感测电路400可以包括：输入单元210、感测单元220、激活单元240和补偿单元430。
输入单元210可以被配置成接收输入信号IN和INB。
输入单元210可以包括第一晶体管211和第二晶体管212。
第一晶体管211具有接收输入信号IN的栅极。
第二晶体管212具有接收输入信号INB的栅极、和与第一晶体管211的源极电耦接的源极。
感测单元220可以被配置成在数据选通信号DQS和DQSB的激活时段期间感测输入信号IN和INB的电压电平差，并产生输出信号，即锁存控制信号LAT和LATB。
感测单元220可以包括第三晶体管221至第十二晶体管230。
第三晶体管221具有被输入锁存控制信号LAT的栅极、和被施加供电电压VDD的源极。
第四晶体管222具有被输入锁存控制信号LATB的栅极、和被施加供电电压VDD的源极。
第五晶体管223具有被输入数据选通信号DQSB的栅极、被施加接地电压VSS的源极、以及与第三晶体管221的漏极电耦接的漏极。
第六晶体管224具有被输入数据选通信号DQSB的栅极、被施加接地电压VSS的源极、以及与第四晶体管222的漏极电耦接的漏极。
第七晶体管225具有与第四晶体管222和第六晶体管224的漏极共同电耦接的栅极、和被施加供电电压VDD的源极。
第八晶体管226具有被输入数据选通信号DQS的栅极、被施加供电电压VDD的源极、以及与第七晶体管225的漏极电耦接的漏极，并且经由与漏极电耦接的节点420来输出锁存控制信号LATB。
第九晶体管227具有与第三晶体管221和第五晶体管223的漏极共同电耦接的栅极、和被施加供电电压VDD的源极。
第十晶体管228具有被输入数据选通信号DQS的栅极、被施加供电电压VDD的源极、以及与第九晶体管227的漏极电耦接的漏极，并且经由与漏极电耦接的节点410来输出锁存控制信号LAT。
第十一晶体管229具有与节点410电耦接并且接收锁存控制信号LAT的栅极、和与输入单元210的第一晶体管211的漏极电耦接的漏极。
第十二晶体管230具有与节点420电耦接并且接收锁存控制信号LATB的栅极、和与输入单元210的第二晶体管212的漏极电耦接的漏极。
激活单元240可以被配置成响应于数据选通信号DQS来激活感测电路400的电流路径。
激活单元240可以包括第十三晶体管241。
第十三晶体管241具有接收数据选通信号DQS的栅极、被施加接地电压VSS的源极、以及与输入单元210的第一晶体管211和第二晶体管212的源极共同电耦接的漏极。
补偿单元430可以被配置成响应于作为体偏置的时钟信号CLKB来在预定的时间内作为电容器操作。
预定的时间可以是时钟信号CLKB反复翻转(toggle)的周期。
补偿单元430可以被配置成响应于时钟信号CLKB而用作负阻抗部件，并且由此将锁存控制信号LAT和LATB的节点410和420的寄生成分抵消。
时钟信号CLKB可以在半导体装置的激活模式(例如，读取模式或写入模式)下翻转成与时钟信号CLK相反的相位，而可以在半导体装置的去激活模式(例如，待机模式或掉电模式)下保持逻辑高。
补偿单元430可以由利用MOS晶体管的电容器C1组成。
电容器C1具有经由第十一晶体管229与锁存控制信号LATB(即，第一锁存控制信号或第一差分锁存控制信号)的节点420(即，第一节点)电耦接的栅极、以及经由第十二晶体管230与锁存控制信号LAT(即，第二锁存控制信号或第二差分锁存控制信号)的节点410(即，第二节点)电耦接的源极和漏极。
时钟信号CLKB作为晶体管C1的体偏置被施加。
锁存电路300可以被配置成响应于感测电路200的输出信号(即锁存控制信号LAT和LATB)来产生并锁存输出数据OUT。
锁存电路300可以包括第一晶体管至第五晶体管303、304和307至309以及第一反相器至第四反相器301、302、305和306。
第一反相器301反相并延迟锁存控制信号LATB，并且输出延迟的锁存控制信号LAT1。
第二反相器302反相并延迟锁存控制信号LAT，并且输出延迟的锁存控制信号LAT1B。
第一晶体管303具有接收锁存控制信号LAT的栅极、和被施加供电电压VDD的源极。
第二晶体管304具有接收延迟的锁存控制信号LAT1的栅极、被施加接地电压VSS的源极、以及与第一晶体管303的漏极电耦接的漏极。
第三晶体管307具有接收锁存控制信号LATB的栅极、和被施加供电电压VDD的源极。
第四晶体管308具有接收延迟的锁存控制信号LAT1B的栅极、被施加接地电压VSS的源极、以及与第三晶体管307的漏极电耦接的漏极。
输出数据OUT从与第三晶体管307的漏极和第四晶体管308的漏极电耦接的节点产生。
第三反相器305具有与第一晶体管303和第二晶体管304的漏极共同电耦接的输入端子、和与第三晶体管307和第四晶体管308的漏极共同电耦接的输出端子。
第四反相器306将第三反相器305的输出反馈至第三反相器305的输入端子。
第五晶体管309具有接收复位信号RST的栅极、共同被施加接地电压VSS的源极和体端子、以及与第三反相器305的输入端子电耦接的漏极。
在下文中，将参照图3和图4来描述补偿单元430用作负阻抗部件的操作原理。
如图3中所示，感测电路400可以被表示为基于第十一晶体管229、第十二晶体管230以及补偿单元430的电容器C1的等效电路。
另外，图3的等效电路可以被表示为小电流模型的等效电路，如图4中所示。
在图4中，流经电容器C1的电流Ix可以被定义如下。
Ix＝(gm2+sC1)V2，并且Ix＝(gm1+sC1)V1，其中gm是跨导(trans-conductance)，并且C是电容。
另外，流经电容器C1的电压Vx可以被定义如下。
Vx＝V1-V2
因此，电容器C1的阻抗成分可以被定义如下。
Vx/Ix＝-2/(gm+C1s)
也就是说，电容器C1的阻抗成分具有负阻抗特性。
以下将描述如以上提及配置的根据一个实施例的缓冲电路101的操作。
在数据选通信号DQS的激活时段期间，即在数据选通信号DQS为逻辑高、而数据选通信号DQSB为逻辑低的时段期间，激活单元240激活感测电路200的电流路径。
感测单元220通过第三晶体管221、第四晶体管222、第七晶体管225、第九晶体管227、第十晶体管229和第十一晶体管230的互操作来感测经由输入单元210输入的输入信号IN和INB(即，差分信号)的电压电平差，并且产生锁存控制信号LAT和LATB。
时钟信号CLKB在数据选通信号DQS的激活时段期间翻转。
由于时钟信号CLKB翻转，所以补偿单元430的电容器C1用作负阻抗部件，并且将锁存控制信号LAT和LATB的节点410和420的寄生成分抵消。
因此，可以快速地实施锁存控制信号LAT和LATB的充电/放电。
锁存电路300响应于锁存控制信号LAT和LATB以及延迟的锁存控制信号LAT1和LAT1B来产生并锁存具有与输入信号IN和INB相对应的电平的输出数据OUT。
锁存电路300的输出电子可以通过复位信号RST被初始化成逻辑高。
既然由于补偿单元430的存在而锁存控制信号LAT和LATB的充电/放电可以快速地实施，所以缓冲电路101的高速操作变得可能。
此外，如果数据选通信号DQS被去激活，换言之，如果数据选通信号DQS变成逻辑低、而数据选通信号DQSB变成逻辑高，则第五晶体管223至第十晶体管228执行将感测电路200初始化的操作，即将锁存控制信号LAT和LATB预充电至逻辑高的操作。
时钟信号CLKB在数据选通信号DQS的去激活时段期间保持逻辑高。
由于用作电容器C1的体偏置的时钟信号CLKB保持逻辑高，所以电容器C1的栅-源电压(Vgs)升高。
由于栅-源电压(Vgs)升高，所以电容器C1被去激活，即不用作负阻抗部件，并且同时，电流损耗降低，由此缓冲电路101的低功率操作变得可能。
如从以上描述显而易见的是，根据实施例，半导体装置的缓冲电路适于低功耗和高速操作，并且稳定的数据选通是可能的。
参见图5，根据一个实施例的存储系统1000可以包括非易失性存储器件1020和存储器控制器1010。
非易失性存储器件1020可以被配置成包括上述的半导体装置和缓冲电路。存储器控制器1010可以被配置成在诸如编程循环、读取操作或擦除循环的一般操作模式中控制非易失性存储器件1020。
存储系统1000可以是组合有存储器件1020和存储器控制器1010的固态盘(SSD)或存储卡。SRAM 1011可以用作处理单元(CPU)1012的操作存储器。主机接口1013可以包括与存储系统1100耦接的主机的数据交换协议。错误校正码(ECC)块1014可以检测并校正包括在从非易失性存储器件1020读取的数据中的错误。存储器接口(I/F)1015可以与非易失性存储器件1120的接口。CPU 1012可以执行存储器控制器1110的数据交换的总体控制操作。
尽管在图5中未示出，但是存储系统1100还可以包括储存用以与主机接口的码数据的ROM。另外，非易失性存储器件1020可以是由多个快闪存储器芯片组成的多芯片封装体。存储系统1000可以被提供为具有低误码率和高可靠性的储存媒介。已经被积极进行研究的诸如固态盘(SSD)的存储系统1000可以包括根据本发明的一个实施例的快闪存储器件。在这种情况下，存储器控制器1010可以被配置成经由包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的接口协议中的一种与外部(例如，主机)通信。
参见图6，OneNAND快闪存储器件1100可以包括：主机接口(I/F)1110、缓冲RAM 1120、控制器1130、寄存器1140以及与非(NAND)型快闪单元阵列1150。OneNAND快闪存储器件1100可以用于融合式存储器件。
主机接口1110可以被配置成经由不同的协议与器件交换各种类型的信息。缓冲RAM 1120可以具有用于驱动存储器件或暂时地储存数据的内置码。控制器1130可以被配置成响应于外部提供的控制信号和命令来控制读取和编程操作以及每个状态。寄存器1140可以被配置成将包括定义系统操作环境的指令、地址和配置的数据储存在存储器件中。与非(NAND)型快闪单元阵列1150可以由包括非易失性存储器单元和页缓冲器的操作电路形成。与非型单元阵列1150可以包括以上参照图1至图4所述的实施例。
参见图7，计算系统1200可以包括与系统总线1260电耦接的诸如基带芯片组的微处理器(CPU)1220、RAM 1230、用户接口1240、调制解调器1250、以及存储系统1210。存储系统可以包括以上参照图1至图5所述的实施例。另外，如果计算系统1200是移动设备，则可以额外地提供电池(未示出)以向计算系统1200施加操作电压。尽管在图7中未示出，但是计算系统1200还可以包括应用芯片组、照相机图像处理器(CIS)、或移动DRAM。存储系统1210可以包括根据以上实施例的快闪存储器件1212。即，存储系统1210可以形成使用非易失性存储器来储存数据的固态驱动器/盘(SSD)。存储系统1210可以被提供为融合式快闪存储器(例如，OneNAND快闪存储器)。
尽管以上已经描述了某些实施例，但是对于本领域的技术人员将理解的是描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限定本文中所述的半导体装置的缓冲电路。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定本文中所述的半导体装置的缓冲电路。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体装置的缓冲电路，包括：
感测电路，其被配置成：根据数据选通信号来感测输入信号，产生锁存控制信号，将所述锁存控制信号提供在节点处，以及响应于时钟信号来去除所述节点的寄生成分；以及
锁存电路，其被配置成响应于所述锁存控制信号来产生并锁存输出数据。
技术方案2.如技术方案1所述的缓冲电路，其中，所述感测电路被配置成：在所述半导体装置的激活模式期间，响应于所述时钟信号来去除所述节点的所述寄生成分。
技术方案3.如技术方案1所述的缓冲电路，其中，所述感测电路包括：
感测单元，其被配置成：在所述数据选通信号的激活时段期间，感测差分输入信号的电压电平差，并且产生所述锁存控制信号；
激活单元，其被配置成响应于所述数据选通信号来激活所述感测单元的电流路径；以及
补偿单元，其被配置成：响应于所述时钟信号来用作负阻抗部件，并且去除所述节点的所述寄生成分。
技术方案4.如技术方案3所述的缓冲电路，其中，所述补偿单元包括：
电容器，其被配置成被施加作为体偏置的所述时钟信号。
技术方案5.一种半导体装置的缓冲电路，包括：
感测单元，其被配置成：与供电端子电耦接，在数据选通信号的激活时段期间感测差分输入信号的电压电平差，产生锁存控制信号以及将所述锁存控制信号提供在节点处；
激活单元，其被配置成：与接地端子电耦接，并且响应于所述数据选通信号来激活所述感测单元的电流路径；
输入单元，其被配置成：与所述激活单元电耦接，并且接收所述差分输入信号；以及
补偿单元，其与所述感测单元和所述输入单元电耦接，并且被配置成响应于时钟信号来去除所述节点的寄生成分。
技术方案6.如技术方案5所述的缓冲电路，其中，所述补偿单元被配置成：响应于所述时钟信号来用作负阻抗部件，并且去除所述节点的所述寄生成分。
技术方案7.如技术方案5所述的缓冲电路，其中，所述补偿单元被配置成响应于作为体偏置的所述时钟信号而在预定的时间内作为电容器操作。
技术方案8.一种半导体装置的缓冲电路，包括：
感测单元，其被配置成：在数据选通信号的激活时段期间感测差分输入信号的电压电平差，产生第一差分锁存控制信号并且将所述第一差分锁存控制信号提供在第一节点处，以及产生第二差分锁存控制信号并且将所述第二差分锁存控制信号提供在第二节点处；
激活单元，其被配置成响应于所述数据选通信号来激活所述感测单元的电流路径；以及
电容器，其与所述第一节点和所述第二节点电耦接，并且被配置成响应于时钟信号来去除所述第一节点和所述第二节点的寄生成分。
技术方案9.如技术方案8所述的缓冲电路，其中，所述电容器包括晶体管，所述晶体管具有与所述第一节点电耦接的栅极以及与所述第二节点电耦接的源极和漏极、并且被施加作为体偏置的所述时钟信号。
技术方案10.一种半导体装置的缓冲电路，包括：
感测电路，其被配置成：感测输入信号，产生输出信号，将所述输出信号提供在节点处，以及去除所述节点的寄生成分；以及
锁存电路，其被配置成响应于所述感测电路的所述输出信号来产生并锁存输出数据。
技术方案11.如技术方案10所述的缓冲电路，其中，所述感测电路响应于数据选通信号来感测所述输入信号。
技术方案12.如技术方案10所述的缓冲电路，其中，响应于时钟信号所述节点的寄生成分被去除。
技术方案13.如技术方案10所述的缓冲电路，其中，所述输出信号包括锁存控制信号。

Claims (10)

1.一种半导体装置的缓冲电路，包括：
感测电路，其被配置成：根据数据选通信号来感测输入信号，产生锁存控制信号，将所述锁存控制信号提供在节点处，以及响应于时钟信号来去除所述节点的寄生成分；以及
锁存电路，其被配置成响应于所述锁存控制信号来产生并锁存输出数据。
2.如权利要求1所述的缓冲电路，其中，所述感测电路被配置成：在所述半导体装置的激活模式期间，响应于所述时钟信号来去除所述节点的所述寄生成分。
3.如权利要求1所述的缓冲电路，其中，所述感测电路包括：
感测单元，其被配置成：在所述数据选通信号的激活时段期间，感测差分输入信号的电压电平差，并且产生所述锁存控制信号；
激活单元，其被配置成响应于所述数据选通信号来激活所述感测单元的电流路径；以及
补偿单元，其被配置成：响应于所述时钟信号来用作负阻抗部件，并且去除所述节点的所述寄生成分。
4.如权利要求3所述的缓冲电路，其中，所述补偿单元包括：
电容器，其被配置成被施加作为体偏置的所述时钟信号。
5.一种半导体装置的缓冲电路，包括：
感测单元，其被配置成：与供电端子电耦接，在数据选通信号的激活时段期间感测差分输入信号的电压电平差，产生锁存控制信号以及将所述锁存控制信号提供在节点处；
激活单元，其被配置成：与接地端子电耦接，并且响应于所述数据选通信号来激活所述感测单元的电流路径；
输入单元，其被配置成：与所述激活单元电耦接，并且接收所述差分输入信号；以及
补偿单元，其与所述感测单元和所述输入单元电耦接，并且被配置成响应于时钟信号来去除所述节点的寄生成分。
6.如权利要求5所述的缓冲电路，其中，所述补偿单元被配置成：响应于所述时钟信号来用作负阻抗部件，并且去除所述节点的所述寄生成分。
7.如权利要求5所述的缓冲电路，其中，所述补偿单元被配置成响应于作为体偏置的所述时钟信号而在预定的时间内作为电容器操作。
8.一种半导体装置的缓冲电路，包括：
感测单元，其被配置成：在数据选通信号的激活时段期间感测差分输入信号的电压电平差，产生第一差分锁存控制信号并且将所述第一差分锁存控制信号提供在第一节点处，以及产生第二差分锁存控制信号并且将所述第二差分锁存控制信号提供在第二节点处；
激活单元，其被配置成响应于所述数据选通信号来激活所述感测单元的电流路径；以及
电容器，其与所述第一节点和所述第二节点电耦接，并且被配置成响应于时钟信号来去除所述第一节点和所述第二节点的寄生成分。
9.如权利要求8所述的缓冲电路，其中，所述电容器包括晶体管，所述晶体管具有与所述第一节点电耦接的栅极以及与所述第二节点电耦接的源极和漏极、并且被施加作为体偏置的所述时钟信号。
10.一种半导体装置的缓冲电路，包括：
感测电路，其被配置成：感测输入信号，产生输出信号，将所述输出信号提供在节点处，以及去除所述节点的寄生成分；以及
锁存电路，其被配置成响应于所述感测电路的所述输出信号来产生并锁存输出数据。
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