KR20210112272A - 메모리 장치 및 메모리 장치의 리드 방법 - Google Patents

메모리 장치 및 메모리 장치의 리드 방법 Download PDF

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김기석
정성욱
심창수
조건희
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삼성전자주식회사
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Abstract

메모리 장치와 메모리 장치의 리드 방법이 제공된다. 메모리 장치는, 제1 SRAM 셀, 제1 SRAM 셀과 물리적으로 분리된 제2 SRAM 셀, 제1 및 제2 SRAM 셀에 연결되고, 제1 노드와 제2 노드의 전압을 이용하여 제1 및 제2 SRAM 셀 중 어느 하나에 저장된 데이터를 센싱하는 센스 앰프, 및 센스 앰프에 연결되어 출력 전압을 출력하는 멀티플렉서를 포함하되, 제1 SRAM 셀은, 제1 SRAM 셀에 저장된 데이터를 기초로 게이팅되고, 제1 소스 라인에 연결된 제1 리드 구동 트랜지스터와, 제어 신호를 기초로 게이팅되어 제1 소스 라인과 제1 리드 비트 라인을 연결시키는 제1 리드 트랜지스터를 포함하고, 멀티플렉서는, 일단이 제1 소스 라인에 연결되고, 타단이 접지되고, 게이트 단이 제1 노드에 연결되는 제1 키퍼 트랜지스터를 포함할 수 있다.

Description

메모리 장치 및 메모리 장치의 리드 방법 {MEMORY DEVICE AND READING METHOD OF MEMORY DEVICE}
본 발명은 메모리 장치 및 메모리 장치의 리드 방법에 관한 것이다.
응용 프로세서와 같은 반도체 장치들은 복수의 기능 블록(IP)들을 포함하는 시스템 온 칩(이하, SoC)으로 구성될 수 있는데, 시스템 온 칩(SoC)에는 일반적으로 캐시 또는 버퍼 메모리의 용도로 사용되는 SRAM(Static Random Access Memory)이 포함될 수 있다. 8T-SRAM은 리드 동작 또는 라이트 동작을 위한 회로가 분리되어 있기 때문에, 리드 동작 또는 라이트 동작 각각에 대해 회로를 최적화하여 설계할 수 있다. 8T-SRAM은 리드 비트 라인(Read Bit Line, RBL)의 전압 스윙(swing)을 기초로 데이터를 리드하는데, 리드 비트 라인의 전압 레벨 스윙 폭을 줄여서 에너지 소모를 줄일 수 있는 기술이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 에너지를 절약할 수 있는 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 에너지를 절약할 수 있는 메모리 장치의 리드 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 메모리 장치는, 제1 SRAM 셀, 제1 SRAM 셀과 물리적으로 분리된 제2 SRAM 셀, 제1 및 제2 SRAM 셀에 연결되고, 제1 노드와 제2 노드의 전압을 이용하여 제1 및 제2 SRAM 셀 중 어느 하나에 저장된 데이터를 센싱하는 센스 앰프(Sense Amp.), 및 센스 앰프에 연결되어 출력 전압을 출력하는 멀티플렉서를 포함하되, 제1 SRAM 셀은, 제1 SRAM 셀에 저장된 데이터를 기초로 게이팅되고, 제1 소스 라인에 연결된 제1 리드 구동 트랜지스터와, 제어 신호를 기초로 게이팅되어 제1 소스 라인과 제1 리드 비트 라인을 연결시키는 제1 리드 트랜지스터를 포함하고, 멀티플렉서는, 일단이 제1 소스 라인에 연결되고, 타단이 접지되고, 게이트 단이 제1 노드에 연결되는 제1 키퍼 트랜지스터를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 메모리 장치의 리드 방법은, 제1 SRAM 셀, 제1 SRAM 셀에 저장된 데이터를 기초로 게이팅되고, 제1 소스 라인에 연결된 제1 리드 구동 트랜지스터, 및 리드 제어 신호를 기초로 게이팅되어 제1 소스 라인과 제1 리드 비트 라인을 연결시키는 제1 리드 트랜지스터를 제공하고, 제1 구간에서, 제1 소스 라인을 제1 전압보다 낮은 제2 전압(VSS)으로 프리디스차지(pre-discharge)하고, 제1 리드 비트 라인(RBL1,2)을 제1 전압보다 낮고, 제2 전압보다 높은 제3 전압으로 프리차지(pre-charge)하고, 제1 구간에 후속하는 제2 구간에서, 제1 비트 라인을 제3 전압에서, 제3 전압보다 낮고 제2 전압보다 높은 제4 전압으로 디스차지하고, 제1 소스 라인을 제2 전압에서, 제4 전압로 차지시켜 제1 SRAM 셀에 저장된 데이터를 리드하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 메모리 장치를 도시한 회로도이다.
도 2는 도 1의 메모리 장치의 셀 구조를 나타내는 회로도이다.
도 3은 도 1의 제1 SRAM 셀에 저장된 데이터를 예시적으로 정의한 것이다.
도 4 및 도 5는 도 1의 메모리 장치의 데이터 리드 동작을 설명하기 위한 도면들이다.
도 6은 도 1의 메모리 장치의 리드 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 몇몇 실시예에 따른 메모리 장치가 적용된 시스템을 도시한 블록도이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 메모리 장치를 도시한 회로도이다. 도 2는 도 1의 메모리 장치의 셀 구조를 나타내는 회로도이다.
먼저 도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 메모리 장치는 탑 뱅크(100-1), 바텀 뱅크(100-2), 센스 앰프(Sense Amp.)(200), 멀티플렉서(300)를 포함할 수 있다.
도 2를 추가로 참조하면, 탑 뱅크(100-1)는 복수의 SRAM 셀(110, 120, 130)을 포함할 수 있다.
제1 SRAM 셀(110)은 8T-SRAM(8T-Static Random Access Memory) 셀일 수 있다. 제1 SRAM 셀(110)은 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성된 제1 인버터(INV1)와, 하나의 PMOS 트랜지스터, 하나의 NMOS 트랜지스터로 구성된 제2 인버터(INV2)를 포함하고, 또한 워드라인 전압을 게이트 전압으로 제공받아 스위치 역할을 하는 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)를 포함한다. 제1 SRAM 셀(110)은 제1 전압(VDD)을 셀 전압으로 사용한다. 제1 인버터(INV1)와 제2 인버터(INV2)는 래치 회로를 구성하고, 래치 회로는 제1 전압(VDD)을 제공받아 제1 전압(VDD)에 의해 데이터를 유지할 수 있다. 도 2에서 제1 및 제2 NMOS 트랜지스터(MN1, MN2)는 각각 제1 레벨(예를 들어, 하이 레벨)의 워드라인 구동 전압에 턴 온(turn on)되는 NMOS 트랜지스터로 구성되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제1 및 제2 NMOS 트랜지스터(MN1, MN2)는 각각 제2 전압 레벨(예를 들어, 로우 레벨)의 워드라인 구동 전압에 턴 온 되는 PMOS 트랜지스터로 구성될 수도 있다.
제1 SRAM 셀(110)은 또한 제1 SRAM 셀(110)의 데이터 리드 동작에만 이용되는 제1 리드 트랜지스터(MN3)와 제1 리드 구동 트랜지스터(MN4)를 포함한다. 제1 리드 트랜지스터(MN3)의 소스 단은 제1 리드 비트 라인(RBL1)과 연결되고, 제1 리드 트랜지스터(MN3)의 드레인 단은 제1 리드 구동 트랜지스터의 소스 단과 연결될 수 있다. 제1 리드 트랜지스터(MN3)는 제1 제어 신호(CLK1)를 기초로 게이팅되어 제1 소스 라인(SL1)과 제1 리드 비트 라인(RBL1)을 연결시킬 수 있다. 제1 리드 구동 트랜지스터(MN4)의 소스 단은 제1 리드 트랜지스터(MN3)의 드레인 단과 연결되고, 제1 리드 구동 트랜지스터(MN4)의 드레인 단은 제1 소스 라인(SL1)과 연결될 수 있다. 제1 리드 구동 트랜지스터(MN4)는 제1 SRAM 셀(110)에 저장된 데이터를 기초로 게이팅되어 제1 리드 트랜지스터(MN3)의 드레인 단을 제1 소스 라인(SL1)과 연결시킬 수 있다. 제1 제어 신호(CLK1)는 전술한 워드라인 구동 전압과 동일할 수 있다.
몇몇 실시예에서, 제1 리드 트랜지스터(MN3)와 제1 리드 구동 트랜지스터(MN4)는 제1 레벨(예를 들어, 하이 레벨)의 전압에 의해 턴 온 되는 NMOS 트랜지스터일 수 있다. 또한, 제1 리드 트랜지스터(MN3)와 제1 리드 구동 트랜지스터(MN4)는 제1 SRAM 셀(110)의 리드 동작 시에만 이용되기 때문에, 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)와 다른 전기적 특성을 갖도록 설계될 수 있다. 즉, 제1 리드 트랜지스터(MN3)와 제1 리드 구동 트랜지스터(MN4)는 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)보다 낮은 임계 전압(Threshold Voltage)을 갖도록 설계될 수 있다. 그러나 이는 예시적인 것이고, 본 발명의 실시예는 이에 제한되지 않는다.
도 2의 각각의 SRAM 셀(110, 120, 130)은 서로 동일하거나 유사한 구조일 수 있다. 따라서 전술한 제1 SRAM 셀(110)에 대한 설명은 제2 SRAM 셀(120) 및 제3 SRAM 셀(130)에 동일하게 적용될 수 있다. 즉, 탑 뱅크(100-1)는 복수의 8T-SRAM 셀이 병렬적으로 연결되어 있는 메모리 셀일 수 있다.
또한, 바텀 뱅크(100-2)는 탑 뱅크(100-1)와 동일하거나 유사한 구조일 수 있다. 따라서, 전술한 탑 뱅크(100-1)에 대한 설명은 바텀 뱅크(100-2)에도 동일하게 적용될 수 있다. 이 경우, 도 1의 제2 리드 트랜지스터(MN15)와 제2 리드 구동 트랜지스터(MN16)는 각각 제1 리드 트랜지스터(MN3)와 제1 리드 구동 트랜지스터(MN4)와 동일하거나 유사한 구조일 수 있다.
센스 앰프(200)는 제1 내지 제5 PMOS 트랜지스터(MP1, MP2, MP3, MP4, MP5) 및 제5 내지 제8 NMOS 트랜지스터(MN5, MN6, MN7, MN8)를 포함할 수 있다.
제1 PMOS 트랜지스터(MP1)의 소스 단은 제2 노드(Q2)에 의해 게이팅되어 제1 전압(VDD)을 제공받을 수 있다. 제1 PMOS 트랜지스터(MP1)의 드레인 단은 제5 NMOS 트랜지스터(MN5) 및 제6 NMOS 트랜지스터(MN6)의 소스 단에 연결될 수 있다. 제3 PMOS 트랜지스터(MP3)는 제1 PMOS 트랜지스터(MP1)와 병렬로 연결될 수 있다. 제3 PMOS 트랜지스터(MP3)는 제어 신호(CLK)에 의해 게이팅되어 제1 전압(VDD)을 제공받을 수 있다. 마찬가지로, 제2 PMOS 트랜지스터(MP2)의 소스 단은 제1 노드(Q1)에 의해 게이팅되어 제1 전압(VDD)을 제공받을 수 있다. 제2 PMOS 트랜지스터(MP2)의 드레인 단은 제7 NMOS 트랜지스터(MN7) 및 제8 NMOS 트랜지스터(MN8)의 소스 단에 연결될 수 있다. 제4 PMOS 트랜지스터(MP4)는 제2 PMOS 트랜지스터(MP2)와 병렬로 연결될 수 있다. 제4 PMOS 트랜지스터(MP4)는 제어 신호(CLK)에 의해 게이팅되어 제1 전압(VDD)을 제공받을 수 있다. 몇몇 실시예에서, 제1 PMOS 트랜지스터(MP1)와 제2 PMOS 트랜지스터(MP2)는 동일한 임계 전압을 가질 수 있다. 본 명세서에서 임계 전압이 동일하다고 하는 것은, 두 트랜지스터가 동일한 회로 설계에 따라 제조되어 공정상의 오차 범위 이내의 미세한 차이만을 가지는 것을 의미한다.
제5 PMOS 트랜지스터(MP5)는 이퀄라이징 신호(EQ)에 의해 게이팅되어 제1 리드 비트 라인(RBL1)과 제2 리드 비트 라인(RBL2)을 연결한다.
제6 NMOS 트랜지스터(MN6)의 소스 단에는 제1 노드(Q1)가 연결되고, 제6 NMOS 트랜지스터(MN6)의 드레인 단에는 제1 리드 비트 라인(RBL1)이 연결될 수 있다. 제6 NMOS 트랜지스터(MN6)는 뱅크 인에이블 신호(BANK_EN)에 의해 게이팅되어 제1 노드(Q1)와 제1 리드 비트 라인(RBL1)을 연결시킬 수 있다. 제7 NMOS 트랜지스터(MN7)의 소스 단에는 제2 노드(Q2)가 연결되고, 제7 NMOS 트랜지스터(MN7)의 드레인 단에는 제2 리드 비트 라인(RBL2)이 연결될 수 있다. 제7 NMOS 트랜지스터(MN7)는 뱅크 인에이블 신호(BANK_EN)에 의해 게이팅되어 제2 노드(Q2)와 제2 리드 비트 라인(RBL2)을 연결시킬 수 있다. 몇몇 실시예에서, 제6 NMOS 트랜지스터(MN6)와 제7 NMOS 트랜지스터(MN7)는 동일한 임계 전압을 가질 수 있다. 제6 NMOS 트랜지스터(MN6)와 제7 NMOS 트랜지스터(MN7)의 임계 전압은 Vth로 정의한다.
제5 NMOS 트랜지스터(MN5)는 제6 NMOS 트랜지스터(MN6)와 병렬로 연결될 수 있다. 제5 NMOS 트랜지스터(MN5)는 제2 선택 신호(SEL2)에 의해 게이팅되어 제1 노드(Q1)와 제1 리드 비트 라인(RBL1)을 연결시킬 수 있다. 제8 NMOS 트랜지스터(MN8)는 제7 NMOS 트랜지스터(MN7)와 병렬로 연결될 수 있다. 제8 NMOS 트랜지스터(MN8)는 제1 선택 신호(SEL1)에 의해 게이팅되어 제2 노드(Q2)와 제2 리드 비트 라인(RBL2)을 연결시킬 수 있다.
센스 앰프(200)는 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)에서 제1 전압(VDD)을 제공받아 제1 리드 비트 라인(RBL1) 및 제2 리드 비트 라인(RBL2)을 프리차지(pre-charge)시키는 구조이므로, 센스 앰프(200)는 프리차지 회로로 동작할 수 있다. 또한, 제1 PMOS 트랜지스터(MP1)가 제2 노드(Q2)에 의해 게이팅되고, 제2 PMOS 트랜지스터(MP2)가 제1 노드(Q1)에 의해 게이팅되는 구조이므로, 센스 앰프(200)는 신호를 증폭시키는 증폭기(amplifier)로서 작동하게 된다. SRAM 셀의 데이터 리드 시 센스 앰프(200)의 동작에 대해서는 후술한다.
멀티플렉서(300)는 제6 내지 제 9 PMOS 트랜지스터(MP9) 및 제9 내지 제14 NMOS 트랜지스터(MN14)를 포함할 수 있다.
제6 PMOS 트랜지스터(MP6)의 소스 단에는 제2 노드(Q2)가 연결될 수 있고, 제7 PMOS 트랜지스터(MP7)의 소스 단에는 제1 노드(Q1)가 연결될 수 있다. 제6 PMOS 트랜지스터(MP6)는 제1 노드(Q1)에, 제7 PMOS 트랜지스터(MP7)는 제2 노드(Q2)에 의해 각각 게이팅될 수 있다. 제8 PMOS 트랜지스터(MP8)는 제2 선택 신호(SEL2)에, 제9 PMOS 트랜지스터(MP9)는 제1 선택 신호(SEL1)에 의해 각각 게이팅되어, 출력 노드(OUT)에 연결될 수 있다. 제9 NMOS 트랜지스터(MN9)는 제1 선택 신호(SEL1)에, 제10 NMOS 트랜지스터(MN10)는 제2 선택 신호(SEL2)에 의해 각각 게이팅되어, 출력 노드(OUT)에 연결될 수 있다. 제11 NMOS 트랜지스터(MN11)는 제1 리드 비트 라인(RBL1)에 연결되고, 제12 NMOS 트랜지스터(MN12)는 제2 리드 비트 라인(RBL2)에 연결될 수 있다.
제13 NMOS 트랜지스터(MN13)는 제1 노드(Q1)에 의해 게이팅되어 제1 소스 라인(SL1)을 제2 전압(예를 들면, 접지 전압)에 연결시킬 수 있다. 제14 NMOS 트랜지스터(MN14)는 제2 노드(Q2)에 의해 게이팅되어 제2 소스 라인(SL2)을 제2 전압(예를 들면, 접지 전압)에 연결시킬 수 있다. 즉, 제13 NMOS 트랜지스터(MN13) 및 제14 NMOS 트랜지스터(MN14)가 턴 온 되는 경우, 제13 NMOS 트랜지스터(MN13) 및 제14 NMOS 트랜지스터(MN14)는 제1 소스 라인(SL1)과 제2 소스 라인(SL2)을 제2 전압(VSS)으로 유지시키는 키퍼(keeper)로서 동작할 수 있다. 본 명세서에서는 제13 NMOS 트랜지스터(MN13)와 제14 NMOS 트랜지스터(MN14)가 각각 제1 키퍼 트랜지스터, 제2 키퍼 트랜지스터로 지칭될 수 있다.
다음으로, 도 3 내지 6을 참조하여 본 발명의 몇몇 실시예에 따른 메모리 장치의 동작에 대해 설명한다. 도 3 내지 5는 도 1의 메모리 셀의 데이터 리드 동작을 설명하기 위한 도면들이다. 도 6은 도 1의 메모리 장치의 리드 동작을 설명하기 위한 타이밍도이다.
도 3은 제1 SRAM 셀(110)의 동작을 설명하기 위한 제1 SRAM 셀(110)에 저장된 데이터를 예시적으로 정의한 것이다. 즉, 제1 SRAM 셀(110)의 제1 소스 노드(SN1) 전압 레벨이 로우(Low) 레벨이고, 제2 소스 노드(SN2)의 전압 레벨이 하이(High) 레벨인 경우, 제1 SRAM 셀(110)에는 데이터 "0"이 저장된다고 정의하고, 제1 소스 노드(SN1)의 전압 레벨이 하이 레벨이고, 제2 소스 노드(SN2)의 전압 레벨이 로우 레벨인 경우, 제1 SRAM 셀(110)에는 데이터 "1"이 저장된다고 정의한다. 다만, 이는 예시적인 것으로 본 발명의 실시예는 이에 한정되지 않고, 예를 들어 제1 소스 노드(SN1) 전압 레벨이 하이 레벨이고, 제2 소스 노드(SN2)의 전압 레벨이 로우 레벨인 경우 제1 SRAM 셀(110)에 데이터 "0"이 저장된다고 정의될 수도 있음을 명심하여야 한다.
도 4 및 도 5을 참조하면, 한 쌍의 인버터로 구성된 래치 회로는 데이터를 저장하는 역할을 할 수 있다. 도 4 및 도 5에서, 제1 SRAM 셀(110)에 대한 리드 동작 시, 제1 SRAM 셀(110)이 저장하고 있는 데이터가 ‘0’ 또는 ‘1’인지를 출력 노드(OUT)에 전달한다. 즉, 제1 소스 노드(SN1)의 전압 레벨이 로우 레벨인 경우(즉, 도 4) 제1 SRAM 셀(110)이 저장하고 있는 데이터가 '0'이고, 제1 소스 노드(SN1)의 전압 레벨이 하이 레벨인 경우(즉, 도 5) 제1 SRAM 셀(110)이 저장하고 있는 데이터가 '1'인 것으로 출력 노드(OUT)에 전달한다. 6T-SRAM과는 달리, 본 발명은 리드 동작에만 이용되는 2개의 트랜지스터를 이용하여 데이터를 리드하기 때문에, 제1 소스 노드(SN1)의 전압 레벨을 기초로 데이터를 리드한다.
이하에서는, 탑 뱅크(100-1)의 제1 SRAM 셀(110)이 저장하고 있는 데이터가 ‘1'인 경우, 탑 뱅크(100-1)의 제1 SRAM 셀(110)이 저장하고 있는 데이터를 리드하는 동작을 리드 1(Read 1)이라고 하고, 탑 뱅크(100-1)의 제1 SRAM 셀(110)이 저장하고 있는 데이터가 ‘0'인 경우, 탑 뱅크(100-1)의 제1 SRAM 셀(110)이 저장하고 있는 데이터를 리드하는 동작을 리드 0(Read 0)이라고 정의한다. 그러나, 후술하겠지만 제1 선택 신호(SEL1) 및 제2 선택 신호(SEL2)를 제어하여, 탑 뱅크(100-1)의 SRAM 셀에 저장된 데이터를 리드할 지, 또는 바텀 뱅크(100-2)의 SRAM 셀에 저장된 데이터를 리드할지를 결정할 수 있다. 이하에서는, 탑 뱅크(100-1)의 제1 SRAM 셀(110)이 저장하고 있는 데이터를 리드하는 동작을 설명할 것이므로, 제1 선택 신호(SEL1)를 제1 레벨(하이 레벨)로 유지하고, 제2 선택 신호(SEL2)를 제2 레벨(로우 레벨)로 유지하는 것을 가정한다. 만약 바텀 뱅크(100-2)의 SRAM 셀이 저장하고 있는 데이터를 리드하는 경우, 제1 선택 신호(SEL1)를 제2 레벨(로우 레벨)로 유지하고, 제2 선택 신호(SEL2)를 제1 레벨(하이 레벨)로 유지하여 데이터를 리드할 수 있다.
먼저, 리드 1(Read 1)의 경우, 제1 구간(T1)에서 제1 노드(Q1)와 제2 노드(Q2)는 제1 전압(VDD)으로 프리차지 된다. 제1 노드(Q1)와 제2 노드(Q2)는 제1 전압(VDD)으로 프리차지 됨에 따라, 제1 키퍼 트랜지스터(MN13) 및 제2 키퍼 트랜지스터(MN14)가 턴 온 된 상태로 유지되므로, 제1 소스 라인(SL1) 및 제2 소스 라인(SL2)는 제2 전압(VSS)으로 유지(keeping)된다. 또한, 제1 구간(T1)에서 제1 리드 비트 라인(RBL1)과 제2 리드 비트 라인(RBL2)이 제3 전압(Vtrip)으로 프리차지 된다. 여기서 제3 전압(Vtrip)은 VDD - Vth로 정의된다. 제1 구간(T1)에서 이퀄라이징 신호(EQ)가 제2 레벨(로우 레벨)로 유지되므로, 제5 PMOS 트랜지스터(MP5)가 턴 온 된 상태로 유지되고, 이에 따라 제1 리드 비트 라인(RBL1)과 제2 리드 비트 라인(RBL2)의 전압은 서로 동일하게 유지된다.
제1 구간(T1) 종료 시점(제1 구간에 후속하는 제2 구간 시작 시점)에서, 이퀄라이징 신호(EQ)가 제1 레벨(하이 레벨)로 풀 업 되어, 제5 PMOS 트랜지스터(MP5)가 턴 오프 된다. 동시에, 제어 신호(CLK)가 제2 레벨(로우 레벨)에서 제1 레벨(하이 레벨)로 풀 업 된다. 제어 신호(CLK)가 제2 레벨로 풀 업 되는 것에 대응하여, 제1 리드 트랜지스터(MN3)가 턴 온 되어 제1 리드 비트 라인(RBL1)과 제1 소스 라인(SL1)이 연결된다. 또한, 제어 신호(CLK)가 제2 레벨로 풀 업 되는 것에 대응하여, 제3 PMOS 트랜지스터(MP3) 및 제4 PMOS 트랜지스터(MP4)가 턴 오프 되고, 따라서 제1 노드(Q1)와 제2 노드(Q2)가 디스차지(discharge)된다. 제1 리드 비트 라인(RBL1)과 제1 소스 라인(SL1)이 연결되어, 전하를 공유(charge sharging)하므로, 제1 리드 비트 라인(RBL1)이 제4 전압(Va)으로 디스차지 되고, 제1 소스 라인(SL1)은 제4 전압(Va)으로 차지 된다. 이 때, 제1 노드(Q1) 가 디스차지 됨에 따라, 제1 키퍼 트랜지스터(MN13) 는 턴 오프 된다. 따라서, 제1 리드 비트 라인(RBL1)이 제2 전압(VSS)으로 디스차지 되지 않고, 제4 전압(Va)으로 유지될 수 있다.
제2 리드 비트 라인(RBL2)과 달리, 데이터가 리드되는 탑 뱅크(100-1)의 제1 SRAM 셀(110)에 연결된 제1 리드 비트 라인(RBL1)이 디스차지 됨에 따라, 제1 노드(Q1)가 제2 노드(Q2)보다 더 빠르게 디스차지 된다. 제1 노드(Q1)가 디스차지 되면서 제2 PMOS 트랜지스터(MP2)를 턴 온 시키고, 제2 노드(Q2)는 제1 전압(VDD)과 연결되어 제1 전압(VDD) 상태를 유지한다. 반면, 제1 노드(Q1)는 제4 전압(Va)으로 디스차지 된다. 이에 따라, 출력 노드(OUT)에는 제2 노드(Q2)가 연결되어 제1 전압(VDD)이 된다. 즉, 멀티플렉서(300)는 데이터 드라이버(미도시)에 '1'의 디지털 출력을 전달한다.
다음으로, 리드 1(Read 1)을 종료하고, 리드 0(Read 0)을 시작하기 전, 메모리 장치를 리셋할 필요가 있다. 제3 구간(T3)에서, 제어 신호(CLK)가 제2 레벨로 풀 다운되어 제1 노드(Q1) 및 제2 노드(Q2)를 제1 전압(VDD)으로 프리차지 한다. 이에 따라, 제1 리드 비트 라인(RBL1)과 제2 리드 비트 라인(RBL2)이 제3 전압(Vtrip)으로 프리차지 된다. 제1 리드 비트 라인(RBL1)과 제2 리드 비트 라인(RBL2)이 제1 전압(VDD)으로 프리차지 되는 것이 아니라, 각각 제1 노드(Q1) 및 제2 노드(Q2)를 통해 제3 전압(Vtrip)으로 프리차지 되기 때문에, 프리차지 속도가 충분히 빠를 수 있다. 또한, 리드 1(Read 1)에서, 제1 리드 비트 라인(RBL1)을 4 전압(Va)으로 유지하였기 때문에, 제2 전압(VSS)까지 디스차지 하고 다시 프리차지 하는 것에 비해 더 적은 에너지가 소비된다. 즉, 제1 리드 비트 라인(RBL1)의 전압 스윙 폭이 줄어든다.
이후, 제4 구간(T4)에서 리드 0(Read 0)을 시작한다. 제4 구간(T4) 시작 시점에서, 제어 신호(CLK)가 제1 레벨(하이 레벨)로 풀 업 된다. 이 때, 제1 선택 신호(SEL1)가 제1 레벨(하이 레벨)이므로, 제8 NMOS 트랜지스터(MN8)를 턴 온 한다. 이에 따라, 제2 노드(Q2)가 제1 노드(Q1)보다 빠르게 디스차지 된다. 제2 노드(Q2)가 빠르게 디스차지 됨에 따라, 제1 PMOS 트랜지스터(MP1)를 턴 온 시켜, 제1 노드(Q1)의 전압을 제1 전압(VDD)으로 유지시킨다. 따라서, 제1 리드 비트 라인(RBL1)의 전압이 제3 전압(Vtrip)으로 유지된다. 따라서 제1 노드(Q1)와 제2 노드(Q2) 사이의 전압 차가 없게 된다. 이에 따라, 출력 노드(OUT)는 제2 전압(VSS)이 된다. 즉, 멀티플렉서(300)는 데이터 드라이버(미도시)에 '0'의 디지털 출력을 전달한다.
전술한 메모리 장치의 리드 동작은 제1 리드 비트 라인(RBL1)이 제3 전압(Vtrip)과 제4 전압(Va) 사이를 스윙(swing)하며 데이터를 리드하기 때문에, 제1 리드 비트 라인(RBL1)이 제1 전압(VDD)과 제2 전압(VSS) 사이를 스윙하며 데이터를 리드하는 방식에 비해 에너지를 절약할 수 있다.
도 7은 본 발명의 몇몇 실시예에 따른 메모리 장치가 적용된 시스템을 도시한 블록도이다. 도 7의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 7의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 7을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(1130)를 더 포함할 수 있다. 이와 같은 가속기(1130)는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) V-NAND(Vertical NAND) 구조의 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(Universal Flash Storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는 외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe, IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC, UFS, eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100-1 : 탑 뱅크
100-2 : 바텀 뱅크
110 : 제1 SRAM 셀
SL1 : 제1 소스 라인
RBL1 : 제1 리드 비트 라인
200 : 센스 앰프
300 : 멀티플렉서
INV1 : 제1 인버터
INV2 : 제2 인버터
BANK_EN : 뱅크 인에이블 신호
VDD : 제1 전압
VSS : 제2 전압
Vtrip : 제3 전압
Va : 제4 전압
OUT : 출력 노드
MN13 : 제1 키퍼 트랜지스터
MN14 : 제2 키퍼 트랜지스터

Claims (10)

  1. 제1 SRAM 셀;
    상기 제1 SRAM 셀과 물리적으로 분리된 제2 SRAM 셀;
    상기 제1 및 제2 SRAM 셀에 연결되고, 제1 노드와 제2 노드의 전압을 이용하여 상기 제1 및 제2 SRAM 셀 중 어느 하나에 저장된 데이터를 센싱하는 센스 앰프(Sense Amp); 및
    상기 센스 앰프에 연결되어 출력 전압을 출력하는 멀티플렉서를 포함하되,
    상기 제1 SRAM 셀은, 상기 제1 SRAM 셀에 저장된 데이터를 기초로 게이팅되고, 제1 소스 라인에 연결된 제1 리드 구동 트랜지스터와, 제어 신호를 기초로 게이팅되어 상기 제1 소스 라인과 제1 리드 비트 라인을 연결시키는 제1 리드 트랜지스터를 포함하고,
    상기 멀티플렉서는, 일단이 상기 제1 소스 라인에 연결되고, 타단이 접지되고, 게이트 단이 상기 제1 노드에 연결되는 제1 키퍼 트랜지스터를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제2 SRAM 셀은, 상기 제2 SRAM 셀에 저장된 데이터를 기초로 게이팅되고, 제2 소스 라인에 연결된 제2 리드 구동 트랜지스터와, 제어 신호를 기초로 게이팅되어 상기 제2 소스 라인과 제2 리드 비트 라인을 연결시키는 제2 리드 트랜지스터를 포함하고,
    상기 멀티플렉서는, 일단이 상기 제2 소스 라인에 연결되고, 타단이 접지되고, 게이트 단이 상기 제2 노드에 연결되는 제2 키퍼 트랜지스터를 더 포함하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 센스 앰프는, 일단이 상기 제1 노드와 연결되고, 타단이 상기 제1 리드 비트 라인과 연결되어, 상기 제1 리드 비트 라인을 차지시키는 제1 NMOS 트랜지스터, 및 일단이 상기 제2 노드와 연결되고, 타단이 상기 제2 리드 비트 라인과 연결되어 상기 제2 리드 비트 라인을 차지시키는 제2 NMOS 트랜지스터를 포함하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 센스 앰프는, 상기 제2 노드에 의해 게이팅되어 상기 제1 노드를 차지시키는 제1 PMOS 트랜지스터, 및 상기 제1 노드에 의해 게이팅되어 상기 제2 노드를 차지시키는 제2 PMOS 트랜지스터를 포함하는 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터는 동일한 임계 전압(Threshold Voltage)을 갖는 메모리 장치.
  6. 제 1항에 있어서,
    상기 제1 리드 트랜지스터와, 상기 제1 키퍼 트랜지스터는 NMOS 트랜지스터인 메모리 장치.
  7. 제1 SRAM 셀, 상기 제1 SRAM 셀에 저장된 데이터를 기초로 게이팅되고, 제1 소스 라인에 연결된 제1 리드 구동 트랜지스터, 및 리드 제어 신호를 기초로 게이팅되어 상기 제1 소스 라인과 제1 리드 비트 라인을 연결시키는 제1 리드 트랜지스터를 제공하고,
    제1 구간에서, 상기 제1 소스 라인을 제1 전압보다 낮은 제2 전압으로 프리디스차지(pre-discharge)하고, 상기 제1 리드 비트 라인을 상기 제1 전압보다 낮고, 상기 제2 전압보다 높은 제3 전압으로 프리차지(pre-charge)하고,
    상기 제1 구간에 후속하는 제2 구간에서, 상기 제1 리드 비트 라인을 상기 제3 전압에서, 상기 제3 전압보다 낮고 상기 제2 전압보다 높은 제4 전압으로 디스차지 하고, 상기 제1 소스 라인을 상기 제2 전압에서, 상기 제4 전압으로 차지시켜 상기 제1 SRAM 셀에 저장된 데이터를 리드하는 것을 포함하는 메모리 장치의 리드 방법.
  8. 제 7항에 있어서,
    일단이 제1 노드와 연결되고, 타단이 상기 제1 리드 비트 라인과 연결되어, 상기 제1 리드 비트 라인을 차지시키는 제1 NMOS 트랜지스터와,
    일단이 제2 노드와 연결되고, 타단이 제2 리드 비트 라인과 연결되어 상기 제2 리드 비트 라인을 차지시키는 제2 NMOS 트랜지스터를 제공하고,
    상기 제1 노드를 상기 제1 전압에서 상기 제4 전압으로 디스차지 하고,
    상기 제2 노드를 상기 제1 전압으로 유지시키고,
    상기 제1 노드와 상기 제2 노드의 전압 차이를 기초로 상기 제1 SRAM 셀에 저장된 데이터를 리드하는 것을 더 포함하는 메모리 장치의 리드 방법.
  9. 제 8항에 있어서,
    상기 제1 리드 비트 라인이 상기 제3 전압에서 상기 제4 전압으로 디스차지 되는 것에 기초하여, 상기 제2 리드 비트 라인의 전압을 상기 제2 전압으로 유지시키는 것을 더 포함하는 메모리 장치의 리드 방법.
  10. 제 7항에 있어서,
    상기 제4 전압은, 상기 제3 전압의 상기 제1 리드 비트 라인이 상기 제2 전압의 상기 제1 소스 라인과 차지 공유(charge sharing)하여 상기 제1 리드 비트 라인에 형성되는 전압인 메모리 장치의 리드 방법.
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