TW202410041A - 靜態隨機存取記憶體 - Google Patents

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Abstract

一種靜態隨機存取記憶體包括：記憶體胞元，儲存資料；參考電壓產生器，產生參考電壓；預充電電路，藉由位元線而與記憶體胞元連接，藉由參考位元線而與參考電壓產生器連接，且對位元線及參考位元線進行預充電；以及感測放大器，與位元線及參考位元線連接，對位元線的電壓與參考位元線的電壓進行比較以產生比較結果，且基於比較結果來確定儲存於記憶體胞元中的資料的值。參考電壓產生器包括第一類型電晶體。

Description

包括參考電壓產生器的SRAM及其讀取方法
本文中闡述的本揭露的實施例是有關於一種半導體裝置，且更具體而言，是有關於一種包括單條位元線且使用參考電壓實行讀取操作的靜態隨機存取記憶體（SRAM）。 [相關申請案的交叉參考]
本美國非臨時專利申請案根據35 U.S.C. § 119主張優先於在2022年8月30日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0109484號，所述韓國專利申請案的揭露內容全文併入本案供參考。
可相依於記憶體胞元的結構而將靜態隨機存取記憶體（static random access memory，SRAM）分類為單位元線型SRAM或雙位元線型SRAM。單位元線型SRAM包括用於自記憶體胞元輸出電壓的一條位元線且包括用於產生單獨參考電壓的參考電壓產生器。雙位元線型SRAM包括用於自記憶體胞元輸出電壓的位元線及互補位元線。
SRAM可使用感測放大器來對電壓進行比較。舉例而言，可使用差動型感測放大器（differential-type sense amplifier）來確定儲存於單位元線型SRAM胞元中的資料。即，感測放大器可藉由對與記憶體胞元連接的位元線的電壓和與參考電壓產生器連接的參考位元線的電壓進行比較來確定儲存於記憶體胞元中的資料的值。
由於差動型感測放大器即使在輸入電壓差小的情況下亦會穩定地進行操作，因此差動型感測放大器可用於高效能SRAM中。然而，很難產生差動型感測放大器所需的具有適當的窄分佈寬度的穩定參考電壓。
本揭露的實施例提供一種用於在包括單條位元線的SRAM中產生穩定參考電壓的參考電壓產生器。
根據實施例，一種靜態隨機存取記憶體包括：記憶體胞元，儲存資料；參考電壓產生器，產生參考電壓；預充電電路，藉由位元線而與記憶體胞元連接，藉由參考位元線而與參考電壓產生器連接，且對位元線及參考位元線進行預充電；以及感測放大器，與位元線及參考位元線連接，對位元線的電壓與參考位元線的電壓進行比較，且基於比較來確定儲存於記憶體胞元中的資料的值。參考電壓產生器包括第一類型電晶體。
根據實施例，一種靜態隨機存取記憶體包括：記憶體胞元，儲存資料；參考電壓產生器，產生參考電壓；預充電電路，藉由位元線而與記憶體胞元連接，藉由參考位元線而與參考電壓產生器連接，且對位元線及參考位元線進行預充電；以及感測放大器，與位元線及參考位元線連接，對位元線的電壓與參考位元線的電壓進行比較且基於比較的結果來確定儲存於記憶體胞元中的資料的值。參考電壓產生器包括：第一PMOS電晶體，連接於提供電源電壓的端子與用於輸出參考電壓的第一節點之間且因應於第一電壓而進行操作；第二PMOS電晶體，連接於第一節點與第二節點之間且因應於參考電壓賦能訊號而進行操作；以及至少一個NMOS電晶體，連接於第二節點與提供接地電壓的端子之間且因應於第二電壓而進行操作。
根據實施例，一種靜態隨機存取記憶體包括：記憶體胞元，儲存資料；參考電壓產生器，產生參考電壓；預充電電路，藉由位元線而與記憶體胞元連接，藉由參考位元線而與參考電壓產生器連接，且對位元線及參考位元線進行預充電；以及感測放大器，與位元線及參考位元線連接，對位元線的電壓與參考位元線的電壓進行比較，且基於比較的結果來確定儲存於記憶體胞元中的資料的值。參考電壓產生器包括：第一PMOS電晶體，連接於提供電源電壓的端子與用於輸出參考電壓的第一節點之間且因應於第一電壓而進行操作；第二PMOS電晶體，連接於第一節點與第二節點之間且因應於參考電壓賦能訊號而進行操作；至少一個第三PMOS電晶體，連接於第二節點與提供接地電壓的端子之間且被配置成因應於第一電壓而進行操作；以及至少一個第一NMOS電晶體，連接於第二節點與提供接地電壓的端子之間且被配置成因應於第二電壓而進行操作。
下文將詳細及清楚地闡述本揭露的實施例，以使此項技術中具有通常知識者可實施本發明。
在詳細說明中，參照用語「單元」、「模組」、「區塊」、「…件（er/or）」等闡述的組件及圖式中所示的功能區塊將利用軟體、硬體或其組合來實施。舉例而言，軟體可為機器碼、韌體、嵌入式碼及應用軟體。舉例而言，硬體可包括電性電路、電子電路、處理器、電腦、積體電路、積體電路核心、壓力感測器、慣性感測器、微機電系統（microelectromechanical system，MEMS）、被動元件或其組合。
圖1是根據本揭露實施例的SRAM的方塊圖。
SRAM 100可包括預充電電路110、參考電壓產生器120、感測放大器130、切換電路140及記憶體胞元MC。
記憶體胞元MC可為SRAM胞元，SRAM胞元包括一或多個p通道金屬氧化物半導體（p-channel metal-oxide semiconductor，PMOS）電晶體及一或多個n通道金屬氧化物半導體（n-channel metal-oxide semiconductor，NMOS）電晶體。記憶體胞元MC可為包括單條位元線的SRAM胞元。即，基於藉由一條位元線BL自記憶體胞元MC輸出的訊號來確定資料，此與具有雙位元線結構且藉由對自兩條位元線輸出的訊號的差進行感測來確定資料的SRAM不同。
記憶體胞元MC可包括用於對資料進行鎖存的兩個反相器以及對位元線BL與記憶體胞元MC的鎖存器進行連接的轉移閘電晶體。本揭露的實施例可應用於以下SRAM，所述SRAM藉由一條位元線輸出儲存於記憶體胞元中的資料，而不論記憶體胞元的配置如何。
預充電電路110可對位元線BL及參考位元線BL_ref進行預充電或者可利用相同的電壓使位元線BL與參考位元線BL_ref均衡（equalize）。預充電電路110可包括PMOS電晶體及/或NMOS電晶體，且可將自外部提供的電壓（例如，電源電壓）傳輸至位元線BL及參考位元線BL_ref。
參考電壓產生器120可產生用於確定儲存於記憶體胞元MC中的資料的參考電壓Vref。參考電壓Vref可藉由參考位元線BL_ref輸出。在確定儲存於記憶體胞元MC中的資料的情形中，當藉由位元線BL輸出的電壓的位準高於藉由參考位元線BL_ref輸出的電壓的位準時，可確定出記憶體胞元MC對第一值（即，「0」或「1」）的資料進行儲存。相反，當藉由位元線BL輸出的電壓的位準低於藉由參考位元線BL_ref輸出的電壓的位準時，可確定出記憶體胞元MC對與第一值不同的第二值（即，「1」或「0」）的資料進行儲存。
參考電壓產生器120可被配置成產生一致位準的參考電壓Vref。舉例而言，參考電壓產生器120可包括分壓器，且分壓器可由多個電晶體構成。在實施例中，構成參考電壓產生器120的所述多個電晶體可利用第一類型電晶體（例如，PMOS電晶體）來實施。在另一實施例中，構成參考電壓產生器120的所述多個電晶體可利用第二類型電晶體（例如，NMOS電晶體）來實施。在另一實施例中，構成參考電壓產生器120的所述多個電晶體可利用第一類型電晶體與第二類型電晶體的組合來實施。稍後將詳細闡述參考電壓產生器120的配置及操作。
感測放大器130可藉由對位元線BL與參考位元線BL_ref的電壓差進行感測來對儲存於記憶體胞元MC中的資料進行感測。在實施例中，感測放大器130是差動型感測放大器。感測放大器130可輸出感測結果作為訊號SOUT。感測放大器130可包括PMOS電晶體及NMOS電晶體。
因應於感測放大器賦能訊號SAE，切換電路140可將記憶體胞元MC與預充電電路110及感測放大器130連接，或者可將記憶體胞元MC與預充電電路110及感測放大器130斷開。因應於感測放大器賦能訊號SAE，切換電路140可將參考電壓產生器120與預充電電路110及感測放大器130連接，或者可將參考電壓產生器120與預充電電路110及感測放大器130斷開。
在實施例中，切換電路140可包括PMOS電晶體MP1，PMOS電晶體MP1用於藉由位元線BL將自記憶體胞元MC輸出的訊號傳輸至感測放大器130。電晶體MP1可連接於記憶體胞元MC與節點N1之間。切換電路140可更包括PMOS電晶體MP2，PMOS電晶體MP2用於藉由參考位元線BL_ref將自參考電壓產生器120輸出的訊號（即，Vref）傳輸至感測放大器130。電晶體MP2可連接於參考電壓產生器120與節點N2之間。舉例而言，電晶體MP1及MP2可被稱為「切換電晶體」。
然而，切換電路140的配置並不限於此。舉例而言，切換電路140可更包括各種組件，所述各種組件用於將自記憶體胞元MC輸出的訊號及參考電壓Vref傳輸至感測放大器130。
圖2是示出圖1所示SRAM的配置的電路圖。
預充電電路110可包括電晶體MP3、MP4及MP5。電晶體MP3可連接於節點N1與供應電源電壓VDD的端子之間。電晶體MP4可連接於節點N2與供應電源電壓VDD的端子之間。電晶體MP5可連接於節點N1與節點N2之間。因應於感測放大器預充電訊號SAPCH，電晶體MP3、MP4及MP5可對節點N1及N2進行預充電或者使節點N1與N2均衡。在實施例中，電晶體MP3、MP4及MP5的閘極連接至彼此且接收感測放大器預充電訊號SAPCH。
感測放大器130可被配置成對位元線BL與參考位元線BL_ref的電壓差進行感測。在實施例中，感測放大器130是鎖存器型感測放大器。在實施例中，感測放大器130包括由電晶體MP6與MN1構成的第一反相器（或第一鎖存器）及由電晶體MP7與MN2構成的第二反相器（或第二鎖存器）。第一反相器（或第一鎖存器）的輸入端子與第二反相器（或第二鎖存器）的輸出端子可彼此連接，且第一反相器（或第一鎖存器）的輸出端子與第二反相器（或第二鎖存器）的輸入端子可彼此連接。第一反相器（或第一鎖存器）的輸出端子及第二反相器（或第二鎖存器）的輸入端子可與節點N1連接，且第二反相器（或第二鎖存器）的輸出端子及第一反相器（或第一鎖存器）的輸入端子可與節點N2連接。在實施例中，電晶體MN1及MN2的源極端子與節點N3連接。
電晶體MN3可因應於感測放大器賦能訊號SAE而進行操作。舉例而言，可因應於感測放大器賦能訊號SAE具有邏輯高值而使電晶體MN3接通，且因此，節點N3可接地。在此種情形中，可向電晶體MN1及MN2的源極端子提供接地電壓。可因應於感測放大器賦能訊號SAE具有邏輯低值而使電晶體MN3關斷，且因此，節點N3可被浮置。電晶體MN3可被稱為「切換電晶體」。
作為實例而在圖2中示出電壓鎖存器型感測放大器的配置，但本揭露並不限於此。即，本揭露的參考電壓產生器120可應用於能夠藉由對自記憶體胞元MC輸出的電壓與自參考電壓產生器120輸出的參考電壓Vref進行比較來確定儲存於記憶體胞元MC中的值的各種鎖存器型感測放大器。
圖3是示出圖2所示感測放大器的偏置電壓分佈且示出參考電壓分佈的曲線圖。
詳言之，圖3所示偏置電壓分佈代表一個記憶體裝置中所包括的全部感測放大器中所包括的電晶體的偏置電壓的分佈。圖6所示參考電壓分佈代表由一個記憶體裝置中所包括的全部參考電壓產生器產生的參考電壓的分佈。
參照圖3所示曲線圖之中與對資料「0」進行讀取相關聯的曲線圖（讀取「0」），參與對資料「0」進行讀取的電晶體的偏置電壓可自「a」分佈至「c」，且具有與「b」對應的偏置電壓的電晶體的數目可為最多的。類似地，參照與對資料「1」進行讀取相關聯的曲線圖（讀取「1」），參與對資料「1」進行讀取的電晶體的偏置電壓可自「d」分佈至「f」，且具有與「e」對應的偏置電壓的電晶體的數目可為最多的。如圖3中所示，可能存在其中兩個分佈彼此交疊的時段（即，自「d」至「c」的時段）。
同時，由於構成感測放大器的電晶體的偏置電壓的分佈相依於製造半導體裝置的製程的特性，因此在製造SRAM之後可能不容易實行用於使偏置電壓的分佈的寬度變窄的修整。因此，為了減少SRAM的讀取誤差，首先，參考電壓Vref的量值應分佈於「b」與「e」之間，且需要盡可能地使參考電壓（Vref）分佈的寬度變窄。
在實施例中，本揭露的參考電壓產生器120（參照圖2）可產生具有穩定值的參考電壓Vref，且另外，可實行修整功能，使得實際將輸出的參考電壓Vref的值具有預期值。舉例而言，可在製造SRAM之後在測試製程中針對每一參考電壓產生器120實行是否對參考電壓實行修整以及詳細的修整值。舉例而言，可基於分壓原理來實行修整。將參照圖4闡述由參考電壓產生器120實行的修整。
圖4及圖5是示出圖2中所示的參考電壓產生器120的配置的電路圖。
參照圖4，參考電壓產生器120可包括參考電壓產生電路122及參考電壓修整電路124。
參考電壓產生電路122可被配置成對電源電壓VDD進行分壓，以獲得適當位準的電壓（即，參考電壓）。作為實施分壓器的實例，參考電壓產生電路122可包括：設置於提供電源電壓VDD的端子與節點N4之間且實行電阻器的功能的至少一個PMOS電晶體；以及設置於節點N4與接地電壓之間且實行電阻器的功能的至少一個PMOS電晶體。
電晶體MP10可連接於提供電源電壓VDD的端子與節點N4之間且可因應於電壓V1而進行操作。舉例而言，可向電晶體MP10的閘極施加電壓V1。在本文中，電壓V1可為用於總是使電晶體MP10接通的電壓。作為另一選擇，電壓V1可為在參考電壓產生器120的操作期間用於使電晶體MP10接通的電壓。舉例而言，電壓產生器可總是向電晶體MP10的閘極提供電壓V1或者僅在參考電壓產生器120被操作時提供電壓V1。
電晶體MP11可連接於節點N4與節點N5之間。在參考電壓產生器120的操作期間，電晶體MP11可因應於參考電壓賦能訊號Ref_EN而進行操作。舉例而言，可自控制邏輯電路接收參考電壓賦能訊號Ref_EN。舉例而言，控制邏輯電路可位於電壓產生電路122的外部。
在實施例中，可在節點N5與提供接地電壓的端子之間連接兩個串（string）。第一串可包括串聯連接於節點N5與提供接地電壓的端子之間的電晶體MP15與MP16，且第二串可包括串聯連接於節點N5與提供接地電壓的端子之間的電晶體MP17與MP18。電晶體MP15、MP16、MP17及MP18可因應於電壓V1而進行操作。
在感測放大器130的感測操作期間（參照圖3），當電晶體MP11被參考電壓賦能訊號Ref_EN接通時，可藉由根據與電晶體MP10對應的電阻值及與電晶體MP11、MP15、MP16、MP17及MP18對應的電阻值進行的分壓而自節點N4輸出參考電壓Vref。
圖4中示出其中電晶體MP15、MP16、MP17及MP18被電壓V1同時接通的實例，但電晶體MP15、MP16、MP17及MP18可被彼此獨立地控制。在此種情形中，電晶體MP15的閘極電極與電晶體MP16的閘極電極可彼此連接以便被同時控制，且電晶體MP17的閘極電極與電晶體MP18的閘極電極可彼此連接以便被同時控制。
參考電壓修整電路124可被配置成對參考電壓Vref的位準進行修整。參考電壓修整電路124可包括與節點N4串聯連接的PMOS電晶體MP12、MP13及MP14。電晶體MP13及MP14可因應於修整控制訊號mcs_Ref而進行操作。舉例而言，可自控制邏輯電路接收修整控制訊號mcs_Ref。
在感測放大器130的感測操作期間（參照圖3），當電晶體MP12被參考電壓賦能訊號Ref_EN接通且電晶體MP13及MP14被修整控制訊號mcs_Ref接通時，可由電晶體MP12、MP13及MP14引入電壓降，且因此，可對參考電壓Vref的值進行修整。
在實施例中，在SRAM 100（參照圖1）的測試操作期間，可在參考電壓產生電路122產生參考電壓時判斷是否對參考電壓修整電路124進行操作。舉例而言，當在不對參考電壓修整電路124進行操作的條件下獲得具有期望值的參考電壓Vref時，可能不需要對參考電壓修整電路124進行操作。因此，可對SRAM進行設定，使得即使參考電壓產生器120進行操作，參考電壓修整電路124亦不會對參考電壓Vref進行修整。
同時，在圖4中，電晶體MP15、MP16、MP17及MP18的佈置及連接關係旨在產生具有期望位準的參考電壓Vref。因此，即使參考電壓產生器120使用參考電壓修整電路124來改變參考電壓Vref的位準，參考電壓產生電路122中所包括的PMOS電晶體的佈置及連接關係亦可不同於圖4中所示的PMOS電晶體的佈置及連接關係。
在實施例中，如圖5中所示，更多的串可與節點N5連接。另外，與節點N5連接的每一串可包括二或更多個PMOS電晶體。舉例而言，包括MP15及MP16的串可另外包括M17。另外，與圖式中所示的實例不同，每一串可僅包括一個PMOS電晶體。舉例而言，在實施例中可省略MP16或M18。
同時，在圖4及圖5中示出其中構成參考電壓產生器120的全部電晶體是PMOS電晶體的實施例，且此是為了穩定地產生參考電壓Vref。此將參照圖6所示曲線圖進行闡述。
圖6是示出包括本揭露的SRAM的記憶體裝置的電晶體的分佈的圖。
在圖6中，橫軸代表NMOS電晶體的屬性，且縱軸代表PMOS電晶體的屬性。在本文中，PMOS電晶體與NMOS電晶體可為藉由相同製程提供的電晶體。每一電晶體可具有以下五種狀態中的一者：TT、SS、SF、FS及FF。在指示每一狀態的兩個字母中，第一個字母可指示NMOS屬性且第二個字母可指示PMOS屬性。字母「S」指示慢胞元，字母「F」指示快胞元，字母「T」指示典型胞元或目標胞元。快胞元可具有以下屬性：操作速度快、驅動能力優異及洩漏少。相反，慢胞元可能具有以下屬性：操作速度慢、驅動能力低及洩漏多。
可在圖6所示分佈圖的整個區域之上分佈藉由相同製程由相同晶圓製造的電晶體。PMOS電晶體的分佈可不同於NMOS電晶體的分佈，且在相鄰區域中形成的相同類型的電晶體可具有相同屬性的幾率為高的。即，形成於相鄰區域中的PMOS電晶體可為同一快胞元的幾率為高的，可為同一典型胞元的幾率為高的，或者可為同一慢胞元的幾率為高的。
相反，即使電晶體藉由相同製程由相同晶圓形成於相鄰區域中，PMOS電晶體與NMOS電晶體亦可具有不同的屬性。舉例而言，在其中參考電壓產生器120包括PMOS電晶體及NMOS電晶體的情形中，PMOS電晶體可具有快胞元的屬性且NMOS電晶體可具有慢胞元的屬性。作為另一種選擇，PMOS電晶體可具有慢胞元的屬性且NMOS電晶體可具有快胞元的屬性。在此種情形中，可能由於PMOS電晶體與NMOS電晶體的驅動能力差異而不會產生期望值的參考電壓Vref。
根據本揭露，參考電壓產生器120（參照圖3及圖4）可被配置成基於上述屬性而包括相同類型的電晶體（即，PMOS電晶體）。因此，由於參考電壓產生器120是利用具有類似屬性的相同類型的電晶體來實施，因此由參考電壓產生器120分別產生的參考電壓Vref之間的差可為小的。即，參考電壓產生器120可產生對圖3中所示的分佈不敏感的參考電壓Vref。
圖7是示出本揭露的SRAM的操作波形的圖。
參照圖2、圖4及圖7，當選擇作為讀取操作目標的字元線WL時，可開始對儲存於記憶體胞元MC中的值「1」進行讀取的操作。
在時間點t1處，可由列解碼器來選擇字元線WL，且可利用邏輯高位準的電壓來對所選擇的字元線WL進行驅動。之後，可由控制邏輯電路對參考電壓賦能訊號Ref_EN進行啟用（即，低賦能），且可將參考電壓賦能訊號Ref_EN輸入至參考電壓產生器120。參考電壓產生器120可因應於參考電壓賦能訊號Ref_EN而產生參考電壓Vref。
由於參考電壓Vref是藉由參考位元線BL_ref輸出，因此參考位元線BL_ref的電壓位準可降低且然後可維持一致。在產生參考電壓Vref的同時，可藉由位元線BL輸出儲存於記憶體胞元MC中的電荷，且因此，位元線BL的電壓位準VBL可以平緩的斜率降低。
緊接在時間點t2之前，可藉由感測放大器賦能訊號SAE而使電晶體MP1、MP2及MN3接通。因此，位元線BL可與節點N1連接且參考位元線BL_ref可與節點N2連接。
在時間點t2處，感測放大器130可對位元線BL的電壓位準VBL與參考位元線BL_ref的電壓位準（即，Vref）進行比較。當參考位元線BL_ref的電壓位準Vref與位元線BL的電壓位準VBL之間的差大於或等於特定值（即△V）時，可確定出儲存於記憶體胞元MC中的值是「1」，且可輸出訊號SOUT作為辨別結果。
之後，在自t4至t6的時間段中，可實行用於對儲存於記憶體胞元MC中的值「0」進行讀取的操作。對資料「0」進行讀取的操作可大部分類似於對資料「1」進行讀取的操作。然而，由於儲存於記憶體胞元MC中的值，因此可使位元線BL的電壓位準VBL維持一致。當位元線BL的電壓位準VBL與參考位元線BL_ref的電壓位準Vref之間的差大於或等於特定值（即△V）時，可確定出儲存於記憶體胞元MC中的值是「0」且可輸出訊號SOUT作為辨別結果。
圖8是示出圖2中所示的參考電壓產生器120的配置的電路圖。為了更佳地理解，除了參考電壓產生器120之外，亦一起示出構成SRAM的任何其他組件。
參考電壓產生器120可包括參考電壓產生電路122及參考電壓修整電路124。參考電壓產生電路122可包括PMOS電晶體MP10及MP11以及NMOS電晶體MN11、MN12、MN13及MN14，且參考電壓修整電路124可包括PMOS電晶體MP12、MP13及MP14。
參考電壓產生器120的基本功能及操作可大部分相同於參照圖4闡述的參考電壓產生器120的基本功能及操作。即，電壓V1可為用於總是使電晶體MP10接通的電壓，且電壓V2可為用於總是使電晶體MN11、MN12、MN13及MN14接通的電壓。作為另一種選擇，電壓V1及電壓V2可為當電晶體MP11被接通時用於使電晶體MP10、MN11、MN12、MN13及MN14接通的電壓。
在另一實施例中，可不同地改變或修改參考電壓產生電路122的NMOS電晶體的佈置及/或連接關係。舉例而言，包括電晶體MN11及MN12的串及/或包括電晶體MN13及MN14的串可更包括NMOS電晶體。相反，示出其中與節點N5連接的每一串包括兩個NMOS電晶體的實例，但每一串可僅包括一個NMOS電晶體。
根據SRAM的製造製程，構成圖8所示參考電壓產生器120的電晶體中的一些電晶體的驅動能力可不同於構成圖4所示參考電壓產生器120的電晶體的驅動能力。原因可能在於使節點N3接地的電晶體MN3是NMOS電晶體。
舉例而言，當感測放大器130的NMOS電晶體MN3屬於慢型時（即，當驅動能力低時），當電晶體MN3被接通時節點N3的電壓位準降低的速度（或斜率）可為慢的。因此，當使用如圖4中所示的僅由PMOS電晶體構成的參考電壓產生器來產生參考電壓Vref時，可能由於感測放大器賦能訊號SAE被啟用的時序與節點N3的電壓位準降低的斜率失配而發生讀取錯誤。此可意指構成參考電壓產生器120的電晶體對感測放大器130的電晶體MN3進行追蹤的能力降低。
根據本揭露的實施例，為了防止對電晶體MN3進行追蹤的能力降低，參考電壓產生器120包括NMOS電晶體。當參考電壓產生器120被實施成包括NMOS電晶體時，可獨立於參考電壓修整電路124的操作而對參考電壓Vref的位準進行修整。此將參照圖9至圖12進行闡述。
圖9是用於闡述輸出電壓的位準如何相依於電晶體的屬性而變化的圖。
參照圖9，示出串聯連接於提供電源電壓VDD的端子與提供接地電壓的端子之間的PMOS電晶體與NMOS電晶體。用於使PMOS電晶體接通的電壓V1_on被施加至PMOS電晶體的閘極電極，且用於使NMOS電晶體接通的電壓V2_on被施加至NMOS電晶體的閘極電極。
首先，在情形1中，假設端視參照圖6闡述的分佈圖而定，記憶體供應商預期的PMOS電晶體的驅動能力是10且記憶體供應商預期的NMOS電晶體的驅動能力是5。在本文中，數值是相對的且在概念上被提供來僅表達驅動能力。在此種情形中，可相依於PMOS電晶體的驅動能力（即，對電流進行輸出的能力）及NMOS電晶體的驅動能力來確定輸出電壓Vout的值，且輸出電壓Vout的值可為記憶體供應商預期的值。
接下來，在情形2中，假設PMOS電晶體（例如，具有慢胞元的屬性）的驅動能力是8且NMOS電晶體（例如，具有快胞元的屬性）的驅動能力是7。在此種情形中，PMOS電晶體的電壓降可大於情形1中的電壓降且NMOS電晶體的電壓降可小於情形1中的電壓降。因此，輸出電壓Vout的值可小於情形1中的目標輸出電壓Vout的值。
最後，在情形3中，假設PMOS電晶體（例如，具有快胞元的屬性）的驅動能力是12且NMOS電晶體（例如，具有慢胞元的屬性）的驅動能力是3。在此種情形中，PMOS電晶體的電壓降可小於情形1中的電壓降且NMOS電晶體的電壓降可大於情形1中的電壓降。因此，輸出電壓Vout的值可大於情形1中的目標輸出電壓Vout的值。
參照圖8闡述的參考電壓產生器120可包括基於上述特性的NMOS電晶體MN11、MN12、MN13及MN14。如此一來，由參考電壓產生電路122產生的參考電壓Vref的值可大於由僅由PMOS電晶體構成的參考電壓產生器120（即，在圖4所示實施例中）產生的參考電壓Vref的值。即，當感測放大器130的NMOS電晶體MN3（參照圖8）具有慢胞元的屬性時，參考電壓產生器120的電晶體可良好地對感測放大器130的電晶體MN3進行追蹤，且因此，可防止因藉由電晶體MN3輸出的電壓（即，位元線BL的電壓）的斜率改變而導致的失配。此將參照圖10至圖13進行詳細闡述。
圖10至圖13是示出用於闡述由於位元線BL的電壓的斜率改變而導致的讀取錯誤以及如何對讀取錯誤進行校正的曲線圖的圖。為了更佳地理解，將一起參照圖8給出說明。
圖10示出在讀取操作中位元線BL的電壓VBL的改變。圖10所示曲線圖示出其中如記憶體供應商所預期那般製造參考電壓產生器120及感測放大器130的情形。在時間點t2處，當感測放大器賦能訊號SAE被啟用時，參考電壓Vref與位元線電壓VBL之間的差可為△V1。在本文中，△V1可為足以確定儲存於記憶體胞元MC中的資料的電壓。
圖11示出與當感測放大器130的電晶體MN3具有慢胞元的屬性時能夠發生的問題相關聯的位元線電壓VBL的改變。位元線電壓VBL1指示與圖10所示情形相關聯的位元線電壓，且位元線電壓VBL2指示當電晶體MN3具有慢胞元的屬性時的位元線電壓。當電晶體MN3具有慢胞元的屬性時，電晶體MN3的驅動能力可降低。在此種情形中，電荷藉由位元線BL被放電至接地端子的速度可為慢的。如此一來，與位元線電壓VBL1的斜率相比，位元線電壓VBL2的斜率可為平緩的。
在點t2中的點處，當感測放大器賦能訊號SAE被啟用時，參考電壓Vref與位元線電壓VBL之間的差可為△V2。然而，△V2可能為不足以確定儲存於記憶體胞元MC中的資料的電壓。在此種情形中，在SRAM 100中可發生讀取錯誤。
圖12是示出在圖11所示實施例中如何防止發生SRAM的讀取錯誤的圖。詳言之，當感測放大器130的電晶體MN3具有慢胞元的屬性時，感測放大器賦能訊號SAE被啟用的時間點可自t2延遲至t2'，且因此，可確保足以確定儲存於記憶體胞元MC中的資料的電壓差△V1。舉例而言，控制邏輯電路可使對感測放大器賦能訊號SAE進行啟用的時序延遲。然而，在此種情形中，由於對感測放大器賦能訊號SAE進行啟用的時序被延遲，因此讀取速度可降低。
圖13是示出在圖11所示實施例中如何防止發生SRAM的讀取錯誤的圖。參考電壓Vref1指示當參考電壓產生器120僅由PMOS電晶體構成（如圖4中所示）時的參考電壓，且參考電壓Vref2指示當參考電壓產生電路122包括具有慢胞元的屬性的NMOS電晶體（如圖8中所示）時的參考電壓。
如參照圖9所述，當參考電壓產生電路122包括NMOS電晶體時，參考電壓產生電路122的屬性可類似於感測放大器130的電晶體MN3的屬性。即，參考電壓產生電路122的NMOS電晶體MN11、MN12、MN13及MN14可具有慢胞元的屬性。隨著NMOS電晶體MN11、MN12、MN13及MN14的驅動能力降低，自參考電壓產生器120輸出的參考電壓Vref2的位準可增大。因此，可確保參考電壓Vref2與位元線電壓VBL2之間的差足以確定儲存於記憶體胞元MC中的資料。
根據圖13所示實施例，可藉由實施具有NMOS電晶體的參考電壓產生電路122來防止讀取故障。另外，與圖12不同，由於對感測放大器賦能訊號SAE進行啟用的時序未被延遲，因此讀取操作的速度可能不會降低。
圖14是示出根據實施例的圖2中所示的參考電壓產生器120的配置的電路圖。
參考電壓產生器120可包括參考電壓產生電路122及參考電壓修整電路124。參考電壓產生電路122可包括PMOS電晶體MP10、MP11、MP15及MP16以及NMOS電晶體MN11及MN12。參考電壓修整電路124可包括PMOS電晶體MP12、MP13及MP14。
參考電壓產生器120的基本功能及操作可大部分相同於參照圖4闡述的參考電壓產生器120的基本功能及操作。即，電壓V1可為用於總是使電晶體MP10、MP15及MP16接通的電壓，且電壓V2可為用於總是使電晶體MN11及MN12接通的電壓。作為另一種選擇，電壓V1及電壓V2可為當電晶體MP11被接通時用於使電晶體MP10、MP15、MP16、MN11及MN12接通的電壓。
同時，端視SRAM的製造製程而定，構成圖8所示參考電壓產生器120的電晶體中的一些電晶體的驅動能力可不同於構成圖4所示參考電壓產生器120的電晶體的驅動能力。原因在於使節點N3接地的電晶體MN3是NMOS電晶體。
舉例而言，當感測放大器130的電晶體MN3具有慢胞元的屬性時（即，當驅動能力降低時），可能由於對感測放大器賦能訊號SAE進行啟用的時序與節點N3的電壓位準降低的斜率失配而發生讀取錯誤。另外，類似於圖8所示實施例，當接收參考電壓賦能訊號Ref_EN的電晶體MP11與接地電壓之間的全部電晶體是利用NMOS電晶體實施時，由半導體裝置的參考電壓產生器產生的參考電壓的分佈可變寬。
因此，本揭露的參考電壓產生電路122可確保參考電壓產生器120對感測放大器130的NMOS電晶體MN3（參照圖2）進行追蹤的能力且亦可利用PMOS電晶體MP15及MP16以及NMOS電晶體MN11及MN12來實施以使參考電壓分佈變窄。
在實施例中，可不同地改變或修改參考電壓產生電路122的PMOS電晶體與NMOS電晶體的佈置及/或連接關係。舉例而言，包括PMOS電晶體MP15及MP16的串可進一步包括PMOS電晶體，且包括NMOS電晶體MN11及MN12的串可進一步包括NMOS電晶體。舉例而言，包括至少一個PMOS電晶體及/或至少一個NMOS電晶體的串可進一步連接於節點N5與提供接地電壓的端子之間。
圖15是示出根據實施例的圖2中所示的參考電壓產生器120的配置的電路圖。
參考電壓產生器120可包括參考電壓產生電路122及參考電壓修整電路124。參考電壓產生電路122可包括PMOS電晶體MP10、MP11、MP15、MP16、MP17及MP18以及NMOS電晶體MN11、MN12、MN13及MN14。參考電壓修整電路124可包括PMOS電晶體MP12、MP13及MP14。
參考電壓產生器120的基本功能及操作可大部分類似於參照圖4闡述的參考電壓產生器120的基本功能及操作。即，電壓V1可為用於總是使電晶體MP10接通的電壓或者可為當電晶體MP11被接通時用於使電晶體MP10接通的電壓。參考電壓賦能訊號Ref_EN可具有在參考電壓產生器120的操作期間用於使電晶體MP11接通的電壓。
在實施例中，可藉由第一碼值CV1而選擇性地使PMOS電晶體MP15、MP16、MP17及MP18接通或關斷。舉例而言，可藉由第一碼值CV1而使電晶體MP15及MP16接通，且可藉由第一碼值CV1而使電晶體MP17及MP18關斷；作為另一種選擇，可藉由第一碼值CV1而使電晶體MP15及MP16關斷，且可藉由第一碼值CV1而使電晶體MP17及MP18接通。類似地，可藉由第二碼值CV2而選擇性地使NMOS電晶體MN11、MN12、MN13及MN14接通或關斷。舉例而言，可藉由第二碼值CV2而使電晶體MN11及MN12接通，且可藉由第二碼值CV2而使電晶體MN13及MN14關斷；作為另一種選擇，可藉由第二碼值CV2而使電晶體MN11及MN12關斷，且可藉由第二碼值CV2而使電晶體MN13及MN14接通。
在實施例中，可不同地改變或修改參考電壓產生電路122的PMOS電晶體與NMOS電晶體的佈置及/或連接關係。舉例而言，包括PMOS電晶體MP15及MP16的串及/或包括PMOS電晶體MP17及MP18的串可進一步包括PMOS電晶體，且包括NMOS電晶體MN11及MN12的串及/或包括NMOS電晶體MN13及MN14的串可進一步包括NMOS電晶體。相反，示出其中與節點N5連接的每一串包括兩個PMOS電晶體或兩個NMOS電晶體的實例，但每一串可僅包括一個PMOS電晶體或僅包括一個NMOS電晶體。
根據上述實施例，可藉由不同地對第一碼值CV1與第二碼值CV2進行設定來實施參照圖2、圖8及圖14闡述的參考電壓產生電路122。舉例而言，當第一碼值CV1被賦能且第二碼值CV2被去能時，圖15所示參考電壓產生器120的配置及操作可類似於圖2所示參考電壓產生器120的配置及操作。
舉例而言，當第一碼值CV1被去能且第二碼值CV2被賦能時，圖15所示參考電壓產生器120的操作可類似於圖8所示參考電壓產生器120的操作。當第一碼值CV1中的一些第一碼值CV1被賦能且第二碼值CV2中的一些第二碼值CV2被賦能時，圖15所示參考電壓產生器120的配置及操作可類似於圖14所示參考電壓產生器120的配置及操作。
圖16是示出根據本揭露實施例的SRAM的配置的電路圖。
第一SRAM 100-1可包括記憶體胞元MC1、預充電電路110-1、參考電壓產生器120-1及感測放大器130-1。第二SRAM 100-2可包括記憶體胞元MC2、預充電電路110-2、參考電壓產生器120-2及感測放大器130-2。第一SRAM 100-1及第二SRAM 100-2中的每一者的組件的功能及操作可大部分相同於/類似於參照圖1至圖15闡述的功能及操作。然而，示出其中參考電壓產生器120-1及120-2中的每一者的參考電壓產生電路包括PMOS電晶體的實例，但本揭露並不限於此。
參考電壓產生器120-1的電晶體MP1及MP12可因應於第一參考電壓賦能訊號Ref_EN1而進行操作。預充電電路110-1可連接至參考位元線BL_ref1。預充電電路110-2可連接至參考位元線BL_ref2。預充電電路110-2可包括類似於電晶體MP10的電晶體MP20、類似於電晶體MP11的電晶體MP21、類似於電晶體MP12的電晶體MP22、類似於電晶體MP13的電晶體MP23、類似於電晶體MP14的電晶體MP24、類似於電晶體MP15的電晶體MP25、類似於電晶體MP16的電晶體MP26、類似於電晶體MP17的電晶體MP27以及類似於電晶體MP18的電晶體MP28。
在實施例中，用於自參考電壓產生器120-1及120-2輸出參考電壓Vref的節點N4可彼此連接。舉例而言，當對記憶體胞元MC1與MC2同時實行讀取操作時，參考電壓產生器120-1與120-2可同時進行操作。如此一來，藉由節點N4自參考電壓產生器120-1與120-2輸出的參考電壓Vref可具有相同的值，且參考電壓Vref的分佈可變窄。因此，一致的參考電壓Vref可使得SRAM的讀取故障發生的可能性減少。舉例而言，參考電壓產生器120-1可輸出第一參考電壓且參考電壓產生器120-2可輸出第二參考電壓。舉例而言，第一參考電壓與第二參考電壓可被輸出至同一參考位元線BL_Ref1。
在實施例中，當對連接成一個列的記憶體胞元之中的一個記憶體胞元（例如，MC1）實行讀取操作時，除了參考電壓產生器120-1之外，其餘參考電壓產生器之中的至少一或多個參考電壓產生器（例如，120-2）亦可進行操作。在此種情形中，可根據考量測試製程中的參考電壓（Vref）分佈的策略來確定欲使用的參考電壓產生器的數目。
圖17是示出根據本揭露實施例的記憶體裝置200的配置的圖。
記憶體裝置200可包括記憶體胞元陣列210、控制邏輯電路220、列解碼器230（例如，解碼器電路）、行解碼器240（例如，行解碼器電路）、預充電電路250、感測放大器260、參考電壓產生器270及輸入/輸出電路280。
記憶體胞元陣列210可包括佈置成多個列及多個行的記憶體胞元。記憶體胞元可為靜態隨機存取記憶體（SRAM）胞元。構成記憶體胞元陣列210的記憶體胞元可與字元線WL及位元線BL連接，且可藉由字元線WL及位元線BL對每一記憶體胞元進行存取。每一記憶體胞元可與參考位元線BL_ref連接。在讀取操作中，預充電位元線BL的電壓可端視儲存於記憶體胞元中的資料而改變。感測放大器260可對參考位元線BL_ref的參考電壓Vref與位元線BL的電壓進行比較且可確定儲存於記憶體胞元中的資料的值。
控制邏輯電路220可自外部接收命令CMD、位址ADDR及控制訊號CTRL。控制邏輯電路220可基於命令CMD、位址ADDR及控制訊號CTRL中的至少一者來產生列位址及行位址。控制邏輯電路220可向列解碼器230提供列位址且可向行解碼器240提供行位址。為了控制預充電電路250，控制邏輯電路220可基於控制訊號CTRL產生感測放大器預充電訊號SAPCH、參考電壓賦能訊號Ref_EN及修整控制訊號mcs_Ref。
列解碼器230可對自控制邏輯電路220接收的列位址進行解碼且可選擇用於對記憶體胞元進行存取的字元線。行解碼器240可對自控制邏輯電路220接收的行位址進行解碼且可選擇用於對記憶體胞元進行存取的位元線。
因應於感測放大器預充電訊號SAPCH，預充電電路250可對位元線BL及參考位元線BL_ref進行預充電或者可利用相同的電壓使位元線BL與參考位元線BL_ref均衡。
感測放大器260可藉由對位元線BL與參考位元線BL_ref的電壓差進行感測來對儲存於記憶體胞元MC中的資料進行感測。感測放大器260可輸出感測結果作為訊號SOUT。舉例而言，本揭露的感測放大器260可為鎖存器型感測放大器。
參考電壓產生器270可產生用於確定儲存於記憶體胞元中的資料的參考電壓。參考電壓產生器270可包括參考電壓產生電路（例如，122）及參考電壓修整電路（例如，124）。參考電壓產生器270可由對參考電壓分佈不敏感的PMOS電晶體構成。作為另一種選擇，參考電壓產生器270可利用PMOS電晶體與NMOS電晶體的組合來實施，以良好地對感測放大器260的NMOS電晶體（例如，圖3所示MN3）（用於使位元線BL及參考位元線BL_ref接地）進行追蹤。
輸入/輸出電路280可自外部接收欲儲存於記憶體胞元中的資料「DATA」或者可自感測放大器260接收自記憶體胞元讀取的資料且可向外部輸出資料「DATA」。輸入/輸出電路280可包括用於暫時地儲存寫入資料及讀取資料的緩衝器或記憶體。輸入/輸出電路280可包括對資料進行串列化的串聯器及對資料進行解串的解串器。
圖18是應用了包括根據實施例的SRAM的儲存裝置的系統1000的圖。圖18所示系統1000可為行動系統，例如可攜式通訊終端（例如，行動電話）、智慧型電話、平板個人電腦（personal computer，PC）、可穿戴裝置、保健裝置或物聯網（Internet of things，IOT）裝置。然而，圖1所示系統1000不必侷限於行動系統，且可為PC、膝上型電腦、伺服器、媒體播放器或汽車裝置（例如，導航裝置）。
系統1000可包括主處理器1100、記憶體（例如，1200a及1200b）以及儲存裝置（例如，1300a及1300b）。另外，系統1000可包括影像捕捉裝置1410、使用者輸入裝置1420、感測器1430、通訊裝置1440、顯示器1450、揚聲器1460、電源裝置1470及連接介面1480中的至少一者。
主處理器1100可對系統1000的全部操作（更具體而言，系統1000中所包括的其他組件的操作）進行控制。主處理器1100可被實施成通用處理器、專用處理器或應用處理器。
主處理器1100可包括至少一個CPU核1110且更包括被配置成對記憶體1200a及1200b及/或儲存裝置1300a及1300b進行控制的控制器1120。在一些實施例中，主處理器1100可更包括加速器1130，加速器1130是用於例如人工智慧（artificial intelligence，AI）資料操作等高速資料操作的專用電路。加速器1130可包括圖形處理單元（graphics processing unit，GPU）、神經處理單元（neural processing unit，NPU）及/或資料處理單元（data processing unit，DPU）且被實施成與主處理器1100的其他組件在實體上分開的晶片。
記憶體1200a及1200b可用作系統1000的主記憶體裝置。儘管記憶體1200a及1200b中的每一者可包括揮發性記憶體，例如根據實施例的靜態隨機存取記憶體（SRAM）及/或動態RAM（dynamic RAM，DRAM），但記憶體1200a及1200b中的每一者可包括非揮發性記憶體，例如快閃記憶體、相變RAM（phase-change RAM，PRAM）及/或電阻式RAM（resistive RAM，RRAM）。記憶體1200a及1200b可在與主處理器1100相同的封裝中實施。舉例而言，SRAM可由圖1所示SRAM 100實施。
儲存裝置1300a及1300b可用作非揮發性儲存裝置，所述非揮發性儲存裝置被配置成不論是否被供電皆儲存資料，且具有較記憶體1200a及1200b大的儲存容量。儲存裝置1300a及1300b可分別包括被配置成藉由儲存控制器1310a及1310b的控制來儲存資料的儲存控制器（STRG CTRL）1310a及1310b以及非揮發性記憶體（Non-Volatile Memory，NVM）1320a及1320b。儘管NVM 1320a及1320b可包括具有二維（two-dimensional，2D）結構或三維（three-dimensional，3D）V-反及結構的快閃記憶體，但NVM 1320a及1320b可包括其他類型的NVM，例如PRAM及/或RRAM。
儲存裝置1300a及1300b可在實體上與主處理器1100分開且包括於系統1000中，或者在與主處理器1100相同的封裝中實施。另外，儲存裝置1300a及1300b可具有各種類型的固態裝置（solid-state device，SSD）或記憶卡且藉由介面（例如將在下文闡述的連接介面1480）而與系統100的其他組件可以移除方式進行結合。儲存裝置1300a及1300b可為應用了例如以下標準協定的裝置：通用快閃儲存器（universal flash storage，UFS）、嵌入式多媒體卡（embedded multi-media card，eMMC）或快速非揮發性記憶體（non-volatile memory express，NVMe），但並不限於此。
影像捕捉裝置1410可捕捉靜止影像或運動影像。影像捕捉裝置1410可包括相機、攝錄影機及/或網路攝影機。
使用者輸入裝置1420可接收由系統1000的使用者輸入的各種類型的資料，且包括觸控板、小鍵盤、鍵盤、滑鼠及/或麥克風。
感測器1430可對可自系統1000的外部獲得的各種類型的物理量（physical quantity）進行偵測且將所偵測的物理量轉換成電性訊號。感測器1430可包括溫度感測器、壓力感測器、照度感測器、位置感測器、加速度感測器、生物辨識感測器（biosensor）及/或陀螺儀感測器。
通訊裝置1440可根據各種通訊協定而在系統1000外部的其他裝置之間傳送訊號及接收訊號。通訊裝置1440可包括天線、收發器及/或數據機。
顯示器1450及揚聲器1460可用作輸出裝置，所述輸出裝置被配置成分別向系統1000的使用者輸出視覺資訊及聽覺資訊。
電源裝置1470可適當地對自嵌入於系統1000中的電池（未示出）及/或外部電源供應的電力進行轉換且將經轉換的電力供應至系統1000的組件中的每一者。
連接介面1480可提供系統1000與外部裝置之間的連接，所述外部裝置連接至系統1000且能夠向系統1000傳送資料及自系統1000接收資料。連接介面1480可藉由使用例如以下各種介面方案來實施：先進技術附件（advanced technology attachment，ATA）、串列ATA（serial ATA，SATA）、外部SATA（external SATA，e-SATA）、小型電腦小型介面（small computer small interface，SCSI）、串列附接SCSI（serial attached SCSI，SAS）、周邊組件互連（peripheral component interconnection，PCI）、快速PCI（PCI express，PCIe）、NVMe、IEEE 1394、通用串列匯流排（universal serial bus，USB）介面、安全數位（secure digital，SD）卡介面、多媒體卡（multi-media card，MMC）介面、eMMC介面、UFS介面、嵌入式UFS（embedded UFS，eUFS）介面及緊湊快閃（compact flash）卡介面。
根據本揭露的實施例，包括單條位元線的SRAM可提供能夠對參考電壓的分佈的寬度進行最小化的參考電壓產生器。如此一來，可提供穩定地進行操作的SRAM。
根據本揭露的實施例，由於提供對記憶體胞元的輸出與參考電壓產生器的輸出進行比較的差動感測放大器，因此SRAM即使在小的電壓差下亦會進行操作。
儘管已參照本揭露的實施例闡述了本揭露，但對於此項技術中具有通常知識者而言將顯而易見的是可在不背離如以下申請專利範圍中陳述的本揭露的精神及範圍的條件下對其進行各種改變及修改。
100:靜態隨機存取記憶體（SRAM） 100-1:第一SRAM 100-2:第二SRAM 110、110-1、110-2、250:預充電電路 120、120-1、120-2、270:參考電壓產生器 122:參考電壓產生電路/電壓產生電路 124:參考電壓修整電路 130、130-1、130-2、260:感測放大器 140:切換電路 200:記憶體裝置 210:記憶體胞元陣列 220:控制邏輯電路 230:列解碼器 240:行解碼器 280:輸入/輸出電路 1000:系統 1100:主處理器 1110:CPU核 1120:控制器 1130:加速器 1200a、1200b:記憶體 1300a、1300b:儲存裝置 1310a、1310b:儲存控制器（STRGCTRL） 1320a、1320b:非揮發性記憶體（NVM） 1410:影像捕捉裝置 1420:使用者輸入裝置 1430:感測器 1440:通訊裝置 1450:顯示器 1460:揚聲器 1470:電源裝置 1480:連接介面 ADDR:位址 BL:位元線/預充電位元線 BL_ref、BL_ref1、BL_ref2:參考位元線 CMD:命令 CTRL:控制訊號 CV1:第一碼值 CV2:第二碼值 DATA:資料 MC、MC1、MC2:記憶體胞元 mcs_Ref:修整控制訊號 MN1、MN2、MP3、MP4、MP5、MP6、MP7、MP20、MP21、MP22、MP23、MP24、MP25、MP26、MP27、MP28:電晶體 MN3、MN11、MN12、MN13、MN14:電晶體/NMOS電晶體 MP1、MP2、MP10、MP11、MP12、MP13、MP14、MP15、MP16、MP17、MP18:電晶體/PMOS電晶體 N1、N2、N3、N4、N5:節點 Ref_EN:參考電壓賦能訊號 Ref_EN1:第一參考電壓賦能訊號 SAE:感測放大器賦能訊號 SAPCH:感測放大器預充電訊號 SOUT:訊號 t1、t2、t2'、t4、t5、t6:時間點 V1、V1_on、V2、V2_on:電壓 VBL:位元線電壓/電壓位準/電壓 VBL1、VBL2:位元線電壓 VDD:電源電壓 Vout:輸出電壓/目標輸出電壓 Vref:參考電壓/電壓位準/訊號 Vref1、Vref2:參考電壓 WL:字元線 △V、△V2:差 △V1:電壓差
藉由參照附圖詳細闡述本揭露的實施例，本揭露的上述及其他目的及特徵將變得顯而易見。 圖1是根據本揭露實施例的SRAM的方塊圖。 圖2是示出圖1所示SRAM的配置的電路圖。 圖3是示出圖2所示感測放大器的偏置電壓分佈且示出參考電壓分佈的曲線圖。 圖4及圖5是示出圖2中所示的參考電壓產生器的配置的電路圖。 圖6是示出包括本揭露的SRAM的記憶體裝置的電晶體的分佈的圖。 圖7是示出本揭露的SRAM的操作波形的圖。 圖8是示出圖2中所示的參考電壓產生器的配置的電路圖。 圖9是用於闡述輸出電壓的位準如何相依於電晶體的屬性而變化的圖。 圖10至圖13是示出用於闡述由於位元線電壓的斜率改變而導致的讀取錯誤以及如何對讀取錯誤進行校正的曲線圖的圖。 圖14是示出圖2中所示的參考電壓產生器的配置的電路圖。 圖15是示出圖2中所示的參考電壓產生器的配置的電路圖。 圖16是示出根據本揭露實施例的SRAM的配置的電路圖。 圖17是示出根據本揭露實施例的記憶體裝置的配置的圖。 圖18是示出應用了包括根據本揭露實施例的SRAM的記憶體裝置的系統的圖。
100:靜態隨機存取記憶體(SRAM)
110:預充電電路
120:參考電壓產生器
130:感測放大器
140:切換電路
BL:位元線/預充電位元線
BL_ref:參考位元線
MC:記憶體胞元
MP1、MP2:電晶體/PMOS電晶體
N1、N2:節點
SAE:感測放大器賦能訊號
SOUT:訊號
Vref:參考電壓/電壓位準/訊號

Claims (20)

  1. 一種靜態隨機存取記憶體（SRAM），包括： 記憶體胞元，被配置成儲存資料； 參考電壓產生器，被配置成產生參考電壓； 預充電電路，藉由位元線而與所述記憶體胞元連接，藉由參考位元線而與所述參考電壓產生器連接，且被配置成對所述位元線及所述參考位元線進行預充電；以及 感測放大器，與所述位元線及所述參考位元線連接，並且被配置成對所述位元線的電壓與所述參考位元線的電壓進行比較且基於所述比較的結果來確定儲存於所述記憶體胞元中的所述資料的值， 其中所述參考電壓產生器包括第一類型電晶體。
  2. 如請求項1所述的靜態隨機存取記憶體，其中所述參考電壓產生器包括： 參考電壓產生電路，被配置成基於分壓產生所述參考電壓；以及 參考電壓修整電路，被配置成對所述參考電壓的值進行修整。
  3. 如請求項2所述的靜態隨機存取記憶體，其中所述參考電壓產生電路包括： 第一p通道金屬氧化物半導體（PMOS）電晶體，連接於提供電源電壓的端子與用於輸出所述參考電壓的第一節點之間，且被配置成因應於第一電壓而進行操作； 第二p通道金屬氧化物半導體電晶體，連接於所述第一節點與第二節點之間，且被配置成因應於參考電壓賦能訊號而進行操作；以及 至少一個第三p通道金屬氧化物半導體電晶體，連接於所述第二節點與提供接地電壓的端子之間，且被配置成因應於所述第一電壓而進行操作。
  4. 如請求項3所述的靜態隨機存取記憶體，其中所述至少一個第三p通道金屬氧化物半導體電晶體包括： 構成第一串且串聯連接於所述第二節點與提供所述接地電壓的所述端子之間的多個p通道金屬氧化物半導體電晶體；以及 構成第二串且串聯連接於所述第二節點與提供所述接地電壓的所述端子之間的多個p通道金屬氧化物半導體電晶體。
  5. 如請求項3所述的靜態隨機存取記憶體，其中所述第一電壓是用於總是使所述第一p通道金屬氧化物半導體電晶體及所述至少一個第三p通道金屬氧化物半導體電晶體接通的電壓。
  6. 如請求項3所述的靜態隨機存取記憶體，其中所述參考電壓修整電路包括： 第四p通道金屬氧化物半導體電晶體，包括與所述第一節點連接的第一端，且被配置成因應於所述參考電壓賦能訊號而進行操作；以及 至少一個第五p通道金屬氧化物半導體電晶體，連接於所述第四p通道金屬氧化物半導體電晶體的第二端與提供所述接地電壓的所述端子之間，且被配置成因應於參考電壓修整訊號而進行操作。
  7. 如請求項1所述的靜態隨機存取記憶體，其中所述預充電電路包括： 第一p通道金屬氧化物半導體（PMOS）電晶體，被配置成因應於感測放大器預充電訊號而將電源電壓傳輸至所述位元線； 第二p通道金屬氧化物半導體電晶體，被配置成因應於所述感測放大器預充電訊號而將所述電源電壓傳輸至所述參考位元線；以及 第三p通道金屬氧化物半導體電晶體，被配置成因應於所述感測放大器預充電訊號而對所述位元線與所述參考位元線進行連接。
  8. 如請求項1所述的靜態隨機存取記憶體，其中所述感測放大器包括： 第一鎖存器，包括與所述位元線連接的輸出端子； 第二鎖存器，包括與所述參考位元線連接的輸出端子；以及 n通道金屬氧化物半導體NMOS（電晶體），被配置成因應於感測放大器賦能訊號而對所述第一鎖存器的所述輸出端子及所述第二鎖存器的所述輸出端子進行放電， 其中所述第一鎖存器的輸入端子與所述第二鎖存器的所述輸出端子連接，且所述第二鎖存器的輸入端子與所述第一鎖存器的所述輸出端子連接。
  9. 如請求項1所述的靜態隨機存取記憶體，更包括： 切換電路， 其中所述切換電路包括： 第一切換電晶體，被配置成因應於感測放大器賦能訊號而對所述位元線與所述預充電電路進行連接；以及 第二切換電晶體，被配置成因應於所述感測放大器賦能訊號而對所述參考位元線與所述預充電電路進行連接。
  10. 如請求項1所述的靜態隨機存取記憶體，其中所述參考電壓產生器是第一參考電壓產生器且所述參考電壓是第一參考電壓， 其中所述靜態隨機存取記憶體更包括： 第二參考電壓產生器，被配置成產生第二參考電壓，且 其中所述第一參考電壓及所述第二參考電壓被輸出至所述參考位元線。
  11. 一種靜態隨機存取記憶體（SRAM），包括： 記憶體胞元，被配置成儲存資料； 參考電壓產生器，被配置成產生參考電壓； 預充電電路，藉由位元線而與所述記憶體胞元連接，藉由參考位元線而與所述參考電壓產生器連接，且被配置成對所述位元線及所述參考位元線進行預充電；以及 感測放大器，與所述位元線及所述參考位元線連接，並且被配置成對所述位元線的電壓與所述參考位元線的電壓進行比較且基於所述比較的結果來確定儲存於所述記憶體胞元中的所述資料的值， 其中所述參考電壓產生器包括： 第一p通道金屬氧化物半導體（PMOS）電晶體，連接於提供電源電壓的端子與用於輸出所述參考電壓的第一節點之間，且被配置成因應於第一電壓而進行操作； 第二p通道金屬氧化物半導體電晶體，連接於所述第一節點與第二節點之間，且被配置成因應於參考電壓賦能訊號而進行操作；以及 至少一個p通道金屬氧化物半導體（NMOS）電晶體，連接於所述第二節點與提供接地電壓的端子之間，且被配置成因應於第二電壓而進行操作。
  12. 如請求項11所述的靜態隨機存取記憶體，其中所述至少一個n通道金屬氧化物半導體電晶體包括： 構成第一串且串聯連接於所述第二節點與提供所述接地電壓的所述端子之間的多個n通道金屬氧化物半導體電晶體；以及 構成第二串且串聯連接於所述第二節點與提供所述接地電壓的所述端子之間的多個n通道金屬氧化物半導體電晶體。
  13. 如請求項11所述的靜態隨機存取記憶體，更包括： 第三p通道金屬氧化物半導體電晶體，包括與所述第一節點連接的第一端，且被配置成因應於所述參考電壓賦能訊號而進行操作；以及 至少一個第四p通道金屬氧化物半導體電晶體，連接於所述第三p通道金屬氧化物半導體電晶體的第二端與提供所述接地電壓的所述端子之間，且被配置成因應於參考電壓修整訊號而進行操作。
  14. 如請求項11所述的靜態隨機存取記憶體，其中所述預充電電路更包括： 第三p通道金屬氧化物半導體電晶體，被配置成因應於感測放大器預充電訊號而將電源電壓傳輸至所述位元線； 第四p通道金屬氧化物半導體電晶體，被配置成因應於所述感測放大器預充電訊號而將所述電源電壓傳輸至所述參考位元線；以及 第五p通道金屬氧化物半導體電晶體，被配置成因應於所述感測放大器預充電訊號而對所述位元線與所述參考位元線進行連接。
  15. 如請求項11所述的靜態隨機存取記憶體，其中所述感測放大器包括： 第一鎖存器，包括與所述位元線連接的輸出端子； 第二鎖存器，包括與所述參考位元線連接的輸出端子；以及 切換電晶體，被配置成因應於感測放大器賦能訊號而對所述第一鎖存器的所述輸出端子及所述第二鎖存器的所述輸出端子進行放電， 其中所述第一鎖存器的輸入端子與所述第二鎖存器的所述輸出端子連接，且所述第二鎖存器的輸入端子與所述第一鎖存器的所述輸出端子連接。
  16. 如請求項15所述的靜態隨機存取記憶體，其中所述切換電晶體及所述至少一個n通道金屬氧化物半導體電晶體具有慢胞元的屬性。
  17. 一種靜態隨機存取記憶體（SRAM），包括： 記憶體胞元，被配置成儲存資料； 參考電壓產生器，被配置成產生參考電壓； 預充電電路，藉由位元線而與所述記憶體胞元連接，藉由參考位元線而與所述參考電壓產生器連接，且被配置成對所述位元線及所述參考位元線進行預充電；以及 感測放大器，與所述位元線及所述參考位元線連接，並且被配置成對所述位元線的電壓與所述參考位元線的電壓進行比較且基於所述比較的結果來確定儲存於所述記憶體胞元中的所述資料的值， 其中所述參考電壓產生器包括： 第一p通道金屬氧化物半導體（PMOS）電晶體，連接於提供電源電壓的端子與用於輸出所述參考電壓的第一節點之間，且被配置成因應於第一電壓而進行操作； 第二p通道金屬氧化物半導體電晶體，連接於所述第一節點與第二節點之間，且被配置成因應於參考電壓賦能訊號而進行操作； 至少一個第三p通道金屬氧化物半導體電晶體，連接於所述第二節點與提供接地電壓的端子之間，且被配置成因應於所述第一電壓而進行操作；以及 至少一個第一（n通道金屬氧化物半導體）NMOS電晶體，連接於所述第二節點與提供所述接地電壓的所述端子之間，且被配置成因應於第二電壓而進行操作。
  18. 如請求項17所述的靜態隨機存取記憶體，其中所述至少一個第三p通道金屬氧化物半導體電晶體包括構成第一串且串聯連接於所述第二節點與提供所述接地電壓的所述端子之間的多個p通道金屬氧化物半導體電晶體，且 其中所述至少一個第一n通道金屬氧化物半導體電晶體包括構成第二串且串聯連接於所述第二節點與提供所述接地電壓的所述端子之間的多個n通道金屬氧化物半導體電晶體。
  19. 如請求項17所述的靜態隨機存取記憶體，其中所述參考電壓產生器更包括： 第四p通道金屬氧化物半導體電晶體，包括與所述第一節點連接的第一端，且被配置成因應於所述參考電壓賦能訊號而進行操作；以及 至少一個第五p通道金屬氧化物半導體電晶體，連接於所述第四p通道金屬氧化物半導體電晶體的第二端與提供所述接地電壓的所述端子之間，且被配置成因應於參考電壓修整訊號而進行操作。
  20. 如請求項17所述的靜態隨機存取記憶體，其中所述感測放大器包括： 第一鎖存器，包括與所述位元線連接的輸出端子； 第二鎖存器，包括與所述參考位元線連接的輸出端子；以及 切換電晶體，被配置成因應於感測放大器賦能訊號而對所述第一鎖存器的所述輸出端子及所述第二鎖存器的所述輸出端子進行放電， 其中所述第一鎖存器的輸入端子與所述第二鎖存器的所述輸出端子連接，且所述第二鎖存器的輸入端子與所述第一鎖存器的所述輸出端子連接。
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