CN115579032A - 读出放大器及其操作方法、存储器及存储器系统 - Google Patents

Abstract

本公开实施例提供一种读出放大器，包括：预充电单元、读出单元、第一开关单元和第二开关单元；预充电单元，耦接存储单元的第一位线和存储单元的第二位线；读出单元，包括第一节点、第二节点、第三节点以及第四节点；第一位线耦接至第一节点，第二位线耦接至第三节点，第一开关单元耦接第一位线和第二节点，第二开关单元耦接第二位线和第四节点；其中，读出放大器中第二节点和第四节点在放电阶段放电至不同的电位，使得所述第一节点和所述第三节点在读取阶段的放电速率不同。

Description

读出放大器及其操作方法、存储器及存储器系统

技术领域

本公开涉及半导体技术领域，特别涉及一种读出放大器及其操作方法、存储器及存储器系统。

背景技术

随着集成电路工艺技术的进步，对芯片的功耗、面积、性能的要求越来越高，例如：特征尺寸和面积不断减小，电源电压和功耗不断降低，速度和精度等性能要求不断提高。

读出电路是存储器设计中的关键单元模块之一，其响应速度和精度直接决定了存储器读取数据的时间大小，因此设计一款满足电路应用要求的读出电路显得至关重要。现有的存储器读出电路设计难以满足精度高性能要求。

发明内容

根据本公开实施例的第一方面，提供了一种读出放大器，包括：预充电单元、读出单元、第一开关单元和第二开关单元；其中，

所述预充电单元，耦接存储单元的第一位线和所述存储单元的第二位线；

所述读出单元，包括第一节点、第二节点、第三节点以及第四节点，其中，所述第一位线耦接至所述第一节点，所述第二位线耦接至所述第三节点；

所述第一开关单元，耦接所述第一位线和所述第二节点；

所述第二开关单元，耦接所述第二位线和所述第四节点；

其中，所述读出放大器中所述第二节点和所述第四节点在放电阶段放电至不同的电位，使得所述第一节点和所述第三节点在读取阶段的放电速率不同。

在一些实施例中，所述读出放大器，还包括使能信号线；

所述使能信号线，被配置为传输使能信号；

所述第一开关单元和所述第二开关单元，还分别耦接所述使能信号线，被配置为在所述使能信号为低电平时可导通，高电平时可关断。

在一些实施例中，所述第一开关单元包括：第一晶体管；其中，

所述第一晶体管的栅极与使能信号线耦接，所述第一晶体管的第二端与所述第二节点耦接，所述第一晶体管的第一端与所述第一位线耦接；

所述第一晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第一位线与所述第二节点连通。

在一些实施例中，所述第二开关单元包括：第二晶体管；其中，

所述第二晶体管的栅极与使能信号线耦接，所述第二晶体管的第二端与所述第四节点耦接，所述第二晶体管的第一端与所述第二位线耦接；

所述第二晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第二位线与所述第四节点连通。

在一些实施例中，所述第一开关单元和所述第二开关单元均包括P型晶体管。

在一些实施例中，所述读出单元包括：第三晶体管、第四晶体管；其中，

所述第三晶体管的栅极和所述第四晶体管的栅极均与所述使能信号线耦接，所述第三晶体管的第一端与所述第一位线耦接，所述第三晶体管的第二端与所述第一节点耦接，所述第四晶体管的第一端与所述第二位线耦接，所述第四晶体管的第二端与所述第三节点耦接；

所述第三晶体管，被配置为在接收的所述使能信号为逻辑低电平时可导通，以使所述第一位线耦接至所述第一节点；

所述第四晶体管，被配置为在接收的所述使能信号为逻辑低电平时可导通，以使所述第二位线耦接至所述第三节点。

在一些实施例中，所述第一开关单元包括：第五晶体管；其中，

所述第五晶体管的栅极与使能信号线耦接，所述第五晶体管的第二端与所述第二节点耦接，所述第五晶体管的第一端与所述第一节点耦接；

所述第五晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第一位线与所述第二节点连通。

在一些实施例中，所述第二开关单元包括：第六晶体管；其中，

所述第六晶体管的栅极与使能信号线耦接，所述第六晶体管的第二端与所述第四节点耦接，所述第六晶体管的第一端与所述第三节点耦接；

所述第六晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第二位线与所述第四节点连通。

在一些实施例中，所述读出单元包括：第一反相器、第二反相器和旁路晶体管单元；其中，

所述第一反相器的输入端与所述第二反相器的输出端耦接，所述第一反相器的输出端与所述第二反相器的输入端耦接；

所述第一反相器的输出端和所述第二反相器的输出端分别与所述旁路晶体管单元的输入端耦接，所述旁路晶体管单元的输出端接地。

在一些实施例中，所述第一反相器包括第七晶体管和第八晶体管，所述第二反相器包括第九晶体管和第十晶体管；其中，

所述第七晶体管的栅极和所述第八晶体管的栅极与所述第二反相器的输出端耦接，所述第七晶体管的第一端与第一电压端耦接，所述第七晶体管的第二端和所述第八晶体管的第二端与所述第一节点耦接，所述第八晶体管的第一端与所述第二节点耦接；

所述第九晶体管的栅极和所述第十晶体管的栅极与所述第一反相器的输出端耦接，所述第九晶体管的第一端与所述第一电压端耦接，所述第九晶体管的第二端和所述第十晶体管的第二端与所述第三节点耦接，所述第十晶体管的第一端与所述第四节点耦接。

在一些实施例中，所述第七晶体管和所述第九晶体管包括P型晶体管，所述第八晶体管和所述第十晶体管包括N型晶体管。

在一些实施例中，所述旁路晶体管单元包括第一旁路晶体管、第二旁路晶体管和第三旁路晶体管；其中，

所述第一旁路晶体管的栅极与所述第一位线耦接，所述第一旁路晶体管的第二端与所述第一反相器的输出端耦接；

所述第二旁路晶体管的栅极与所述第二位线耦接，所述第二旁路晶体管的第二端与所述第二反相器的输出端耦接；

所述第一旁路晶体管的第一端和所述第二旁路晶体管的第一端与所述第三旁路晶体管的第二端耦接，所述第三旁路晶体管的第一端接地，所述第三旁路晶体管的栅极与所述使能信号线耦接。

在一些实施例中，所述第一旁路晶体管、所述第二旁路晶体管和所述第三旁路晶体管均包括N型晶体管。

根据本公开实施例的第二方面，提供了一种存储器，包括：多个存储单元以及根据上述实施例所述的读出放大器；其中，

所述存储单元，与所述读出放大器耦接，被配置为存储数据；

所述读出放大器，被配置为读取所述存储单元中存储的数据，并对所述数据进行放大。

在一些实施例中，所述存储器包括静态随机存取存储器，所述存储单元包括静态随机存取存储单元。

在一些实施例中，所述静态随机存取存储单元包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、第三NMOS管以及第四NMOS管；其中，

所述第一PMOS管的栅极与所述第一NMOS管的栅极耦接，所述第一PMOS管的第一端与第一电压端耦接，所述第一PMOS管的第二端与所述第一NMOS管的第二端耦接，第一NMOS管的第一端接地；

所述第二PMOS管的栅极与所述第二NMOS管的栅极耦接，所述第二PMOS管的第一端与所述第一电压端耦接，所述第二PMOS管的第二端与所述第二NMOS管的第二端耦接，第二NMOS管的第一端接地；

所述第三NMOS管的栅极与选择字线耦接，所述第三NMOS管的第一端与第一位线耦接，所述第三NMOS管的第二端与所述第一PMOS管的第二端耦接，所述第四NMOS管的栅极与所述选择字线耦接，所述第四NMOS管的第一端与第二位线耦接，所述第四NMOS管的第二端与所述第二PMOS管的第二端耦接。

根据本公开实施例的第三方面，提供了一种存储器系统，包括如上述实施例所述的存储器，以及存储器控制器；其中，

所述存储器；

所述存储器控制器，耦接至所述存储器，被配置为控制所述存储器。

根据本公开实施例的第四方面，提供了一种读出放大器的操作方法，所述方法包括：

在预充电阶段，将第一位线和第二位线预充电至第一电压；

在放电阶段，第一开关单元和第二开关单元导通时，所述第一位线耦接至第二节点且所述第二位线耦接至第四节点，以使所述第二节点与所述第四节点放电至不同的电位；

在读取阶段，所述第一开关单元和所述第二开关单元关断时，第一节点和第三节点以不同的放电速率放电。

本公开实施例的读出放大器中，读出单元包括第一节点、第二节点、第三节点以及第四节点；其中，第一节点与第一位线耦接，第二节点通过第一开关单元与第一位线耦接，第三节点与第二位线耦接，第四节点通过第二开关单元与第二位线耦接。相较于第二节点与第四节点在放电阶段放电至相同电位，由于读出放大器的实际制造误差造成读取错误，本公开实施例中在放电阶段，第一开关单元和第二开关单元导通时，第一位线耦接至第二节点且第二位线耦接至第四节点，以使第二节点与第四节点放电至不同的电位。在读取阶段，第二节点与第四节点的电位，使得所述第一节点和所述第三节点在读取阶段的放电速率不同，降低出现读出错误的概率，从而提高读出数据的准确性。

附图说明

图1为根据一示例性实施例示出的一种读出放大器的电路结构示意图；

图2为图1所示的读出放大器在读取操作时的时序示意图；

图3为根据一示例性实施例示出的一种存储单元的示意图；

图4为图1所示的读出放大器在读取操作时的另一时序示意图；

图5a为根据一示例性实施例示出的另一种读出放大器的第一电路结构示意图；

图5b为根据一示例性实施例示出的另一种读出放大器的第二电路结构示意图；

图6为图5a或图5b所示的另一种读出放大器在读取操作时的时序示意图；

图7为根据一示例性实施例示出的一种存储器的示意图；

图8为根据一示例性实施例示出的一种存储器系统的示意图；

图9a为根据一示例性实施例示出的一种存储器卡的示意图；

图9b为根据一示例性实施例示出的一种固态驱动器(SSD)的示意图；

图10为根据一示例性实施例示出的读出放大器的操作方法的流程示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。

在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

静态随机存取存储(Static Random Access Memory，SRAM)，常被用于计算机设备中暂时存储数据，只要有持续的电源提供，并可以对所存储的数据进行持续存储，而不需要任何的更新操作。为避免内部存储数据的消失，与动态随机存取存储(Dynamic RandomAccess Memory，DRAM)电路相比，静态随机存取存储不需要每隔一段时间刷新充电一次，因此，SRAM电路具有较高的性能，且功耗较小。

读出放大器是静态随机存储器中重要的一部分。由于SRAM存储器读数据所消耗的时间一般大于写数据时所消耗的时间，所以SRAM存储器的速度主要由读数据的时间所决定。在SRAM存储器进行读出数据的过程中，由于位线上连接许多存储单元，导致位线上存在很大的电容，这样位线在充电和放电的过程中速度将会变慢，影响了存储器数据读出的速度。读出放大器可以将SRAM存储器的位线上微小的摆幅放大到数字信号的级别，既加快了SRAM存储器读出速度，又减少了位线上电压摆幅，减少了大部分与位线上充电放电有关的功耗。

读出放大器主要有两大种类：电压型放大器和电流型放大器。电压型放大器的主要特征为检测并且放大位线上的电压差。电流型放大器的主要特征为检测并且放大位线上的电流差。电流型放大器不受位线上存在的电容和负载影响，但是它的电路结构较复杂，可靠性差，并且功耗很大。电压型放大器虽然受位线上存在的电容和负载影响，但是它结构简单，稳定性高，功耗低，这里，以电压型放大器为例进行说明。

电压型放大器主要包括运放型放大器，交叉耦合型放大器，锁存型放大器等。这里，以读出速度快的锁存型放大器为例进行说明。

在对SRAM中的数据进行读出时，需要使用如图1类似的放大器，参考图1、图2和图3，对SRAM中的读出数据的具体操作说明如下：

根据图2所示，在第一时间段T1内，选择字线SEL置为逻辑低电平(例如“0”)，先将预充电信号端pre_n置为逻辑低电平，此时第一位线BT和第二位线BB会被预充电至电压VDD，再将预充电信号端pre_n置为逻辑高电平(例如“1”)，第一位线BT和第二位线BB保持电压VDD。在第二时间段T2内，预充电信号端pre_n保持逻辑高电平，此时将选择字线SEL置为逻辑高电平，参考图3，若存储单元中存储的数据以d的电压为1，d_n的电压为0进行表示，此时第一位线BT将会保持电压VDD，第二位线BB会逐渐放电至电压VP(例如控制放电200mV，则电压VP为VDD-200mV)。

根据图1所示，节点dp通过晶体管MN2和晶体管MP0与电压VDD端耦接，节点dp_n通过晶体管MN3和晶体管MP1与电压VDD端耦接，结合图2所示，节点dp和节点dp_n在第三时间段T3之前，保持电压VDD-V_THN，其中，V_THN为晶体管MN3或晶体管MN2的阈值电压。

在图1中，使能信号线EN置为低电平时，晶体管MP2和晶体管MP3导通，节点sout的电压跟随第二位线BB的电压，节点sout_n的电压跟随第一位线BT的电压。在第二时间段T2结束后，第二位线BB放电至电压VP(约为VDD-200mV)，第一位线BT保持电压VDD，此时节点sout的电压也会变为电压VP，节点sout_n的电压为电压VDD。在第三时间段T3内，将使能信号线EN置为逻辑高电平，晶体管MP2和晶体管MP3关断，晶体管MN0、晶体管MN1和晶体管M_EN构成放电通路，此时节点dp、节点sout、节点dp_n和节点sout_n放电。

放电阶段，由于节点sout的电压低于节点sout_n的电压，并且节点dp和节点dp_n的电压相同，则节点dp和节点sout的电压差低于节点dp_n和节点sout_n的电压差，所以节点dp和节点sout相比节点dp_n和节点sout_n放电更快。参考图2，最终sout节点的电压为0，sout_n节点的电压为1，通过输出电路(未示出)将读出放大器输出的差分信号(sout节点的电压为0，sout_n节点的电压为1)转换为单端电压信号输出，完成读取操作。

但是，图1所示的SRAM读出电路，存在着读误差的问题，影响了SRAM的读出可靠性。

具体地，节点dp和节点dp_n均是从电压VDD-V_THN放电，参考图1和图4，由于晶体管在实际制造中，会出现制造误差，例如晶体管MN0和MN2的尺寸比设计值更小，造成晶体管MN0和MN2在放电时的放电能力比晶体管MN1和晶体管MN3的放电能力更弱。如果第二位线BB放电至电压VP时的放电电量不够多，也即电压VP相较于电压VDD不够低(例如电压VP与电压VDD的电压差小于或等于100mV)，可能会出现节点dp和节点sout相比于节点dp_n和节点sout_n放电更慢的情况，参考图4，最终sout节点的电压为1，sout_n节点的电压为0。这里，第二位线BB放电至电压VP时的放电电量与具体的制程制造水平有关。

根据上述分析，正确读取操作应当输出sout节点的电压为0，sout_n节点的电压为1，而图4所示sout节点的电压为1，sout_n节点的电压为0，出现读出错误。

有鉴于此，本公开实施例提供另一种读出放大器。

图5a为根据一示例性实施例示出的另一种读出放大器的第一电路结构示意图。参照图5a所示，读出放大器100，包括：预充电单元101、读出单元102、第一开关单元103和第二开关单元104；其中，

预充电单元101，耦接存储单元的第一位线BT和存储单元的第二位线BB；

读出单元102，包括第一节点sout_n、第二节点dp_n、第三节点sout以及第四节点dp；其中，第一位线BT耦接至第一节点sout_n，第二位线BB耦接至第三节点sout；

第一开关单元103，耦接第一位线BT和第二节点dp_n；

第二开关单元104，耦接第二位线BB和第四节点dp；

其中，读出放大器中第二节点dp_n和第四节点dp在放电阶段放电至不同的电位，影响第一节点sout_n和第三节点sout在读取阶段的放电速率。

这里，以对如图3所示的存储单元进行读取操作来说明读出放大器100的运行过程。图3所示的存储单元的基本结构包括六个晶体管(如图3中晶体管P1至晶体管P6)。通过选择字线SEL、第一位线BT、第二位线BB将数据信息存储在存储单元中的两个交叉耦合的反相器(如图3中由晶体管P1至晶体管P4组成)中。图3所示的存储单元具有用以指示该存储的数据信息的两个稳定状态(例如，逻辑状态“1”或“0”)，具体地，通过节点d的电压和节点d_n的电压表示逻辑状态。图3所示的存储单元还包括晶体管P5和晶体管P6，用以控制对存储单元进行读取和写入操作。

利用读取放大器对存储单元存储的数据进行读取放大时，可以包括预充电阶段、放电阶段和读取阶段。其中，在预充电阶段(如图6第一时间段T1)，将第一位线BT和第二位线BB预充电至第一电压。例如可以通过预充电单元101将第一位线BT与第二位线BB分别预充电到稳定电压VDD。在放电阶段(如图6第二时间段T2)，第一位线BT或第二位线BB放电。具体地，预充电信号端pre_n保持逻辑高电平，将选择字线SEL置为逻辑高电平，根据存储单元存储的数据，第一位线BT或第二位线BB放电。在放电阶段(如图6第二时间段T2)，第一开关单元103和第二开关单元104导通时，第一位线BT耦接至第二节点dp_n且第二位线BB耦接至第四节点dp，以使第二节点dp_n与第四节点dp在放电阶段分别跟随第一位线BT和第二位线BB的位线电压，从而放电至不同的电位。在读取阶段(如图6第三时间段T3)，第一开关单元103和第二开关单元104关断时，由于第二节点dp_n与第四节点dp的电位不同，会使得第一节点sout_n和第三节点sout在读取阶段的放电速率不同。例如，第二节点dp_n的电位高于第四节点dp的电位，会使第一节点sout_n在读取阶段的放电速率比第三节点sout更慢；第二节点dp_n的电位低于第四节点dp的电位，会使第一节点sout_n在读取阶段的放电速率比第三节点sout更快。如此，通过使得第二节点dp_n与第四节点dp在放电阶段放电至不同的电位，可以增大第一节点sout_n和第三节点sout在读取阶段的放电速率的差异性。

示例性地，以节点d的电压为高电平(“1”)和节点d_n的电压为低电平(“0”)为例进行说明。参考图5a和图6，对存储单元进行读取操作的过程可包括第一时间段T1、第二时间段T2和第三时间段T3，其中，第一时间段T1为第一位线BT与第二位线BB预充电阶段，第二时间段T2为第一开关单元103和第二开关单元104导通，第一位线BT或第二位线BB放电阶段，第三时间段T3为第一开关单元103和第二开关单元104关断，读出单元102中各节点(第一节点sout_n、第二节点dp_n、第三节点sout和第四节点dp)放电阶段。

具体地，在第一时间段T1内进行预充电，可通过预充电单元101将第一位线BT与第二位线BB分别预充电到稳定电压。具体地，参考图3和图6，在第一时间段T1阶段内，通过预充电信号端pre_n分别导通第一电压端VDD和第一位线BT、第一电压端VDD和第二位线BB，以使第一位线BT与第二位线BB进行预充电至第一电压VDD。

在预充电完成后，参考图3和图6，在第二时间段T2阶段内，第一位线BT或第二位线BB放电。具体地，预充电信号端pre_n保持逻辑高电平，此时将选择字线SEL置为逻辑高电平，参考图3，由于节点d的电压为高电平(“1”)和节点d_n的电压为低电平(“0”)，此时，第一位线BT将会保持第一电压VDD，第二位线BB会逐渐放电至第二电压VP(例如控制放电200mV，则电压VP为VDD-200mV)。

示例性地，第一电压VDD包括3.3V，在其他实施例中，本领域技术人员可以根据实际应用环境和电路参数来对第一电压VDD的参数进行调节。

第一开关单元103在读操作的第一时间段T1逐步导通，并在第二时间段T2内保持导通状态，以使第二节点dp_n耦接至第一位线BT，则第二节点dp_n的电压为第一电压VDD。第二开关单元104在读操作的第一时间段T1逐步导通，并在第二时间段T2内保持导通状态，以使第四节点dp耦接至第二位线BB，则第四节点dp的电压为第二电压VP。然后在第三时间段T3内，第一开关单元103和第二开关单元104处于关断状态，读出单元102中的第一节点sout_n、第二节点dp_n、第三节点sout以及第四节点dp放电。

具体地，第一节点sout_n和第二节点dp_n从第一电压VDD放电，第三节点sout和第四节点dp从第二电压VP放电。根据上述分析，第一电压VDD大于第二电压VP，因此，第三节点sout和第四节点dp相较于第一节点sout_n和第二节点dp_n放电更快，参考图6，第三节点sout和第四节点dp的电压先下降至0，因此，读出单元102根据第二节点dp_n的电压相较于第四节点dp的电压先下降至0，采集第一节点sout_n和第三节点sout的电压进行数据读出，最终sout节点的电压为0，sout_n节点的电压为1，读出正确。

如图6所示，在第二时间段T2与第三时间段T3之间，还可以包括一个间隔时间段，在该间隔时间段，第一节点sout_n和第二节点dp_n保持第一电压VDD，第三节点sout和第四节点dp的电压继续下降，，以使在第三时间段T3开始时，第三节点sout和第四节点dp的电压为第二电压VP。

可以了解的是，与上述节点d的电压为高电平(“1”)和节点d_n的电压为低电平(“0”)的读取过程类似，若存储单元中节点d的电压为低电平(“0”)和节点d_n的电压为高电平(“1”)，通过本公开实施例提出的读出放大器进行读操作的具体过程，可结合上述节点d的电压为高电平(“1”)和节点d_n的电压为低电平(“0”)的读取过程分析推导，此处不再赘述。

本公开实施例提出的读出放大器，在放电过程中，第三节点sout和第四节点dp均是从第二电压VP放电，而第一节点sout_n、第二节点dp_n均从第一电压VDD放电。即使受限于读出放大器的实际制造误差，导致可能出现第三节点sout和第四节点dp相比第一节点sout_n和第二节点dp_n放电更慢的情况，由于第二电压VP小于第一电压VDD，即使电压VP相较于电压VDD不够低(例如VDD-VP小于或等于100mV)，此时第三节点sout和第四节点dp的电压和，与第一节点sout_n和第二节点dp_n的电压和的差值为2*(VDD-VP)，远大于第一电压VDD与第二电压VP的差值，因此，第三节点sout和第四节点dp相比第一节点sout_n和第二节点dp_n放电更快，可以实现正确读出数据，提高读出放大器的读出准确性。

在一些实施例中，参考图5a或图5b，读出放大器，还包括使能信号线EN；

使能信号线EN，被配置为传输使能信号；

第一开关单元103和第二开关单元104，还分别耦接使能信号线EN，被配置为在使能信号为低电平时可导通，高电平时可关断。

这里，可通过使能信号线EN控制第一开关单元103和第二开关单元104导通或关断。在使能信号为低电平时，控制第一开关单元103导通，使第二节点dp_n耦接第一位线BT，并且控制第二开关单元104导通，以使第四节点dp耦接第二位线BB，以使第四节点dp的电压小于第二节点dp_n的电压，进一步扩大第三节点sout和第四节点dp与第一节点sout_n和第二节点dp_n之间的电压差。

在一些实施例中，还可通过使能信号线EN控制读出单元102对第一位线BT电压和第二位线BB电压的采集过程。具体地，在使能信号线EN传输的使能信号为低电平，通过使能信号控制读出单元102采集第一位线BT的电压和第二位线BB的电压。读出放大器100可采集第一位线BT的电压和第二位线BB的电压，并且放大第一位线BT和第二位线BB上的电压差，进而读出存储单元存储的数据信息。

本实施例提出的读出放大器，通过使能信号线EN传输的使能信号同步控制第一开关单元103和第二开关单元104的导通或关断，在第一开关单元103和第二开关单元104同步导通时，实现第四节点dp的电压和第二节点dp_n的电压同步调整，相较于增设多条使能信号线分别控制第一开关单元103和第二开关单元104，本实施例第一开关单元103和第二开关单元104耦接至同一使能信号线，降低了时延对第四节点dp的电压和第二节点dp_n的电压变化的影响，从而提高读取操作准确性，并且，不同开关单元耦接同一使能信号线的方式有利于减少读出放大器的占用面积，降低读出放大器功耗。在使能信号为低电平时导通第一开关单元103和第二开关单元104，实现对第四节点dp的电压和第二节点dp_n的电压的调控，以使第三节点sout的电压和第四节点dp的电压最终相较于第一节点sout_n的电压和第二节点dp_n的电压更小，因此，第三节点sout和第四节点dp相比第一节点sout_n和第二节点dp_n放电更快，可以实现正确读出数据，提高读出放大器的读出准确性。

在一些实施例中，参考图5a，第一开关单元103包括：第一晶体管Q1；其中，

第一晶体管Q1的栅极与使能信号线EN耦接，第一晶体管Q1的第二端与第二节点dp_n耦接，第一晶体管Q1的第一端与第一位线BT耦接；

第一晶体管Q1，被配置为在接收的使能信号线EN传输的使能信号为逻辑低电平时可导通，以使第一位线BT与第二节点dp_n连通。

需要说明的是，第一端和第二端分别为晶体管的源极和漏极。在一示例中，第一端为晶体管的源极，第二端为晶体管的漏极。在另一示例中，第一端为晶体管的漏极，第二端为晶体管的源极。第一晶体管Q1的栅极可与使能信号线EN耦接，该使能信号线EN为读出放大器中的读使能信号线，或者第一晶体管Q1的栅极可与其他信号线耦接，根据其他信号线输出的高低电平控制第一开关单元103的关断或导通。这里，以第一晶体管Q1的栅极与使能信号线EN耦接为例进行说明。

参考图1和图2所示，节点dp和节点dp_n在第三时间段T3阶段之前，保持电压VDD-V_THN，节点dp的电压和节点dp_n的电压相同。而本实施例中，通过第一晶体管Q1在使能信号为低电平时导通，以使第一位线BT与第二节点dp_n连通，第二节点dp_n的电压变为第一位线BT的电压VDD。并且，控制第二开关单元104导通，以使第四节点dp耦接第二位线BB，第四节点dp的电压变为第二位线BB的电压VP。

因此，第一晶体管Q1在使能信号为低电平时导通，实现对第二节点dp_n的电压的调控，以使第四节点dp的电压和第二节点dp_n的电压不同，并且第四节点dp的电压小于第二节点dp_n的电压，实现第三节点sout的电压和第四节点dp的电压最终相较于第一节点sout_n的电压和第二节点dp_n的电压更小。

需要说明的是，参考图5a，第一晶体管Q1的尺寸与第八晶体管Q8的尺寸和第二旁路晶体管M2的尺寸有关。

具体地，在一实施例中，第一晶体管Q1的栅长、第八晶体管Q8的栅长和第二旁路晶体管M2的栅长相同，第一晶体管Q1的栅宽为第八晶体管Q8的栅宽与第二旁路晶体管M2的栅宽之和的三分之一或者四分之一。在另一实施例中，第一晶体管Q1的栅长为第八晶体管Q8的栅长与第二旁路晶体管M2的栅长之和的三分之一或者四分之一，第一晶体管Q1的栅宽为第八晶体管Q8的栅宽与第二旁路晶体管M2的栅宽之和的三分之一或者四分之一。

可以理解的是，这里示例性地说明第一晶体管Q1的尺寸，第一晶体管Q1的尺寸可根据实际设计需求进行调整，以满足在规定时间内完成所需的放电或充电要求。

本实施例提出的读出放大器，第一晶体管Q1在使能信号为低电平时导通，实现对第二节点dp_n的电压的调控，以使第三节点sout的电压和第四节点dp的电压小于第一节点sout_n的电压和第二节点dp_n的电压，因此，第三节点sout和第四节点dp相比第一节点sout_n和第二节点dp_n放电更快，可以实现正确读出数据，提高读出放大器的读出准确性。并且，相较于增设多个晶体管实现该功能，仅增加一个第一晶体管Q1的方式可以减少读出放大器的占用面积，降低读出放大器功耗。

在一些实施例中，参考图5a，第二开关单元包括：第二晶体管Q2；其中，

第二晶体管Q2的栅极与使能信号线EN耦接，第二晶体管Q2的第二端与第四节点dp耦接，第二晶体管Q2的第一端与第二位线BB耦接；

第二晶体管Q2，被配置为在接收的使能信号线EN传输的使能信号为逻辑低电平时可导通，以使第二位线BB与第四节点dp连通。

需要说明的是，第二晶体管Q2的栅极与使能信号线EN耦接，该使能信号线EN为读出放大器中的读使能信号线，或者第二晶体管Q2的栅极可与其他信号线耦接，根据其他信号线输出的高低电平控制第二开关单元104的关断或导通。这里，以第二晶体管Q2的栅极与使能信号线EN耦接为例进行说明。

这里，通过第二晶体管Q2在使能信号为低电平时导通，以使第二位线BB与第四节点dp连通，第四节点dp的电压变为第二位线BB的电压VP。在一实施例中，还控制第一开关单元103导通，以使第二节点dp_n的电压变为第一位线BT的电压VDD。

因此，第二晶体管Q2在使能信号为低电平时导通，实现对第四节点dp的电压的调控，以使第四节点dp的电压和第二节点dp_n的电压不同，并且第四节点dp的电压小于第二节点dp_n的电压，实现第三节点sout的电压和第四节点dp的电压最终相较于第一节点sout_n的电压和第二节点dp_n的电压更小。

需要说明的是，参考图5a，第二晶体管Q2的尺寸与第十晶体管Q10的尺寸和第一旁路晶体管M1的尺寸有关。

具体地，在一实施例中，第二晶体管Q2的栅长、第十晶体管Q10的栅长和第一旁路晶体管M1的栅长相同，第二晶体管Q2的栅宽为第十晶体管Q10的栅宽与第一旁路晶体管M1的栅宽之和的三分之一或者四分之一。在另一实施例中，第二晶体管Q2的栅长为第十晶体管Q10的栅长与第一旁路晶体管M1的栅长之和的三分之一或者四分之一，第二晶体管Q2的栅宽为第十晶体管Q10的栅宽与第一旁路晶体管M1的栅宽之和的三分之一或者四分之一。

可以理解的是，这里示例性地说明第二晶体管Q2的尺寸，第二晶体管Q2的尺寸可根据实际设计需求进行调整，以满足在规定时间内完成所需的放电或充电要求。

本实施例提出的读出放大器，第二晶体管Q2在使能信号为低电平时导通，实现对第四节点dp的电压的调控，以使第三节点sout的电压和第四节点dp的电压小于第一节点sout_n的电压和第二节点dp_n的电压，因此，第三节点sout和第四节点dp相比第一节点sout_n和第二节点dp_n放电更快，可以实现正确读出数据，提高读出放大器的读出准确性。并且，相较于增设多个晶体管实现该功能，仅增加一个第二晶体管Q2的方式可以减少读出放大器的占用面积，降低读出放大器功耗。

在一些实施例中，参考图5a，第一开关单元103和第二开关单元104均包括P型晶体管。

需要说明的是，在第一节点sout_n、第二节点dp_n、第三节点sout和第四节点dp放电前，使能信号线EN传输的使能信号置为低电平(“0”)。为了实现在使能信号为逻辑低电平(“0”)时导通第一开关单元103，第一开关单元103优选包括一个P型晶体管。

可以理解的是，第一开关单元103还可包括多个晶体管，以实现在使能信号为逻辑低电平(“0”)时导通。

第二开关单元104的具体设置参考上述第一开关单元103，此处不再赘述。

本实施例中，优选第一开关单元103包括一个P型晶体管，该优选方式不仅可以实现在使能信号为低电平时导通，以使第一位线BT与第二节点dp_n连通，而且相较于增设多个晶体管实现该功能，本实施方式可以减少读出放大器的占用面积，降低读出放大器功耗。

在一些实施例中，参考图5a或图5b，读出单元102包括：第三晶体管Q3、第四晶体管Q4；其中，

第三晶体管Q3的栅极和第四晶体管Q4的栅极均与使能信号线EN耦接，第三晶体管Q3的第一端与第一位线BT耦接，第三晶体管Q3的第二端与第一节点sout_n耦接，第四晶体管Q4的第一端与第二位线BB耦接，第四晶体管Q4的第二端与第三节点sout耦接；

第三晶体管Q3，被配置为在接收的使能信号为逻辑低电平时可导通，以使第一位线BT耦接至第一节点sout_n；

第四晶体管Q4，被配置为在接收的使能信号为逻辑低电平时可导通，以使第二位线BB耦接至第三节点sout。

这里，以电压型的读出放大器100为例进行说明。

示例性地，读出放大器100通过第三晶体管Q3采集第一位线BT传输的电压值，通过第四晶体管Q4采集第二位线BB的电压值，因此，可通过读出放大器100的读出单元102采集并且放大第一位线BT和第二位线BB上的电压差。

具体地，在第一节点sout_n、第二节点dp_n、第三节点sout和第四节点dp放电前，使能信号线EN传输的使能信号置为低电平(“0”)，通过使能信号线EN控制第三晶体管Q3在读操作期间导通，以使第一节点sout_n耦接至第一位线BT，则第一节点sout_n的电压为第一电压VDD。通过使能信号线EN控制第四晶体管Q4在读操作期间导通，以使第三节点sout耦接至第二位线BB，则第三节点sout的电压为第二电压VP。

将使能信号线EN传输的使能信号置为高电平(“1”)，读出单元102中的第一节点sout_n、第二节点dp_n、第三节点sout以及第四节点dp放电。

具体地，第一节点sout_n和第二节点dp_n从第一电压VDD放电，第三节点sout和第四节点dp从第二电压VP放电。

本实施例中，优选电压型的读出放大器100进行存储数据信息读出，通过读出单元102中第三晶体管Q3采集第一位线BT传输的电压值，第四晶体管Q4采集第二位线BB的电压值。电压型的读出放大器100可采集并且放大第一位线BT和第二位线BB上的电压差，并且具有结构简单，稳定性高，功耗低的优势。

在一些实施例中，参考图5b，第一开关单元103包括：第五晶体管Q5；其中，

第五晶体管Q5的栅极与使能信号线EN耦接，第五晶体管Q5的第二端与第二节点dp_n耦接，第五晶体管Q5的第一端与第一节点sout_n耦接；

第五晶体管Q5，被配置为在接收的使能信号线EN传输的使能信号为逻辑低电平时可导通，以使第一位线BT与第二节点dp_n连通。

这里，参考图5b，第一位线BT通过第三晶体管Q3与第一节点sout_n耦接，第一位线BT通过第三晶体管Q3和第五晶体管Q5与第二节点dp_n耦接。

本实施例中，通过第五晶体管Q5和第三晶体管Q3在使能信号为低电平时导通，以使第一位线BT与第二节点dp_n连通，第二节点dp_n的电压变为第一位线BT的电压VDD。并且，控制第二开关单元104导通，以使第四节点dp通过第四晶体管Q4耦接第二位线BB，第四节点dp的电压变为第二位线BB的电压VP。

因此，第五晶体管Q5在使能信号为低电平时导通，实现对第二节点dp_n的电压的调控，以使第四节点dp的电压和第二节点dp_n的电压不同，并且第四节点dp的电压小于第二节点dp_n的电压，此时第三节点sout和第四节点dp的电压和，与第一节点sout_n和第二节点dp_n的电压和的差值为2*(VDD-VP)，远大于第一电压VDD与第二电压VP的差值，因此，第三节点sout和第四节点dp相比第一节点sout_n和第二节点dp_n放电更快。

需要说明的是，第五晶体管Q5的尺寸可参考上述图5a中第一晶体管Q1的相关说明，此处不再赘述。

本实施例提出的读出放大器，第五晶体管Q5在使能信号为低电平时导通，通过第三晶体管Q3和第五晶体管Q5实现对第二节点dp_n的电压的调控，以使第三节点sout的电压和第四节点dp的电压小于第一节点sout_n的电压和第二节点dp_n的电压，因此，第三节点sout和第四节点dp相比第一节点sout_n和第二节点dp_n放电更快，可以实现正确读出数据，提高读出放大器的读出准确性。并且，相较于增设多个晶体管实现该功能，仅增加一个第五晶体管Q5的方式可以减少读出放大器的占用面积，降低读出放大器功耗。

在一些实施例中，参考图5b，第二开关单元104包括：第六晶体管Q6；其中，

第六晶体管Q6的栅极与使能信号线EN耦接，第六晶体管Q6的第二端与第四节点dp耦接，第六晶体管Q6的第一端与第三节点sout耦接；

第六晶体管Q6，被配置为在接收的使能信号线EN传输的使能信号为逻辑低电平时可导通，以使第二位线BB与第四节点dp连通。

这里，参考图5b，第二位线BB通过第四晶体管Q4与第三节点sout耦接，第二位线BB通过第四晶体管Q4和第六晶体管Q6与第四节点dp耦接。

本实施例中，通过第四晶体管Q4和第六晶体管Q6在使能信号为低电平时导通，以使第二位线BB与第四节点dp连通，第四节点dp的电压变为第二位线BB的电压VP。在一实施例中，还控制第一开关单元103导通，以使第二节点dp_n的电压变为第一位线BT的电压VDD。

因此，第六晶体管Q6在使能信号为低电平时导通，实现对第四节点dp的电压的调控，以使第四节点dp的电压和第二节点dp_n的电压不同，并且第四节点dp的电压小于第二节点dp_n的电压，此时第三节点sout和第四节点dp的电压和，与第一节点sout_n和第二节点dp_n的电压和的差值为2*(VDD-VP)，远大于第一电压VDD与第二电压VP的差值，因此，第三节点sout和第四节点dp相比第一节点sout_n和第二节点dp_n放电更快。

需要说明的是，第六晶体管Q6的尺寸可参考上述图5a中第二晶体管Q2的相关说明，此处不再赘述。

本实施例提出的读出放大器，第六晶体管Q6在使能信号为低电平时导通，实现对第四节点dp的电压的调控，以使第三节点sout的电压和第四节点dp的电压小于第一节点sout_n的电压和第二节点dp_n的电压，因此，第三节点sout和第四节点dp相比第一节点sout_n和第二节点dp_n放电更快，可以实现正确读出数据，提高读出放大器的读出准确性。并且，相较于增设多个晶体管实现该功能，仅增加一个第六晶体管Q6的方式可以减少读出放大器的占用面积，降低读出放大器功耗。

在一些实施例中，参考图5a或图5b，读出单元102包括：第一反相器1021、第二反相器1022和旁路晶体管单元1023；其中，

第一反相器1021的输入端与第二反相器1022的输出端耦接，第一反相器1021的输出端与第二反相器1022的输入端耦接；

第一反相器1021的输出端和第二反相器1022的输出端分别与旁路晶体管单元1023的输入端耦接，旁路晶体管单元1023的输出端接地。

这里，以电压锁存型的读出放大器100为例进行说明。

电压锁存型的读出放大器100可以采用两个CMOS反相器(例如第一反相器1021和第二反相器1022)相互对接形成锁存器的形式构成，如图5a或图5b中晶体管Q5至晶体管Q8所示。第一反相器1021和第二反相器1022的输出电压信号能够达到全摆幅。由于电压信号摆幅越大，电压信号的波动越明显，容易产生有效的输出电压信号，因此，优选输出电压信号能够达到全摆幅的电压锁存型的读出放大器100。

本实施例中，优选电压锁存型的读出放大器100进行存储数据信息读出，通过第一反相器1021、第二反相器1022和旁路晶体管单元1023放大第一位线BT和第二位线BB上的电压差，并且具有读出速度快，输出电压信号更有效的优势。

在一些实施例中，参考图5a或图5b，第一反相器1021包括第七晶体管Q7和第八晶体管Q8，第二反相器1022包括第九晶体管Q9和第十晶体管Q10；其中，

第七晶体管Q7的栅极和第八晶体管Q8的栅极与第二反相器1022的输出端耦接，第七晶体管Q7的第一端与第一电压端耦接，第七晶体管Q7的第二端和第八晶体管Q8的第二端与第一节点sout_n耦接，第八晶体管Q8的第一端与第二节点dp_n耦接；

第九晶体管Q9的栅极和第十晶体管Q10的栅极与第一反相器1021的输出端耦接，第九晶体管Q9的第一端与第一电压端耦接，第九晶体管Q9的第二端和第十晶体管Q10的第二端与第三节点sout耦接，第十晶体管Q10的第一端与第四节点dp耦接。

这里，第一反相器1021中第七晶体管Q7和第八晶体管Q8，与第二反相器1022中第九晶体管Q9和第十晶体管Q10交叉耦合，以便在锁存模式期间分别锁存由第一节点sout_n和第三节点sout提供的电压；其中，锁存模式期间包括使能信号线EN传输的使能信号置为低电平(“0”)期间。

在锁存模式之后进入读出模式，将使能信号线EN传输的使能信号置为高电平(“1”)，读出单元102中的第一节点sout_n、第二节点dp_n、第三节点sout以及第四节点dp放电。

在本实施例中，为了提高读出准确性，改善读出放大器100的性能，可以调整第一反相器1021和第二反相器1022中晶体管参数，具体地，设置第一反相器1021中的第七晶体管Q7和第二反相器1022中的第九晶体管Q9具有相等或大体相等的驱动强度。类似地，设置第一反相器1021中的第八晶体管Q8和第二反相器1022中的第十晶体管Q10具有相等或大体相等的驱动强度。

本实施例中，优选电压锁存型的读出放大器100进行存储数据信息读出，通过第一反相器1021、第二反相器1022和旁路晶体管单元1023放大第一位线BT和第二位线BB上的电压差，并且具有读出速度快，输出电压信号更有效的优势。

在一些实施例中，参考图5a或图5b，第七晶体管Q7和第九晶体管Q9包括P型晶体管，第八晶体管Q8和第十晶体管Q10包括N型晶体管。

示例性地，第七晶体管Q7和第九晶体管Q9为P型晶体管。当这些P型晶体管的栅极电压在阈值电压之下时，这些P型晶体管将导通并且将标为“VDD”的电压端的正电压供给对应的节点(第一节点sout_n和第三节点sout)，从而在该节点上“上拉强驱动”。由于第七晶体管Q7和第九晶体管Q9是PMOS上拉强驱动，所以第一节点sout_n和第三节点sout的放电会非常快速，从而达到加快读取速度的效果。

示例性地，第八晶体管Q8和第十晶体管Q10为N型晶体管，当这些N型晶体管的栅极电压超过阈值电压时，这些N型晶体管将导通并将对应的节点(第一节点sout_n和第三节点sout)连接至接地端或提供负电压的电压端进行放电。

本实施例中，第七晶体管Q7和第九晶体管Q9包括P型晶体管，第八晶体管Q8和第十晶体管Q10包括N型晶体管，通过第七晶体管Q7、第九晶体管Q9、第八晶体管Q8和第十晶体管Q10快速放电，从而达到加快读取速度的效果。

在一些实施例中，参考图5a或图5b，旁路晶体管单元1023包括第一旁路晶体管M1、第二旁路晶体管M2和第三旁路晶体管M3；其中，

第一旁路晶体管M1的栅极与第一位线BT耦接，第一旁路晶体管M1的第二端与第一反相器1021的输出端耦接；

第二旁路晶体管M2的栅极与第二位线BB耦接，第二旁路晶体管M2的第二端与第二反相器1022的输出端耦接；

第一旁路晶体管M1的第一端和第二旁路晶体管M2的第一端与第三旁路晶体管M3的第二端耦接，第三旁路晶体管M3的第一端接地，第三旁路晶体管M3的栅极与使能信号线EN耦接。

示例性地，第一旁路晶体管M1、第二旁路晶体管M2和第三旁路晶体管M3在使能信号线EN传输的使能信号置为高电平时导通，并将对应的节点(如图5a或图5b中第二节点dp_n和第四节点dp)连接至接地端或提供负电压的电压端进行放电。

在另一实施例中，第三旁路晶体管M3的第一端接地，减少在该读出放大器100不工作时，第三旁路晶体管M3因响应由栅极接收的逻辑“低”状态的使能信号而引起的功耗。

本实施例中，通过第一反相器1021、第二反相器1022和旁路晶体管单元1023放大第一位线BT和第二位线BB上的电压差，并且具有读出速度快，输出电压信号更有效的优势。并且该旁路晶体管单元1023的结构简单，所需控制信号较少，即可实现放电，便于制备以及最大程度的降低生产成本。

在一些实施例中，参考图5a或图5b，第一旁路晶体管M1、第二旁路晶体管M2和第三旁路晶体管M3均包括N型晶体管。

示例性地，第一旁路晶体管M1、第二旁路晶体管M2和第三旁路晶体管M3为N型晶体管，当这些N型晶体管的栅极电压超过阈值电压时，这些N型晶体管将导通。

本实施例中，优选第一旁路晶体管M1、第二旁路晶体管M2和第三旁路晶体管M3包括N型晶体管，以在使能信号线EN传输的使能信号置为高电平时导通，减少所需控制信号即可实现放电，便于降低生产成本。

图7为根据一示例性实施例示出的存储器的示意图。基于上述读出放大器结构，本公开实施例提供一种存储器，如图7所示，存储器700包括：多个存储单元以及根据上述实施例所述的读出放大器；其中，

存储单元，与读出放大器耦接，被配置为存储第一数据或第二数据；其中，第一数据包括逻辑高电平，第二数据包括逻辑低电平；

读出放大器，被配置为读取存储单元中存储的数据，并对数据进行放大。

需要说明的是，参考图7，存储单元通过第一位线BT和第二位线BB与读出放大器耦接，通过该读出放大器将存储单元存储的数据读出。具体地，读出放大器通过采集并且放大第一位线BT和第二位线BB上的电压差，最后输出放大后的信号，该放大后的信号表示存储单元存储的数据。

在一些实施例中，存储器包括静态随机存取存储器，存储单元包括静态随机存取存储单元。

示例性地，存储器包括静态随机存取存储器SRAM，则图7中所示存储单元可包括静态随机存取存储单元(SRAM cell)。

在一些实施例中，参考图3，静态随机存取存储单元包括第一PMOS管P1、第一NMOS管P2、第二PMOS管P3、第二NMOS管P4、第三NMOS管P5以及第四NMOS管P6；其中，

第一PMOS管P1的栅极与第一NMOS管P2的栅极耦接，第一PMOS管P1的第一端与第一电压端VDD耦接，第一PMOS管P1的第二端与第一NMOS管P2的第二端耦接，第一NMOS管P2的第一端接地；

第二PMOS管P3的栅极与第二NMOS管P4的栅极耦接，第二PMOS管P3的第一端与第一电压端VDD耦接，第二PMOS管P3的第二端与第二NMOS管P4的第二端耦接，第二NMOS管P4的第一端接地；

第三NMOS管P5的栅极与选择字线SEL耦接，第三NMOS管P5的第一端与第一位线BT耦接，第三NMOS管P5的第二端与第一PMOS管P1的第二端耦接，第四NMOS管P6的栅极与选择字线SEL耦接，第四NMOS管P6的第一端与第二位线BB耦接，第四NMOS管P6的第二端与第二PMOS管P3的第二端耦接。

示例性地，参考图3，图3示出了静态随机存取存储单元的一种具体结构。图3所示的存储单元的基本结构包括六个晶体管(如图3中晶体管P1至晶体管P6)。通过选择字线SEL将数据信息存储在存储单元中的两个交叉耦合的反相器(如图3中由晶体管P1至晶体管P4组成)中。图3所示的存储单元具有用以指示该存储的数据信息的两个稳定状态(例如，逻辑状态“1”或“0”)，具体地，通过节点d的电压和节点d_n的电压表示逻辑状态。图3所示的存储单元还包括晶体管P5和晶体管P6，用以控制对存储单元进行读取和写入操作。

在另一实施例中，静态随机存取存储单元还可以包括其他以差分方式(Differential-signal)进行读取操作的存储单元。

图8为根据一示例性实施例示出的存储器系统的示意图。基于上述存储器结构，本公开实施例提供一种存储器系统，如图8所示，包括如上述实施例所述的存储器，以及存储器控制器；其中，

存储器700；

存储器控制器706，耦接至存储器700，被配置为控制存储器700。

存储器系统800可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。

如图8中所示，存储器系统800可以包括主机708和存储子系统702，存储子系统702具有一个或多个存储器700，存储子系统还包括存储器控制器706。主机708可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机708可以被配置为将数据发送到存储器700。或者，主机708可以被配置为从存储器700接收数据。

存储器700可以是本公开中公开的任何存储器。

根据一些实施方式，存储器控制器706还耦接到主机708。存储器控制器706可以管理存储在存储器700中的数据，并且与主机708通信。

在一些实施方式中，存储器控制器706被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。

在一些实施方式中，存储器控制器706被设计为用于在高占空比环境固态硬盘(SSD)或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。

存储器控制器706可以被配置为控制存储器700的操作，例如读取和写入操作。存储器控制器706还可以被配置为管理关于存储在或要存储在存储器700中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器706还被配置为处理关于从存储器700读取的或者被写入到存储器700的数据的纠错码(ECC)。

存储器控制器706还可以执行任何其他合适的功能，例如，格式化存储器700。存储器控制器706可以根据特定通信协议与外部设备(例如，主机708)通信。例如，存储器控制器706可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器706和一个或多个存储器700可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统800可以实施并且封装到不同类型的终端电子产品中。

在如图9a中所示的一个示例中，存储器控制器706和单个存储器700可以集成到存储器卡802中。存储器卡802可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡802还可以包括将存储器卡802与主机(例如，图8中的主机708)耦接的存储器卡连接器804。

在如图9b中所示的另一示例中，存储器控制器706和多个存储器700可以集成到固态驱动器(SSD)806中。固态驱动器806还可以包括将固态驱动器806与主机(例如，图8中的主机708)耦接的固态驱动器连接器808。在一些实施方式中，固态驱动器806的存储容量和/或操作速度大于存储器卡802的存储容量和/或操作速度。

可以理解的是，存储器控制器706可以执行如本公开任一实施例提供的读取方法。

图10为根据一示例性实施例示出的读出放大器的操作方法的流程示意图。基于上述读出放大器结构，本公开实施例提供一种读出放大器的操作方法，方法包括：

S10：在预充电阶段，将第一位线和第二位线预充电至第一电压；

S20：在放电阶段，第一开关单元和第二开关单元导通时，第一位线耦接至第二节点且第二位线耦接至第四节点，以使第二节点和第四节点放电至不同的电位；

S30：在读取阶段，第一开关单元和第二开关单元关断时，第一节点和第三节点以不同的放电速率放电。

需要说明的是，本公开实施例提供的读出放大器的操作方法的具体实现过程可参考上述读出放大器的实施例，此处不再赘述。

可以理解的是，本公开实施例中预充电单元101、读出单元102、第一位线BT、第二位线BB、第一开关单元103和第二开关单元104均可采用常规的集成电路加工工艺制造，工艺条件没有特殊要求，可与常规的MOS管加工工艺兼容。

这里，优选预充电单元101、读出单元102、第一位线BT、第二位线BB、第一开关单元103和第二开关单元104在同一MOS管加工工艺流程中制备形成，便于简化工艺流程节约制造成本。

应理解，说明书通篇中提到的“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一些实施例中”或“在另一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims (18)

1.一种读出放大器，其特征在于，包括：预充电单元、读出单元、第一开关单元和第二开关单元；其中，

所述预充电单元，耦接存储单元的第一位线和所述存储单元的第二位线；

所述读出单元，包括第一节点、第二节点、第三节点以及第四节点，其中，所述第一位线耦接至所述第一节点，所述第二位线耦接至所述第三节点；

所述第一开关单元，耦接所述第一位线和所述第二节点；

所述第二开关单元，耦接所述第二位线和所述第四节点；

其中，所述读出放大器中所述第二节点和所述第四节点在放电阶段放电至不同的电位，使得所述第一节点和所述第三节点在读取阶段的放电速率不同。

2.根据权利要求1所述的读出放大器，其特征在于，所述读出放大器，还包括使能信号线；

所述使能信号线，被配置为传输使能信号；

所述第一开关单元和所述第二开关单元，还分别耦接所述使能信号线，被配置为在所述使能信号为低电平时可导通，高电平时可关断。

3.根据权利要求1所述的读出放大器，其特征在于，所述第一开关单元包括：第一晶体管；其中，

所述第一晶体管的栅极与使能信号线耦接，所述第一晶体管的第二端与所述第二节点耦接，所述第一晶体管的第一端与所述第一位线耦接；

所述第一晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第一位线与所述第二节点连通。

4.根据权利要求1所述的读出放大器，其特征在于，所述第二开关单元包括：第二晶体管；其中，

所述第二晶体管的栅极与使能信号线耦接，所述第二晶体管的第二端与所述第四节点耦接，所述第二晶体管的第一端与所述第二位线耦接；

所述第二晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第二位线与所述第四节点连通。

5.根据权利要求1所述的读出放大器，其特征在于，所述第一开关单元和所述第二开关单元均包括P型晶体管。

6.根据权利要求2所述的读出放大器，其特征在于，所述读出单元包括：第三晶体管、第四晶体管；其中，

所述第三晶体管的栅极和所述第四晶体管的栅极均与所述使能信号线耦接，所述第三晶体管的第一端与所述第一位线耦接，所述第三晶体管的第二端与所述第一节点耦接，所述第四晶体管的第一端与所述第二位线耦接，所述第四晶体管的第二端与所述第三节点耦接；

所述第三晶体管，被配置为在接收的所述使能信号为逻辑低电平时可导通，以使所述第一位线耦接至所述第一节点；

所述第四晶体管，被配置为在接收的所述使能信号为逻辑低电平时可导通，以使所述第二位线耦接至所述第三节点。

7.根据权利要求1所述的读出放大器，其特征在于，所述第一开关单元包括：第五晶体管；其中，

所述第五晶体管的栅极与使能信号线耦接，所述第五晶体管的第二端与所述第二节点耦接，所述第五晶体管的第一端与所述第一节点耦接；

所述第五晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第一位线与所述第二节点连通。

8.根据权利要求1所述的读出放大器，其特征在于，所述第二开关单元包括：第六晶体管；其中，

所述第六晶体管的栅极与使能信号线耦接，所述第六晶体管的第二端与所述第四节点耦接，所述第六晶体管的第一端与所述第三节点耦接；

所述第六晶体管，被配置为在接收的所述使能信号线传输的使能信号为逻辑低电平时可导通，以使所述第二位线与所述第四节点连通。

9.根据权利要求2所述的读出放大器，其特征在于，所述读出单元包括：第一反相器、第二反相器和旁路晶体管单元；其中，

所述第一反相器的输入端与所述第二反相器的输出端耦接，所述第一反相器的输出端与所述第二反相器的输入端耦接；

所述第一反相器的输出端和所述第二反相器的输出端分别与所述旁路晶体管单元的输入端耦接，所述旁路晶体管单元的输出端接地。

10.根据权利要求9所述的读出放大器，其特征在于，所述第一反相器包括第七晶体管和第八晶体管，所述第二反相器包括第九晶体管和第十晶体管；其中，

所述第七晶体管的栅极和所述第八晶体管的栅极与所述第二反相器的输出端耦接，所述第七晶体管的第一端与第一电压端耦接，所述第七晶体管的第二端和所述第八晶体管的第二端与所述第一节点耦接，所述第八晶体管的第一端与所述第二节点耦接；

所述第九晶体管的栅极和所述第十晶体管的栅极与所述第一反相器的输出端耦接，所述第九晶体管的第一端与所述第一电压端耦接，所述第九晶体管的第二端和所述第十晶体管的第二端与所述第三节点耦接，所述第十晶体管的第一端与所述第四节点耦接。

11.根据权利要求10所述的读出放大器，其特征在于，所述第七晶体管和所述第九晶体管包括P型晶体管，所述第八晶体管和所述第十晶体管包括N型晶体管。

12.根据权利要求9所述的读出放大器，其特征在于，所述旁路晶体管单元包括第一旁路晶体管、第二旁路晶体管和第三旁路晶体管；其中，

所述第一旁路晶体管的栅极与所述第一位线耦接，所述第一旁路晶体管的第二端与所述第一反相器的输出端耦接；

所述第二旁路晶体管的栅极与所述第二位线耦接，所述第二旁路晶体管的第二端与所述第二反相器的输出端耦接；

所述第一旁路晶体管的第一端和所述第二旁路晶体管的第一端与所述第三旁路晶体管的第二端耦接，所述第三旁路晶体管的第一端接地，所述第三旁路晶体管的栅极与所述使能信号线耦接。

13.根据权利要求12所述的读出放大器，其特征在于，所述第一旁路晶体管、所述第二旁路晶体管和所述第三旁路晶体管均包括N型晶体管。

14.一种存储器，其特征在于，包括：多个存储单元以及根据权利要求1至13中任一项所述的读出放大器；其中，

所述存储单元，与所述读出放大器耦接，被配置为存储数据；

所述读出放大器，被配置为读取所述存储单元中存储的数据，并对所述数据进行放大。

15.根据权利要求14所述的存储器，其特征在于，所述存储器包括静态随机存取存储器，所述存储单元包括静态随机存取存储单元。

16.根据权利要求15所述的存储器，其特征在于，所述静态随机存取存储单元包括第一PMOS管、第一NMOS管、第二PMOS管、第二NMOS管、第三NMOS管以及第四NMOS管；其中，

所述第一PMOS管的栅极与所述第一NMOS管的栅极耦接，所述第一PMOS管的第一端与第一电压端耦接，所述第一PMOS管的第二端与所述第一NMOS管的第二端耦接，第一NMOS管的第一端接地；

所述第二PMOS管的栅极与所述第二NMOS管的栅极耦接，所述第二PMOS管的第一端与所述第一电压端耦接，所述第二PMOS管的第二端与所述第二NMOS管的第二端耦接，第二NMOS管的第一端接地；

所述第三NMOS管的栅极与选择字线耦接，所述第三NMOS管的第一端与第一位线耦接，所述第三NMOS管的第二端与所述第一PMOS管的第二端耦接，所述第四NMOS管的栅极与所述选择字线耦接，所述第四NMOS管的第一端与第二位线耦接，所述第四NMOS管的第二端与所述第二PMOS管的第二端耦接。

17.一种存储器系统，其特征在于，包括如权利要求14至16中任一项所述的存储器，以及存储器控制器；其中，

所述存储器；

所述存储器控制器，耦接至所述存储器，被配置为控制所述存储器。

18.一种读出放大器的操作方法，其特征在于，所述方法包括：

在预充电阶段，将第一位线和第二位线预充电至第一电压；

在放电阶段，第一开关单元和第二开关单元导通时，所述第一位线耦接至第二节点且所述第二位线耦接至第四节点，以使所述第二节点与所述第四节点放电至不同的电位；

在读取阶段，所述第一开关单元和所述第二开关单元关断时，第一节点和第三节点以不同的放电速率放电。

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