KR20220113229A - 사전 증폭 회로를 포함하는 감지 증폭기 및 이를 포함하는 메모리 장치 - Google Patents
사전 증폭 회로를 포함하는 감지 증폭기 및 이를 포함하는 메모리 장치 Download PDFInfo
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Abstract
본 개시의 감지 증폭기는 사전 증폭 회로 및 래치 회로를 포함하되, 사전 증폭 회로는 제1 회로, 제2 회로, 및 제3 회로를 포함한다. 제3 회로는, 제1 내부 데이터를 생성하고 제1 회로와 연결된 제1 노드 및 제3 노드 사이에 연결되고, 제2 내부 데이터에 응답하여 동작하는 제1 NMOS 트랜지스터, 제2 내부 데이터를 생성하고 제1 회로와 연결된 제2 노드 및 제4 노드 사이에 연결되고, 제1 내부 데이터에 응답하여 동작하는 제2 NMOS 트랜지스터, 입력 데이터를 수신하는 제1 입력 노드 및 제3 노드 사이에 연결되고, 감지 신호에 응답하여 동작하는 제1 PMOS 트랜지스터, 반전된 입력 데이터를 수신하는 제2 입력 노드 및 제4 노드 사이에 연결되고, 감지 신호에 응답하여 동작하는 제2 PMOS 트랜지스터, 제3 노드 및 상기 제2 회로와 연결된 제5 노드 사이에 연결되고, 반전된 입력 데이터에 응답하여 동작하는 제3 NMOS 트랜지스터, 제4 노드 및 제5 노드 사이에 연결되고, 입력 데이터에 응답하여 동작하는 제4 NMOS 트랜지스터를 포함한다.
Description
본 개시는 감지 증폭기에 관한 것으로, 좀 더 상세하게는 사전 증폭 회로를 포함하는 감지 증폭기 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구별된다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등이 있다.
메모리 장치는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 비트 라인과 연결된 메모리 셀을 포함한다. 메모리 장치는 감지 증폭기를 통해 메모리 셀과 연결된 비트 라인의 전압을 증폭하고, 저장된 데이터를 읽을 수 있다. 감지 증폭기의 감지 동작은 메모리 장치의 읽기 동작의 성능 및 신뢰성 등에 주요한 영향을 미칠 수 있다. 이에 따라, 전력 소모가 감소되고, 감지 속도가 향상되고, 읽기 동작의 신뢰성을 향상시키는 감지 증폭기가 요구된다.
본 개시의 목적은 사전 증폭 회로를 포함하는 감지 증폭기 및 감지 증폭기를 포함하는 메모리 장치를 제공하는 데 있다.
본 개시의 일 실시 예에 따른 감지 증폭기는 입력 데이터 및 반전된 입력 데이터에 기초하여, 제1 내부 데이터 및 제2 내부 데이터를 생성하는 사전 증폭 회로, 및 상기 제1 및 제2 내부 데이터에 기초하여 출력 데이터 및 반전된 출력 데이터를 생성하는 래치 회로를 포함하되, 상기 사전 증폭 회로는: 전원 전압을 제공하는 제1 회로, 접지 전압을 제공하는 제2 회로, 및 상기 제1 및 제2 회로들과 연결되고, 상기 제1 및 제2 내부 데이터를 생성하는 제3 회로를 포함하고, 상기 제3 회로는: 상기 제1 내부 데이터를 생성하고 상기 제1 회로와 연결된 제1 노드 및 제3 노드 사이에 연결되고, 상기 제2 내부 데이터에 응답하여 동작하는 제1 NMOS 트랜지스터,상기 제2 내부 데이터를 생성하고 상기 제1 회로와 연결된 제2 노드 및 제4 노드 사이에 연결되고, 상기 제1 내부 데이터에 응답하여 동작하는 제2 NMOS 트랜지스터, 상기 입력 데이터를 수신하는 제1 입력 노드 및 상기 제3 노드 사이에 연결되고, 감지 신호에 응답하여 동작하는 제1 PMOS 트랜지스터, 상기 반전된 입력 데이터를 수신하는 제2 입력 노드 및 상기 제4 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제2 PMOS 트랜지스터, 상기 제3 노드 및 상기 제2 회로와 연결된 제5 노드 사이에 연결되고, 상기 반전된 입력 데이터에 응답하여 동작하는 제3 NMOS 트랜지스터, 및 상기 제4 노드 및 상기 제5 노드 사이에 연결되고, 상기 입력 데이터에 응답하여 동작하는 제4 NMOS 트랜지스터를 포함한다.
본 개시의 일 실시 예에 따른 감지 증폭기는 제1 내부 데이터를 생성하는 제1 노드 및 제3 노드 사이에 연결되고, 제2 내부 데이터에 응답하여 동작하는 제1 NMOS 트랜지스터, 상기 제2 내부 데이터를 생성하는 제2 노드 및 제4 노드 사이에 연결되고, 상기 제1 내부 데이터에 응답하여 동작하는 제2 NMOS 트랜지스터, 입력 데이터를 수신하는 제1 입력 노드 및 상기 제3 노드 사이에 연결되고, 감지 신호에 응답하여 동작하는 제1 PMOS 트랜지스터, 반전된 입력 데이터를 수신하는 제2 입력 노드 및 상기 제4 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제2 PMOS 트랜지스터, 상기 제3 노드 및 제5 노드 사이에 연결되고, 상기 반전된 입력 데이터에 응답하여 동작하는 제3 NMOS 트랜지스터, 상기 제4 노드 및 상기 제5 노드 사이에 연결되고, 상기 입력 데이터에 응답하여 동작하는 제4 NMOS 트랜지스터를 포함한다.
본 개시의 일 실시 예에 따른 메모리 장치는 복수의 비트 라인들과 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 비트 라인들을 프리 차지 전압으로 충전하는 프리 차지 회로, 및 상기 복수의 비트 라인들을 통해 입력 데이터 및 반전된 입력 데이터를 수신하고, 출력 데이터 및 반전된 출력 데이터를 출력하는 감지 증폭기를 포함하되, 상기 감지 증폭기는: 전원 전압을 제공하는 제1 회로, 접지 전압을 제공하는 제2 회로, 및 상기 제1 및 제2 회로들과 연결되고, 상기 제1 내부 데이터 및 상기 제2 내부 데이터를 생성하는 제3 회로를 포함하고, 상기 제3 회로는: 제1 내부 데이터를 생성하고 상기 제1 회로와 연결된 제1 노드 및 제3 노드 사이에 연결되고, 상기 제2 내부 데이터에 응답하여 동작하는 제1 NMOS 트랜지스터, 제2 내부 데이터를 생성하고 상기 제1 회로와 연결된 제2 노드 및 제4 노드 사이에 연결되고, 상기 제1 내부 데이터에 응답하여 동작하는 제2 NMOS 트랜지스터, 상기 입력 데이터를 수신하는 제1 입력 노드 및 상기 제3 노드 사이에 연결되고, 감지 신호에 응답하여 동작하는 제1 PMOS 트랜지스터, 상기 반전된 입력 데이터를 수신하는 제2 입력 노드 및 상기 제4 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제2 PMOS 트랜지스터, 상기 제3 노드 및 상기 제2 회로와 연결된 제5 노드 사이에 연결되고, 상기 반전된 입력 데이터에 응답하여 동작하는 제3 NMOS 트랜지스터, 상기 제4 노드 및 상기 제5 노드 사이에 연결되고, 상기 입력 데이터에 응답하여 동작하는 제4 NMOS 트랜지스터를 포함한다.
본 개시의 일 실시 예에 따르면, 데이터 간의 전압 차이를 크게 증폭시켜 전력 소모가 감소되고, 감지 속도가 향상되고, 읽기 동작의 신뢰성을 향상시키는 감지 증폭기가 제공된다.
본 개시의 일 실시 예에 따르면, 사전 증폭 회로를 포함하는 감지 증폭기 및 감지 증폭기를 포함하는 메모리 장치가 제공된다.
도 1은 본 개시의 실시 예에 따른 메모리 시스템의 블록도이다.
도 2는 본 개시의 실시 예에 따라 도 1의 메모리 장치를 구체화한 블록도이다.
도 3a는 본 개시의 실시 예에 따라 도 2의 메모리 장치를 구체화한 블록도이다.
도 3b는 본 개시의 실시 예에 따라 도 2의 감지 증폭기를 구체화한 블록도이다.
도 4는 일반적인 감지 증폭기를 도시하는 회로도이다.
도 5는 본 개시의 실시 예에 따른 사전 증폭 회로를 도시하는 회로도이다.
도 6은 본 개시의 실시 예에 따른 사전 증폭 회로를 도시하는 회로도이다.
도 7은 본 개시의 실시 예에 따른 사전 증폭 회로를 도시하는 회로도이다.
도 8는 본 개시의 실시 예에 따른 래치 회로를 도시하는 회로도이다.
도 9a는 본 개시의 실시 예에 따른 사전 증폭 회로의 전압 파형을 보여주는 그래프이다.
도 9b는 본 개시의 실시 예에 따른 래치 회로의 전압 파형을 보여주는 그래프이다.
도 10a는 본 개시의 실시 예에 따른 사전 증폭 회로의 내부 노드의 전압 파형을 보여주는 그래프이다.
도 10b는 일반적인 사전 증폭 회로의 내부 노드의 전압 파형을 보여주는 그래프이다.
도 11a는 본 개시의 실시 예에 따른 감지 증폭기 및 일반적인 감지 증폭기의 지연 시간을 보여주는 그래프이다.
도 11b는 본 개시의 실시 예에 따른 감지 증폭기 및 일반적인 감지 증폭기의 전력 소모를 보여주는 그래프이다.
도 12는 본 개시의 실시 예에 따른 감지 증폭기 및 일반적인 감지 증폭기의 에너지-지연 곱을 보여주는 그래프이다.
도 13는 본 개시의 실시 예에 따른 감지 증폭기 및 일반적인 감지 증폭기의 수율(Yield)을 보여주는 그래프이다.
도 14는 본 개시의 실시 예에 따른 감지 증폭기를 포함하는 아날로그 디지털 컨버터를 도시하는 도면이다.
도 15는 본 개시의 실시 예에 따른 감지 증폭기를 포함하는 아날로그 디지털 컨버터를 도시하는 도면이다.
도 16은 본 개시의 실시 예에 따른 전자 장치를 포함하는 반도체를 도시하는 도면이다.
도 2는 본 개시의 실시 예에 따라 도 1의 메모리 장치를 구체화한 블록도이다.
도 3a는 본 개시의 실시 예에 따라 도 2의 메모리 장치를 구체화한 블록도이다.
도 3b는 본 개시의 실시 예에 따라 도 2의 감지 증폭기를 구체화한 블록도이다.
도 4는 일반적인 감지 증폭기를 도시하는 회로도이다.
도 5는 본 개시의 실시 예에 따른 사전 증폭 회로를 도시하는 회로도이다.
도 6은 본 개시의 실시 예에 따른 사전 증폭 회로를 도시하는 회로도이다.
도 7은 본 개시의 실시 예에 따른 사전 증폭 회로를 도시하는 회로도이다.
도 8는 본 개시의 실시 예에 따른 래치 회로를 도시하는 회로도이다.
도 9a는 본 개시의 실시 예에 따른 사전 증폭 회로의 전압 파형을 보여주는 그래프이다.
도 9b는 본 개시의 실시 예에 따른 래치 회로의 전압 파형을 보여주는 그래프이다.
도 10a는 본 개시의 실시 예에 따른 사전 증폭 회로의 내부 노드의 전압 파형을 보여주는 그래프이다.
도 10b는 일반적인 사전 증폭 회로의 내부 노드의 전압 파형을 보여주는 그래프이다.
도 11a는 본 개시의 실시 예에 따른 감지 증폭기 및 일반적인 감지 증폭기의 지연 시간을 보여주는 그래프이다.
도 11b는 본 개시의 실시 예에 따른 감지 증폭기 및 일반적인 감지 증폭기의 전력 소모를 보여주는 그래프이다.
도 12는 본 개시의 실시 예에 따른 감지 증폭기 및 일반적인 감지 증폭기의 에너지-지연 곱을 보여주는 그래프이다.
도 13는 본 개시의 실시 예에 따른 감지 증폭기 및 일반적인 감지 증폭기의 수율(Yield)을 보여주는 그래프이다.
도 14는 본 개시의 실시 예에 따른 감지 증폭기를 포함하는 아날로그 디지털 컨버터를 도시하는 도면이다.
도 15는 본 개시의 실시 예에 따른 감지 증폭기를 포함하는 아날로그 디지털 컨버터를 도시하는 도면이다.
도 16은 본 개시의 실시 예에 따른 전자 장치를 포함하는 반도체를 도시하는 도면이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 유사한 구성요소에 대해서는 유사한 참조부호가 사용되고, 그리고 유사한 구성요소에 대해서 중복된 설명은 생략된다.
도 1은 본 개시의 실시 예에 따른 스토리지 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 스토리지 시스템(10)은 호스트(11) 및 메모리 장치(12)를 포함할 수 있다. 호스트(11)는 메모리 장치(12)의 제반 동작을 제어할 수 있다. 예를 들어, 호스트(11)는 메모리 장치(12)에 데이터를 저장하거나 또는 메모리 장치(12)에 저장된 데이터를 읽을 수 있다.
메모리 장치(12)는 메모리 컨트롤러(200) 및 휘발성 메모리 장치(100)를 포함할 수 있다. 메모리 장치(12)는 휘발성 메모리 장치(100)에 데이터를 저장하거나 또는 휘발성 메모리 장치(100)에 저장된 데이터를 읽을 수 있다.
예를 들어, 메모리 컨트롤러(200)는 커맨드(CMD), 및 어드레스(ADD)를 휘발성 메모리 장치(100)로 전송하여, 휘발성 메모리 장치(100)에 데이터를 저장하거나 또는 휘발성 메모리 장치(100)에 저장된 데이터를 읽을 수 있다.
휘발성 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD), 및 어드레스(ADD)를 수신할 수 있다. 휘발성 메모리 장치(100)는 수신된 신호들에 응답하여 메모리 컨트롤러(200)로부터의 데이터를 저장하거나 또는 저장된 데이터를 메모리 컨트롤러(200)로 제공할 수 있다.
휘발성 메모리 장치(100)는 감지 증폭기(110)를 포함할 수 있다. 감지 증폭기(110)는 데이터의 전압 레벨에 기초하여 감지 동작을 수행할 수 있다. 일 실시 예에서, 휘발성 메모리 장치(100)는 SRAM(Static Random Access Memory)으로서 구현될 수 있다. 휘발성 메모리 장치(100)에 포함된 메모리 셀 어레이는 비트 라인들을 통해 감지 증폭기로 연결될 수 있다. 감지 증폭기는 비트 라인들의 전압 차이를 감지하고, 그리고 감지된 전압 차이를 증폭할 수 있다. 이에 따라, 휘발성 메모리 장치(100)는 선택된 메모리 셀에 저장된 데이터를 정확하게 읽을 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치의 블록도를 예시적으로 도시한다. 도 2를 참조하면, 휘발성 메모리 장치(100)는 감지 증폭기(110), 커맨드 디코더(120), 제어 로직(130), 프리차지 회로(140), 메모리 셀 어레이(150), 버퍼 회로(160), 및 입출력 회로(170)를 포함할 수 있다. 일 실시 예에서, 휘발성 메모리 장치(100)는 SRAM(Static Random Access Memory)으로서 구현될 수 있다.
감지 증폭기(110)는 비트 라인(BL)들을 통해 메모리 셀 어레이(150)로부터 입력 데이터(DI) 및 반전된 입력 데이터(DIb)를 수신할 수 있다. 일 실시 예에서, 복수의 비트 라인(BL)들 각각은 한 쌍의 비트 라인 및 상보 비트 라인을 포함할 수 있다.
감지 증폭기(110)는 비트 라인(BL)들을 통해 출력 데이터(DO) 및 반전된 출력 데이터(DOb)를 버퍼 회로(160)로 출력할 수 있다.
도 2에는 하나의 감지 증폭기(110)가 도시되었으나 휘발성 메모리 장치(100)는 복수의 감지 증폭기(110)들을 포함할 수 있다. 일 실시 예에서, 복수의 감지 증폭기(110)들의 개수는 비트 라인(BL)들의 개수와 같을 수 있다.
감지 증폭기(110)는 입력 데이터(DI) 및 반전된 입력 데이터(DIb) 사이의 전압 차이에 기초하여 감지 동작을 수행할 수 있다. 감지 증폭기(110)는 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이에 기초하여 출력 데이터(DO) 및 반전된 출력 데이터(DOb)를 생성할 수 있다. 감지 증폭기(110)의 구체적인 동작은 후술된다.
커맨드 디코더(120)는 메모리 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있다. 커맨드 디코더(120)는 수신된 커맨드(CMD) 및 어드레스(ADD)를 디코딩할 수 있다. 커맨드(CMD)는 읽기, 쓰기, 및 소거 등과 같은 휘발성 메모리 장치(100)에서 수행될 동작을 지시하는 신호일 수 있다. 어드레스(ADD)는 로우 어드레스(ADDR) 및 칼럼 어드레스(ADDC)를 포함할 수 있다.
제어 로직(130)은 커맨드 디코더(120)의 디코딩 결과에 기초하여, 로우 디코더(R-DEC), 칼럼 디코더(C-DEC), 감지 증폭기(110), 및 프리차지 회로(140)를 제어할 수 있다. 예를 들어, 제어 로직(130)은 로우 어드레스(ADDR) 및 칼럼 어드레스(ADDC)를 각각 로우 디코더(R-DEC) 및 칼럼 디코더(C-DEC)로 출력할 수 있다.
일 실시 예에서, 제어 로직(130)은 제어 로직 지연 시간 타이머(131), 클럭 생성기(132), 레벨 시프터(133)를 포함할 수 있다. 일 실시 예에서, 제어 로직 지연 시간 타이머(131)는 감지 증폭기(110), 프리차지 회로(140), 및 메모리 셀 어레이(150)간의 동작 순서를 제어할 수 있다. 예를 들어, 제어 로직 지연 시간 타이머(131)는 감지 증폭기(110)의 감지 동작 전에 프리차지 회로(140)가 비트 라인(BL)들을 충전할 수 있도록 제어할 수 있다.
일 실시 예에서, 클럭 생성기(132)는 클럭(CLK)을 로우 디코더(R-DEC)로 출력할 수 있다. 예를 들어, 로우 디코더(R-DEC)는 클럭(CLK)에 기초하여 동작할 수 있다.
일 실시 예에서, 레벨 시프터(133)는 감지 증폭기(110), 프리차지 회로(140), 및 메모리 셀 어레이(150)가 동작을 수행하기 위해 필요한 전압을 제공할 수 있다. 즉, 레벨 시프터(133)는 전압 레벨을 낮은 레벨에서 높은 레벨로 시프팅(shifting)할 수 있다.
프리차지 회로(140)는 제어 로직(130)으로부터 프리차지 신호(PCH)를 수신할 수 있다. 프리차지 회로(140)는 프리차지 신호(PCH)에 기초하여 비트 라인(BL)들을 충전할 수 있다. 이에 따라, 비트 라인(BL)들은 감지 증폭기(110)의 감지 동작 전에 프리차지 전압으로 충전될 수 있다.
메모리 셀 어레이(150)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(150)에 포함된 메모리 셀들 각각은 복수의 워드라인들 및 복수의 비트 라인들이 교차하는 지점에 배치될 수 있다. 메모리 셀들 각각은 복수의 워드라인들 중 대응하는 워드라인에 연결될 수 있다. 메모리 셀들 각각은 복수의 비트 라인(BL)들 중 대응하는 비트 라인에 연결될 수 있다. 메모리 셀들 각각은 매트릭스(matrix) 형태로 제공될 수 있다. 이때, 복수의 워드 라인들은 메모리 셀들의 행들과 연결될 수 있고, 그리고 복수의 비트 라인들은 메모리 셀들의 열들과 연결될 수 있다.
로우 디코더(R-DEC)는 제어 로직(130)으로부터 로우 어드레스(ADDR) 및 클럭(CLK)를 수신할 수 있다. 로우 디코더(R-DEC)는 메모리 셀 어레이(150)로 복수의 워드 라인들을 통해 연결될 수 있다. 로우 디코더(R-DEC)는 수신된 로우 어드레스(ADDR)를 디코딩함으로써, 메모리 셀 어레이(150)로 연결된 복수의 워드 라인들 중 어느 한 워드 라인을 선택할 수 있다. 로우 디코더(R-DEC)는 선택된 워드 라인에 전압을 인가함으로써, 선택된 워드 라인을 활성화할 수 있다.
칼럼 디코더(C-DEC)는 제어 로직(130)으로부터 칼럼 어드레스(ADDC)를 수신할 수 있다. 칼럼 디코더(C-DEC)는 프리차지 회로, 및 감지 증폭기(110)로 복수의 비트 라인들을 통해 연결될 수 있다. 칼럼 디코더(C-DEC)는 수신된 칼럼 어드레스(ADDC)를 디코딩함으로써 메모리 셀 어레이(150)로 연결된 복수의 비트 라인들 중 읽기 단위의 비트 라인 및 상보 비트 라인을 선택할 수 있다. 칼럼 디코더(C-DEC)는 선택된 비트 라인(BL)에 전압을 인가함으로써, 선택된 비트 라인(BL)을 활성화할 수 있다.
버퍼 회로(160)는 감지 증폭기(110)로부터 출력 데이터(DO) 및 반전된 출력 데이터(DOb)를 수신할 수 있다. 버퍼 회로(160)는 데이터 라인(DL)들을 통해 출력 데이터(DO) 및 반전된 출력 데이터(DOb)를 입출력 회로(170)로 출력할 수 있다.
입출력 회로(170)는 데이터 라인(DL)들을 통해 버퍼 회로(160)와 연결되고, 데이터 라인(DL)들을 통해 버퍼 회로(160)와 데이터를 주고받을 수 있다. 입출력 회로(170)는 제어 로직(130)의 제어에 따라, 메모리 컨트롤러(200)로 데이터를 전송하거나 또는 메모리 컨트롤러(200)로부터 데이터를 수신할 수 있다.
도 3a는 본 개시의 실시 예에 따라 도 2의 감지 증폭기와 메모리 셀 어레이와 연결 관계를 구체화한 블록도이다. 도 3a를 참조하면, 비트 라인(BL) 및 상보 비트 라인(BLb)을 통해 메모리 셀 어레이(150)와 연결된 감지 증폭기(110)가 도시된다. 로우 디코더(R-DEC), 프리차지 회로(140), 및 버퍼 회로(160)는 도 2의 로우 디코더(R-DEC), 프리차지 회로(140), 및 버퍼 회로(160)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
메모리 셀 어레이(150)는 복수의 메모리 셀들(MC1~MCN)을 포함할 수 있다. 복수의 메모리 셀들(MC1~MCN) 각각은 복수의 워드 라인들(WL1~WLN) 중 대응하는 워드 라인에 연결될 수 있다. 복수의 메모리 셀들(MC1~MCN) 각각은 복수의 비트 라인들 중 대응하는 비트 라인(BL) 및 상보 비트 라인(BLb)에 연결될 수 있다. 일 실시 예에서, 복수의 비트 라인들 각각은 한 쌍의 비트 라인(BL) 및 상보 비트 라인(BLb)을 포함할 수 있다.
감지 증폭기(110)는 메모리 셀 어레이(150)로부터 입력 데이터(DI) 및 반전된 입력 데이터(DIb)를 수신할 수 있다. 감지 증폭기(110)는 비트 라인(BL)을 통해 입력 데이터(DI)를 수신하고, 상보 비트 라인(BLb)을 통해 반전된 입력 데이터(DIb)를 수신할 수 있다.
감지 증폭기(110)는 버퍼 회로(160)로 출력 데이터(DO) 및 반전된 출력 데이터(DOb)를 출력할 수 있다. 감지 증폭기(110)는 비트 라인(BL)을 통해 출력 데이터(DO)를 출력하고, 상보 비트 라인(BLb)을 통해 반전된 출력 데이터(DOb)를 출력할 수 있다.
감지 증폭기(110)에 연결된 메모리 셀들(MC1~MCN)의 수가 증가함에 따라 비트 라인 기생 커패시터(Bit Line Capacitor, CBL)가 커져, 감지 동작의 성능이 저하되고, 메모리 장치가 소형화됨에 따라, 공정 변화에 의해 발생하는 오프셋 전압(Offset voltage)의 영향이 커지고 있다. 이에 따라 감지 증폭기의 신뢰성이 저하될 수 있다.
감지 증폭기(110)는 입력 데이터(DI) 및 반전된 입력 데이터(DIb)의 전압 레벨 차이가 기준 전압 레벨 이상으로 크면, 감지 동작을 수행할 수 있다. 예를 들어, 기준 전압 레벨은 감지 동작에 기준이 되는 전압 레벨일 수 있다. 입력 데이터(DI) 및 반전된 입력 데이터(DIb)의 전압 레벨 차이가 기준 전압 레벨보다 작더라도, 감지 증폭기(110)가 입력 데이터(DI) 및 반전된 입력 데이터(DIb)의 전압 레벨 차이가 기준 전압 레벨 이상이 되도록 증폭시키면, 신뢰도가 향상된 감지 동작을 수행할 수 있다.
설명의 편의를 위해, 2개의 메모리 셀들(MC1, MCN)과 이에 대응하는 워드 라인들(WL1, WLN), 비트 라인(BL), 상보 비트 라인(BLb), 및 감지 증폭기(110)만을 도시하였다. 그러나, 본 개시의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 셀들 및 이에 대응하는 복수의 감지 증폭기들을 포함할 수 있다.
도 3b는 본 개시의 실시 예에 따라 도 3a의 감지 증폭기를 구체화한 블록도이다. 도 3b를 참조하면, 사전 증폭 회로(111) 및 래치 회로(112)를 포함하는 감지 증폭기(110)가 도시된다.
감지 증폭기(110)는 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이가 기준 전압 레벨보다 클 경우, 감지 동작을 수행할 수 있다. 예를 들어, 기준 전압 레벨은 감지 동작에 기준이 되는 전압 레벨일 수 있다. 일 실시 예에서, 감지 증폭기(110)는 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이가 기준 전압 레벨보다 크면, 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 차이를 감지하고, 전압 레벨 차이를 증폭시켜 출력할 수 있다.
감지 증폭기(110)는 사전 증폭 회로(111) 및 래치 회로(112)를 포함할 수 있다. 감지 신호(SAE)에 기초하여 사전 증폭 회로(111) 및 래치 회로(112)는 각각의 동작을 수행할 수 있다. 사전 증폭 회로(111) 및 래치 회로(112)가 동일한 감지 신호(SAE)에 의해 제어됨에 따라, 감지 증폭기(110)의 크기가 감소될 수 있다.
일 실시 예에서, 감지 증폭기(110)는 사전 증폭 회로(111)를 통해 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이를 기준 전압 레벨보다 크도록 증폭시켜, 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이가 기준 전압 레벨보다 작더라도 감지 동작을 수행할 수 있다. 이에 따라, 감지 증폭기(110)는 신뢰도가 향상된 고속 감지 동작을 수행할 수 있다.
사전 증폭 회로(111)는 감지 신호(SAE), 입력 데이터(DI), 및 반전된 입력 데이터(DIb)에 기초하여 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)를 생성할 수 있다. 사전 증폭 회로(111)는 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이를 증폭시킬 수 있다. 즉, 제1 내부 데이터(DP)와 제2 내부 데이터(DN)의 전압 레벨 차이는 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이보다 클 수 있다. 사전 증폭 회로(111)에 대한 자세한 설명은 후술된다.
일 실시 예에서, 감지 증폭기(110)는 래치 회로(112)를 통해 출력 데이터 및 반전된 출력 데이터를 출력할 수 있다. 래치 회로가 래치 동작을 수행함에 따라, 출력 데이터(DO)의 전압 레벨이 접지 전압이면 반전된 출력 데이터(DOb)의 전압 레벨은 전원 전압이 되고, 출력 데이터(DO)의 전압 레벨이 전원 전압이면 반전된 출력 데이터(DOb)의 전압 레벨은 접지 전압이 될 수 있다. 즉, 출력 데이터(DO)의 전압 레벨은 반전된 출력 데이터(DOb)의 전압 레벨이 반전된 전압 레벨일 수 있다.
래치 회로(112)는 감지 신호(SAE), 제1 내부 데이터(DP), 및 제2 내부 데이터(DN)에 기초하여, 출력 데이터(DO) 및 반전된 출력 데이터(DOb)를 생성할 수 있다. 래치 회로(112)는 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)의 전압 레벨 차이에 기초하여, 제1 출력 노드가 전원 전압으로 충전되고 제2 출력 노드는 접지 전압로 방전될 수 있다. 래치 회로(112)에 대한 자세한 설명은 후술된다.
도 4는 일반적인 감지 증폭기를 도시하는 회로도이다. 도 4를 참조하면, 사전 증폭 회로(PA) 및 래치 회로(LC)를 포함하는 감지 증폭기(SA)가 도시된다. 감지 증폭기(SA)는 도 3b의 감지 증폭기(110)에 대응할 수 있다. 사전 증폭 회로(PA)는 도 3b의 사전 증폭 회로(111)에 대응할 수 있다. 래치 회로(LC)는 도 3b의 래치 회로(112)에 대응할 수 있다. 감지 증폭기(SA)는 감지 신호들(SAE, SAEb)에 기초하여 감지 동작을 수행할 수 있다.
사전 증폭 회로(PA)는 감지 신호(SAE), 입력 데이터(DI), 및 반전된 입력 데이터(DIb)에 기초하여 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)을 생성할 수 있다. 사전 증폭 회로(PA)는 제1 내지 제3 NMOS 트랜지스터(NM1~NM3) 및 제1 내지 제2 PMOS 트랜지스터(PM1, PM2)를 포함할 수 있다.
제1 PMOS 트랜지스터(PM1)는 전원 전압을 수신하는 전원 노드 및 제1 내부 데이터(DP)를 생성하는 제1 노드(N1) 사이에 연결될 수 있다. 제2 PMOS 트랜지스터(PM2)는 전원 노드 및 제2 내부 데이터(DN)를 생성하는 제2 노드(N2) 사이에 연결될 수 있다. 제1 PMOS 트랜지스터(PM1) 및 제2 PMOS 트랜지스터(PM2)의 게이트는 서로 연결될 수 있다.
제1 NMOS 트랜지스터(NM1)는 제1 노드(N1) 및 제3 노드(N3) 사이에 연결되고 반전된 입력 데이터(DIb)에 응답하여 동작할 수 있다. 제2 NMOS 트랜지스터(NM2)는 제2 노드(N2) 및 제3 노드(N3) 사이에 연결되고 입력 데이터(DI)에 응답하여 동작할 수 있다. 제3 NMOS 트랜지스터(NM3)는 제3 노드(N3) 및 접지 전압을 수신하는 접지 노드 사이에 연결되고 감지 신호(SAE)에 기초하여 동작할 수 있다.
래치 회로(LC)는 반전된 감지 신호(SAEb), 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)에 기초하여 출력 데이터(DO) 및 반전된 출력 데이터(DOb)를 생성할 수 있다. 감지 증폭기(SA)는 두 개의 감지 신호(SAE, SAEb)에 기초하여 감지 동작을 수행할 수 있다. 래치 회로(LC)는 제4 내지 제7 NMOS 트랜지스터(NM4~NM7) 및 제3 내지 제5 PMOS 트랜지스터(PM3~PM5)를 포함할 수 있다.
제3 PMOS 트랜지스터(PM3)는 전원 노드 및 제4 노드(N4) 사이에 연결되고, 반전된 감지 신호(SAEb)에 응답하여 동작할 수 있다. 제4 PMOS 트랜지스터(PM4)는 제4 노드(N4) 및 제1 출력 노드(No1) 사이에 연결되어 반전된 출력 데이터(DOb)에 응답하여 동작할 수 있다. 제5 PMOS 트랜지스터(PM5)는 제4 노드(N4) 및 제2 출력 노드(No2) 사이에 연결되어 출력 데이터(DO)에 응답하여 동작할 수 있다.
제4 NMOS 트랜지스터(NM4)는 출력 데이터(DO)를 생성하는 제1 출력 노드(No1) 및 접지 전원을 수신하는 접지 노드 사이에 연결되어 제2 내부 데이터(DN)에 응답하여 동작할 수 있다. 제5 NMOS 트랜지스터(NM5)는 제1 출력 노드(No1) 및 접지 노드 사이에 연결되어 반전된 출력 데이터(DOb)에 응답하여 동작할 수 있다. 제6 NMOS 트랜지스터(NM6)는 제2 출력 노드(No2) 및 접지 노드 사이에 연결되어 출력 데이터(DO)에 응답하여 동작할 수 있다. 제7 NMOS 트랜지스터(NM7)는 제2 출력 노드(No2) 및 접지 노드 사이에 연결되어 제1 내부 데이터(DP)에 응답하여 동작할 수 있다.
도 5는 본 개시의 실시 예에 따른 사전 증폭 회로를 도시하는 회로도이다. 도 5를 참조하면, 실시 예에 따른 사전 증폭 회로(111a)의 회로도가 도시된다. 사전 증폭 회로(111a)는 전원 회로(VT), 접지 회로(GR), 및 피드백 회로(FD)를 포함할 수 있다.
전원 회로(VT)는 감지 신호(SAE) 및 전원 전압(Vdd)을 수신하고, 감지 신호(SAE)에 기초하여 전원 전압(Vdd)을 피드백 회로(FD)에 제공할 수 있다. 접지 회로(GR)는 감지 신호(SAE) 및 접지 전압(Vss)을 수신하고, 감지 신호(SAE)에 기초하여 접지 전압(Vss)을 피드백 회로(FD)로 제공할 수 있다. 피드백 회로(FD)는 감지 신호(SAE), 입력 데이터(DI), 반전된 입력 데이터(DIb)에 기초하여 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)를 생성할 수 있다.
피드백 회로(FD)는 제1 내지 제4 NMOS 트랜지스터(NM1~NM4) 및 제1 내지 제2 PMOS 트랜지스터(PM1~PM2)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1)는 제1 내부 데이터(DP)를 생성하고 전원 회로(VT)와 연결된 제1 노드(N1) 및 제3 노드(N3) 사이에 연결되고, 제2 내부 데이터(DN)에 응답하여 동작할 수 있다. 제2 NMOS 트랜지스터(NM2)는 제2 내부 데이터(DN)를 생성하고 전원 회로(VT)와 연결된 제2 노드(N2) 및 제4 노드(N4) 사이에 연결되고, 제1 내부 데이터(DP)에 응답하여 동작할 수 있다. 제3 NMOS 트랜지스터(NM3)는 제3 노드(N3) 및 접지 회로(GR)와 연결된 제5 노드(N5) 사이에 연결되고, 반전된 입력 데이터(DIb)에 응답하여 동작할 수 있다. 제4 NMOS 트랜지스터(NM4)는 제4 노드(N4) 및 제5 노드(N5) 사이에 연결되고, 입력 데이터(DI)에 응답하여 동작할 수 있다.
제1 PMOS 트랜지스터(PM1)는 입력 데이터(DI)를 수신하는 제1 입력 노드(Ni1) 및 제3 노드(N3) 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다. 제2 PMOS 트랜지스터(PM2)는 반전된 입력 데이터(DIb)를 수신하는 제2 입력 노드(Ni2) 및 제4 노드(N4) 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다.
피드백 회로(FD)는 교차 연결된(Cross coupled) 트랜지스터들(NM1, NM2)을 통해 양성 피드백(Positive feedback) 동작을 수행할 수 있다. 피드백 회로(FD)는 양성 피드백 동작을 통해 피드백 회로(FD)의 제1 노드(N1) 및 제2 노드(N2)가 접지 전압(Vss)으로 방전되지 않을 수 있다. 이에 따라, 제1 노드(N1) 및 제2 노드(N2)가 충전되는 시간이 줄어들어, 감지 증폭기(110)는 고속 및 저전력 감지 동작을 수행할 수 있다.
피드백 회로(FD)는 제1 PMOS 트랜지스터(PM1)의 드레인 노드에서 입력 데이터(DI)를 수신하고, 제2 PMOS 트랜지스터(PM2)의 드레인 노드에서 반전된 입력 데이터(DIb)를 수신함으로써, 제3 NMOS 트랜지스터(NM3) 및 제4 NMOS 트랜지스터(NM4)의 오프셋 전압을 상쇄할 수 있다.
전원 회로(VT)는 피드백 회로(FD)로 전원 전압(Vdd)를 제공할 수 있다. 전원 회로(VT)는 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)를 포함할 수 있다. 제3 PMOS 트랜지스터(PM3)은 전원 전압(Vdd)을 수신하는 전원 노드 및 제1 노드(N1) 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다. 제4 PMOS 트랜지스터(PM4)는 전원 노드 및 제2 노드(N2) 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다.
접지 회로(GR)는 피드백 회로(FD)로 접지 전압(Vss)를 제공할 수 있다. 접지 회로(GR)는 제5 노드(N5)와 접지 전압(Vss)을 수신하는 접지 노드 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작하는 제5 NMOS 트랜지스터(NM5)를 포함할 수 있다.
사전 증폭 회로(111a)는 제1 및 제2 입력 커패시터(Ci1, Ci2)를 포함할 수 있다. 제1 입력 커패시터(Ci1)는 제1 입력 노드(Ni1)와 접지 노드 사이에서 연결될 수 있다. 제2 입력 커패시터(Ci2)는 제2 입력 노드(Ni2)와 접지 노드 사이에서 연결될 수 있다. 사전 증폭 회로(111a)는 제1 및 제2 입력 커패시터(Ci1, Ci2)를 통해 노이즈를 제거하고 안정적으로 증폭 동작을 수행할 수 있다. 그러나, 본 개시의 범위는 이에 제한되지 않으며, 도 4에서 입력 데이터(DI) 및 반전된 입력 데이터(DIb)를 수신하는 노드들에 각각 제1 및 제2 입력 커패시터(Ci1, Ci2)가 추가될 수 있고, 후술되는 도 6 및 도 7에서 입력 데이터(DI) 및 반전된 입력 데이터(DIb)를 수신하는 노드들에 각각 제1 및 제2 입력 커패시터(Ci1, Ci2)가 추가될 수 있다.
도 6은 본 개시의 실시 예에 따른 사전 증폭 회로를 도시하는 회로도이다. 도 6을 참조하면, 실시 예에 따른 사전 증폭 회로(111b)의 회로도가 도시된다. 사전 증폭 회로(111b)는 전원 전압을 제공하는 전원 회로(VT), 접지 전압을 제공하는 접지 회로(GR), 및 전원 회로(VT)와 접지 회로(GR) 사이에 연결된 피드백 회로(FD)를 포함할 수 있다. 피드백 회로(FD), 및 접지 회로(GR)는 도 5의 피드백 회로(FD), 및 접지 회로(GR)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
전원 회로(VT)는 피드백 회로(FD)로 전원 전압(Vdd)를 제공할 수 있다. 전원 회로(VT)는 제3 내지 제5 PMOS 트랜지스터(PM3~PM5)를 포함할 수 있다. 제3 PMOS 트랜지스터(PM3)는 제6 노드(N6) 및 제1 노드(N1) 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다. 제4 PMOS 트랜지스터(PM4)는 제6 노드(N6) 및 제2 노드(N2) 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다. 제5 PMOS 트랜지스터(PM5)는 전원 전압(Vdd)을 수신하는 전원 노드 및 제6 노드(N6) 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다.
전원 회로(VT)는 제5 PMOS 트랜지스터(PM5)를 통해 전원 전압(Vdd)을 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)의 소스 노드로 제공할 수 있다. 이에 따라, 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)는 안정적으로 전원 전압(Vdd)을 제공받을 수 있다. 즉, 제5 PMOS 트랜지스터(PM5)는 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)의 플로팅(floating) 현상을 해결하기 위한 풀업(pull up) PMOS 트랜지스터일 수 있다.
또한, 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)는 제5 PMOS 트랜지스터(PM5)를 통해 전원 전압(Vdd)을 제공받을 수 있다. 이에 따라, 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)의 정공들이 게이트 내로 트랩되어 문턱 전압이 높아지는 NBTI(Negative Bias Temperature Instability) 및 HCI(Hot Carrier Injection)와 같은 열화 현상(degradation)을 방지할 수 있다. 즉, 사전 증폭 회로(111b)는 안정적이고 신뢰도가 높은 감지 동작을 수행할 수 있다.
도 7은 본 개시의 실시 예에 따른 사전 증폭 회로를 도시하는 회로도이다. 도 7을 참조하면, 실시 예에 따른 사전 증폭 회로(111c)의 회로도가 도시된다. 사전 증폭 회로(111c)는 전원 전압을 제공하는 전원 회로(VT), 접지 전압을 제공하는 접지 회로(GR), 및 전원 회로(VT)와 접지 회로(GR) 사이에 연결된 피드백 회로(FD)를 포함할 수 있다. 전원 회로(VT) 및 접지 회로(GR)는 도 6의 전원 회로(VT) 및 접지 회로(GR)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
피드백 회로(FD)는 감지 신호(SAE), 입력 데이터(DI), 및 반전된 입력 데이터(DIb)에 기초하여 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)를 생성할 수 있다. 피드백 회로(FD)는 제1 내지 제4 NMOS 트랜지스터(NM1~NM4) 및 제1 내지 제2 PMOS 트랜지스터(PM1~PM2)를 포함할 수 있다. 제1 및 제2 NMOS 트랜지스터(NM1, NM2), 제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 도 5의 제1 및 제2 NMOS 트랜지스터(NM1, NM2), 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와 유사하므로 이에 대한 상세한 설명은 생략된다.
제3 NMOS 트랜지스터(NM3)는 제3 노드(N3) 및 접지 회로(GR)와 연결된 제5 노드(N5) 사이에 연결되고, 반전된 입력 데이터(DIb)에 응답하여 동작할 수 있다. 제4 NMOS 트랜지스터(NM4)는 제4 노드(N4) 및 제5 노드(N5) 사이에 연결되고, 입력 데이터(DI)에 응답하여 동작할 수 있다.
제3 NMOS 트랜지스터(NM3)의 기판은 반전된 입력 데이터(DIb)를 수신할 수 있다. 제4 NMOS 트랜지스터(NM4)의 기판은 입력 데이터(DI)를 수신할 수 있다. 이에 따라, 제1 노드(N1)에 흐르는 전류와 제2 노드(N2)에 흐르는 전류의 차이가 더 커지게 될 수 있다. 즉, 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)의 전압 레벨 차이가 커지게 될 수 있다. 사전 증폭 회로(111c)는 입력 데이터(DI) 및 반전된 입력 데이터(DIb)의 전압 레벨 차이가 작더라도 이를 크게 증폭시킬 수 있다.
도 8은 본 개시의 실시 예에 따라 도 3의 래치 회로를 도시하는 회로도이다. 도 3 및 도 8을 참조하면, 본 개시의 실시 예에 따른 래치 회로(112)가 도시된다. 래치 회로(112)는 감지 신호(SAE), 제1 내부 데이터(DP), 및 제2 내부 데이터(DN)에 기초하여 출력 데이터(DO), 반전된 출력 데이터(DOb)를 생성할 수 있다. 래치 회로(112)는 제 6 내지 제9 PMOS 트랜지스터(PM6~PM9) 및 제6 내지 제10 NMOS 트랜지스터(NM6~NM10)를 포함할 수 있다.
제6 PMOS 트랜지스터(PM6)는 전원 전압(Vdd)을 수신하는 전원 노드 및 출력 데이터(DO)를 출력하는 제1 출력 노드(No1) 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다. 제7 PMOS 트랜지스터(PM7)는 전원 노드 및 반전된 출력 데이터(DOb)를 출력하는 제2 출력 노드(No2) 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다.
감지 신호(SAE)에 기초하여, 제6 및 제7 PMOS 트랜지스터(PM6, PM7)는 턴-온될 수 있다. 이에 따라, 래치 회로의 래치 동작 전에 제1 출력 노드(No1) 및 제2 출력 노드(No2)는 전원 전압(Vdd)로 충전될 수 있다. 래치 동작 전에 제1 출력 노드(No1) 및 제2 출력 노드(No2)가 같은 전원 전압(Vdd)로 충전됨에 따라, 안정적으로 래치 동작을 수행할 수 있다.
제8 PMOS 트랜지스터(PM8)는 전원 노드 및 제1 출력 노드(No1) 사이에 연결되고, 반전된 출력 데이터(DOb)에 응답하여 동작할 수 있다. 제9 PMOS 트랜지스터(PM9)는 전원 노드 및 제2 출력 노드(No2) 사이에 연결되고, 출력 데이터(DO)에 응답하여 동작할 수 있다.
제6 NMOS 트랜지스터(NM6)은 제1 출력 노드(No1) 및 제7 노드(N7) 사이에 연결되고, 제2 내부 데이터(DN)에 응답하여 동작할 수 있다. 제7 NMOS 트랜지스터(NM7)은 제2 출력 노드(No2) 및 제7 노드(N7) 사이에 연결되고, 제1 내부 데이터(DP)에 응답하여 동작할 수 있다.
제8 NMOS 트랜지스터(NM8)는 제7 노드(N7) 및 접지 전압(Vss)을 수신하는 접지 노드 사이에 연결되고, 감지 신호(SAE)에 응답하여 동작할 수 있다. 제8 NMOS 트랜지스터(NM8)를 통해 접지 전압(Vss)을 래치 회로(112)에 제공함에 따라, 감지 증폭기(110)는 하나의 감지 신호를 통해 사전 증폭 회로(111) 및 래치 회로(112) 모두를 동작할 수 있다.
제9 NMOS 트랜지스터(NM9) 제2 출력 노드(No2) 및 제7 노드(N7) 사이에 연결되고, 반전된 출력 데이터(DOb)에 응답하여 동작할 수 있다. 제10 NMOS 트랜지스터(NM10)는 제2 출력 노드(No2) 및 제7 노드(N7) 사이에 연결되고, 출력 데이터(DO)에 응답하여 동작할 수 있다.
래치 회로(112)는 제1 및 제2 출력 커패시터(Co1, Co2)를 포함할 수 있다. 제1 출력 커패시터(Co1)는 제1 출력 노드(No1)와 접지 노드 사이에 연결될 수 있다. 제2 출력 커패시터(Co2)는 제2 출력 노드(No2)와 접지 노드 사이에 연결될 수 있다. 래치 회로(112)는 제1 및 제2 출력 커패시터(Co1, Co2)를 통해 노이즈를 제거하고 안정적으로 래치 동작을 수행할 수 있다.
도 9a는 본 개시의 실시 예에 따른 사전 증폭 회로의 전압 파형을 보여주는 그래프이다. 도 7 및 도 9a를 참조하면, 사전 증폭 회로(111c)의 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)의 전압 파형이 도시된다.
감지 신호(SAE)의 제1 전압 레벨에 응답하여, 제3 내지 제5 PMOS 트랜지스터(PM3~PM5)는 턴-온(turn-on)될 수 있다. 일 실시 예에서, 제1 전압 레벨은 로직 로우 레벨을 의미할 수 있다. 예를 들어, 로직 로우 레벨은 0V 또는 접지 전압(Vss)을 지칭할 수 있다. 제3 내지 제5 PMOS 트랜지스터(PM3~PM5)의 게이트 노드가 제1 전압 레벨을 수신함에 따라, 제3 내지 제5 PMOS 트랜지스터(PM3~PM5)는 턴-온될 수 있다. 이에 따라, 제1 노드(N1) 및 제2 노드(N2)는 전원 전압(Vdd)에 의해 충전될 수 있다.
사전 증폭 회로(111c)는 제5 PMOS 트랜지스터(PM5)를 통해 전원 전압(Vdd)을 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)의 소스 노드로 제공하므로, 제1 노드(N1) 및 제2 노드(N2) 각각의 전압은 전원 전압(Vdd)보다 낮게 충전될 수 있다. 즉, 제1 내부 데이터(DP) 및 제2 내부 데이터(DN) 각각의 전압은 전원 전압(Vdd)보다 낮게 충전될 수 있다. 이에 따라, 감지 증폭기의 전력 소모를 낮출 수 있다.
감지 신호(SAE)의 제2 전압 레벨에 응답하여, 사전 증폭 회로(111c)는 증폭 동작을 수행할 수 있다. 일 실시 예에서, 제2 전압 레벨은 로직 하이 레벨을 의미할 수 있다. 예를 들어, 로직 하이 레벨은 전원 전압(Vdd)을 지칭할 수 있다. 제3 내지 제5 PMOS 트랜지스터(PM3~PM5)의 게이트 노드가 제2 전압 레벨을 수신함에 따라, 제3 내지 제5 PMOS 트랜지스터(PM3~PM5)는 턴-오프될 수 있다. 이에 따라, 제1 노드(N1) 및 제2 노드(N2)는 방전될 수 있다.
일 실시 예에서, 입력 데이터(DI)의 전압 레벨 및 반전된 입력 데이터(DIb)의 전압 레벨의 차이에 기초하여, 제1 노드(N1)는 제1 방전 전압으로 방전되고, 제2 노드(N2)는 제1 방전 전압과 다른 제2 방전 전압으로 방전될 수 있다. 즉, 제1 노드(N1)의 방전 속도는 제2 노드(N2)의 방전 속도와 다를 수 있다.
예를 들어, 입력 데이터(DI)의 전압 레벨이 반전된 입력 데이터(DIb)의 전압 레벨보다 크면, 제1 방전 전압은 제2 방전 전압보다 클 수 있다. 입력 데이터(DI)의 전압 레벨이 반전된 입력 데이터(DIb)의 전압 레벨보다 작으면, 제2 방전 전압은 제1 방전 전압보다 클 수 있다.
사전 증폭 회로(111c)가 증폭 동작을 수행함에 따라, 제1 내부 데이터(DP)와 제2 내부 데이터(DN)의 전압 레벨 차이는 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이보다 클 수 있다. 즉, 사전 증폭 회로(111c)는 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이를 증폭시킬 수 있다.
도 9b는 본 개시의 실시 예에 따른 래치 회로의 전압 파형을 보여주는 그래프이다. 도 8 및 도 9b를 참조하면, 래치 회로(112)의 출력 데이터(DO) 및 반전된 출력 데이터(DOb)의 전압 파형이 도시된다.
감지 신호(SAE)의 제1 전압 레벨에 응답하여, 제6 PMOS 트랜지스터(PM6) 및 제7 PMOS 트랜지스터(PM7)는 턴-온되고, 제8 NMOS 트랜지스터(NM8)는 턴-오프될 수 있다. 이에 따라, 제1 출력 노드(No1) 및 제2 출력 노드(No2)는 전원 전압(Vdd)으로 충전될 수 있다. 즉, 출력 데이터(DO) 및 반전된 출력 데이터(DOb) 각각의 전압은 전원 전압으로 충전될 수 있다.
감지 신호(SAE)의 제2 전압 레벨에 응답하여, 래치 회로(112)는 래치 동작을 수행할 수 있다. 래치 동작 시, 제6 PMOS 트랜지스터(PM6) 및 제7 PMOS 트랜지스터(PM7)는 턴-오프되고, 제8 NMOS 트랜지스터(NM8)는 턴-온될 수 있다. 이에 따라, 제1 출력 노드(No1) 및 제2 출력 노드(No2)는 방전될 수 있다.
일 실시 예에서, 입력 데이터(DI)의 전압 레벨 및 반전된 입력 데이터(DIb)의 전압 레벨의 차이에 기초하여, 제1 출력 노드(No1) 및 제2 출력 노드(No2)의 방전 속도가 결정될 수 있다.
예를 들어, 입력 데이터(DI)의 전압 레벨이 반전된 입력 데이터(DIb)의 전압 레벨보다 크면, 제2 출력 노드(No2)가 제1 출력 노드(No1)보다 빠르게 방전될 수 있다. 이에 따라, 제2 출력 노드(No2)와 게이트 단자가 연결된 제8 PMOS 트랜지스터(PM8)는 제1 출력 노드(No1)와 게이트 단자가 연결된 제9 PMOS 트랜지스터(PM9)보다 먼저 턴-온될 수 있다. 제8 PMOS 트랜지스터(PM8)가 턴-온되면 제1 출력 노드(No1)는 전원 전압(Vdd)로 충전될 수 있다. 제1 출력 노드(No1)가 방전을 멈추고 충전됨에 따라 제9 PMOS 트랜지스터(PM9)는 턴-온되지 않고, 제2 출력 노드(No2)는 접지 전압(Vss)으로 방전될 수 있다.
입력 데이터(DI)의 전압 레벨이 반전된 입력 데이터(DIb)의 전압 레벨보다 작으면, 제1 출력 노드(No1)가 제2 출력 노드(No2)보다 빠르게 방전될 수 있다. 이에 따라, 제1 출력 노드(No1)와 게이트 단자가 연결된 제9 PMOS 트랜지스터(PM9)는 제2 출력 노드(No2)와 게이트 단자가 연결된 제8 PMOS 트랜지스터(PM8)보다 먼저 턴-온될 수 있다. 제9 PMOS 트랜지스터(PM9)가 턴-온되면 제2 출력 노드(No2)는 전원 전압(Vdd)으로 충전될 수 있다. 제2 출력 노드(No2)가 방전을 멈추고 충전됨에 따라 제8 PMOS 트랜지스터(PM8)는 턴-온되지 않고, 제1 출력 노드(No1)는 접지 전압(Vss)으로 방전될 수 있다.
래치 회로(112)가 래치 동작을 수행함에 따라, 출력 데이터(DO)의 전압 레벨이 접지 전압(Vss)이면 반전된 출력 데이터(DOb)의 전압 레벨은 전원 전압(Vdd)이 되고, 출력 데이터(DO)의 전압 레벨이 전원 전압(Vdd)이면 반전된 출력 데이터(DOb)의 전압 레벨은 접지 전압(Vss)이 될 수 있다. 즉, 출력 데이터(DO)의 전압 레벨은 반전된 출력 데이터(DOb)의 전압 레벨이 반전된 전압 레벨일 수 있다.
도 10a는 일반적인 사전 증폭 회로의 내부 노드의 전압 파형을 보여주는 그래프이다. 도 10b는 본 개시의 실시 예에 따른 사전 증폭 회로의 내부 노드의 전압 파형을 보여주는 그래프이다. 도 10a 및 도 10b를 참조하면, 사전 증폭 회로(111c)의 제3 노드(N3) 및 제4 노드(N4)의 전압 차이가 일반적인 사전 증폭 회로(PA)의 제1 노드(N1) 및 제2 노드(N2)의 전압 차이보다 클 수 있다.
도 10a에 도시된 파형은 도 4의 사전 증폭 회로(PA)의 제1 노드(N1) 및 제2 노드(N2)의 전압 파형일 수 있다. 가로축은 시간을 나타내고, 세로축은 전압 레벨의 크기를 나타낸다.
도 10b에 도시된 파형은 도 7의 사전 증폭 회로(111c)의 제3 노드(N3) 및 제4 노드(N4)의 전압 파형일 수 있다. 가로축은 시간을 나타내고, 세로축은 전압 레벨의 크기를 나타낸다.
사전 증폭 회로(PA)의 제1 노드(N1)는 반전된 입력 데이터(DIb)에 응답하여 동작하는 제1 NMOS 트랜지스터(NM1)의 드레인 노드일 수 있다. 사전 증폭 회로(PA)의 제2 노드(N1)는 입력 데이터(DI)에 응답하여 동작하는 제2 NMOS 트랜지스터(NM2)의 드레인 노드일 수 있다
사전 증폭 회로(111c)의 제3 노드(N3)는 반전된 입력 데이터(DIb)에 응답하여 동작하는 제3 NMOS 트랜지스터(NM3)의 드레인 노드일 수 있다. 제4 노드(N4)는 입력 데이터(DI)에 응답하여 동작하는 제4 NMOS 트랜지스터(NM4)의 드레인 노드일 수 있다.
사전 증폭 회로(PA)의 제1 노드(N1)는 반전된 입력 데이터(DIb)에 응답하여 동작하는 제1 NMOS 트랜지스터(NM1)의 드레인 노드일 수 있다. 사전 증폭 회로(PA)의 제2 노드(N2)는 입력 데이터(DI)에 응답하여 동작하는 제2 NMOS 트랜지스터(NM2)의 드레인 노드일 수 있다. 즉, 사전 증폭 회로(PA)의 제1 노드(N1) 및 제2 노드(N2)는 도 7의 사전 증폭 회로(111c)의 제3 노드(N3) 및 제4 노드(N4)와 유사할 수 있다.
사전 증폭 회로(111c)의 교차 연결된 제1 및 제2 NMOS 트랜지스터(NM1, NM2), 제1 및 제2 PMOS 트랜지스터(PM1, PM2), 입력 데이터(DI) 및 반전된 입력 데이터(DIb)를 수신하는 제3 및 제4 NMOS 트랜지스터(NM3, NM4)의 기판을 통해 입력 데이터(DI) 및 반전된 입력 데이터(DIb)의 전압 차이를 크게 증폭시킬 수 있다.
이에 따라, 제1 NMOS 트랜지스터(NM1), 제1 PMOS 트랜지스터(PM1), 및 제3 NMOS 트랜지스터(NM3)와 연결된 제3 노드(N3)와 제2 NMOS 트랜지스터(NM2), 제2 PMOS 트랜지스터(PM2), 및 제4 NMOS 트랜지스터(NM4)와 연결된 제4 노드(N4)의 전압 차이가 크게 증폭될 수 있다.
예를 들어, 제1 시점(t1)에서의 실시 예에 사전 증폭 회로(111c)의 제3 노드(N3) 및 제4 노드(N4)의 전압 차이는 81mV일 수 있다. 제1 시점(t1)에서의 일반적인 사전 증폭 회로(PA)의 제1 노드(N1) 및 제2 노드(N2)의 전압 차이는 61mV일 수 있다.
즉, 사전 증폭 회로(111c)는 입력 데이터와 반전된 입력 데이터의 전압 레벨 차이를 크게 증폭시킬 수 있다. 이에 따라, 실시 예에 따른 사전 증폭 회로(111c)는 입력 데이터와 반전된 입력 데이터의 전압 레벨 차이가 기준 전압 레벨보다 작더라도, 입력 데이터와 반전된 입력 데이터의 전압 레벨 차이를 기준 전압 레벨보다 크게 증폭시켜 감지 동작을 수행할 수 있다. 즉, 감지 증폭기(110)는 입력 데이터 및 반전된 입력 데이터의 차이가 기준 전압 레벨이 될 때까지 기다릴 필요가 없으므로, 고속 감지 동작을 수행할 수 있다.
설명의 편의를 위해, 도 10a는 도 7의 사전 증폭 회로(111c)의 제3 노드(N3)및 제4 노드(N4)의 전압 파형들을 도시하나, 도 10a에서 도시된 것과 유사하게, 도 5의 사전 증폭 회로(111a), 도 6의 사전 증폭 회로(111b)의 제3 노드(N3) 및 제4 노드(N4)의 전압 차이가 일반적인 사전 증폭 회로(PA)의 제1 노드(N1) 및 제2 노드(N2)의 전압 차이보다 클 수 있다.
도 11a는 본 개시의 감지 증폭기의 지연 시간(delay)를 보여주는 그래프이다. 도 11a를 참조하면, 본 개시의 감지 증폭기(110)의 지연 시간 파형이 파선으로 도시되고, 일반적인 감지 증폭기(SA)의 지연 시간 파형이 실선으로 도시된다. 예를 들어, 감지 증폭기(110)는 도 3의 감지 증폭기(110)에 대응할 수 있고 도 7의 사전 증폭 회로(111c)를 포함할 수 있다. 예를 들어, 감지 증폭기(SA)는 도 4의 감지 증폭기(SA)에 대응할 수 있다. 가로 축은 전원 전압을 나타낼 수 있다. 세로 축은 지연 시간을 나타낼 수 있다. 지연 시간은 감지 증폭기(110) 또는 감지 증폭기(SA)의 감지 동작에 소요되는 시간을 의미할 수 있다.
일 실시 예에서, 감지 증폭기(SA) 및 감지 증폭기(110)는 제1 실험 조건에서 동작할 수 있다. 예를 들어, 제1 실험 조건에서, 제1 및 제2 출력 커패시터(Co1, Co2)의 용량 값들은 모두 5fF이고, 입력 데이터(DI)와 반전된 입력 데이터(DIb)의 전압 레벨 차이는 20mV이고, 감지 신호의 주파수는 4GHz이고, 온도는 25도이고, 감지 증폭기의 PMOS 및 NMOS 트랜지스터들은 TT 코너(Typical-Typical corner)에서 구현될 수 있다. 파선으로 도시된 감지 증폭기(110)의 지연 시간 파형 및 실선으로 도시된 감지 증폭기(SA)의 지연 시간 파형은 제1 실험 조건에서 측정된 것일 수 있다.
일 실시 예에서, 감지 증폭기(110)는 도 7의 사전 증폭 회로(111c)를 포함할 수 있다. 예를 들어, 도 7의 트랜지스터들(NM1, NM2, PM1, PM2, NM3, NM4)에 의해, 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)의 전압 차이를 증폭시킴으로써, 입력 데이터(DI) 및 반전된 입력 데이터(Dib)의 전압 차이가 더 적은 조건에서도 감지 동작을 수행할 수 있으므로, 감지 증폭기(110)의 감지 동작을 위한 지연 시간이 감소될 수 있다.
또한, 감지 증폭기(110)는 사전 증폭 회로(111c)의 교차 연결된 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)를 통해 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)가 접지 전압(Vss)으로 방전되지 않을 수 있다. 이에 따라, 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)를 전원 전압(Vdd)으로 충전하는데 소요되는 시간이 줄어들 수 있다. 즉, 감지 증폭기(110)는 고속 감지 동작을 수행할 수 있다.
감지 증폭기(110)의 지연 시간은 일반적인 감지 증폭기(SA)의 지연 시간보다 짧을 수 있다. 설명의 편의를 위해, 도 11a는 도 7의 사전 증폭 회로(111c)를 포함하는 감지 증폭기(110)의 지연 시간을 도시하나, 도 11a에서 도시된 것과 유사하게, 도 5의 사전 증폭 회로(111a), 도 6의 사전 증폭 회로(111b)를 포함하는 감지 증폭기(110)의 지연 시간은 일반적인 감지 증폭기(SA)의 지연시간보다 작을 수 있다.
도 11b는 본 개시의 감지 증폭기가 소모하는 전력(power)을 보여주는 그래프이다. 도 11b를 참조하면, 본 개시의 감지 증폭기(110)의 전력 파형이 파선으로 도시되고, 일반적인 감지 증폭기(SA)의 전력 파형이 실선으로 도시된다. 예를 들어, 감지 증폭기(110)는 도 3의 감지 증폭기(110)에 대응할 수 있고 도 7의 사전 증폭 회로(111c)를 포함할 수 있다. 예를 들어, 감지 증폭기(SA)는 도 4의 감지 증폭기(SA)에 대응할 수 있다. 가로 축은 전원 전압(Vdd)을 나타낼 수 있다. 세로 축은 감지 증폭기(110) 또는 감지 증폭기(SA)에서 소모된 전력을 나타낼 수 있다.
일 실시 예에서, 감지 증폭기(SA) 및 감지 증폭기(110)는 제1 실험 조건에서 동작할 수 있다. 제1 실험 조건은 도 11a에서 설명된 것과 유사하므로, 이에 대한 상세한 설명은 생략된다. 파선으로 도시된 감지 증폭기(110)의 전력 파형 및 실선으로 도시된 감지 증폭기(SA)의 전력 파형은 제1 실험 조건에서 측정된 것일 수 있다.
감지 증폭기(110)는 사전 증폭 회로(111c)의 교차 연결된 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)를 통해 제1 내부 데이터(DP) 및 제2 내부 데이터(DN)가 접지 전압(Vss)으로 방전되지 않을 수 있다. 이에 따라 제1 및 제2 내부 데이터를 접지 전압으로부터 전원 전압으로 충전하는 것보다 적은 전력이 소모될 수 있다. 즉, 감지 증폭기(110)는 저전력으로 감지 동작을 수행할 수 있다.
또한, 감지 증폭기(110)는 제5 PMOS 트랜지스터(PM5)를 통해 전원 전압(Vdd)을 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)의 소스 노드로 제공하므로, 제1 노드(N1) 및 제2 노드(N2)의 전압은 전원 전압(Vdd)보다 낮게 충전될 수 있다. 즉, 제1 내부 데이터(DP)의 전압 및 제2 내부 데이터(DN)의 전압은 전원 전압(Vdd)보다 낮게 충전될 수 있다. 이에 따라, 감지 증폭기(110)의 전력 소모를 낮출 수 있다.
감지 증폭기(110)가 소모하는 전력은 일반적인 감지 증폭기(SA)가 소모하는 전력보다 적을 수 있다. 설명의 편의를 위해, 도 11b는 도 7의 사전 증폭 회로(111c)를 포함하는 감지 증폭기의 전력 파형을 도시하나, 도 11b에서 도시된 것과 유사하게, 도 5의 사전 증폭 회로(111a), 도 6의 사전 증폭 회로(111b)를 포함하는 감지 증폭기는 일반적인 감지 증폭기(SA)가 소모하는 전력보다 적은 전력으로 감지 동작을 수행할 수 있다.
도 12는 본 개시의 감지 증폭기의 에너지-지연 곱(Energy-Delay product, EDP)을 보여주는 그래프이다. 도 12를 참조하면, 본 개시의 감지 증폭기(110)의 에너지-지연 곱 파형이 파선으로 도시되고, 일반적인 감지 증폭기(SA)의 에너지-지연 곱 파형이 실선으로 도시된다. 예를 들어, 감지 증폭기(110)는 도 3의 감지 증폭기(110)에 대응할 수 있고 도 7의 사전 증폭 회로(111c)를 포함할 수 있다. 예를 들어, 감지 증폭기(SA)는 도 4의 감지 증폭기(SA)에 대응할 수 있다. 가로 축은 입력 커패시터의 용량(예를 들어, 도 5 참조)를 나타낼 수 있다. 세로 축은 에너지-지연 곱을 나타낼 수 있다. 에너지-지연 곱은 감지 증폭기들(SA, 110) 각각이 소모하는 전력 및 지연 시간을 곱한 값을 지칭할 수 있다.
일 실시 예에서, 감지 증폭기(SA) 및 감지 증폭기(110)는 제2 실험 조건에서 동작할 수 있다. 예를 들어, 제2 실험 조건에서, 제1 및 제2 출력 캐패시터(Co1, Co2)의 용량 값들은 모두 5fF이고, 전원 전압(Vdd)은 1V, 감지 신호의 주파수는 4GHz, 온도는 25도, 감지 증폭기의 PMOS 및 NMOS 트랜지스터들은 TT 코너(Typical-Typical corner)에서 구현될 수 있다. 파선으로 도시된 감지 증폭기(110)의 에너지-지연 곱 파형 및 실선으로 도시된 감지 증폭기(SA)의 에너지-지연 곱 파형은 제2 실험 조건에서 측정된 것일 수 있다.
도 11a 및 도 11b에서 설명된 바와 같이, 감지 증폭기(110)는 일반적인 감지 증폭기(SA)보다 적은 지연 시간 및 저전력으로 감지 동작을 수행할 수 있다. 이에 따라, 감지 증폭기(110)의 에너지-지연 곱은 일반적인 감지 증폭기(SA)보다 작을 수 있다. 즉, 감지 증폭기(110)의 에너지 효율은 일반적인 감지 증폭기(SA)보다 높을 수 있다.
감지 증폭기(110)의 에너지-지연 곱은 일반적인 감지 증폭기(SA)의 에너지-지연 곱보다 작을 수 있다. 설명의 편의를 위해, 도 12는 도 7의 사전 증폭 회로(111c)를 포함하는 감지 증폭기의 에너지-지연 곱 파형을 도시하나, 도 12에서 도시된 것과 유사하게, 도 5의 사전 증폭 회로(111a), 도 6의 사전 증폭 회로(111b)를 포함하는 감지 증폭기의 에너지-지연 곱은 일반적인 감지 증폭기(SA)의 에너지-지연 곱보다 작을 수 있다.
도 13는 본 개시의 감지 증폭기의 수율(Yield)을 보여주는 그래프이다. 도 13을 참조하면, 본 개시의 감지 증폭기(110)의 수율 파형이 파선으로 도시되고, 일반적인 감지 증폭기(SA)의 수율 파형이 실선으로 도시된다. 예를 들어, 감지 증폭기(110)는 도 3의 감지 증폭기(110)에 대응할 수 있고 도 7의 사전 증폭 회로(111c)를 포함할 수 있다. 예를 들어, 감지 증폭기(SA)는 도 4의 감지 증폭기(SA)에 대응할 수 있다. 가로 축은 전압 레벨 차이(예를 들어, 도 4 및 도 7에서의 입력 데이터(DI) 및 반전된 입력 데이터(DIb)의 전압 레벨 차이)를 나타낼 수 있다. 세로 축은 수율을 나타낼 수 있다. 수율은 제작된 샘플들(예를 들어, 감지 증폭기)의 개수 대비 정상 동작을 하는 샘플들의 개수를 백분율로 나타낸 것일 수 있다.
일 실시 예에서, 감지 증폭기(SA) 및 감지 증폭기(110)는 제2 실험 조건에서 동작할 수 있다. 제2 실험 조건은 도 12에서 설명된 것과 유사하므로, 이에 대한 상세한 설명은 생략된다. 파선으로 도시된 감지 증폭기(110)의 수율 파형 및 실선으로 도시된 감지 증폭기(SA)의 수율 파형은 제2 실험 조건에서 측정된 것일 수 있다.
감지 증폭기(110)는 제5 PMOS 트랜지스터(PM5)를 통해 전원 전압(Vdd)을 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)의 소스 노드로 제공하므로, 제3 PMOS 트랜지스터(PM3) 및 제4 PMOS 트랜지스터(PM4)의 정공들이 게이트 내로 트랩되어 문턱 전압이 높아지는 NBTI(Negative Bias Temperature Instability) 및 HCI(Hot Carrier Injection)와 같은 열화 현상(degradation)을 방지할 수 있다. 이에 따라, 공정 변화에 영향을 적게 받으므로, 공정 변화에도 안정적인 감지 동작을 할 수 있다.
또한, 감지 증폭기(110)는 제1 PMOS 트랜지스터(PM1)의 드레인 노드에서 입력 데이터(DI)를 수신하고, 제2 PMOS 트랜지스터(PM2)의 드레인 노드에서 반전된 입력 데이터(DIb)를 수신함으로써, 제3 NMOS 트랜지스터(NM3) 및 제4 NMOS 트랜지스터(NM4)의 오프셋 전압을 상쇄할 수 있다. 즉, 감지 증폭기(110)의 수율이 개선될 수 있다.
감지 증폭기(110)의 수율은 일반적인 감지 증폭기(SA)의 수율보다 높을 수 있다. 설명의 편의를 위해, 도 13은 도 7의 사전 증폭 회로(111c)를 포함하는 감지 증폭기의 수율 파형을 도시하나, 도 13에서 도시된 것과 유사하게, 도 5의 사전 증폭 회로(111a), 도 6의 사전 증폭 회로(111b)를 포함하는 감지 증폭기의 수율은 일반적인 감지 증폭기(SA)의 수율보다 좋을 수 있다.
도 14는 본 개시의 실시 예에 따른 감지 증폭기를 포함하는 아날로그 디지털 컨버터를 도시하는 도면이다. 도 14를 참조하면, 연속 근사 아날로그 디지털 컨버터(Successive Approximation Analog to Digital Convertor, SAR ADC)가 도시된다.
연속 근사 ADC는 감지 증폭기(110), 연속 근사 레지스터(Successive approximation register), 디지털 아날로그 컨버터(Digital to Analog Convertor, DAC), 및 레지스터를 포함할 수 있다.
감지 증폭기(110)는 사전 증폭 회로 및 래치 회로를 포함할 수 있다. 사전 증폭 회로는 도 5의 사전 증폭 회로(111a), 도 6의 사전 증폭 회로(111b), 및 도 7의 사전 증폭 회로(111c) 중 하나의 사전 증폭 회로일 수 있다. 래치 회로는 도 8의 래치 회로(112)일 수 있다. 감지 증폭기(110)는 입력 데이터(DI) 및 반전된 입력 데이터(DIb)를 수신하여 출력 데이터(DO)를 연속 근사 레지스터로 출력할 수 있다. 설명의 편의를 위해 출력 데이터(DO)만 도시되었으나, 감지 증폭기(110)는 반전된 출력 데이터(DOb)를 출력할 수 있다.
감지 증폭기(110)는 입력 데이터(DI) 및 반전된 입력 데이터(DIb)를 비교할 수 있다. 입력 데이터(DI)의 전압 레벨과 반전된 입력 데이터(DIb)의 전압 레벨 비교에 기초하여 출력 데이터(DO)를 생성할 수 있다.
일 실시 예에서, 입력 데이터(DI)의 전압 레벨이 반전된 입력 데이터(DIb)의 전압 레벨보다 크면 출력 데이터(DO)는 제1 레벨일 수 있다. 입력 데이터(DI)의 전압 레벨이 반전된 입력 데이터(DIb)의 전압 레벨보다 작으면 출력 데이터(DO)는 제2 레벨일 수 있다.
연속 근사 레지스터는 감지 증폭기(110)으로부터 출력 데이터(DO)를 수신할 수 있다. 연속 근사 레지스터는 출력 데이터(DO)를 디지털 데이터로 출력할 수 있다. 예를 들어, 출력 데이터(DO)가 제1 레벨이면, 연속 근사 레지스터는 '1'을 출력할 수 있다. 출력 데이터(DO)가 제2 레벨이면, 연속 근사 레지스터는 '0'을 출력할 수 있다. 즉, 연속 근사 레지스터는 출력 데이터(DO)에 기초하여, 아날로그 데이터를 비트 값들로 변환시킬 수 있다.
레지스터는 연속 근사 레지스터로부터 비트 값들을 수신할 수 있다. 레지스터는 연속 근사 레지스터로부터 수신한 비트 값들을 저장할 수 있다. 레지스터는 저장된 비트 값들을 출력할 수 있다.
디지털 아날로그 컨버터는 연속 근사 레지스터에 저장된 비트 값들을 아날로그 전압 레벨로 변환시킬 수 있다. 연속 근사 레지스터, 레지스터, 및 디지털 아날로그 컨버터는 도 2의 버퍼 회로(160) 및 입출력 회로(170)와 유사할 수 있다.
도 15는 본 개시의 실시 예에 따른 감지 증폭기를 포함하는 아날로그 디지털 컨버터를 도시하는 도면이다. 도 15를 참조하면, 플래시 아날로그 디지털 컨버터(Flash Analog to Digital Convertor, Flash ADC)가 도시된다.
플래시 ADC는 복수의 감지 증폭기들(110a, 110b, 110c), 복수의 저항들(R1~R4), 인코더 및 래치를 포함할 수 있다. 복수의 감지 증폭기들(110a, 110b, 110c) 각각은 사전 증폭 회로 및 래치 회로를 포함할 수 있다. 사전 증폭 회로는 도 5의 사전 증폭 회로(111a), 도 6의 사전 증폭 회로(111b), 및 도 7의 사전 증폭 회로(111c) 중 하나의 사전 증폭 회로일 수 있다. 래치 회로는 도 8의 래치 회로(112)일 수 있다.
제1 내지 제4 저항들(R1~R4)은 직렬 연결되어 있다. 이에 따라, 제1 내지 제4 저항들(R1~R4) 각각의 저항 크기에 따라 제1 저항 노드(NR1), 제2 저항 노드(NR2), 및 제3 저항 노드(NR3)의 데이터의 전압 크기가 달라질 수 있다.
감지 증폭기(110a)는 입력 데이터(DI) 및 제1 저항 노드(NR1)의 데이터를 수신하여 출력 데이터(DOa)를 출력할 수 있다. 입력 데이터(DI)가 제1 저항 노드(NR1)의 데이터보다 크면 출력 데이터(DOa)는 제1 레벨일 수 있다. 입력 데이터(DI)가 제1 저항 노드(NR1)의 데이터보다 작으면 출력 데이터(DOa)는 제2 레벨일 수 있다. 감지 증폭기(110a)는 출력 데이터(DOa)를 인코더 및 래치로 출력할 수 있다.
감지 증폭기(110b)는 입력 데이터(DI) 및 제2 저항 노드(NR2)의 데이터를 수신하여 출력 데이터(DOb)를 출력할 수 있다. 입력 데이터(DI)가 제2 저항 노드(NR2)의 데이터보다 크면 출력 데이터(DOb)는 제2 레벨일 수 있다. 입력 데이터(DI)가 제2 저항 노드(NR2)의 데이터보다 작으면 출력 데이터(DOb)는 제2 레벨일 수 있다. 감지 증폭기(110b)는 출력 데이터(DOb)를 인코더 및 래치로 출력할 수 있다.
감지 증폭기(110c)는 입력 데이터(DI) 및 제3 저항 노드(NR3)의 데이터를 수신하여 출력 데이터(DOc)를 출력할 수 있다. 입력 데이터(DI)가 제3 저항 노드(NR3)의 데이터보다 크면 출력 데이터(DOc)는 제2 레벨일 수 있다. 입력 데이터(DI)가 제3 저항 노드(NR3)의 데이터보다 작으면 출력 데이터(DOc)는 제2 레벨일 수 있다. 감지 증폭기(110c)는 출력 데이터(DOc)를 인코더 및 래치로 출력할 수 있다.
인코더 및 래치는 복수의 감지 증폭기들(110a, 110b, 110c)으로부터 복수의 출력 데이터들(DOa, DOb, DOc)을 수신할 수 있다. 인코더 및 래치는 복수의 출력 데이터들(DOa, DOb, DOc)을 디지털 데이터로 변환할 수 있다. 예를 들어, 출력 데이터(DOa)가 제1 레벨이면, 인코더 및 래치는 '1'을 저장할 수 있다. 출력 데이터(DOa)가 제2 레벨이면, 인코더 및 래치는 '0'을 저장할 수 있다. 즉, 인코더 및 래치는 복수의 출력 데이터들(DOa, DOb, DOc)에 기초하여, 아날로그 데이터를 비트 값들로 변환시킬 수 있다. 인코더 및 래치는 저장된 비트 값들을 인코딩하여 출력할 수 있다. 인코더 및 래치는 도 2의 버퍼 회로(160) 및 입출력 회로(170)와 유사할 수 있다.
도 16은 본 개시의 실시 예에 따른 메모리 장치를 포함하는 전자 장치를 도시하는 도면이다. 도 16을 참조하면, 전자 장치(1000)는 메모리 장치(1100a, 1100b), 메인 프로세서(main processor)(1200), 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메모리 장치(1100a, 1100b)는 전자 장치(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리 장치(1100a, 1100b)는 메인 프로세서(1200)와 동일한 패키지 내에 구현되는 것도 가능하다.
일 실시 예에서, 메모리 장치(1100a, 1100b) 각각은 휘발성 메모리 장치를 포함할 수 있다. 메모리 장치(1100a, 1100b)의 휘발성 메모리 장치는 감지 증폭기를 포함할 수 있고, 감지 증폭기는 사전 증폭 회로를 포함할 수 있다. 예를 들어, 메모리 장치(1100a, 1100b)는 도 1의 휘발성 메모리 장치(100), 도 2의 휘발성 메모리 장치(100), 또는 도 3a의 휘발성 메모리 장치(100)를 포함할 수 있다.
메인 프로세서(1200)는 전자 장치(1000)의 전반적인 동작, 보다 구체적으로는 전자 장치(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시 예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(1130)를 더 포함할 수 있다. 이와 같은 가속기(1130)는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) V-NAND(Vertical NAND) 구조의 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 전자 장치(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 전자 장치(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(Universal Flash Storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 전자 장치(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 전자 장치(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 전자 장치(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 전자 장치(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 전자 장치(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 전자 장치(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 전자 장치(1000)과, 전자 장치(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe, IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC, UFS, eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
110: 감지 증폭기
111: 사전 증폭 회로
112: 래치 회로
111: 사전 증폭 회로
112: 래치 회로
Claims (10)
- 입력 데이터 및 반전된 입력 데이터에 기초하여, 제1 내부 데이터 및 제2 내부 데이터를 생성하는 사전 증폭 회로; 및
상기 제1 및 제2 내부 데이터에 기초하여 출력 데이터 및 반전된 출력 데이터를 생성하는 래치 회로를 포함하되,
상기 사전 증폭 회로는:
전원 전압을 제공하는 제1 회로;
접지 전압을 제공하는 제2 회로; 및
상기 제1 및 제2 회로들과 연결되고, 상기 제1 및 제2 내부 데이터를 생성하는 제3 회로를 포함하고,
상기 제3 회로는:
상기 제1 내부 데이터를 생성하고 상기 제1 회로와 연결된 제1 노드 및 제3 노드 사이에 연결되고, 상기 제2 내부 데이터에 응답하여 동작하는 제1 NMOS 트랜지스터;
상기 제2 내부 데이터를 생성하고 상기 제1 회로와 연결된 제2 노드 및 제4 노드 사이에 연결되고, 상기 제1 내부 데이터에 응답하여 동작하는 제2 NMOS 트랜지스터;
상기 입력 데이터를 수신하는 제1 입력 노드 및 상기 제3 노드 사이에 연결되고, 감지 신호에 응답하여 동작하는 제1 PMOS 트랜지스터;
상기 반전된 입력 데이터를 수신하는 제2 입력 노드 및 상기 제4 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제2 PMOS 트랜지스터;
상기 제3 노드 및 상기 제2 회로와 연결된 제5 노드 사이에 연결되고, 상기 반전된 입력 데이터에 응답하여 동작하는 제3 NMOS 트랜지스터; 및
상기 제4 노드 및 상기 제5 노드 사이에 연결되고, 상기 입력 데이터에 응답하여 동작하는 제4 NMOS 트랜지스터를 포함하는 감지 증폭기. - 제 1 항에 있어서,
상기 제1 회로는:
상기 전원 전압을 수신하는 전원 노드 및 상기 제1 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제3 PMOS 트랜지스터; 및
상기 전원 노드 및 상기 제2 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제4 PMOS 트랜지스터를 포함하고,
상기 제2 회로는 상기 제5 노드와 상기 접지 전압을 수신하는 접지 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제5 NMOS 트랜지스터를 포함하는 감지 증폭기. - 제 1 항에 있어서,
상기 제1 회로는:
제6 노드 및 상기 제1 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제3 PMOS 트랜지스터; 및
상기 제6 노드 및 상기 제2 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제4 PMOS 트랜지스터; 및
상기 전원 전압을 수신하는 전원 노드 및 상기 제6 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제5 PMOS 트랜지스터를 포함하는 감지 증폭기. - 제 3 항에 있어서,
상기 감지 신호의 제1 전압 레벨에 응답하여, 상기 제3 내지 제5 PMOS 트랜지스터는 턴-온(turn-on)되고, 상기 제1 노드 및 상기 제2 노드는 상기 전원 전압보다 낮게 충전되는 감지 증폭기. - 제 3 항에 있어서,
상기 감지 신호의 제2 전압 레벨에 응답하여, 상기 제3 내지 제5 PMOS 트랜지스터는 턴-오프(turn-off)되고, 상기 제1 노드 및 상기 제2 노드는 방전되는 감지 증폭기. - 제 5 항에 있어서,
상기 입력 데이터의 전압 레벨 및 상기 반전된 입력 데이터의 전압 레벨의 차이에 기초하여, 상기 제1 노드는 제1 방전 전압으로 방전되고, 상기 제2 노드는 상기 제1 방전 전압과 다른 제2 방전 전압으로 방전되는 감지 증폭기. - 제 6 항에 있어서,
상기 입력 데이터의 전압 레벨은 상기 반전된 입력 데이터의 전압 레벨보다 높고, 상기 제1 방전 전압은 상기 제2 방전 전압보다 높은 감지 증폭기. - 제 1 항에 있어서,
상기 제3 NMOS 트랜지스터의 기판은 상기 반전된 입력 데이터를 수신하고, 그리고 상기 제4 NMOS 트랜지스터의 기판은 상기 입력 데이터를 수신하는 감지 증폭기. - 제 1 항에 있어서,
상기 래치 회로는:
상기 전원 전압을 수신하는 전원 노드 및 상기 출력 데이터를 생성하는 제1 출력 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제6 PMOS 트랜지스터;
상기 전원 노드 및 상기 반전된 출력 데이터를 생성하는 제2 출력 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제7 PMOS 트랜지스터;
상기 제1 출력 노드 및 제7 노드 사이에 연결되고, 상기 제2 내부 데이터에 응답하여 동작하는 제6 NMOS 트랜지스터;
상기 제2 출력 노드 및 상기 제7 노드 사이에 연결되고, 상기 제1 내부 데이터에 응답하여 동작하는 제7 NMOS 트랜지스터;
상기 제7 노드 및 상기 접지 전압을 수신하는 접지 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제8 NMOS 트랜지스터를 포함하는 감지 증폭기. - 제1 내부 데이터를 생성하는 제1 노드 및 제3 노드 사이에 연결되고, 제2 내부 데이터에 응답하여 동작하는 제1 NMOS 트랜지스터;
상기 제2 내부 데이터를 생성하는 제2 노드 및 제4 노드 사이에 연결되고, 상기 제1 내부 데이터에 응답하여 동작하는 제2 NMOS 트랜지스터;
입력 데이터를 수신하는 제1 입력 노드 및 상기 제3 노드 사이에 연결되고, 감지 신호에 응답하여 동작하는 제1 PMOS 트랜지스터;
반전된 입력 데이터를 수신하는 제2 입력 노드 및 상기 제4 노드 사이에 연결되고, 상기 감지 신호에 응답하여 동작하는 제2 PMOS 트랜지스터;
상기 제3 노드 및 제5 노드 사이에 연결되고, 상기 반전된 입력 데이터에 응답하여 동작하는 제3 NMOS 트랜지스터; 및
상기 제4 노드 및 상기 제5 노드 사이에 연결되고, 상기 입력 데이터에 응답하여 동작하는 제4 NMOS 트랜지스터를 포함하는 감지 증폭기.
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|---|---|---|---|
| US17/469,948 US11670345B2 (en) | 2021-02-05 | 2021-09-09 | Sense amplifier including pre-amplifier circuit and memory device including same |
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|---|---|---|---|
| KR1020210061013A KR20220113229A (ko) | 2021-02-05 | 2021-05-11 | 사전 증폭 회로를 포함하는 감지 증폭기 및 이를 포함하는 메모리 장치 |
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|---|---|
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2021
- 2021-05-11 KR KR1020210061013A patent/KR20220113229A/ko active Search and Examination
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