CN108231107B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：组控制电路，其被配置为响应于行地址和激活命令来产生指定地址和控制码；比较控制信号发生电路，其被配置为响应于激活命令和设定码来产生比较控制信号；以及目标地址发生电路，其被配置为响应于控制码和比较控制信号来将指定地址输出为目标地址。

Description

半导体器件
相关申请的交叉引用
本申请要求2016年12月14日提交的第10-2016-0170570号的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例涉及执行刷新操作的半导体器件。
背景技术
每个半导体器件(诸如动态随机存取存储(DRAM)器件)可以包括用于储存数据的多个存储单元。每个DRAM单元可以被配置为包括单元电容器和单元晶体管。DRAM器件可以通过对单元电容器进行充电或放电来将数据储存在其中。一旦单元电容器被充电或放电以将数据储存在其中，则理想地不管经过多少时间，储存在单元电容器中的电荷量必须是恒定的。然而，实际上储存在单元电容器中的电荷量可以由于单元电容器和与单元电容器相邻的电路之间的电压差或者由于单元电容器的泄漏电流而变化。具体地，如果储存在单元电容器中的电荷量减少，则单元电容器可能丢失储存在其中的数据，这导致DRAM器件的故障。因此，DRAM器件可能需要刷新操作以防止存储单元丢失其数据。
随着工艺技术的发展，半导体器件已经变得更加高度集成，这导致存储单元之间的距离的减小以及连接到存储单元的字线之间的距离的减小。如果字线之间的距离减小，则储存在相邻存储单元中的数据可能由于字线之间的耦合现象或干扰现象而改变。
近来，额外刷新方案已被应用于与被频繁访问或被频繁激活的目标字线相邻的字线，从而防止连接到与目标字线相邻的字线的存储单元由于字线之间的干扰现象而丢失其数据。应用于与激活的目标字线相邻的字线的额外刷新方案被称为智能刷新。
发明内容
各种实施例涉及产生用于执行刷新操作的目标地址的半导体器件。
根据实施例，半导体器件包括：组控制电路，其被配置为响应于行地址和激活命令来产生指定地址和控制码；比较控制信号发生电路，其被配置为响应于激活命令和设定码来产生比较控制信号；以及目标地址发生电路，其被配置为响应于控制码和比较控制信号来将指定地址输出为目标地址。
根据另一个实施例，半导体器件包括组控制电路、比较控制信号发生电路以及目标地址发生电路。组控制电路被配置为响应于目标地址、行地址以及激活命令来产生指定地址和控制码。比较控制信号发生电路被配置为响应于激活命令和设定码来产生比较控制信号。目标地址发生电路被配置为响应于控制码和比较控制信号来将指定地址输出为目标地址。
根据另一实施例，半导体器件包括内部命令发生电路、组控制电路、比较控制信号发生电路以及目标地址发生电路。内部命令发生电路被配置为响应于启动控制信号和激活命令来产生内部激活命令。组控制电路被配置为响应于启动控制信号、行地址以及内部激活命令来产生指定地址和控制码。比较控制信号发生电路被配置为响应于内部激活命令和设定码来产生比较控制信号。目标地址发生电路，其被配置为响应于控制码和比较控制信号来将指定地址输出为目标地址。
附图说明
鉴于附图和所附的详细描述，本公开的各种实施例将变得更加明显，其中：
图1是图示根据本公开的实施例的半导体器件的配置的框图；
图2图示设置在图1所示的半导体器件的核心区域中的字线的布局图的示例；
图3是图示用于选择包括在图2的核心区域中的字线的行地址的示例性逻辑电平组合的图表；
图4是图示包括在图1的半导体器件中的组控制电路的示例性配置的框图；
图5是图示包括在图1的半导体器件中的比较控制信号发生电路的示例性配置的框图；
图6是图示包括在图1的半导体器件中的目标地址发生电路的示例性配置的框图；
图7是图示图1至图6所示的半导体器件的操作的流程图；
图8是图示根据本公开的另一个实施例的半导体器件的配置的框图；
图9是图示包括在图8的半导体器件中的组控制电路的示例性配置的框图；
图10是图示图8和图9所示的半导体器件的操作的流程图；
图11是图示根据本公开的又一个实施例的半导体器件的配置的框图；
图12是图示图11所示的半导体器件的操作的时序图；以及
图13是图示包括图1、图8和图11所示的半导体器件中的至少一个的电子系统的配置的框图。
具体实施方式
在下文中将参考附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明目的，并非意在限制本公开的范围。
如图1所示，根据实施例的半导体器件可以包括组控制电路11、比较控制信号发生电路12以及目标地址发生电路13。
组控制电路11可以响应于行地址RADD<1:L>和激活命令ACTCMD来产生指定地址SADD<1:L>和控制码CNT_CD<1:M>。组控制电路11可以根据行地址RADD<1:L>的逻辑电平组合来选择目标组(参见图2)，以及可以将选中的目标组的预定代表性地址输出为指定地址SADD<1:L>。行地址RADD<1:L>可以具有用于选择包括在半导体器件的核心区域(图2中的2)中的字线的逻辑电平组合。包括在行地址RADD<1:L>中的比特位数可以根据实施例而不同。稍后将参考图2和图3来详细描述根据行地址RADD<1:L>的电平组合而被选中的目标组以及目标组的代表性地址。激活命令ACTCMD可以被使能，使得半导体器件执行激活操作。激活命令ACTCMD可以由解码外部命令的命令解码器(未示出)来产生。如果具有与指定地址SADD<1:L>相同的逻辑电平组合的行地址RADD<1:L>被输入到组控制电路11，则组控制电路11可以产生顺序增加的控制码CNT_CD<1:M>。控制码CNT_CD<1:M>可以同步于激活命令ACTCMD被使能的时间而被输入到目标地址发生电路13。包括在控制码CNT_CD<1:M>中的比特位数可以根据实施例而不同。
比较控制信号发生电路12可以响应于激活命令ACTCMD和设定码SET_CD<1:N>来产生比较控制信号CMP_CNT。如果激活操作由比较控制信号发生电路12响应于激活命令ACTCMD来执行(其中使激活操作执行设定码SET_CD<1:N>被设置的次数)，则比较控制信号发生电路12可以产生被使能的比较控制信号CMP_CNT。设定码SET_CD<1:N>被设置的次数可以根据实施例而不同。
目标地址发生电路13可以响应于比较控制信号CMP_CNT和控制码CNT_CD<1:M>来将指定地址SADD<1:L>输出为目标地址TADD<1:L>。在激活操作被执行预定次数之后比较控制信号CMP_CNT被使能时，如果控制码CNT_CD<1:M>的计数大于储存在目标地址发生电路13中的码的计数，则目标地址发生电路13可以执行将指定地址SADD<1:L>输出为目标地址TADD<1:L>的更新操作。如果执行更新操作，则目标地址发生电路13可以在内部储存用于下一次更新操作的控制码CNT_CD<1:M>。
参考图2，核心区域2可以包括包含多个存储单元的存储单元阵列以及连接到存储单元阵列的多个字线WL11、WL12、WL13、WL14、WL21、WL22、WL23和WL24。字线WL11、WL12、WL13和WL14可以属于第一目标组(目标组1)，而字线WL21、WL22、WL23和WL24可以属于第二目标组(目标组2)。即，第一目标组(目标组1)可以包括字线WL11、WL12、WL13和WL14，而第二目标组(目标组2)可以包括字线WL21、WL22、WL23和WL24。第一目标组(目标组1)的预定代表性地址可以被设置为用于选择字线WL11的行地址RADD<1:L>的逻辑电平组合。如果包括在第一目标组(目标组1)中的字线WL11、WL12、WL13和WL14被行地址RADD<1:L>激活，则用于选择字线WL11的行地址RADD<1:L>的逻辑电平组合可以被选中并输出为指定地址SADD<1:L>。第二目标组(目标组2)的预定代表性地址可以被设置为用于选择字线WL21的行地址RADD<1:L>的逻辑电平组合。如果包括在第二目标组(目标组2)中的字线WL21、WL22、WL23和WL24被行地址RADD<1:L>激活，则用于选择字线WL21的行地址RADD<1:L>的逻辑电平组合可以被选中并输出为指定地址SADD<1:L>。第一目标组和第二目标组(目标组1和目标组2)的预定代表性地址可以根据实施例而不同。
参考图3，列出了用于选择字线WL11、WL12、WL13、WL14、WL21、WL22、WL23和WL24的行地址RADD<1:3>的逻辑电平组合。行地址RADD<1:3>的比特位RADD<1>可以具有逻辑“低(L)”电平，以选择包括在第一目标组(目标组1)中的字线WL11、WL12、WL13和WL14中的任意一个，而行地址RADD<1:3>的比特位RADD<1>可以具有逻辑“高(H)”电平，以选择包括在第二个目标组(目标组2)的字线WL21、WL22、WL23和WL24中的任意一个。行地址RADD<1:3>可以具有“L、L、L”的逻辑电平组合以选择字线WL11，而行地址RADD<1:3>可以具有逻辑电平组合“L、L、H”以选择字线WL12。此外，行地址RADD<1:3>可以具有逻辑电平组合“L、H、L”以选择字线WL13，而行地址RADD<1:3>可以具有逻辑电平组合“L、H、H”以选择字线WL14。在行地址RADD<1:3>中，逻辑电平组合“L、L、H”意味着比特位RADD<1>、RADD<2>和RADD<3>分别具有逻辑“低”电平、逻辑“低”电平以及逻辑“高”电平。具有逻辑电平组合“L、L、L”的行地址RADD<1:3>可以被设置为第一目标组(目标组1)的代表性地址，以选择字线WL11。行地址RADD<1:3>可以具有逻辑电平组合“H、L、L”，以选择字线WL21，而行地址RADD<1:3>可以具有逻辑电平组合“H、L、H”，以选择字线WL22。此外，行地址RADD<1:3>可以具有逻辑电平组合“H、H、L”，以选择字线WL23，而行地址RADD<1:3>可以具有逻辑电平组合“H、H、H”，以选择字线WL24。具有逻辑电平组合“H、L、L”的行地址RADD<1:3>可以被设置为第二目标组(目标组2)的代表性地址，以选择字线WL21。如果行地址RADD<1:3>的比特位RADD<1>具有逻辑“低”电平以选择包括在第一目标组(目标组1)中的字线WL11、WL12、WL13和WL14中的任意一个，则具有逻辑电平组合“L、L、L”的行地址RADD<1:3>(被设置为第一目标组(目标组1)的代表性地址)可以被选中并输出为指定地址SADD<1:L>。如果行地址RADD<1:3>的比特位RADD<1>具有逻辑“高”电平以选择包括在第二目标组(目标组2)中的字线WL21、WL22、WL23和WL24中的任意一个，则具有逻辑电平组合“H、L、L”的行地址RADD<1:3>(被设置为第二目标组(目标组2)的代表性地址)可以被选中并输出为指定地址SADD<1:L>。
参考图4，组控制电路11可以包括指定地址选择电路111、地址比较电路112以及码计数器113。
指定地址选择电路111可以响应于行地址RADD<1:L>来选择目标组中的一个，以及可以将选中的目标组的代表性地址输出为指定地址SADD<1:L>。指定地址选择电路111可以具有关于在具有存储单元阵列的核心区域中所包括的目标组的信息以及关于目标组的代表性地址的信息。包括在核心区域中的目标组的数量以及目标组的代表性地址可以根据实施例而不同。已经参考图2和图3详细描述了目标组的配置和目标组的代表性地址。因此，在下文中将省略对目标组的配置的描述和对目标组的代表性地址的描述。指定地址选择电路111可以被设计成使得当根据激活命令ACTCMD以预定次序执行激活操作时，执行响应于行地址RADD<1:L>来选择并输出指定地址SADD<1:L>的操作。
地址比较电路112可以响应于行地址RADD<1:L>和指定地址SADD<1:L>来产生地址比较信号ACOM。地址比较电路112可以将行地址RADD<1:L>与指定地址SADD<1:L>进行比较，以产生地址比较信号ACOM。如果行地址RADD<1:L>和指定地址SADD<1:L>具有相同的逻辑电平组合，则地址比较电路112可以产生被使能的地址比较信号ACOM。被使能逻辑电平的地址比较信号ACOM可以根据实施例而不同。地址比较电路112可以被设计为使得每当响应于激活命令ACTCMD来执行激活操作时，执行响应于行地址RADD<1:L>和指定地址SADD<1:L>来产生地址比较信号ACOM。
码计数器113可以响应于激活命令ACTCMD、地址比较信号ACOM和复位信号RST来产生控制码CNT_CD<1:M>。在执行激活操作时，如果被使能的地址比较信号ACOM被输入，则码计数器113可以产生增加的控制码CNT_CD<1:M>。在执行激活操作时，如果地址比较信号ACOM表示行地址RADD<1:L>和指定地址SADD<1:L>具有相同的逻辑电平组合，则码计数器113可以增加控制码CNT_CD<1:M>。例如，如果控制码CNT_CD<1:M>具有两个比特位，则控制码CNT_CD<1:2>可以逐位地增加以具有一系列的逻辑电平组合“L、L”、“L、H”、“H、L”以及“H、H”。包括在控制码CNT_CD<1:M>中的比特位数和增加控制码CNT_CD<1:M>的方式可以根据实施例而不同。码计数器113可以响应于复位信号RST来初始化控制码CNT_CD<1:M>。如果复位信号RST被使能，则码计数器113可以初始化控制码CNT_CD<1:M>，使得控制码CNT_CD<1:M>具有初始的逻辑电平组合。例如，如果控制码CNT_CD<1:M>具有两个比特位，则控制码CNT_CD<1:2>可以被初始化为具有逻辑电平组合“L、L”。控制码CNT_CD<1:M>的被初始化的逻辑电平组合可以根据实施例而不同。从根据实施例，复位信号RST可以在半导体器件中产生，或者可以从外部设备来提供。
参考图5，比较控制信号发生电路12可以包括激活码计数器121和码比较电路122。
激活码计数器121可以响应于激活命令ACTCMD和复位信号RST来产生激活码ACT_CD<1:N>。激活码计数器121可以产生增加了响应于激活命令ACTCMD而执行激活操作的次数的激活码ACT_CD<1:N>。激活码计数器121可以产生同步于激活命令ACTCMD被使能的时间而增加的激活码ACT_CD<1:N>。例如，如果激活码ACT_CD<1:N>具有两个比特位，则激活码ACT_CD<1:2>可以按顺序逐位地增加，以具有逻辑电平组合“L、L”、“L、H”、“H、L”以及“H、H”。包括在激活码ACT_CD<1:N>中的比特位数和增加激活码ACT_CD<1:N>的方式可以根据实施例而不同。可以通过激活码ACT_CD<1:N>的逻辑电平组合来确定执行激活操作的次数。如果复位信号RST被使能，则激活码计数器121可以初始化激活码ACT_CD<1:N>，使得激活码ACT_CD<1:N>具有初始的逻辑电平组合。例如，如果激活码ACT_CD<1:N>具有两个比特位，则激活码ACT_CD<1:2>可以被初始化为具有逻辑电平组合“L、L”。激活码ACT_CD<1:N>的被初始化的逻辑电平组合可以根据实施例而不同。根据实施例，复位信号RST可以在半导体器件中产生，或者可以从外部设备来提供。
码比较电路122可以响应于激活码ACT_CD<1:N>和设定码SET_CD<1:N>来产生比较控制信号CMP_CNT。码比较电路122可以将激活码ACT_CD<1:N>与设定码SET_CD<1:N>进行比较，以产生比较控制信号CMP_CNT，如果激活码ACT_CD<1:N>计数对应于设定码SET_CD<1:N>的逻辑电平组合，则所述比较控制信号CMP_CNT被使能。例如，如果在设定码SET_CD<1:N>具有逻辑电平组合“H、L”的情况下执行激活操作三次，则因为激活码ACT_CD<1:N>增加三次以具有逻辑电平组合“H、L”，所以比较控制信号CMP_CNT可以被使能。
参考图6，目标地址发生电路13可以包括码寄存器131、更新信号发生电路132以及目标地址锁存电路133。
码寄存器131可以响应于更新信号UPD来将控制码CNT_CD<1:M>储存在其中，以及可以将储存的控制码CNT_CD<1:M>输出为储存码S_CD<1:M>。如果更新信号UPD被使能，则码寄存器131可以接收控制码CNT_CD<1:M>以储存控制码CNT_CD<1:M>。码寄存器131可以将储存的控制码CNT_CD<1:M>输出为储存码S_CD<1:M>。
更新信号发生电路132可以响应于比较控制信号CMP_CNT而从控制码CNT_CD<1:M>和储存码S_CD<1:M>中产生更新信号UPD。如果激活操作被执行预定次数以使能比较控制信号CMP_CNT，则更新信号发生电路132可以将控制码CNT_CD<1:M>与储存码S_CD<1:M>进行比较以产生更新信号UPD。在比较控制信号CMP_CNT被使能时，如果控制码CNT_CD<1:M>计数大于或等于储存码S_CD<1:M>计数，则更新信号发生电路132可以产生被使能的更新信号UPD。可选地，在比较控制信号CMP_CNT被使能时，如果控制码CNT_CD<1:M>的计数大于或等于储存码S_CD<1:M>的计数，则目标地址发生电路13可以将控制码CNT_CD<1:M>储存为储存码S_CD<1:M>。控制码CNT_CD<1:M>和储存码S_CD<1:M>增加的次数可以由控制码CNT_CD<1:M>和储存码S_CD<1:M>的逻辑电平组合来确定。
目标地址锁存电路133可以响应于更新信号UPD而从指定地址SADD<1:L>中产生目标地址TADD<1:L>。如果更新信号UPD被使能，则目标地址锁存电路133可以通过将指定地址SADD<1:L>输出为目标地址TADD<1:L>来执行更新操作。
在下文中将参考图7来描述用于产生目标地址以执行具有上述配置的半导体器件的刷新操作的操作。
首先，在使激活操作执行设定码SET_CD<1:N>被设置的次数时，可以执行对与指定地址SADD<1:L>相关联的控制码CNT_CD<1:M>进行计数的操作(参见步骤S11)。接下来，如果控制码CNT_CD<1:M>计数大于储存码S_CD<1:M>计数，则可以执行更新用于刷新操作的目标地址TADD<1:L>的操作(参见步骤S12)。
在下文中将更详细地描述对控制码CNT_CD<1:M>进行计数的操作(步骤S11)。
如果激活操作被执行并且行地址RADD<1:L>同步于激活命令ACTCMD被使能的时间而输入到半导体器件(参见步骤S111)，则可以根据行地址RADD<1:L>的逻辑电平组合来选择目标组中的一个，并且选中的目标组的代表性地址可以是指定地址SADD<1:L>(参见步骤S112)。在顺序执行激活操作时，可以将同步于激活命令ACTCMD输入的行地址RADD<1:L>和指定地址SADD<1:L>彼此进行比较(参见步骤S113)。如果行地址RADD<1:L>和指定地址SADD<1:L>彼此相同，则可以增加控制码CNT_CD<1:M>(参见步骤S114)。可以重复将行地址RADD<1:L>与指定地址SADD<1:L>进行比较的步骤S113和增加控制码CNT_CD<1:M>的步骤S114，直到激活命令ACTCMD被输入预定次数(参见步骤S115)。
在下文中将更全面地描述更新目标地址TADD<1:L>的操作(步骤S12)。
在激活命令ACTCMD被输入预定次数之后，可以将控制码CNT_CD<1:M>计数与储存码S_CD<1:M>计数进行比较(参见步骤S121)。如果控制码CNT_CD<1:M>计数等于或大于储存码S_CD<1:M>计数，则可以将目标地址TADD<1:L>更新为指定地址SADD<1:L>(参见步骤S122)。如果控制码CNT_CD<1:M>计数小于储存码S_CD<1:M>计数，则可以保持目标地址TADD<1:L>(参见步骤S123)。可以对与目标地址TADD<1:L>相对应的存储单元是否被刷新进行识别(参见步骤S124)。如果与目标地址TADD<1:L>相对应的存储单元没有被刷新，则可以再次执行增加控制码CNT_CD<1:M>的步骤S11。
如图8所示，根据另一个实施例的半导体器件可以包括组控制电路31、比较控制信号发生电路32以及目标地址发生电路33。
组控制电路31可以响应于目标地址TADD<1:L>、行地址RADD<1:L>以及激活命令ACTCMD来产生指定地址SADD<1:L>和控制码CNT_CD<1:M>。组控制电路31可以根据行地址RADD<1:L>的逻辑电平组合来选择目标组(例如，参见图2)，以及可以将选中的目标组的预定代表性地址输出为指定地址SADD<1:L>。如果被输入以选择指定地址SADD<1:L>的行地址RADD<1:L>与目标地址TADD<1:L>相同，则组控制电路31可以保持指定地址SADD<1:L>的前一个逻辑电平组合。如果被输入以选择指定地址SADD<1:L>的行地址RADD<1:L>与目标地址TADD<1:L>不同，则组控制电路31可以响应于行地址RADD<1:L>来选择目标组。行地址RADD<1:L>可以具有用于选择包括在半导体器件的核心区域(未示出)中的字线的逻辑电平组合。包括在行地址RADD<1:L>中的比特位数可以根据实施例而设置为不同。激活命令ACTCMD可以被使能以执行激活操作。激活命令ACTCMD可以由解码外部命令的命令解码器(未示出)来产生。如果具有与指定地址SADD<1:L>相同的逻辑电平组合的行地址RADD<1:L>同步于激活命令ACTCMD被使能的时间而被输入，则组控制电路31可以产生顺序增加的控制码CNT_CD<1:M>。包括在控制码CNT_CD<1:M>中的比特位数可以根据实施例而不同。
比较控制信号发生电路32可以响应于激活命令ACTCMD和设定码SET_CD<1:N>来产生比较控制信号CMP_CNT。如果响应于激活命令ACTCMD而使激活操作执行设定码SET_CD<1:N>被设置的次数，则比较控制信号发生电路32可以产生被使能的比较控制信号CMP_CNT。设定码SET_CD<1:N>被设置的次数可以根据实施例而不同。
目标地址发生电路33可以响应于比较控制信号CMP_CNT和控制码CNT_CD<1:M>而将指定地址SADD<1:L>输出为目标地址TADD<1:L>。在激活操作被执行预定次数之后比较控制信号CMP_CNT被使能时，如果控制码CNT_CD<1:M>计数大于储存在目标地址发生电路33中的码计数(未示出)，则目标地址发生电路33可以执行将指定地址SADD<1:L>输出为目标地址TADD<1:L>的更新操作。如果执行更新操作，则目标地址发生电路33可以在内部储存用于下一个更新操作的控制码CNT_CD<1:M>。
参见图9，组控制电路31可以包括选择控制信号发生电路311、指定地址选择电路312、地址比较电路313以及码计数器314。
选择控制信号发生电路311可以响应于行地址RADD<1:L>和目标地址TADD<1:L>来产生选择控制信号S_CNT。如果被输入以选择指定地址SADD<1:L>的行地址RADD<1:L>与目标地址TADD<1:L>不同，则选择控制信号发生电路311可以产生被使能的选择控制信号S_CNT。如果被输入以选择指定地址SADD<1:L>的行地址RADD<1:L>与目标地址TADD<1:L>相同，则选择控制信号发生电路311可以产生被禁止的选择控制信号S_CNT。
指定地址选择电路312可以响应于选择控制信号S_CNT而从行地址RADD<1:L>中产生指定地址SADD<1:L>。如果选择控制信号S_CNT被使能，则指定地址选择电路312可以响应于行地址RADD<1:L>来选择目标组中的一个，以及可以将选中的目标组的代表性地址输出为指定地址SADD<1:L>。指定地址选择电路312可以具有关于具有存储单元阵列的核心区域中所包括的目标组的信息以及关于目标组的代表性地址的信息。包括在核心区域中的目标组的数量和目标组的代表性地址可以根据实施例而不同。指定地址选择电路312可以被设计为使得在根据激活命令ACTCMD以预定次序执行激活操作时，指定地址选择电路312响应于行地址RADD<1:L>来选择并输出指定地址SADD<1:L>的操作被执行。
地址比较电路313可以响应于行地址RADD<1:L>和指定地址SADD<1:L>产生地址比较信号ACOM。如果行地址RADD<1:L>和指定地址SADD<1:L>具有相同的逻辑电平组合，则地址比较电路313可以产生被使能的地址比较信号ACOM。被使能的地址比较信号ACOM的逻辑电平可以根据实施例而不同。地址比较电路313可以被设计为使得每当响应于激活命令ACTCMD执行激活操作时，地址比较电路313响应于行地址RADD<1:L>和指定地址SADD<1:L>来产生地址比较信号ACOM的操作被执行。
码计数器314可以响应于激活命令ACTCMD、地址比较信号ACOM和复位信号RST来产生控制码CNT_CD<1:M>。码计数器314可以响应于地址比较信号ACOM来产生可以被计数的控制码CNT_CD<1:M>。例如，如果在执行激活操作时输入被使能的地址比较信号ACOM，则码计数器314可以响应于激活命令ACTCMD来产生增加的控制码CNT_CD<1:M>。如果在执行激活操作时行地址RADD<1:L>和指定地址SADD<1:L>具有相同的逻辑电平组合，则码计数器314可以增加控制码CNT_CD<1:M>。例如，如果控制码CNT_CD<1:M>具有两个比特位，则控制码CNT_CD<1:2>可以顺序逐位地增加以具有逻辑电平组合“L、L”、“L、H”、“H、L”以及“H、H”。包括在控制码CNT_CD<1:M>中的比特位数和增加控制码CNT_CD<1:M>的方式可以根据实施例而不同。码计数器314可以响应于复位信号RST来初始化控制码CNT_CD<1:M>。如果复位信号RST被使能，则码计数器314可以初始化控制码CNT_CD<1:M>使得控制码CNT_CD<1:M>具有初始的逻辑电平组合。例如，如果控制码CNT_CD<1:M>具有两个比特位，则控制码CNT_CD<1:2>可以被初始化为具有逻辑电平组合“L、L”。控制码CNT_CD<1:M>的被初始化的逻辑电平组合可以根据实施例而不同。根据实施例，复位信号RST可以在半导体器件中产生，或者可以从外部设备来提供。
在下文中将参考图10描述用于产生目标地址以执行具有上述配置的半导体器件的刷新操作的操作。
首先，在使激活操作执行设定码SET_CD<1:N>被设置的次数时，可以执行增加控制码CNT_CD<1:M>以输出指定地址SADD<1:L>的操作(参见步骤S21)。接下来，如果计数的控制码CNT_CD<1:M>大于计数的设定码SET_CD<1:N>，则可以执行更新用于刷新操作的目标地址TADD<1:L>的操作(参见步骤S22)。
在下文中将更全面地描述增加控制码CNT_CD<1:M>的操作(步骤S21)。
如果激活操作被执行并且行地址RADD<1:L>同步于使能激活命令ACTCMD的时间而被输入到半导体器件(参见步骤S211)，则可以将行地址RADD<1:L>与目标地址TADD<1:L>进行比较(参见步骤S212)。如果行地址RADD<1:L>与目标地址TADD<1:L>相同，则不执行选择指定地址SADD<1:L>的操作。如果行地址RADD<1:L>与目标地址TADD<1:L>不同，则可以根据行地址RADD<1:L>的逻辑电平组合来选择目标组中的一个，并且选中的目标组的代表性地址被选中作为指定地址SADD<1:L>(参见步骤S213)。在顺序执行激活操作时，可以将同步于激活命令ACTCMD输入的行地址RADD<1:L>和指定地址SADD<1:L>进行比较(参见步骤S214)。如果行地址RADD<1:L>和指定地址SADD<1:L>彼此相同，则控制码CNT_CD<1:M>可以增加(参见步骤S215)。可以重复执行将行地址RADD<1:L>与指定地址SADD<1:L>进行比较的步骤S214以及增加控制码CNT_CD<1:M>的步骤S215，直到激活命令ACTCMD被输入预定次数(参见步骤S216)。
在下文中将更全面地描述更新目标地址TADD<1:L>的操作(步骤S22)。
在激活命令ACTCMD被输入预定次数之后，可以将计数的控制码CNT_CD<1:M>与计数的储存码S_CD<1:M>进行比较(参见步骤S221)。如果计数的控制码CNT_CD<1:M>大于或等于计数的储存码S_CD<1:M>，则可以将目标地址TADD<1:L>更新为指定地址SADD<1:L>(参见步骤S222)。如果计数的控制码CNT_CD<1:M>小于计数的储存码S_CD<1:M>，则可以保持目标地址TADD<1:L>(参见步骤S223)。可以识别与目标地址TADD<1:L>相对应的存储单元是否被刷新(参见步骤S224)。如果与目标地址TADD<1:L>相对应的存储单元没有被刷新，则可以再次执行增加控制码CNT_CD<1:M>的步骤S21。
如图11所示，根据又一个实施例的半导体器件可以包括内部命令发生电路51、组控制电路52、比较控制信号发生电路53以及目标地址发生电路54。
内部命令发生电路51可以响应于启动控制信号STR_CNT和激活命令ACTCMD来产生内部激活命令IACT_CMD。内部命令发生电路51可以同步于启动控制信号STR_CNT被使能的时间来缓冲激活命令ACTCMD以输出内部激活命令IACT_CMD。在由内部激活命令IACT_CMD执行的激活操作之中用于选择指定地址SADD<1:L>的激活操作可以在启动控制信号STR_CNT被使能之后开始。
组控制电路52可以响应于启动控制信号STR_CNT、行地址RADD<1:L>以及内部激活命令IACT_CMD来产生指定地址SADD<1:L>和控制码CNT_CD<1:M>。如果同步于启动控制信号STR_CNT被使能的时间、根据内部激活命令IACT_CMD来执行激活操作，则组控制电路52可以根据行地址RADD<1:L>的逻辑电平组合来选择目标组(例如，参见图2)，以及组控制电路52可以将选中的目标组的预定代表性地址选择并输出为指定地址SADD<1:L>。组控制电路52将选中的目标组的预定代表性地址选择并输出为指定地址SADD<1:L>的操作可以仅通过在启动控制信号STR_CNT被使能之后根据内部激活命令IACT_CMD执行的第一激活操作来执行。如果具有与指定地址SADD<1:L>相同的逻辑电平组合的行地址RADD<1:L>同步于内部激活命令IACT_CMD被使能的时间而被输入，则组控制电路52可以产生顺序增加的控制码CNT_CD<1:M>。包括在控制码CNT_CD<1:M>中的比特位数可以根据实施例而设置为不同。
比较控制信号发生电路53可以响应于内部激活命令IACT_CMD和设定码SET_CD<1:N>来产生比较控制信号CMP_CNT。如果响应于内部激活命令IACT_CMD而使激活操作执行设定码SET_CD<1:N>被设置的次数，则比较控制信号发生电路53可以产生被使能的比较控制信号CMP_CNT。设定码SET_CD<1:N>被设置的次数可以根据实施例而不同。
目标地址发生电路54可以响应于比较控制信号CMP_CNT和控制码CNT_CD<1:M>来将指定地址SADD<1:L>输出为目标地址TADD<1:L>。在激活操作被执行预定次数之后比较控制信号CMP_CNT被使能时，如果计数的控制码CNT_CD<1:M>大于储存在目标地址发生电路54中的计数码，则目标地址发生电路54可以执行将指定地址SADD<1:L>输出为目标地址TADD<1:L>的更新操作。如果执行更新操作，则目标地址发生电路54可以在内部储存用于下一次更新操作的控制码CNT_CD<1:M>。
在下文中将参考图12描述用于根据启动控制信号STR_CNT和激活命令ACTCMD来产生内部激活命令IACT_CMD的内部命令发生电路51的操作。
如果启动控制信号STR_CNT在时间“T11”处被使能，则缓冲激活命令ACTCMD并输出为内部激活命令IACT_CMD。在时间“T12”处，可以将第一目标地址(目标地址1)的代表性地址选择为指定地址SADD<1:L>，直到根据内部激活命令IACT_CMD执行的激活操作被执行预定次数，以及可以判断用目标地址TADD<1:L>替换指定地址SADD<1:L>的更新操作是否被执行。
可以选择第二目标地址(目标地址2)的代表性地址作为与内部激活命令IACT_CMD(其为缓冲的激活命令ACTCMD)相关联的指定地址SADD<1:L>，以及可以同步于启动控制信号STR_CNT被再次使能的时间“T13”来输出指定地址SADD<1:L>，以及可以在时间“T13”之后，判断用目标地址TADD<1:L>替换指定地址SADD<1:L>的更新操作是否被执行。
参考图1、图8和图11来描述的半导体器件中的至少一个可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图13所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。
数据储存电路1001可以根据从存储器控制器1002产生的控制信号来储存从存储器控制器1002输出的数据，或者可以读取储存的数据并输出到存储器控制器1002。数据储存电路1001可以包括图1、图8和图11所示的半导体器件中的至少一个。此外，数据储存电路1001可以包括即使在其电源中断时也可以保存储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，以及可以解码从主机设备输出的命令，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003的操作或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图13示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器以及用于控制包括易失性存储器的缓冲存储器1003的另一控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出或输入到数据储存电路1001中的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)供应的控制信号和数据，以及可以通过I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中(诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附接(SATA)、并行AT附接(PATA)、小型计算机系统接口(SCSI)、增强型小设备接口(ESDI)以及集成驱动电路(IDE))的任意一种。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。
根据上述实施例，在激活操作被执行预定次数时指定地址可以被选中，以及可以通过根据对指定地址的激活操作被执行的次数来识别是否应当用指定地址替换目标地址从而稳定地产生用于刷新操作的目标地址。

Claims (20)

1.一种半导体器件，包括：
组控制电路，其被配置为响应于行地址和激活命令来产生指定地址和控制码；
比较控制信号发生电路，其被配置为响应于激活命令而产生激活码，以及通过将激活码与设定码进行比较来产生比较控制信号；以及
目标地址发生电路，其被配置为响应于比较控制信号而通过比较控制码计数和目标地址发生电路中储存的码的计数来将指定地址输出为目标地址。
2.如权利要求1所述的半导体器件，其中，行地址具有用于选择包括在核心区域中的字线的逻辑电平组合。
3.如权利要求1所述的半导体器件，其中，组控制电路响应于行地址来选择目标组，以及将选中的目标组的代表性地址输出为指定地址。
4.如权利要求1所述的半导体器件，其中，如果具有与指定地址相同的逻辑电平组合的行地址被输入，则组控制电路产生顺序增加的控制码。
5.如权利要求1所述的半导体器件，其中，如果响应于激活命令执行的激活操作被执行设定码被设置的次数，则比较控制信号被使能。
6.如权利要求1所述的半导体器件，其中，在比较控制信号被使能时，如果控制码计数大于储存在目标地址发生电路中的码的计数，则目标地址发生电路执行将指定地址输出为目标地址的更新操作。
7.如权利要求6所述的半导体器件，其中，在比较控制信号被使能时，如果控制码计数大于储存在目标地址发生电路中的储存码计数，则目标地址发生电路将控制码储存为储存码。
8.如权利要求1所述的半导体器件，其中，组控制电路包括：
指定地址选择电路，其被配置为响应于行地址来选择目标组中的一个，以及被配置为将选中的目标组的代表性地址输出为指定地址；
地址比较电路，其被配置为将行地址与指定地址进行比较以产生地址比较信号；以及
码计数器，其被配置为响应于地址比较信号来产生增加的控制码。
9.如权利要求1所述的半导体器件，其中，比较控制信号发生电路包括：
激活码计数器，其被配置为产生增加了响应于激活命令而执行激活操作的次数的激活码；以及
码比较电路，其被配置为如果激活码计数与设定码的逻辑电平组合相对应，则产生被使能的比较控制信号。
10.如权利要求1所述的半导体器件，其中，目标地址发生电路包括码寄存器，所述码寄存器被配置为响应于更新信号来将控制码储存在其中，以及被配置为将储存的控制码输出为储存码。
11.如权利要求10所述的半导体器件，其中，目标地址发生电路还包括更新信号发生电路，所述更新信号发生电路被配置为如果控制码计数大于或等于储存码计数，则产生被使能的更新信号。
12.如权利要求10所述的半导体器件，其中，目标地址发生器电路还包括目标地址锁存电路，所述目标地址锁存电路被配置为响应于更新信号来将指定地址输出为目标地址。
13.一种半导体器件，包括：
组控制电路，其被配置为响应于目标地址和行地址来产生指定地址以及响应于指定地址和激活命令来产生控制码；
比较控制信号发生电路，其被配置为响应于激活命令而产生激活码，以及通过将激活码与设定码进行比较来产生比较控制信号；以及
目标地址发生电路，其被配置为响应于比较控制信号而通过比较控制码和储存的码来将指定地址输出为目标地址。
14.如权利要求13所述的半导体器件，其中，组控制电路被配置为如果被输入以选择指定地址的行地址与目标地址不同，则响应于行地址来选择目标组，以及被配置为将选中的目标组的代表性地址输出为指定地址。
15.如权利要求13所述的半导体器件，其中，组控制电路被配置为如果被输入以选择指定地址的行地址与目标地址相同，则保持指定地址的逻辑电平组合。
16.如权利要求13所述的半导体器件，其中，组控制电路包括：
选择控制信号发生电路，其被配置为响应于行地址和目标地址来产生选择控制信号；以及
指定地址选择电路，其被配置为如果选择控制信号被使能，则响应于行地址来选择目标组中的一个，以及被配置为将选中的目标组的代表性地址输出为指定地址。
17.如权利要求16所述的半导体器件，其中，组控制电路还包括：
地址比较电路，其被配置为将行地址与指定地址进行比较以产生地址比较信号；以及
码计数器，其配置为响应于地址比较信号来产生被计数的控制码。
18.一种半导体器件，包括：
内部命令发生电路，其被配置为响应于启动控制信号和激活命令来产生内部激活命令；
组控制电路，其被配置为响应于启动控制信号、行地址以及内部激活命令来产生指定地址和控制码；
比较控制信号发生电路，其被配置为响应于所述激活命令而产生激活码，以及通过将激活码与设定码进行比较来产生比较控制信号；以及
目标地址发生电路，其被配置为响应于比较控制信号而通过比较控制码和储存的码来将指定地址输出为目标地址。
19.如权利要求18所述的半导体器件，其中，内部命令发生电路被配置为同步于启动控制信号被使能的时间来缓冲激活命令以输出内部激活命令。
20.如权利要求18所述的半导体器件，其中，组控制电路被配置为如果同步于启动控制信号被使能的时间点、根据内部激活命令来执行激活操作，则响应于行地址来选择目标组，以及被配置为将选中的目标组的代表性地址选择并输出为指定地址。
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