CN111667875B - 故障冗余电路 - Google Patents

Abstract

本发明公开了一种故障冗余电路。一种冗余电路包括选择控制信号发生电路和列控制电路。当锁存地址信号的逻辑电平与熔丝信号的逻辑电平不同时，选择控制信号发生电路驱动被初始化的内部节点以产生选择控制信号。列控制电路基于选择控制信号来缓冲预列选择信号，以产生用于执行单元的列操作的列选择信号或者产生用于执行冗余单元的列操作的冗余列选择信号。

Description

故障冗余电路

相关申请的交叉引用

本申请要求于2019年3月5日提交的申请号为10-2019-0025322的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及使用熔丝信号的故障冗余电路。

背景技术

半导体器件可以将用于访问有缺陷单元的地址信息储存到熔丝组中，并且可以在有缺陷单元被选中时通过用冗余单元替换有缺陷单元来修复有缺陷单元。

发明内容

根据一个实施例，一种冗余电路包括选择控制信号发生电路和列控制电路。当锁存地址信号的逻辑电平与熔丝信号的逻辑电平不同时，选择控制信号发生电路驱动被初始化的内部节点以产生选择控制信号。列控制电路基于选择控制信号来缓冲预列选择信号，以产生用于执行单元的列操作的列选择信号或者产生用于执行冗余单元的列操作的冗余列选择信号。

根据另一实施例，一种冗余电路包括：比较电路，其被配置为基于使能脉冲和预充电信号来将锁存地址信号与熔丝信号进行比较以产生比较信号；内部节点驱动电路，其被配置为基于比较信号来驱动内部节点；选择控制信号输出电路，其被配置为缓冲内部节点的信号以输出内部节点的信号的缓冲信号作为选择控制信号；以及列控制电路，其被配置为基于选择控制信号来缓冲预列选择信号，以产生用于执行单元的列操作的列选择信号或者产生用于执行冗余单元的列操作的冗余列选择信号。

附图说明

图1是示出根据本公开的一个实施例的冗余电路的配置的框图。

图2是示出图1的冗余电路中所包括的地址锁存电路的示例的电路图。

图3是示出图1的冗余电路中所包括的预充电信号发生电路的示例的电路图。

图4是示出图1的冗余电路中所包括的选择控制信号发生电路的示例的电路图。

图5是示出图4的选择控制信号发生电路中所包括的第一比较器的示例的电路图。

图6是示出图1的冗余电路中所包括的列控制电路的示例的电路图。

图7是示出采用图1中所示的冗余电路的电子系统的配置的框图。

具体实施方式

在下文中参考附图来描述本公开的各种实施例。然而，所描述的实施例仅用于说明目的，并不旨在限制本公开的范围。

如图1中所示，根据一个实施例的冗余电路1可以包括地址锁存电路11、熔丝信号发生电路12、预充电信号发生电路13、选择控制信号发生电路14、列控制电路15和列操作电路16。

地址锁存电路11可以基于地址锁存脉冲ALATP来锁存第一地址信号至第八地址信号ADD<1:8>，并且可以输出第一地址信号至第八地址信号ADD<1:8>的锁存信号作为第一锁存地址信号至第八锁存地址信号LA<1:8>。当执行列操作时，用于地址锁存电路11的地址锁存脉冲ALATP可以被产生，以接收用于访问由列操作激活的单元的第一地址信号至第八地址信号ADD<1:8>。可以执行列操作以选择用于接收或输出数据的数据路径。地址锁存电路11被实现为锁存地址信号，所述锁存地址信号的比特位的数量可以根据实施例而被设置为不同。下面参考图2详细地描述地址锁存电路11的配置和操作。

熔丝信号发生电路12可以包括具有多个熔丝的熔丝组121，并且可以将第一熔丝信号至第八熔丝信号F<1:8>储存到熔丝组121中。当由第一地址信号至第八地址信号ADD<1:8>选择的单元161是有缺陷单元并且被用冗余单元162代替时，第一熔丝信号至第八熔丝信号F<1:8>的逻辑电平组合可以对应于被输入到地址锁存电路11的第一地址信号至第八地址信号ADD<1:8>的逻辑电平组合。熔丝组121可以包括对应于第一熔丝信号至第八熔丝信号F<1:8>中的相应熔丝信号的熔丝。熔丝组121的熔丝可以包括关于根据熔丝的电开路/短路状态而确定的第一熔丝信号至第八熔丝信号F<1:8>的逻辑电平的信息。在不同的实施例中，可以不同地设置第一熔丝信号至第八熔丝信号F<1:8>的逻辑电平组合以及第一地址信号至第八地址信号ADD<1:8>的逻辑电平组合。在不同的实施例中，储存在熔丝信号发生电路12中的熔丝信号中所包括的比特位的数量可以被不同地设置。

预充电信号发生电路13可以基于预列选择信号PRE_YI和复位信号RST来产生预充电信号PCGPB。预列选择信号PRE_YI可以被产生以在列操作期间选择列路径。复位信号RST可以被产生以执行初始化操作。预充电信号发生电路13可以在从用于执行列操作的预列选择信号PRE_YI被产生的时间开始经过了预定延迟时段时产生预充电信号PCGPB。预充电信号发生电路13可以在复位信号RST被产生时产生预充电信号PCGPB。下面参考图3更全面地描述预充电信号发生电路13的配置和操作。

如在本文中关于参数而使用的词语“预定”(诸如预定延迟时段)意指在参数被用在过程或算法中之前确定参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，参数的值在过程或算法期间但是在参数被用于过程或算法之前确定。

选择控制信号发生电路14可以基于地址锁存脉冲ALATP和预充电信号PCGPB来从第一锁存地址信号至第八锁存地址信号LA<1:8>和第一熔丝信号至第八熔丝信号F<1:8>产生选择控制信号SYEB。当预充电信号PCGPB被产生时，选择控制信号发生电路14可以将选择控制信号SYEB初始化为第一逻辑电平。当地址锁存脉冲ALATP被产生时，如果第一锁存地址信号至第八锁存地址信号LA<1:8>的逻辑电平组合与第一熔丝信号至第八熔丝信号F<1:8>的逻辑电平组合相同，则选择控制信号发生电路14可以保持具有与初始化状态相对应的第一逻辑电平的选择控制信号SYEB。当地址锁存脉冲ALATP被产生时，如果第一锁存地址信号至第八锁存地址信号LA<1:8>的逻辑电平组合与第一熔丝信号至第八熔丝信号F<1:8>的逻辑电平组合不同，则选择控制信号发生电路14可以产生具有第二逻辑电平的选择控制信号SYEB。在一个实施例中，第一逻辑电平可以是逻辑“低”电平，而第二逻辑电平可以是逻辑“高”电平。下面参考图4和图5更全面地描述选择控制信号发生电路14的配置和操作。

列控制电路15可以基于选择控制信号SYEB来从预列选择信号PRE_YI产生列选择信号YI或冗余列选择信号SYI。当选择控制信号SYEB具有第一逻辑电平时，列控制电路15可以缓冲预列选择信号PRE_YI以输出预列选择信号PRE_YI的缓冲信号作为冗余列选择信号SYI。当选择控制信号SYEB具有第二逻辑电平时，列控制电路15可以缓冲预列选择信号PRE_YI以输出预列选择信号PRE_YI的缓冲信号作为列选择信号YI。列选择信号YI可以被产生以执行单元161的列操作。当单元161是故障单元时，冗余列选择信号SYI可以被产生以执行用来替换单元161的冗余单元162的列操作。下面参考图6更全面地描述列控制电路15的配置和操作。

列操作电路16可以基于列选择信号YI和冗余列选择信号SYI来执行单元161或冗余单元162的列操作。当列选择信号YI被使能时，列操作电路16可以执行单元161的列操作。当冗余列选择信号SYI被使能时，列操作电路16可以执行冗余单元162的列操作。

参考图2，地址锁存电路11可以使用触发器FF21来实现。当地址锁存脉冲ALATP被产生时，触发器FF21可以锁存第一地址信号至第八地址信号ADD<1:8>，并且触发器FF21可以输出第一地址信号至第八地址信号ADD<1:8>的锁存信号作为第一锁存地址信号至第八锁存地址信号LA<1:8>。

参考图3，预充电信号发生电路13可以包括延迟选择信号发生电路21和或非门NOR21。延迟选择信号发生电路21可以包括串联耦接的反相器IV21、IV22、IV23和IV24。延迟选择信号发生电路21可以将预列选择信号PRE_YI延迟由反相器IV21、IV22、IV23和IV24设置的延迟时段，以产生延迟选择信号PREd。或非门NOR21可以执行延迟选择信号PREd和复位信号RST的逻辑或非运算，以产生预充电信号PCGPB。当延迟选择信号PREd和复位信号RST中的至少一个具有逻辑“高”电平时，或非门NOR21可以产生具有逻辑“低”电平的预充电信号PCGPB。预充电信号发生电路13可以在从用于执行列操作的预列选择信号PRE_YI被产生为具有逻辑“高”电平的时间开始经过了由反相器IV21、IV22、IV23和IV24设置的延迟时段时产生具有逻辑“低”电平的预充电信号PCGPB。预充电信号发生电路13可以在复位信号RST被产生为具有逻辑“高”电平时产生具有逻辑“低”电平的预充电信号PCGPB。

参考图4，选择控制信号发生电路14可以包括使能脉冲发生电路31、比较电路32、内部节点驱动电路33、预充电电路34和选择控制信号输出电路35。

使能脉冲发生电路31可以包括反相器IV31、IV32和IV33。使能脉冲发生电路31可以在从地址锁存脉冲ALATP被产生为具有逻辑“高”电平的时间开始经过了由反相器IV31、IV32和IV33设置的时段时产生具有逻辑“低”电平的使能脉冲ENP。

比较电路32可以包括第一比较器321、第二比较器322、第三比较器323、第四比较器324、第五比较器325、第六比较器326、第七比较器327和第八比较器328。

第一比较器321可以接收预充电信号PCGPB、使能脉冲ENP、第一锁存地址信号LA<1>和第一熔丝信号F<1>，以产生第一比较信号COM<1>。当预充电信号PCGPB被产生时，第一比较器321可以将第一比较信号COM<1>初始化为逻辑“低”电平。当使能脉冲ENP被产生时，第一比较器321可以将第一锁存地址信号LA<1>与第一熔丝信号F<1>进行比较，以产生第一比较信号COM<1>。当使能脉冲ENP被产生时，如果第一锁存地址信号LA<1>具有与第一熔丝信号F<1>相同的逻辑电平，则第一比较器321可以保持具有逻辑“低”电平的第一比较信号COM<1>。当使能脉冲ENP被产生时，如果第一锁存地址信号LA<1>的逻辑电平与第一熔丝信号F<1>的逻辑电平不同，则第一比较器321可以产生具有逻辑“高”电平的第一比较信号COM<1>。下面参考图5更全面地描述第一比较器321的配置和操作。

第二比较器至第八比较器322、323、324、325、326、327和328中的每个可以被设计为与第一比较器321具有基本相同的配置和操作。因此，为简洁起见，省略了第二比较器至第八比较器322、323、324、325、326、327和328的详细描述。

内部节点驱动电路33可以包括NMOS晶体管N31、N32、N33、N34、N35、N36、N37和N38。当第一比较信号COM<1>具有逻辑“高”电平时，NMOS晶体管N31可以将节点nd31驱动至接地电压VSS。当第二比较信号COM<2>具有逻辑“高”电平时，NMOS晶体管N32可以将节点nd31驱动至接地电压VSS。当第三比较信号COM<3>具有逻辑“高”电平时，NMOS晶体管N33可以将节点nd31驱动至接地电压VSS。当第四比较信号COM<4>具有逻辑“高”电平时，NMOS晶体管N34可以将节点nd31驱动至接地电压VSS。当第五比较信号COM<5>具有逻辑“高”电平时，NMOS晶体管N35可以将节点nd31驱动至接地电压VSS。当第六比较信号COM<6>具有逻辑“高”电平时，NMOS晶体管N36可以将节点nd31驱动至接地电压VSS。当第七比较信号COM<7>具有逻辑“高”电平时，NMOS晶体管N37可以将节点nd31驱动至接地电压VSS。当第八比较信号COM<8>具有逻辑“高”电平时，NMOS晶体管N38可以将节点nd31驱动至接地电压VSS。

预充电电路34可以包括PMOS晶体管P31。当预充电信号PCGPB具有逻辑“低”电平时，PMOS晶体管P31可以将节点nd31驱动至电源电压VDD。预充电电路34可以响应于预充电信号PCGPB来将节点nd31驱动至电源电压VDD，所述预充电信号PCGPB在从预列选择信号PRE_YI被产生以执行用于接收或输出数据的列操作的时间开始经过了预定延迟时段时或者在复位信号RST被产生以执行初始化操作时被产生为具有逻辑“低”电平。

选择控制信号输出电路35可以包括反相器IV34和PMOS晶体管P32。反相器IV34可以将节点nd31的信号反相缓冲，以输出节点nd31的信号的反相缓冲信号作为选择控制信号SYEB。当选择控制信号SYEB具有逻辑“低”电平时，PMOS晶体管P32可以被导通以将节点nd31驱动至电源电压VDD。当节点nd31具有逻辑“低”电平时，选择控制信号输出电路35可以产生被驱动至逻辑“高”电平的选择控制信号SYEB。当节点nd31具有逻辑“高”电平时，选择控制信号输出电路35可以产生被驱动至逻辑“低”电平的选择控制信号SYEB，并且可以将节点nd31驱动至电源电压VDD。

当预充电信号PCGPB被产生时，选择控制信号发生电路14可以将节点nd31驱动至逻辑“高”电平并且可以将选择控制信号SYEB驱动至逻辑“低”电平以初始化选择控制信号SYEB。因为在地址锁存脉冲ALATP被产生为具有逻辑“高”电平的情况下，如果第一锁存地址信号至第八锁存地址信号LA<1:8>的逻辑电平组合与第一熔丝信号至第八熔丝信号F<1:8>的逻辑电平组合相同，则第一比较信号至第八比较信号COM<1:8>的全部被产生为具有逻辑“低”电平，所以选择控制信号发生电路14可以保持具有逻辑“高”电平的节点nd31并且可以保持具有逻辑“低”电平的选择控制信号SYEB。因为在地址锁存脉冲ALATP被产生为具有逻辑“高”电平的情况下，如果第一锁存地址信号至第八锁存地址信号LA<1:8>的逻辑电平组合与第一熔丝信号至第八熔丝信号F<1:8>的逻辑电平组合不同，则第一比较信号至第八比较信号COM<1:8>中的至少一个被产生为具有逻辑“高”电平，所以选择控制信号发生电路14可以将节点nd31驱动至逻辑“低”电平并且可以驱动具有逻辑“高”电平的选择控制信号SYEB。对于一个实施例，选择控制信号发生电路14可以被实现为仅在第一锁存地址信号至第八锁存地址信号LA<1:8>的逻辑电平组合与第一熔丝信号至第八熔丝信号F<1:8>的逻辑电平组合不同的情况下驱动节点nd31。因此，在选择控制信号发生电路14中执行的逻辑运算的次数可以减少，以降低冗余电路1的功耗并且提高冗余电路1的操作速度。

参考图5，第一比较器321可以包括比较/驱动电路51、使能驱动电路52和预充电驱动电路53。

比较/驱动电路51可以包括PMOS晶体管P51和P52。当第一熔丝信号F<1>具有逻辑“低”电平时，PMOS晶体管P51可以根据第一锁存地址信号LA<1>来驱动节点nd51。当第一锁存地址信号LA<1>具有逻辑“低”电平时，PMOS晶体管P52可以根据第一熔丝信号F<1>来驱动节点nd51。当第一锁存地址信号LA<1>的逻辑电平与第一熔丝信号F<1>的逻辑电平不同时，比较/驱动电路51可以将节点nd51驱动至逻辑“高”电平。当第一熔丝信号F<1>具有逻辑“低”电平并且第一锁存地址信号LA<1>具有逻辑“高”电平时，比较/驱动电路51可以使用被导通的PMOS晶体管P51来将节点nd51驱动至逻辑“高”电平。当第一熔丝信号F<1>具有逻辑“高”电平并且第一锁存地址信号LA<1>具有逻辑“低”电平时，比较/驱动电路51可以使用被导通的PMOS晶体管P52来将节点nd51驱动至逻辑“高”电平。当第一锁存地址信号LA<1>和第一熔丝信号F<1>具有相同的逻辑电平时，比较/驱动电路51可以终止以驱动节点nd51。

使能驱动电路52可以包括PMOS晶体管P53。当使能脉冲ENP被产生为具有逻辑“低”电平时，PMOS晶体管P53可以根据节点nd51的电平来驱动节点nd52。当使能脉冲ENP通过用于列操作的、具有逻辑“高”电平的地址锁存脉冲ALATP而被产生为具有逻辑“低”电平并且第一锁存地址信号LA<1>的逻辑电平与第一熔丝信号F<1>的逻辑电平不同时，使能驱动电路52可以使用具有逻辑“高”电平的节点nd51来将节点nd52驱动至逻辑“高”电平。第一比较信号COM<1>可以经由节点nd52来输出。

预充电驱动电路53可以包括与非门NAND51和NMOS晶体管N51。与非门NAND51可以执行第一比较信号COM<1>和预充电信号PCGPB的逻辑与非运算。NMOS晶体管N51可以通过与非门NAND51的输出信号而被导通，以将节点nd52驱动至接地电压VSS。预充电驱动电路53可以将第一比较信号COM<1>驱动至逻辑“低”电平，所述第一比较信号COM<1>通过在预充电信号PCGPB被产生为具有逻辑“低”电平时导通的NMOS晶体管N51来经由节点nd52输出。预充电驱动电路53可以将第一比较信号COM<1>驱动至逻辑“低”电平，所述第一比较信号COM<1>通过在第一比较信号COM<1>被产生为具有逻辑“低”电平时导通的NMOS晶体管N51来经由节点nd52输出。

当预充电信号PCGPB被产生为具有逻辑“低”电平时，第一比较器321可以将第一比较信号COM<1>初始化为逻辑“低”电平。当使能脉冲ENP被产生为具有逻辑“低”电平并且第一锁存地址信号LA<1>具有与第一熔丝信号F<1>相同的逻辑电平时，第一比较器321可以保持具有逻辑“低”电平的第一比较信号COM<1>。当使能脉冲ENP被产生为具有逻辑“低”电平并且第一锁存地址信号LA<1>的逻辑电平与第一熔丝信号F<1>的逻辑电平不同时，第一比较器321可以产生具有逻辑“高”电平的第一比较信号COM<1>。

对于一个实施例，当将第一锁存地址信号LA<1>与第一熔丝信号F<1>进行比较以产生第一比较信号COM<1>时，仅在第一锁存地址信号LA<1>的逻辑电平与第一熔丝信号F<1>的逻辑电平不同的情况下，第一比较器321可以被实现为驱动节点nd51和nd52。因此，逻辑运算的次数可以减少，以降低冗余电路1的功耗并且提高冗余电路1的操作速度。

参考图6，列控制电路15可以包括反相器IV61、IV62和IV63以及与非门NAND61和NAND62。反相器IV61可以将选择控制信号SYEB反相缓冲，以输出选择控制信号SYEB的反相缓冲信号。与非门NAND61可以执行选择控制信号SYEB和预列选择信号PRE_YI的逻辑与非运算。与非门NAND62可以执行预列选择信号PRE_YI和反相器IV61的输出信号的逻辑与非运算。反相器IV62可以将与非门NAND61的输出信号反相缓冲，以产生列选择信号YI。反相器IV63可以将与非门NAND62的输出信号反相缓冲，以产生冗余列选择信号SYI。

当选择控制信号SYEB具有逻辑“高”电平时，列控制电路15可以缓冲预列选择信号PRE_YI以输出预列信号PRE_YI的缓冲信号作为列选择信号YI。列选择信号YI可以被产生以执行单元161的列操作。当选择控制信号SYEB具有逻辑“低”电平时，列控制电路15可以缓冲预列选择信号PRE_YI以输出预列选择信号PRE_YI的缓冲信号作为冗余列选择信号SYI。当单元161是与故障单元相对应的有缺陷单元时，冗余列选择信号SYI可以被产生以执行被用来替换单元161的冗余单元162的列操作。

如上所述，当将第一锁存地址信号至第八锁存地址信号LA<1:8>与第一熔丝信号至第八熔丝信号F<1:8>进行比较以产生第一比较信号至第八比较信号COM<1:8>时，仅在第一锁存地址信号至第八锁存地址信号LA<1:8>的逻辑电平组合与第一熔丝信号至第八熔丝信号F<1:8>的逻辑电平组合不同的情况下，根据一个实施例的冗余电路1可以被实现为驱动内部节点。因此，在冗余电路1中执行的逻辑运算的次数可以减少，以降低冗余电路1的功耗并且提高冗余电路1的操作速度。

参考图1至图6描述的冗余电路1可以被应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图7中所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。

根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的冗余电路1。同时，数据储存电路1001可以包括非易失性存储器，该非易失性存储器即使在其电源被中断时也能够保持其储存的数据。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作、或者用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。虽然图7用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制表示易失性存储器的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以暂时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读出储存在其中的数据并且将该数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。缓冲存储器1003可以包括图1中所示的冗余电路1。

I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004来接收从外部设备(即，主机)提供的控制信号和数据，并且可以经由I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任意一种，所述各种接口协议诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。

电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。

Claims (19)

1. 一种冗余电路，包括：

选择控制信号发生电路，其被配置为：当锁存地址信号的逻辑电平与熔丝信号的逻辑电平不同时，驱动被初始化的内部节点以产生选择控制信号；以及

列控制电路，其被配置为：基于所述选择控制信号来缓冲预列选择信号，以：

产生用于执行单元的列操作的列选择信号；或者

产生用于执行冗余单元的列操作的冗余列选择信号，

其中，当预充电信号被产生时，所述内部节点被驱动以具有预定逻辑电平。

2. 如权利要求1所述的冗余电路，其中，所述预充电信号在以下时间被产生：

在从预列选择信号被产生以在所述列操作期间选择列路径的时间开始经过了预定延迟时段时；或者

在用于执行初始化操作的复位信号被产生时。

3. 如权利要求1所述的冗余电路，

其中，所述选择控制信号由所述内部节点驱动至第一逻辑电平；以及

其中，当所述锁存地址信号的逻辑电平与所述熔丝信号的逻辑电平不同时，所述选择控制信号被驱动至第二逻辑电平。

4. 如权利要求1所述的冗余电路，其中，所述选择控制信号发生电路包括：

比较电路，其被配置为：基于使能脉冲和预充电信号来将所述锁存地址信号和所述熔丝信号进行比较，以产生比较信号；以及

内部节点驱动电路，其被配置为基于所述比较信号来驱动所述内部节点。

5.如权利要求4所述的冗余电路，其中，所述使能脉冲基于地址锁存脉冲而产生，所述地址锁存脉冲被创建以接收用于访问对其执行所述列操作的单元的地址信号。

6.如权利要求4所述的冗余电路，其中，所述比较电路产生基于所述预充电信号而被驱动至第一逻辑电平的所述比较信号，并且当所述锁存地址信号的逻辑电平与所述熔丝信号的逻辑电平不同时，所述比较电路将所述比较信号驱动至第二逻辑电平。

7.如权利要求4所述的冗余电路，其中，当所述比较信号具有第二逻辑电平时，所述内部节点驱动电路驱动所述内部节点。

8.如权利要求4所述的冗余电路，其中，所述比较电路包括：

比较/驱动电路，其被配置为：当所述锁存地址信号的逻辑电平与所述熔丝信号的逻辑电平不同时，驱动第一节点；

使能驱动电路，其被配置为：当所述使能脉冲被产生时，通过所述第一节点来驱动第二节点，经由所述第二节点来输出所述比较信号；以及

预充电驱动电路，其被配置为：基于所述预充电信号和所述比较信号来驱动所述第二节点。

9. 如权利要求8所述的冗余电路，其中，所述比较/驱动电路：

基于所述锁存地址信号，使用所述熔丝信号来驱动所述第一节点；或者

基于所述熔丝信号，使用所述锁存地址信号来驱动所述第一节点。

10.如权利要求8所述的冗余电路，其中，当所述预充电信号具有第一逻辑电平或者所述比较信号具有所述第一逻辑电平时，所述预充电驱动电路将所述比较信号驱动至所述第一逻辑电平。

11.如权利要求4所述的冗余电路，其中，所述选择控制信号发生电路还包括预充电电路，所述预充电电路基于所述预充电信号来将所述内部节点初始化。

12.如权利要求4所述的冗余电路，其中，所述选择控制信号发生电路还包括选择控制信号输出电路，所述选择控制信号输出电路缓冲所述内部节点的信号以产生所述选择控制信号以及基于所述选择控制信号来驱动所述内部节点。

13. 如权利要求1所述的冗余电路，

其中，所述列控制电路根据所述选择控制信号来缓冲所述预列选择信号以产生所述列选择信号，当所述锁存地址信号和所述熔丝信号具有相同的逻辑电平时，所述选择控制信号被驱动至第一逻辑电平；以及

其中，所述列控制电路根据所述选择控制信号来缓冲所述预列选择信号以产生所述冗余列选择信号，当所述锁存地址信号和所述熔丝信号具有不同的逻辑电平时，所述选择控制信号被驱动至第二逻辑电平。

14.一种冗余电路，包括：

比较电路，其被配置为：基于使能脉冲和预充电信号来将锁存地址信号与熔丝信号进行比较，以产生比较信号；

内部节点驱动电路，其被配置为：基于所述比较信号来驱动内部节点；

选择控制信号输出电路，其被配置为：缓冲所述内部节点的信号，以输出所述内部节点的信号的缓冲信号作为选择控制信号；以及

列控制电路，其被配置为：基于所述选择控制信号来缓冲预列选择信号，以：

产生用于执行单元的列操作的列选择信号；或者

产生用于执行冗余单元的列操作的冗余列选择信号;

其中，当预充电信号被产生时，所述内部节点被驱动以具有预定逻辑电平。

15.如权利要求14所述的冗余电路，其中，所述使能脉冲基于地址锁存脉冲而产生，所述地址锁存脉冲被创建以接收用于访问对其执行所述列操作的单元的地址信号。

16. 如权利要求14所述的冗余电路，其中，所述预充电信号在以下时间被产生：

在从预列选择信号被产生以在所述列操作期间选择列路径的时间开始经过了预定延迟时段时；或者

在用于执行初始化操作的复位信号被产生时。

17.如权利要求14所述的冗余电路，其中，所述比较电路包括：

比较/驱动电路，其被配置为：当所述锁存地址信号的逻辑电平与所述熔丝信号的逻辑电平不同时，驱动第一节点；

使能驱动电路，其被配置为：当所述使能脉冲被产生时，通过所述第一节点来驱动第二节点，经由所述第二节点来输出所述比较信号；以及

预充电驱动电路，其被配置为：基于所述预充电信号和所述比较信号来驱动所述第二节点。

18. 如权利要求17所述的冗余电路，其中，所述比较/驱动电路：

基于所述锁存地址信号，使用所述熔丝信号来驱动所述第一节点；或者

基于所述熔丝信号，使用所述锁存地址信号来驱动所述第一节点。

19.如权利要求17所述的冗余电路，其中，所述选择控制信号输出电路缓冲所述内部节点的信号以产生所述选择控制信号，以及基于所述选择控制信号来驱动所述内部节点。