KR20120122594A

KR20120122594A - 반도체 장치

Info

Publication number: KR20120122594A
Application number: KR1020110040835A
Authority: KR
Inventors: 원형식
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-04-29
Filing date: 2011-04-29
Publication date: 2012-11-07
Also published as: US8693270B2; US20120275248A1

Abstract

본 발명은 반도체 장치에 관한 것으로, 노멀 셀 어레이 및 리던던시 셀 어레이를 가지는 메모리 블록, 입력된 복수의 컬럼 어드레스와 퓨즈 어레이에 미리 저장된 페일 컬럼 어드레스 신호를 비교하여 컬럼 인에이블 신호 또는 페일 컬럼 인에이블 신호를 생성하는 컬럼 어드레스 버퍼, 상기 컬럼 인에이블 신호를 디코딩하여 생성된 컬럼 선택 신호를 상기 노멀 셀 어레이로 출력하는 컬럼 디코더, 상기 페일 컬럼 인에이블 신호에 응답하여 리던던시 제어 신호를 생성하고, 생성된 리던던시 제어 신호를 기초로 기존에 대체되었던 리던던시 비트 라인을 다시 재사용하도록 리던던시 인에이블 신호를 생성하여 상기 리던던시 셀 어레이로 출력하는 컬럼 리던던시 제어부를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}

본 발명은 반도체 집적 회로에 관한 것으로서, 특히, 리던던시 회로를 포함하는 반도체 장치에 관한 것이다.

반도체 장치는 몇 개의 결함 메모리 셀(Cell)들, 혹은 한 개의 결함 메모리 셀이라도 있으면, 제품으로서 출하될 수 없고 불량품으로 처리된다. 따라서, 미리 반도체 장치 내에 설치해둔 예비 메모리 셀을 이용하는 리던던시(redundancy) 회로를 적용한 기술을 이용하고 있다.

반도체 장치는 웨이퍼 제조 공정이 종료되면, 테스트를 통해 결함 메모리 셀을 검출하여 퓨즈를 컷팅하고 있다.

즉, 반도체 장치는 퓨즈를 컷팅하는 리던던시 회로를 적용함으로써, 기결함 메모리 셀의 위치 정보 즉, 퓨즈 컷팅된 로우(Row) 또는 컬럼(Column) 어드레스를 저장하여 결함 메모리 셀 대신 리던던시 메모리 셀로 대체하고 있다.

한편, 최근의 각종 전자 제품은 소형화, 저전력 소모 및 저가격화에 대한 요구에 부응하고 발전하고 있다. 이에 반도체 장치 역시 대용량화, 고속화, 저전력화 및 신기능 추가의 방향으로 발전하고 있다. 그래서, 반도체 메모리 소자의 대용량화, 고집적화를 달성하기 위해 넷 다이(Net Die)를 증가시키기 위한 노력이 요구되고 있다.

이러한 상황에서, 쿼터 뱅크의 경우, 한 블록당 4개 이하의 결함 셀에 대한 리페어가 가능하지만, 많은 퓨즈 개수를 필요로 하여 회로 배치 및 배선 연결이 제한된다.

그리고, 넷다이 증대를 위해 퓨즈 갯수를 줄일 경우에는 리페어 효율이 감소하여 수율에 영향을 미칠 수 있는 문제가 발생한다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 리던던시 회로 면적을 개선하고, 리페어의 효율을 향상시켜 고집적화에 적합한 반도체 장치를 제공한다.

본 발명의 일 실시 예에 따른 리던던시 회로는, 노멀 셀 어레이 및 리던던시 셀 어레이를 가지는 메모리 블록, 입력된 복수의 컬럼 어드레스와 퓨즈 어레이에 미리 저장된 페일 컬럼 어드레스 신호를 비교하여 컬럼 인에이블 신호 또는 페일 컬럼 인에이블 신호를 생성하는 컬럼 어드레스 버퍼, 상기 컬럼 인에이블 신호를 디코딩하여 생성된 컬럼 선택 신호를 상기 노멀 셀 어레이로 출력하는 컬럼 디코더, 상기 페일 컬럼 인에이블 신호에 응답하여 리던던시 제어 신호를 생성하고, 생성된 리던던시 제어 신호를 기초로 기존에 대체되었던 리던던시 비트라인을 다시 재사용하도록 리던던시 인에이블 신호를 생성하여 상기 리던던시 셀 어레이로 출력하는 컬럼 리던던시 제어부를 포함한다.

본 발명의 다른 실시 예에 따른 리던던시 회로를 포함하는 반도체 장치는, 리던던시 회로를 포함하는 반도체 장치를 포함하며, 상기 리던던시 회로는 하나의 노멀 어레이 내에서 적어도 2개의 비트성 페일이 발생한 경우, 리던던시 제어 신호에 기초하여 하나의 리던던시 비트라인을 재사용하도록 하는 리던던시 제어부를 포함한다.

본 발명에 따른 반도체 장치는, 하나의 노멀 어레이 내에서 적어도 2 개의 비트성 페일(Bit Fail)이 발생하면 리던던시 제어 신호에 기초하여 하나의 리던던시 어레이 내의 하나의 리던던시 비트 라인를 재사용하여 대체할 수 있다.

그에 의해, 본 발명에 따른 반도체 장치는 사용되었던 리던던시 비트 라인을 여러번 사용할 수 있기 때문에 리던던시 어레이의 전체 면적을 줄일 수 있고, 리페어 효율을 증대시킬 수 있다.

도1은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 블록도,
도2는 도1의 컬럼 리던던시 제어부를 나타낸 상세 블록도,
도3은 도2의 제1 퓨즈셋의 인에이블 퓨즈를 나타낸 상세 회로도,
도4는 도2의 제1 퓨즈셋의 어드레스 비교 퓨즈들 중 제1 어드레스 비교 퓨즈를 나타낸 상세 회로도, 및
도5는 도2의 리던던시 신호 선택부를 나타낸 상세 회로도이다.

도1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 블록도이고, 도 2는 도 1의 컬럼 리던던시 제어부를 나타낸 상세 블록도이다.

먼저, 도 1을 살펴보면, 본 발명의 일 실시예에 따른 반도체 장치(1000)는 메모리 뱅크(100), 컬럼 어드레스 버퍼(200), 컬럼 디코더(300) 및 컬럼 리던던시 제어부(400)를 포함한다.

메모리 뱅크(100)는 서로 교차되어 배열되는 복수의 비트 라인(BLO~BLn) 및 복수의 워드 라인(WLO~WLn)을 가지며, 도1과 같이, 제1 및 제2 메모리 블록(110, 120)을 포함하여 구성될 수 있다.

여기서, 본 발명에 따른 메모리 뱅크(100)라 함은, 일 예로, 하나의 메모리 뱅크 중 1/4의 단위 메모리 셀 영역인 쿼터 뱅크일 수 있다.

더하여, 본 발명의 실시 예에서는 설명의 편의성을 위해 메모리 뱅크(100)를 제1 및 제2 메모리 블록(110, 120), 즉, 2 개의 메모리 블록을 가지도록 한정할 수 있다.

그러나, 메모리 뱅크(100)는 일반적으로, 로우 어드레스에 의해 구분되는 16개의 메모리 블록을 포함하여 구성된다.

본 발명의 제1 메모리 블록(110)은 컬럼 선택 신호(도시되지 않음)를 입력받아 그에 해당되는 비트 라인이 선택되도록 하는 제1 노멀 어레이(112) 및 컬럼 리던던시 제어부(400)로부터 리던던시 컬럼 선택 신호(도시되지 않음)를 입력받아 그에 해당되는 리던던시 비트라인이 선택되도록 하는 제1 리던던시 어레이(114)를 포함하여 구성될 수 있다.

제2 메모리 블록(120) 또한, 제1 메모리 블록(110)과 동일하게 컬럼 디코더(300)로부터 제공되는 컬럼 선택 신호(도시되지 않음)를 입력받아 그에 해당되는 비트 라인이 선택되도록 하는 제2 노멀 어레이(122) 및 컬럼 리던던시 제어부(400)로부터 리던던시 컬럼 선택 신호(도시되지 않음)를 입력받아 그에 해당되는 리던던시 비트라인이 선택되도록 하는 제2 리던던시 어레이(124)를 포함하여 구성될 수 있다.

그리고, 본 발명에 따른 반도체 장치(1000)는, 제1 및 제2 메모리 블록(110, 120) 사이에 형성되며, 제1 및 제2 메모리 블록(110, 120)에 형성되는 복수의 비트 라인들(BL0~BLn)과 전기적으로 연결되는 복수의 비트 라인 센스 앰프들(500)을 더 포함할 수 있다.

이때, 본 발명의 비트 라인 센스 앰프들(500)은 도면 상에 도시된 것과 같이, 폴디드(Folded) 비트라인 센스 앰프로 형성될 수 있고, 경우에 따라, 오픈(open) 비트 라인 센스 앰프로 형성될 수 있다.

컬럼 어드레스 버퍼(200)는 컬럼 디코더(300) 및 컬럼 리던던시 제어부(400)와 연결된다.

이러한, 컬럼 어드레스 버퍼(200)는 복수의 컬럼 어드레스 신호(CA<0:15>)를 입력받아 이를 퓨즈 어레이(도시되지 않음)에 미리 저장된 페일 컬럼 어드레스 신호(도시되지 않음)와 비교한다.

컬럼 어드레스 버퍼(200)는 상기 비교 결과에 기초하여 컬럼 인에이블 신호(En_CA) 또는 페일 컬럼 인에이블 신호(Fail_CA)를 출력할 수 있다.

보다 구체적으로, 컬럼 어드레스 버퍼(200)는 입력된 컬럼 어드레스 신호(CA<0:15>)와 퓨즈 어레이에 미리 저장된 페일 어드레스 신호가 일치하지 않으면, 그에 해당되는 컬럼 인에이블 신호를 컬럼 디코더(300)로 출력할 수 있다.

반면에, 컬럼 어드레스 버퍼(200)는 입력된 컬럼 어드레스 신호(CA<0:15>)와 페일 어드레스 신호가 일치하면, 그에 따른 페일 컬럼 어드레스 신호를 컬럼 리던던시 제어부(400)로 출력할 수 있다.

컬럼 디코더(300)는 컬럼 어드레스 버퍼(200)로부터 입력된 컬럼 인에이블 신호(En_CA)를 디코딩하여 생성된 컬럼 선택 신호(Yi)를 노멀 어레이(112, 122)로 출력시킬 수 있다.

그리고, 노멀 어레이(112, 122)는 컬럼 디코더(300)의 컬럼 선택 신호를 입력받아 해당되는 비트 라인을 활성화시킬 수 있다.

컬럼 리던던시 제어부(400)는 컬럼 어드레스 버퍼(200)로부터 페일 컬럼 어드레스(Fail_CA)를 입력받고, 입력받은 페일 컬럼 어드레스(Fail_CA)에 기초하여 리던던시 인에이블 신호(RYi, 이하, Red_out이라 함)를 생성함으로써 해당 리던던시 비트 라인을 활성화시킬 수 있다.

보다 구체적으로, 컬럼 리던던시 제어부(400)는 퓨즈를 이용하여 제1 및 제2 노멀 어레이(112, 122)의 페일 여부를 판단하여 리던던시 제어 신호를 생성할 수 있다.

그리고, 컬럼 리던던시 제어부(400)는 리던던시 제어 신호와 복수의 퓨즈 셋(도2의 422, 424)에서 출력되는 제1 및 제2 리던던시 신호(도2의 Red<0>, Red<1>)에 기초하여 리던던시 인에이블 신호를 생성할 수 있다.

본 발명에 따른 컬럼 리던던시 제어부(400)는 리던던시 제어 신호에 응답하여 원하는 리던던시 인에이블 신호를 선택적으로 활성화시킬 수 있다. 그에 의해, 반도체 장치에 비트성 페일이 일어났을 경우, 즉, 도1과 같이, 제1 노멀 어레이(112) 내에서 2 개의 비트성 페일(Bit Fail)이 발생하더라도, 리던던시 제어 신호에 기초하여 제1 리던던시 어레이(114) 내의 하나의 리던던시 비트 라인(RBL<0>)으로 대체할 수 있다.

이처럼, 본 발명에 따른 반도체 장치(1000)는 사용되었던 리던던시 비트 라인을 다시 한번 사용할 수 있기 때문에 리던던시 어레이(114, 134)의 전체 면적을 줄일 수 있고, 반도체 장치(1000)의 총 면적을 줄일 수 있다.

보다 구체적으로, 본 발명에 따른 컬럼 리던던시 제어부(400)는 도2와 같이, 퓨즈셋 그룹(420) 및 리던던시 신호 제어부(440)를 포함하여 구성될 수 있다.

퓨즈셋 그룹(420)은 도1의 제1 메모리 블럭(110)과 대응되는 제1 퓨즈셋(422) 및 도1의 제2 메모리 블록(120)과 대응되는 제2 퓨즈셋(424)을 포함하여 구성될 수 있다.

여기서, 제1 퓨즈셋(422)은 도2와 같이, 하나의 인에이블 퓨즈(F_EN)와, 컬럼 어드레스 버퍼(도1의 200)로부터 입력되는 복수의 페일 컬럼 어드레스(Fail_CA<0:15>) 각각과 일대일로 연결되는 복수의 어드레스 비교 퓨즈들(F_ADD<0:15>)을 포함하여 구성될 수 있다.

이러한, 제1 퓨즈셋(422)은 입력되는 복수의 페일 컬럼 어드레스(Fail_CA<0:15>)에 기초하여 제1 리던던시 신호(Red<0>)를 생성할 수 있다. 이때, 제1 리던던시 신호(Red<0>)는 제1 퓨즈셋(422)에서 출력되는 모든 출력 신호들이 제1 신호 조합부(432)에 의해 조합된 조합 신호이다.

제2 퓨즈셋(424) 또한 제1 퓨즈셋(422)과 동일하게 하나의 인에이블 퓨즈(F_EN)와, 컬럼 어드레스 버퍼(도1의 200)로부터 입력되는 복수의 페일 컬럼 어드레스(Fail_CA<0:15>) 각각과 일대일로 연결되는 복수의 어드레스 비교 퓨즈들(F_ADD<0:15>)을 포함하여 구성될 수 있다.

이러한, 제2 퓨즈셋(424)은 입력되는 복수의 페일 컬럼 어드레스(Fail_CA<0:15>)에 기초하여 제2 리던던시 신호(Red<1>)를 생성할 수 있다. 이때, 제2 리던던시 신호(Red<1>)는 제2 퓨즈셋(424)에서 출력되는 모든 출력 신호들이 제2 신호 조합부(434)에 의해 조합된 조합 신호이다.

본 발명에 따른 제1 및 제2 퓨즈셋(422, 424)의 인에이블 퓨즈(F_EN)와 어드레스 비교 퓨즈들(F_ADD<0:15>)은 동일한 구성으로 형성되며, 인에이블 퓨즈(F_EN)와 어드레스 비교 퓨즈들(F_ADD<0:15>)에 대한 구체적인 설명은 후술될 도3 및 도4에서 상세히 설명하기로 한다.

리던던시 신호 제어부(440)는 도2와 같이, 제1 및 제2 퓨즈셋(422, 424)으로부터 출력되는 즉, 제1 및 제2 신호 조합부(432, 434)에서 출력되는 제1 및 제2 리던던시 신호(Red<0>, Red<1>)를 입력 받는다.

그리고, 리던던시 신호 제어부(440)는 입력받은 제1 및 제2 리던던시 신호(Red<0>, Red<1>)에 응답하여 리던던시 인에이블 신호(Red_out)를 생성함으로써, 해당 리던던시 비트 라인을 활성화시킬 수 있다.

이처럼, 리던던시 신호 제어부(440)는 도1과 같이, 제1 노멀 어레이(112) 내에서 2 개의 비트성 페일(Bit Fail)이 발생하더라도, 리던던시 제어 신호에 기초하여 제1 리던던시 어레이(114) 내의 하나의 리던던시 비트 라인(RBL<0>)으로 대체할 수 있다.

도3은 도2의 제1 퓨즈셋의 인에이블 퓨즈를 나타낸 상세 회로도이다. 여기서, 본 발명의 제2 퓨즈셋의 인에이블 퓨즈는 제1 퓨즈셋의 인에이블 퓨즈와 동일한 구성으로 형성되기 때문에, 본 발명에서는 제1 퓨즈셋의 인에이블 퓨즈를 설명하기로 한다.

도3에 도시된 바와 같이, 인에이블 퓨즈(F_EN)는 제1 입력부(411), 제1 컷팅 감지부(412) 및 제1 래치부(413)를 포함한다.

제1 입력부(411)는 프리차지 신호(PCG)에 응답하여 활성화될 수 있으며, 일 예로, PMOS 트랜지스터(T23)로 형성될 수 있다.

보다 구체적으로, 제1 입력부(411)는 로우 레벨의 프리차지 신호(PGC)가 게이트 신호로 입력되면 활성화되며, 이때, 제23 노드(N23)의 전위가 높아지게 된다.

반면에, 제1 입력부(411)는 하이 레벨의 프리차지 신호(PCG)가 게이트 신호로 입력되면 비활성화되며, 이때, 제23 노드(N23)의 전위는 낮아지게 된다.

제1 컷팅 감지부(412)는 도1의 노멀 어레이들(112, 116)과 일대일 대응되도록 제1 및 제2 감지부(412a, 412b)로 형성될 수 있다.

제1 감지부(412a)는 하나의 퓨즈(F21)와 하나의 스위칭부(T21)로 구성될 수 있다. 이때, 퓨즈(F21)의 일단은 제21 노드(N21)와 연결되며, 퓨즈(F21)의 타단은 스위칭부(T21)와 연결된다.

그리고, 제1 감지부(412a)의 스위칭부(T21)는 일 예로, NMOS 트랜지스터로서 제1 메모리 블록(도1의 110)을 활성화시키는 제1 메모리 블록 인에이블 신호(MAT<0>)를 게이트 신호로 입력받는다. 그리고, 스위칭부(T21)의 드레인은 퓨즈(F21)의 타단과 연결되고, 스위칭부(T21)의 소스는 제22 노드(N22)와 연결될 수 있다.

제2 감지부(412b)는 제1 감지부(412a)와 마찬가지로, 하나의 퓨즈(F22)와 하나의 스위칭부(T22)로 구성될 수 있다. 이때, 퓨즈(F22)의 일단은 제21 노드(N21)와 연결되며, 퓨즈(F22)의 타단은 스위칭부(T22)와 연결된다.

그리고, 제2 감지부(412b)의 스위칭부(T22)는 일 예로, NMOS 트랜지스터로서 제2 메모리 블록(120)을 활성화시키는 제2 메모리 블록 인에이블 신호(MAT<1>)를 게이트 신호로 입력받는다.

그리고, 스위칭부(T22)의 드레인은 퓨즈(F22)의 타단과 연결되고, 스위칭부(T22)의 소스는 접지 전압단(VSS)과 연결될 수 있다.

제1 래치부(413)는 제24 노드(N24)의 전위 값을 입력받는 제22 인버터(IV22), 제22 인버터(IV22)와 래치 구조로 연결되는 제21 인버터(IV21)를 포함하여 구성될 수 있다.

이러한, 제1 래치부(413)는 제1 입력부(411)와 제1 컷팅 감지부(412)에 의해 변화되는 제23 노드(N23)의 전위 값을 저장할 수 있다.

한편, 본 발명의 인에이블 퓨즈(F_EN)는 제1 래치부(413)에서 출력되는 값을 반전시켜 인에이블 신호(YRE)를 생성하는 제1 반전부(414)를 더 포함할 수 있다.

이하, 본 발명의 인에이블 퓨즈(F_EN)의 동작을 설명하면, 제1 입력부(411)는 로우 레벨의 프리차지 신호(PCG)가 게이트 신호로 입력되면 턴온되며, 이때, 제23 노드(N23)의 전위가 높아지게 된다. 반면에, 제1 입력부(411)는 하이 레벨의 프리차지 신호(PCG)가 게이트 신호로 입력되면 비활성화되며, 이때 제23 노드(N23)의 전위는 낮아지게 된다.

제1 컷팅 감지부(412)의 제1 및 제2 감지부(412a, 412b) 각각은 제1 및 제2 메모리 블럭 인에이블 신호(MAT<0>, MAT<1>)의 레벨에 응답하여 활성화될 수 있다.

여기서, 제1 및 제2 감지부(412a, 412b) 각각의 퓨즈들(F21, F22)은 노멀 모드 시 컷팅(Cutting)되며, 이 경우, 하이 레벨의 메모리 블록 인에이블 신호(MAT<0>, MAT<1>)가 제1 및 제2 감지부(412a, 412b) 각각의 스위칭부(T21, T22)로 입력되어도 퓨즈들(F21, F22)이 끊겨져 있기 때문에, 제21 노드(N21)의 전위 변경에 영향을 주지 않게 된다. 그에 따라, 인에이블 퓨즈(F_EN)의 퓨즈 인에이블 신호(YRE)의 레벨은 제1 입력부(411)에 의해 결정될 수 있다.

반면에, 리던던시 모드 시에는 제1 및 제2 감지부(412a, 412b)의 퓨즈들(F21, F22)이 컷팅되어 있지 않는다. 그래서, 제1 및 제2 감지부(412a, 412b)는 복수의 스위칭부(T21, T22) 각각에 대응되도록 적어도 하나의 하이 레벨을 가진 메모리 블럭 인에이블 신호(MAT<0>, MAT<1>)가 입력되면, 제21 노드(N21)의 전위가 낮아지게 된다.

이때, 제23 노드(N23)의 전위는 제1 입력부(411)의 활성화에 의해 높아지게 되더라도, 제1 컷팅 감지부(412)가 활성화되면, 제1 입력부(411)의 활성화 여부에 상관없이 낮아지게 된다.

그러나, 리던던시 모드 시, 제1 및 제2 감지부(412a, 412b)는 복수의 스위칭부(T21, T22)로 로우 레벨을 가진 메모리 블록 인에이블 신호(MAT<0>, MAT<1>)가 입력되면 활성화되지 않기 때문에, 제21 노드(N21)의 전위가 높아지게 된다. 그에 따라, 인에이블 퓨즈(F_EN)의 퓨즈 인에이블 신호(YRE)의 레벨은 제1 입력부(411)에 의해 결정될 수 있다.

도4는 도2의 제1 퓨즈셋의 어드레스 비교 퓨즈들 중 제1 어드레스 비교 퓨즈를 나타낸 상세 회로도이다. 여기서, 본 발명에 개시된 어드레스 비교 퓨즈들은 모두 동일한 구성으로 형성되므로, 다른 어드레스 비교 퓨즈에 대한 설명은 생략하고, 제1 퓨즈셋의 제1 어드레스 비교 퓨즈에 대해 설명하기로 한다.

도4에 도시된 바와 같이, 본 발명에 따른 어드레스 비교 퓨즈(F_ADD<0>)는 제2 입력부(415), 제2 컷팅 감지부(416), 퓨즈 블로잉 확인부(417) 및 제2 래치부(418)를 포함한다.

제2 입력부(415)는 프리차지 신호(PCG)에 응답하여 활성화될 수 있으며, 일 예로, PMOS 트랜지스터(T34)로 형성될 수 있다. 보다 구체적으로, 제2 입력부(415)는 로우 레벨의 프리차지 신호(PCG)가 게이트 신호로 입력되면 활성화되며, 이때, 제33 노드(N33)의 전위가 높아지게 된다.

반면에, 제2 입력부(415)는 하이 레벨의 프리차지 신호(PCG)가 게이트 신호로 입력되면 비활성화되며, 이때, 제33 노드(N33)의 전위는 낮아지게 된다.

제2 컷팅 감지부(416)는 도1의 노멀 어레이들(112, 116)과 일대일 대응되도록 첫번째 및 두번째 제2 컷팅 감지부(416a, 416b)로 형성될 수 있다.

첫번째 제2 컷팅 감지부(416a)는 하나의 퓨즈(F31)와 하나의 스위칭부(T31)로 구성될 수 있다. 이때, 퓨즈(F31)의 일단은 제31 노드(N41)와 연결되고, 퓨즈(F31)의 타단은 스위칭부(T21)와 연결된다.

그리고, 첫번째 제2 컷팅 감지부(416a)의 스위칭부(T31)는 일 예로, NMOS 트랜지스터로서 제1 메모리 블록(110)을 활성화시키는 제1 메모리 블록 인에이블 신호(MAT<0>)를 게이트 신호로 입력받는다. 그리고, 스위칭부(T31)의 드레인은 퓨즈(F31)의 타단과 연결될 수 있고, 스위칭부(T31)의 소스는 제32 노드(N32)와 연결될 수 있다.

두번째 제2 컷팅 감지부(416b)는 첫번째 제2 컷팅 감지부(416a)와 마찬가지로, 하나의 퓨즈(F32)와 하나의 스위칭부(T32)로 구성될 수 있다. 이때, 퓨즈(F32)의 일단은 제31 노드(N31)와 연결되고, 퓨즈(F32)의 타단은 스위칭부(T32)와 연결된다.

그리고, 두번째 제2 컷팅 감지부(416b)의 스위칭부(T32)는 일 예로, NMOS 트랜지스터로서 제2 메모리 블록(120)을 활성화시키는 제2 메모리 블록 인에이블 신호(MAT<1>)를 게이트 신호로 입력받는다.

그리고, 스위칭부(T32)의 드레인은 퓨즈(F32)의 타단과 연결될 수 있고, 스위칭부(T32)의 소스는 퓨즈 블로잉 확인부(417)과 전기적으로 연결될 수 있다.

퓨즈 블로잉 확인부(417)는 도2의 인에이블 퓨즈(F_EN)에서 제공되는 퓨즈 인에이블 신호(PCG)에 응답하여 제32 노드(N32)의 전위를 조절할 수 있다.

퓨즈 블로잉 확인부(417)는 일 예로, NMOS 트랜지스터(T33)로 형성될 수 있다.

보다 구체적으로, 퓨즈 블로잉 확인부(417)의 게이트로 퓨즈 인에이블 신호(YRE)가 입력 신호로서 입력되고, 퓨즈 블로잉 확인부(417)의 드레인은 제32 노드(N32)에 의해 제2 컷팅 감지부(416)와 전기적으로 연결되며, 퓨즈 블로잉 확인부(417)의 소스는 접지 전압단(VSS)과 연결될 수 있다.

제2 래치부(418)는 제34 노드(N34)의 전위 값을 입력받는 제32 인버터(IV32), 제32 인버터(IV32)와 래치 구조로 연결되는 제31 인버터(IV31)를 포함하여 구성될 수 있다.

이러한, 제2 래치부(418)는 제2 입력부(415)와 제2 컷팅 감지부(416)에 의해 변화되는 제33 노드(N33)의 전위 값을 저장함과 동시에 그 값을 출력할 수 있다.

한편, 본 발명의 어드레스 비교 퓨즈(F_ADD<0>)는 제2 래치부(418)에서 출력되는 값을 반전시켜 제1 리던던시 제어 신호(Red<0>)를 생성하는 제2 반전부(419)를 더 포함할 수 있다.

이하, 본 발명의 어드레스 비교 퓨즈(F_ADD<0>)의 동작을 설명하면, 제2 입력부(415)는 로우 레벨의 프리차지 신호(PCG)가 게이트 신호로 입력되면 턴온되며, 이때, 제33 노드(N33)의 전위가 높아지게 된다.

반면에, 입력부(151)는 하이 레벨의 프리차지 신호(PCG)가 게이트 신호로 입력되면 비활성화되며, 이때 제33 노드(N33)의 전위는 낮아지게 된다.

그리고, 제2 컷팅 감지부(416)의 첫번째 제2 컷팅 감지부(416a) 및 두번째 제2 컷팅 감지부(416b) 각각은 제1 및 제2 메모리 블록 인에이블 신호(MAT<0>, MAT<1>)의 레벨에 응답하여 활성화된다.

특히, 노멀 모드 시에는 제2 컷팅 감지부(416)의 퓨즈들(F31, F32)이 컷팅(Cutting)되어 있는데, 이때, 하이 레벨의 제1 및 제2 메모리 블록 인에이블 신호(MAT<0>, MAT<1>)가 각각의 스위칭부(T31, T32)로 입력되어도 제31 노드(N31)에 영향을 주지 않게 된다. 그에 따라, 어드레스 비교 퓨즈(F_ADD<0>)의 리던던시 신호(Red<0>) 레벨은 제2 입력부(415)에 의해 결정되게 된다.

반면에, 리던던시 모드 시에는 제2 컷팅 감지부(416)의 퓨즈들(F31, F32)이 컷팅되어 있지 않는다. 그래서, 제2 컷팅 감지부(416)는 복수의 스위칭부(T31, T32) 각각에 적어도 하나의 하이 레벨을 가진 메모리 블록 인에이블 신호(MAT<0>, MAT<1>)가 입력되면, 제32 노드(N32)의 전위가 높아진다. 이때, 퓨즈 블로잉 확인부(417)에 의해 제32 노드(N32) 전위는 접지 전압단(VSS)쪽으로 방전되지 않기 때문에, 제31 노드(N31)의 전위도 함께 높아지게 된다.

이때, 제33 노드(N33)의 전위는 제2 입력부(415)의 활성화 여부에 상관없이 퓨즈 블로잉 확인부(417)에 기초하여 변하게 되고, 그에 따라, 어드레스 비교 퓨즈(F_ADD<0>)는 출력신호로 제1 리던던시 신호(Red<0>)를 출력하게 된다.

더하여, 리던던시 모드 시, 제2 컷팅 감지부(416)는 복수의 스위칭부(T31, T32)에 로우 레벨을 가진 메모리 블록 인에이블 신호(MAT<0>, MAT<1>)가 입력되면, 제31 노드(N31)의 전위가 낮아지게 된다. 그에 따라, 어드레스 비교 퓨즈(F_ADD<0>)는 제2 래치부(418)에 저장된 값을 출력 신호로서 출력하게 된다.

도5는 도2의 리던던시 신호 제어부를 나타낸 상세 회로도이다.

도5에 도시된 바와 같이, 본 발명에 따른 리던던시 신호 제어부(440)는 리던던시 제어신호 생성부(440a) 및 리던던시 신호 선택부(440b)를 포함한다.

리던던시 제어신호 생성부(440a)는 리던던시 신호(Red_out)를 선택하기 위한 리던던시 제어 신호(input A)를 생성할 수 있다.

이러한, 리던던시 제어신호 생성부(440a)는, 도5와 같이, 제3 입력부(441), 제3 컷팅 감지부(442) 및 제3 래치부(443)를 포함하여 구성될 수 있다.

이러한, 리던던시 제어신호 생성부(440a)는 도3의 퓨즈 인에이블의 구성과 동일한 구성을 가지도록 형성되므로, 상세한 설명은 생략하기로 한다.

리던던시 신호 선택부(440b)는 제1 선택부(447) 및 제2 선택부(448)를 포함한다.

제1 선택부(447)는 일 예로, 트랜스미션 게이트(TM41)이며, 리던던시 제어신호 생성부(440a)에서 출력 신호에 응답하여 제2 리던던시 신호(Red<1>)를 해당 리던던시 어레이 쪽으로 출력할 수 있다.

보다 구체적으로, 제1 선택부(447)는 제45 인터버(IV45)의 출력단에 형성된 제61 노드(N61)의 값과 제44 인터버(IV44)의 출력단에 형성된 제59 노드(N59)의 값에 의해 활성화될 수 있다. 즉, 제1 선택부(447)은 리던던시 제어신호 생성부(440a)에서 출력되는 출력 신호(input A)가 로우 레벨로 입력될 때 활성화될 수 있다.

반면에, 제1 선택부(440b)는 리던던시 제어신호 생성부(440a)에서 출력되는 출력 신호(input A)가 하이 레벨로 입력되면 동작하지 않게 된다.

제2 선택부(448)는 일 예로, 트랜스미션 게이트(TM42)이며, 리던던시 제어신호 생성부(440a)에서 출력되는 출력 신호(input A)에 응답하여 제1 리던던시 신호(Red<0>)를 해당 리던던시 어레이쪽으로 출력할 수 있다.

보다 구체적으로, 제2 선택부(448)는 제44 인터버(IV44)의 출력단에 형성된 제59 노드(N59)의 값과 제45 인터버(IV45)의 출력단에 형성된 제61 노드(N61)의 값에 의해 활성화될 수 있다. 즉, 제2 선택부(448)는 리던던시 제어신호 생성부(440a)에서 출력되는 출력 신호(input A)가 하이 레벨로 입력될 때 활성화될 수 있다.

반면에, 제2 선택부(448)는 리던던시 제어신호 생성부(440a)에서 출력되는 출력 신호(input A)가 로우 레벨로 입력되면 동작하지 않게 된다.

이처럼, 본 발명에 따른, 리던던시 신호 제어부(440)는 리던던시 제어 신호(input A)를 생성하고, 생성된 리던던시 제어 신호(input)에 응답하여 복수의 퓨즈셋으로부터 입력되는 복수의 리던던시 신호(Red<0>, Red<1>) 중 어느 하나만을 선택적으로 활성화시킬 수 있다.

그에 따라, 본 발명에 따른 반도체 장치(1000)는, 비트성 페일이 일어났을 경우, 일 예로, 하나의 노멀 어레이 내에서 2 개의 비트성 페일(Bit Fail)이 발생하더라도, 하나의 리던던시 비트 라인으로 대체할 수 있다. 그에 따라, 본 발명에 따른 반도체 장치는 리던던시 어레이의 전체 면적을 줄일 수 있다.

기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 메모리 뱅크
200: 컬럼 어드레스 버퍼
300: 컬럼 디코더
400: 컬럼 리던던시 제어부

Claims

노멀 셀 어레이 및 리던던시 셀 어레이를 가지는 메모리 블록;
입력된 복수의 컬럼 어드레스와 퓨즈 어레이에 미리 저장된 페일 컬럼 어드레스 신호를 비교하여 컬럼 인에이블 신호 또는 페일 컬럼 인에이블 신호를 생성하는 컬럼 어드레스 버퍼;
상기 컬럼 인에이블 신호를 디코딩하여 생성된 컬럼 선택 신호를 상기 노멀 셀 어레이로 출력하는 컬럼 디코더; 및
상기 페일 컬럼 인에이블 신호에 응답하여 리던던시 제어 신호를 생성하고, 생성된 리던던시 제어 신호를 기초로 기존에 대체되었던 리던던시 비트 라인을 다시 재사용하도록 리던던시 인에이블 신호를 생성하여 상기 리던던시 셀 어레이로 출력하는 컬럼 리던던시 제어부;
를 포함하는 반도체 장치.
제 1 항에 있어서, 상기 컬럼 리던던시 제어부는,
하나의 노멀 어레이 내에서 적어도 2 개의 비트성 페일이 발생한 경우, 상기 리던던시 제어 신호에 기초하여 하나의 리던던시 비트 라인을 재사용하도록 하는 반도체 장치.
제1 항에 있어서, 상기 컬럼 리던던시 제어부는,
상기 메모리 셀 어레이와 대응되는 퓨즈셋을 포함하며, 상기 페일 컬럼 어드레스에 기초하여 대체될 리던던시 비트 라인 정보를 가지는 리던던시 신호를 생성하는 퓨즈셋 그룹; 및
상기 퓨즈셋 그룹으로부터 상기 리던던시 신호에 응답하여 상기 대체될 리던던시 비트 라인을 활성화시키는 상기 리던던시 인에이블 신호를 생성하여 상기 리던던시 셀 어레이로 제공하는 리던던시 신호 제어부;
를 포함하는 반도체 장치.
제3 항에 있어서, 상기 퓨즈셋 그룹은,
퓨즈 인에이블 신호를 생성하는 하나의 인에이블 퓨즈; 및
상기 페일 컬럼 어드레스 각각과 일대일로 연결되며, 상기 하나의 인에이블 퓨즈의 상기 퓨즈 인에이블 신호에 응답하여 상기 리던던시 신호를 생성하는 복수의 어드레스 비교 퓨즈들을 포함하는 반도체 장치.
제4 항에 있어서, 상기 하나의 인에이블 퓨즈는,
프리차지 신호에 응답하여 활성화되는 제1 입력부;
상기 노멀 셀 어레이를 활성화시키는 메모리 블록 인에이블 신호를 게이트 신호로 입력받는 제1 퓨즈 블로잉 확인부; 및
상기 제1 입력부 및 상기 제1 퓨즈 블로잉 확인부의 활성화 여부에 따라 퓨즈 인에이블 신호를 생성하여 래치 및 출력하는 제1래치부;
를 포함하는 반도체 장치.
제4 항에 있어서,
상기 복수의 어드레스 비교 퓨즈 각각은,
프리차지 신호에 응답하여 활성화되는 제2 입력부;
상기 노멀 셀 어레이를 활성화시키는 메모리 블록 인에이블 신호를 게이트 신호로 입력받는 제2 퓨즈 블로잉 확인부;
상기 인에이블 퓨즈에서 입력된 상기 퓨즈 인에이블 신호에 응답하여 상기 제2 퓨즈 블로잉 확인부의 전위를 조절하는 퓨즈 인에이블 감지부; 및
상기 제2 입력부 및 상기 제2 퓨즈 블로잉 확인부의 활성화 여부에 따라 퓨즈 인에이블 신호를 생성하여 래치 및 출력하는 제2 래치부;
를 포함하는 반도체 장치.
제3 항에 있어서,
상기 리던던시 신호 제어부는,
프리차지 신호 및 메모리 블록 인에이블 신호에 응답하여 상기 기존에 대체되었던 리던던시 비트 라인을 다시 재사용할지 여부를 판단할 리던던시 제어 신호를 생성하는 리던던시 제어신호 생성부; 및
상기 리던던시 제어 신호에 응답하여 상기 리던던시 신호를 선택적으로 출력하여 상기 리던던시 인에이블 신호를 생성하는 리던던시 신호 선택부를 포함하는 반도체 장치.
리던던시 회로를 포함하는 반도체 장치를 포함하며,
상기 리던던시 회로는 하나의 노멀 어레이 내에서 적어도 2개의 비트성 페일이 발생한 경우, 리던던시 제어 신호에 기초하여 하나의 리던던시 비트 라인을 재사용하도록 하는 리던던시 제어부를 포함하는 반도체 장치.
제8 항에 있어서,
상기 리던던시 제어부는,
복수의 메모리 블록 각각과 일대일 대응되는 복수의 퓨즈셋을 포함하며, 상기 복수의 퓨즈셋 각각을 통해 대체될 리던던시 비트 라인 정보를 가지는 리던던시 신호를 생성하는 퓨즈셋 그룹; 및
상기 퓨즈셋 그룹으로부터 상기 리던던시 신호에 응답하여 상기 대체될 리던던시 비트 라인을 활성화시키는 상기 리던던시 인에이블 신호를 생성하여 리던던시 셀 어레이로 제공하는 리던던시 신호 제어부를 포함하는 반도체 장치.
제9 항에 있어서,
상기 퓨즈셋 그룹은,
퓨즈 인에이블 신호를 생성하는 하나의 인에이블 퓨즈; 및
입력되는 페일 컬럼 어드레스 각각과 일대일로 연결되며, 상기 하나의 인에이블 퓨즈의 상기 퓨즈 인에이블 신호에 응답하여 상기 리던던시 신호를 생성하는 복수의 어드레스 비교 퓨즈들을 포함하는 반도체 장치.
제10 항에 있어서,
상기 하나의 인에이블 퓨즈는,
프리차지 신호에 응답하여 활성화되는 제1 입력부;
상기 노멀 셀 어레이를 활성화시키는 메모리 블록 인에이블 신호를 게이트 신호로 입력받는 제1 퓨즈 블로잉 확인부; 및
상기 제1 입력부 및 상기 제1 퓨즈 블로잉 확인부의 활성화 여부에 따라 퓨즈 인에이블 신호를 생성하여 래치 및 출력하는 제1 래치부를 포함하는 반도체 장치.
제10 항에 있어서,
상기 복수의 어드레스 비교 퓨즈 각각은,
프리차지 신호에 응답하여 활성화되는 제2 입력부;
상기 노멀 셀 어레이를 활성화시키는 메모리 블록 인에이블 신호를 게이트 신호로 입력받는 제2 퓨즈 블로잉 확인부;
상기 인에이블 퓨즈에서 입력된 상기 퓨즈 인에이블 신호에 응답하여 상기 제2 퓨즈 블로잉 확인부의 전위를 조절하는 퓨즈 인에이블 감지부; 및
상기 제2 입력부 및 상기 제2 퓨즈 블로잉 확인부의 활성화 여부에 따라 퓨즈 인에이블 신호를 생성하여 래치 및 출력하는 제2 래치부를 포함하는 반도체 장치.
제9 항에 있어서,
상기 리던던시 신호 제어부는,
프리차지 신호 및 메모리 블록 인에이블 신호에 응답하여 상기 기존에 대체되었던 리던던시 비트 라인을 다시 재사용할지 여부를 판단할 리던던시 제어 신호를 생성하는 리던던시 제어신호 생성부; 및
상기 리던던시 제어 신호에 응답하여 상기 리던던시 신호를 선택적으로 출력하여 상기 리던던시 인에이블 신호를 생성하는 리던던시 신호 선택부를 포함하는 반도체 장치.
제13 항에 있어서,
상기 리던던시 신호 선택부는,
상기 리던던시 제어 신호의 제1 레벨에 응답하여 상기 퓨즈셋 그룹으로부터 출력되는 복수의 리던던시 신호 중 어느 하나를 선택적으로 출력하는 제1 선택부; 및
상기 리던던시 제어 신호의 제2 레벨에 응답하여 상기 퓨즈셋 그룹으로부터 출력되는 복수의 리던던시 신호 중 어느 다른 하나를 선택적으로 출력하는 제2 선택부를 포함하는 반도체 장치.