JP2019164856A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 データの読み出し時の電力消費を小さくする。【解決手段】 実施形態の半導体記憶装置は、グローバルビット線と、複数のセルトランジスタが接続可能なローカルビット線と、グローバルビット線と、ローカルビット線との間の電気的接続を制御するスイッチと、複数のセルトランジスタを選択する信号線と、制御回路とを具備する。制御回路は、選択の対象となるセルトランジスタの信号線を第１電位にし、グローバルビット線を第２電位にし、ローカルビット線を第３電位にし、スイッチをオンにして、ローカルビット線をグローバルビット線に接続する。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
読み出し速度及びセルリークによる誤動作防止のため、グローバルビット線及びローカルビット線を有する階層構造が採用されている半導体記憶装置がある。
特開２０１２−１２３８７８号公報
このような半導体記憶装置では、データの読み出し時にローカルビット線及びグローバルビット線双方に充放電が生し、電力消費が大きい。
また、データの読み出し速度はセル電流に依存し、読み出し速度が遅いという問題がある。さらに、バンク毎にセル以外の回路（プリチャージ／ディスチャージ回路、カラムセレクタ、Ｓ／Ａ（センスアンプ）及びバッファ）があり、バンクの面積が大きい。
実施形態の半導体記憶装置は、グローバルビット線と、複数のセルトランジスタが接続可能なローカルビット線と、グローバルビット線と、ローカルビット線との間の電気的接続を制御するスイッチと、複数のセルトランジスタを選択する信号線と、制御回路とを具備する。制御回路は、選択の対象となるセルトランジスタの信号線を第１電位にし、グローバルビット線を第２電位にし、ローカルビット線を第３電位にし、スイッチをオンにして、ローカルビット線をグローバルビット線に接続する。
実施形態に係る半導体記憶装置であるマスクＲＯＭ５１のブロック図である。 バンクＢＫ０において４つのメモリセルＣが接続されるローカルビット線ＬＢ０〜ＬＢ３とグローバルビット線ＧＢＬとの関係を示す図である。 図１に示した実施形態の半導体記憶装置のチャージシェアの動作を説明するためのタイミングチャートである。 比較例となるマスクＲＯＭ６１のブロック図である。 図４に示した比較例となるマスクＲＯＭ６１の読み出し動作を説明するためのタイミングチャートである。 センスアンプ８に接続されるグローバルビット線ＧＢＬと、参照ローカルビット線ＲＬＢＬとの関係を示す図である。 図６に示した参照ローカルビット線ＲＬＢＬと、参照グローバルビット線ＲＧＢＬを含む半導体記憶装置のチャージシェアの動作を説明するためのタイミングチャートである。 ４つのメモリセルＣが接続されるローカルビット線ＬＢにディスチャージ回路３１を接続した例を示す図である。 グローバルビット線ＧＢＬにディスチャージ回路３１が接続された例を示す図である。 それぞれのローカルビット線ＬＢにディスチャージ回路３１が接続された例を示す図である。 ディスチャージ回路３1が接続されたローカルビット線ＬＢを共通のローカルビット線ＬＢＣにまとめてグロバールビット線ＧＢＬに接続した例を示す図である。 図１１に示した２つのディスチャージ回路３１を１つのディスチャージ回路３１で共有した例を示す図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記の物に特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることが出来る。
各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれか又は両者の組み合わせとして実現することが出来る。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、又はソフトウェアとして実行されるかは、具体的な実施態様又はシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現しうるが、そのような実現を決定することは、本発明の範疇に含まれるものである。
なお、実施形態において、構成要素を区別して説明する必要がない場合には、符号を省略して説明する。例えば、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３を区別して説明する必要がない場合には、符号を省略して「ワード線ＷＬ」として説明する。他の構成要素についても同様に説明する。
１ 構成
図１は、実施形態に係る半導体記憶装置であるマスクＲＯＭ５１のブロック図である。
同図に示すように、実施形態のマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）５１は、ローデコーダ１、ワード線ドライバ２、メモリセルアレイ３、カラムデコーダ４、メモリセルアレイ３のカラムスイッチ５、制御回路６、プリチャージ回路７、センスアンプ（Ｓ／Ａ）８及びバッファ９を有する。
ローデコーダ１は、アドレス信号のローアドレス部分を受け、メモリセルアレイ３の対応するバンクへのワード線選択信号をワード線ドライバ２に供給する。ワード線ドライバ２は、ワード線選択信号に対応するワード線ＷＬにロウ選択信号（Ｈアクティブ）を印加する。なお、ワード線Ｗの選択は、半導体記憶装置が動作する同期信号と非同期で選択されても良い。
カラムデコーダ４は、アドレス信号のカラムアドレス部分を受け、メモリセルアレイ３の対応するバンクへのカラム選択信号をカラムスイッチ５に印加する。
メモリセルアレイ３は、４つのバンクＢＫ０〜ＢＫ３を有する。なお、バンクＢＫの数は４つでなくても良い。バンクＢＫ０は、ローカルビット線ＬＢ０に接続され、ローカルビット線ＬＢ０及びワード線ＷＬ０〜ＷＬ３により選択される４つのメモリセルＣと、ローカルビット線ＬＢ１に接続され、ローカルビット線ＬＢ１及びワード線ＷＬ０〜ＷＬ３により選択される４つのメモリセルＣと、ローカルビット線ＬＢ２に接続され、ローカルビット線ＬＢ２及びワード線ＷＬ０〜ＷＬ３により選択される４つのメモリセルＣと、ローカルビット線ＬＢ３に接続され、ローカルビット線ＬＢ３及びワード線ＷＬ０〜ＷＬ３により選択される４つのメモリセルＣとを有する。他のバンクＢＫ１〜ＢＫ３も同様の構成である。
メモリセルＣは、セルトランジスタを有し、ワード線ＷＬ及びローカルビット線ＬＢにより選択される。
カラムスイッチ５は、ローカルビット線ＬＢにそれぞれ接続されたカラム選択スイッチＣＳＬを有し、カラムデコーダ４からのカラム選択信号を受けて、ワード線ドライバ２により選択されたメモリセルＣのローカルビット線ＬＢをグロバールビット線ＧＢＬに接続する。バンクＢｋ０では、ローカルビット線ＬＢ０〜ＬＢ３にそれぞれ接続されたカラム選択スイッチＣＳＬ０〜ＣＳＬ３を有し、カラムデコーダ４からのカラム選択信号を受けて、ワード線ドライバ２により選択されたメモリセルＣのローカルビット線ＬＢをグロバールビット線ＧＢＬに接続する。
選択されたメモリセルＣの読み出し時には、メモリセルＣからの読み出しデータが、カラム選択信号により選択されたカラム選択スイッチＣＳＬ、グローバルビット線ＧＢＬ、センスアンプ（Ｓ／Ａ）８及びバッファ９を介して出力される。
制御回路６は、外部から供給されるクロックＣＬＫおよび制御信号ＣＴＬに基づいて、マスクＲＯＭ５１の各部（ローカルビット線ＬＢ、グローバルビット線ＧＢＬ、ワード線ドライバ２、カラムデコーダ４、プリチャージ回路７など）を制御する。制御信号は、例えば、読み出し信号ＲＥを含む。
プリチャージ回路７は、グローバルビット線ＧＢＬや後述する参照グローバルビット線ＲＧＢＬをプリチャージする。
センスアンプ（Ｓ／Ａ）８は、選択されたメモリセルＣからローカルビット線ＬＢ、カラム選択スイッチＣＳＬ、グローバルビット線ＧＢＬを介して読み出された電圧と参照電圧とを比較してデータ値を決定し、決定されたデータ値を増幅してバッファ９に格納する。
バッファ９は、センスアンプ８にて決定されたデータ値を格納し、出力する。
２ 実施形態に係る半導体記憶装置の動作
次に、実施形態に係る半導体記憶装置のチャージシェアの動作について説明する。
図２は、バンクＢＫ０において４つのメモリセルＣが接続されるローカルビット線ＬＢ０〜ＬＢ３とグローバルビット線ＧＢＬとの関係を示す図である。図２に示すように、ローカルビット線ＬＢ０〜ＬＢ３は、カラム選択スイッチＣＳＬ０〜ＣＳＬ３を介してグローバルビット線ＧＢＬに接続されている。
図３は、図１に示した実施形態の半導体記憶装置のチャージシェアの動作を説明するためのタイミングチャートである。
図３に示すように、まず、選択されたアドレスのワード線ＷＬをオンとする。このワード線ＷＬをオンにするタイミングは、半導体記憶装置のクロックと同期するようにしても良いし、非同期であっても良い。
その後、グローバルビット線ＧＢＬに電荷をチャージした後、クロックに同期して選択されたカラム選択スイッチＣＳＬをオンにする。
これにより、グローバルビット線ＧＢＬの電位は、選択されたメモリセルＣがオフセルの場合、グローバルビット線ＧＢＬの電荷がローカルビット線ＬＢにチャージシェアされ、グローバルビット線ＧＢＬの電位が下がる。ローカルビット線ＬＢの電位は、グローバルビット線ＧＢＬとのチャージシェアにより充電され、上昇する。
選択されたメモリセルＣがオンセルの場合、カラム選択スイッチＣＳＬがオン状態になった時、グローバルビット線ＧＢＬの電位は選択されたメモリセルＣがオンセルの場合の電位（例えば、接地電位）まで下がる。ローカルビット線ＬＢの電位は、カラム選択スイッチＣＳＬがオン状態になった時、グローバルビット線の電位はオン状態にあるため、瞬間的に上昇するが、その後、オンセルの場合の電位まで下がる。
３ 効果
３−１ 比較例
図４は、比較例となるマスクＲＯＭ６１のブロック図である。なお、図１と同一部分には、同一符号を付して説明し、ここでは説明を省略する。図４に示すように、図１に示したマスクＲＯＭ５１と異なる点は、メモリセルアレイ３の各バンクＢＫ０〜ＢＫ３には、プリチャージ／ディスチャージ回路１０１、カラムスイッチ１０２、センスアンプ１０３及びバッファ１０４を有することにある。
プリチャージ／ディスチャージ回路１０１は、ローカルビット線ＬＢのプリチャージ及びディスチャージを行なう回路である。
カラムスイッチ１０２は、メモリセルアレイ３のローカルビット線ＬＢを選択する。
センスアンプ（Ｓ／Ａ）１０３は、選択されたメモリセルＣからローカルビット線ＬＢを介して読み出された電圧と参照電圧とを比較してデータ値を決定し、決定されたデータ値を増幅してバッファ１０４に格納する。
バッファ１０４は、センスアンプ（Ｓ／Ａ）１０３からの決定されたデータ値をグローバルビット線ＧＢＬに出力する。
図５は、図４に示した比較例となるマスクＲＯＭ６１の読み出し動作を説明するためのタイミングチャートである。
図５に示すように、選択されたローカルビット線ＬＢをチャージ状態にするとともに、選択されたカラムスイッチ１０２をオン状態にする。その後、選択されたワード線ＷＬをクロックに同期してオン状態にする。
これにより、選択されたメモリセルＣがオンセルの場合、選択されたローカルビット線ＬＢのメモリセルＣが放電され、選択されたローカルビット線ＬＢの電位が徐々に低下する。一方、選択されたローカルビット線のメモリセルＣがオフセルの場合、ローカルビット線ＬＢの電位がワード線選択信号がオフになるまで維持される。
センスアンプ１０３は、選択されたメモリセルＣからローカルビット線ＬＢを介して読み出された電圧を参照電圧と比較してデータ値を決定し、決定されたデータ値を増幅してバッファ１０４に格納する。決定されたデータ値は、バッファ１０４からグローバルビット線ＧＢＬ出力される。
センスアンプ８は、グローバルビット線ＧＢＬの電位を検知して、グローバルビット線ＧＢＬの電位をオン状態又はオフ状態にして、バッファ９に出力する。
すなわち、比較例では、データの読み出し時にローカルビット線ＬＢ及びグローバルビット線ＧＢＬの両方に充放電が生ずるので、消費電力が大きくなってしまう。また、データの読み出し速度はメモリセルＣのセル電流に依存するため、データの読み出し速度が遅くなってしまう。さらに、バンクＢｋ毎に、メモリセルＣ以外のプリチャージ／ディスチャージ回路１０１、カラムスイッチ１０２、センスアンプ１０３及びバッファ１０４が存在し、面積が大きくなってしまう。
３−２ 実施形態の半導体記憶装置の効果
実施形態の半導体記憶装置によれば、データの読み出し時の電力消費は、グローバルビット線ＧＢＬの充放電分のみとなり、電力消費を小さくすることができる。また、データの読み出し速度は、カラム選択スイッチＣＳＬに依存するので、バンクＢｋ内に他の回路（プリチャージ／ディスチャージ回路１０１、カラムスイッチ１０２、センスアンプ１０３及びバッファ１０４）を有する場合に比べて、データの読み出し速度を向上することができるとともに、半導体記憶装置の面積を小さくすることができる。
４ 変形例
４−１ 第１変形例
図６は、センスアンプ８に接続されるグローバルビット線ＧＢＬと、参照ローカルビット線ＲＬＢＬとの関係を示す図である。
図６においては、バンクＢＫ０において４つのメモリセルＣが接続されるローカルビット線ＬＢ０〜ＬＢ３、グローバルビット線ＧＢＬ、２本の参照ローカルビット線ＲＬＢＬ０、ＲＬＢＬ１及び参照グローバルビット線ＲＧＢＬを示している。
図６に示すように、それぞれ４つのメモリセルＣが接続されたローカルビット線ＬＢ０〜ＬＢ３は、カラム選択スイッチＣＳＬ０〜ＣＳＬ３を介してグローバルビット線ＧＢＬに接続されている。
４つのメモリセルＣがそれぞれ接続された２本の参照ローカルビット線ＲＬＢＬ０、ＲＬＢＬ１は、参照電圧選択スイッチＲＣＳＬ０〜ＲＣＳＬ３を介して参照グローバルビット線ＲＧＢＬに接続されている。
すなわち、参照ローカルビット線ＲＬＢＬに接続されるメモリセルＣのセルトランジスタの数は、ローカルビット線ＬＢ０に接続されるメモリセルＣのセルトランジスタの数よりも多い。
参照電圧選択スイッチＲＣＳＬ０〜ＲＣＳＬ３には、カラム選択スイッチＣＳＬ０〜ＣＳＬ３に供給されるカラム選択信号がそれぞれ供給される。選択された参照電圧選択スイッチＲＣＳＬにカラム選択信号がそれぞれ供給されると、２本の参照ローカルビット線ＲＬＢＬ０、ＲＬＢＬ１を参照グローバルビットラインＲＧＢＬに接続する。
これにより、選択されたメモリセルＣの読み出し時には、メモリセルＣからの読み出しデータが、カラム選択信号により選択されたカラム選択スイッチＣＳＬ、グローバルビット線ＧＢＬを介してセンスアンプ（Ｓ／Ａ）８に入力される。
また、参照ローカルビット線ＲＬＢＬ０に接続された４つのメモリセルＣ及び参照ローカルビット線ＲＬＢＬ１に接続された４つのメモリセルＣにより得られる参照電圧が、参照電圧選択スイッチＲＣＳＬ、参照グローバルビット線ＲＧＢＬを介してセンスアンプ（Ｓ／Ａ）８に入力される。
センスアンプ８は、グローバルビット線ＧＢＬを介して入力された選択されたメモリセルＣの電位を参照グローバルビット線ＲＧＢＬを介して入力された参照電圧とを比較して、データ値を決定し、決定されたデータ値を増幅してバッファ９に格納する。
なお、ロールビット線ＬＢ、参照ローカルビット線ＲＬＢＬに接続されるメモリセルＣの値は、実施形態のマスクＲＯＭの製造工程において決定される。例えば、参照ローカルビット線ＲＬＢＬに接続されるメモリセルＣは、ｖｉａを有するオフセルで構成される。
参照ローカルビット線ＲＬＢＬ０、ＲＬＢＬ１にそれぞれ接続された４つのメモリセルＣ（合計８つのメモリセルＣ）から得られる参照電圧は、選択されたメモリセルＣがオンの場合の電圧と、オフの場合の電圧との中間の電圧となるように設計される。
なお、参照電圧選択スイッチＲＣＳＬ０〜ＲＣＳＬ３と、カラム選択スイッチＣＳＬ０〜ＣＳＬ３とは、同じ信号線であっても良い。
参照電圧選択スイッチＲＣＳＬ０〜ＲＣＳＬ３は、１つ（例えば、ＲＣＳＬ０のみ）であっても良い。このような構成であっても、メモリセルＣの選択時にセンスアンプ８に参照電圧を供給することができる。
また、本例では、参照ローカルビット線ＲＬＢＬが２本の場合について説明したが、３本以上の参照ローカルビット線ＲＬＢＬであっても良い。
図７は、図６に示した参照ローカルビット線ＲＬＢＬと、参照グローバルビット線ＲＧＢＬを含む半導体記憶装置のチャージシェアの動作を説明するためのタイミングチャートである。
ワード線ＷＬ、グローバルビット線ＧＢＬ、カラム選択スイッチＣＳＬ、ローカルビット線ＬＢの制御は、図３において説明した制御と同様である。すなわち、選択されたアドレスのワード線ＷＬをオンとし、その後、グローバルビット線ＧＢＬをオンにした後、クロックに同期して選択されたカラム選択スイッチＣＳＬをオンにする。
これにより、グローバルビット線ＧＢＬの電位は、選択されたメモリセルＣがオフセルの場合、グローバルビット線ＧＢＬの電荷がローカルビット線ＬＢにチャージシェアされ、グローバルビット線ＧＢＬの電位が瞬間的に下がる。ローカルビット線ＬＢの電位は、グローバルビット線ＧＢＬとのチャージシェアにより充電され、上昇する。
選択されたメモリセルＣがオンセルの場合、カラム選択スイッチＣＳＬがオン状態になった時、グローバルビット線ＧＢＬの電位は選択されたメモリセルＣがオンセルの場合の電位（例えば、接地電位）まで下がる。ローカルビット線ＬＢの電位は、カラム選択スイッチＣＳＬがオン状態になった時、グローバルビット線の電位はオン状態にあるため、瞬間的に上昇するが、その後、オンセルの場合の電位まで下がる。
また、参照グローバルビット線ＲＧＢＬの電位をグローバルビット線ＧＢＬの電位をチャージ状態にしたタイミングと同じタイミングでオンとする。その後、クロックに同期して選択されたカラム選択スイッチＣＳＬがオン状態にされたタイミングと同じタイミングで、対応する参照カラム選択スイッチＲＣＳＬをオン状態にする。
これにより、参照ローカルビット線ＲＬＢＬに接続されたメモリセルＣの参照電圧が参照グローバルビット線ＲＧＢＬに表われ、センスアンプ８に供給される。参照電圧は、ローカルビット線ＬＢに接続されたメモリセルＣがオフ状態の電圧と、オン状態の電圧との中間電圧となるように設定される。
なお、参照電圧の生成は、レギュレータや抵抗分割回路により生成しても良い。
さらに、センスアンプ８によるデータの読み出しは、外部のタイミングに依存せずに行なわれても良い。
また、参照ローカルビット線ＲＬＢＬに接続されるメモリセルＣをｖｉａを有するオフセルやｖｉａを有しないオフセルを使用し、実施形態において説明したデータの読み出し制御を行なっても、センスアンプ８が正常に動作するオン／オフレンジ（例えば、５０［ｍＶ］以上）を確保することができる。
４−２ 第２変形例（ディスチャージ回路の配置の例）
第２変形例では、実施形態のマスクＲＯＭ５１のローカルビット線ＬＢに接続されたメモリセルＣの放電を行なうディスチャージ回路３１の配置について示すものである。
図８は、４つのメモリセルＣが接続されるローカルビット線ＬＢにディスチャージ回路３１を接続した例を示す図である。選択されたメモリセルＣは、カラム選択スイッチＣＳＬを介してグローバルビット線ＧＢＬに接続される。
選択されたメモリセルＣ以外のメモリセルＣの電荷は、読み出し処理後にディスチャージ回路３１に放電される。ディスチャージ回路３１は、例えば、ローカルビット線ＬＢに接続されたトランジスタである。
図９は、グローバルビット線ＧＢＬにディスチャージ回路３１が接続された例を示す図である。選択されたメモリセルＣ以外のメモリセルＣの電荷は、読み出し処理後に、カラム選択スイッチＣＳＬを介してグローバルビット線ＧＢＬに接続されたディスチャージ回路３１に放電される。
図１０は、それぞれのローカルビット線ＬＢ０、ＬＢ１にディスチャージ回路３１が接続された例を示す図である。それぞれのローカルビット線ＬＢ０、ＬＢ１は、カラム選択スイッチＣＳＬ０、ＣＳＬ１を介してグローバルビット線ＧＢＬに接続される。
選択されたメモリセルＣ以外のメモリセルＣの電荷は、読み出し処理後に、それぞれのローカルビット線ＬＢ０、ＬＢ１に接続されたディスチャージ回路３１に放電される。
図１１は、ディスチャージ回路３1が接続されたローカルビット線ＬＢ０、ＬＢ１を共通のローカルビット線ＬＢＣにまとめてグロバールビット線ＧＢＬに接続した例を示す図である。それぞれのローカルビット線ＬＢ０、ＬＢ１は、カラム選択スイッチＣＳＬ０、ＣＳＬ１を介して共通のローカルビット線ＬＢＣに接続される。共通のローカルビット線ＬＢＣは、共通カラム選択スイッチＣＳＬＣを介してグロバールビット線ＧＢＬに接続される。
選択されたメモリセルＣ以外のメモリセルＣの電荷は、読み出し処理後に、それぞれのローカルビット線ＬＢ０、ＬＢ１に接続されたディスチャージ回路３１に放電される。
図１２は、図１１に示した２つのディスチャージ回路３１を１つのディスチャージ回路３１で共有した例を示す図である。すなわち、それぞれのローカルビット線ＬＢＬＢ０、ＬＢ１に接続されたディスチャージ回路３１に代えて、共通のローカルビット線ＬＢＣにディスチャージ回路３１を接続する。
選択されたメモリセルＣ以外のメモリセルＣの電荷は、読み出し処理後に、カラム選択スイッチＣＳＬ０、ＣＳＬ１を介して、共通のローカルビット線ＬＢＣに接続されたディスチャージ回路３１に放電される。
従って、このような構成によれば、ディスチャージ回路３１を共有にすることにより、実施形態に係るマスクＲＯＭ５１の面積を縮小することができる。
なお、実施形態では、半導体記憶装置の例として、マスクＲＯＭを例にとり説明したが、ＲＡＭ、ＳＲＡＭなどの他の半導体記憶装置にも実施形態にかかるチャージシェアに係る読み出し制御を応用して適用することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…ローデコーダ、２…ワード線ドライバ、３…メモリセルアレイ、４…カラムデコーダ、５…カラムスイッチ、６…制御回路、７…プリチャージ回路、８…センスアンプ（Ｓ／Ａ）、９…バッファ、５１…マスクＲＯＭ、ＬＢ…ローカルビット線、ＧＢＬ…グローバルビット線、ＣＳＬ…カラム選択スイッチ。

Claims (5)

  1. グローバルビット線と、
    複数のセルトランジスタが接続可能なローカルビット線と、
    前記グローバルビット線と、前記ローカルビット線との間の電気的接続を制御するスイッチと、
    前記複数のセルトランジスタを選択する信号線と、
    制御回路と
    を具備し、
    前記制御回路は、
    選択の対象となる前記セルトランジスタの前記信号線を第１電位にし、
    前記グローバルビット線を第２電位にし、
    前記ローカルビット線を第３電位にし、
    前記スイッチをオンにして、前記ローカルビット線を前記グローバルビット線に接続する、
    半導体記憶装置。
  2. 参照ローカルビット線をさらに有し、
    前記参照ローカルビット線に接続されるセルトランジスタの数は、前記ローカルビット線に接続されるセルトランジスタの数よりも多い、請求項１記載の半導体記憶装置。
  3. 前記信号線は、前記半導体記憶装置が動作する同期信号と非同期に選択される、請求項１記載の半導体記憶装置。
  4. 前記ローカルビット線又は前記グローバルビット線に接続され、前記ローカルビット線の電荷を放電するトランジスタをさらに具備する、請求項１乃至３いずれか１項に記載の半導体記憶装置。
  5. 前記ローカルビット線とは異なるローカルビット線に接続され、前記ローカルビット線の電荷を放電するトランジスタをさらに具備する、請求項１乃至３いずれか１項に記載の半導体記憶装置。
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