CN115602207A - 数据存储电路及其控制方法、存储装置 - Google Patents

Abstract

本申请涉及一种数据存储电路及其控制方法、存储装置，所述数据存储电路包括第一存储阵列和感测放大器阵列，所述第一存储阵列位于所述感测放大器阵列的一侧，所述感测放大器阵列电连接至主位线；所述第一存储阵列包括若干第一子存储阵列，每一所述第一子存储阵列包括多条第一子位线及多个第一选择开关，每一所述第一子位线通过第一选择开关与所述主位线电连接；其中，所述感测放大器阵列用于对所述主位线的信号进行放大。本申请在确保半导体存储装置的存储容量不减少的前提下，减少半导体存储装置的体积、能耗及生产成本。

Description

数据存储电路及其控制方法、存储装置

技术领域

本申请涉及半导体存储技术领域，特别是涉及一种数据存储电路及其控制方法、存储装置。

背景技术

半导体存储装置通常以存储单元组成的大型两维阵列设置。每行的存储单元可以由字线进行选择，并且每列的存储单元可以由位线进行选择。位于字线和位线交叉部的存储单元用于存储相应的数据。感测放大器能够精确判断存储单元中存储的数据，被广泛应用于各种存储装置，用于读取存储单元中存储的数据。

然而，随着市场对半导体存储装置的存储容量的不断提高，半导体存储装置中分布的存储单元的数量及对应需求的感测放大器的数量不断增加，导致半导体存储装置的体积、能耗及生产成本不断增加。

如何在确保半导体存储装置的存储容量不减少的前提下，减少半导体存储装置的体积、能耗及生产成本，成为研发者亟待解决的技术问题之一。

发明内容

基于此，有必要提供一种数据存储电路及其控制方法、存储装置，在确保半导体存储装置的存储容量不减少的前提下，减少半导体存储装置的体积、能耗及生产成本。

为了实现上述目的及其他目的，本申请的一方面提供了一种数据存储电路，包括第一存储阵列和感测放大器阵列，所述第一存储阵列位于所述感测放大器阵列的一侧，所述感测放大器阵列电连接至主位线；所述第一存储阵列包括若干第一子存储阵列，每一所述第一子存储阵列包括多条第一子位线及多个第一选择开关，每一所述第一子位线通过第一选择开关与所述主位线电连接；其中，所述感测放大器阵列用于对所述主位线的信号进行放大。

于上述实施例中的数据存储电路中，通过设置第一存储阵列中包括若干第一子存储阵列，每一第一子存储阵列包括多条第一子位线及多个第一选择开关，每一第一子位线通过第一选择开关与主位线电连接，感测放大器阵列与主位线电连接，用于对主位线的信号进行放大。通过控制被选中的第一子存储阵列对应的第一选择开关闭合导通，使得该第一子存储阵列的第一子位线经由第一选择开关与主位线电连接，从而使得感测放大器阵列对被选中的第一子存储阵列的第一子位线上的数据进行读取并放大，提高对信号感知的灵敏性及读取数据的准确性。由于多个第一子存储阵列共用一个感测放大器阵列，节省了感测放大器的使用数量，从而缩小了感测放大器占用空间的体积及生产成本。由于每个第一存储阵列包括若干第一子存储阵列，在确保存储单元总量不减少的前提下，减少每条主位线电连接的第一存储阵列的数量，相对减少主位线的长度及其驱动的负载，从而减少了能耗。

在其中一个实施例中，多个所述第一子存储阵列沿远离所述感测放大器阵列的方向等间隔排列，以便于减小第一存储阵列的体积。

在其中一个实施例中，每一所述第一子存储阵列的第一子位线的数量均相同，以便于实现对各第一子存储阵列的布线及控制。

在其中一个实施例中，所述第一子存储阵列包括多条字线，且每一所述第一子存储阵列的字线的数量相同，以便于实现对各第一子存储阵列的布线及控制。

在其中一个实施例中，所述第一子位线还通过第一均衡开关与预设均衡电压电连接，以便于将第一子位线通过第一均衡开关预充电至预设均衡电压，以配合感测放大器动作，提高对被选中的第一子存储阵列对应的第一子位线的信号感知的灵敏度。

在其中一个实施例中，所述第一均衡开关被配置为：断开的起始时刻，比被选中的第一子存储阵列对应的第一选择开关闭合导通的起始时刻超前第一预设时间。使得未被选中的第一子存储阵列对应的第一子位线经由第一均衡开关预充电至预设均衡电压，被选中的第一子存储阵列对应的第一子位线断开与预设均衡电压的电连接，以配合感测放大器动作，实现对被选中的第一子存储阵列对应的第一子位线的信号读取与放大，提高对被选中的第一子存储阵列对应的第一子位线的信号感知的灵敏度。

在其中一个实施例中，所述的数据存储电路还包括第二存储阵列，所述第二存储阵列位于所述感测放大器阵列远离所述第一存储阵列的一侧，使得感测放大器阵列与位于其相对两侧的第一存储阵列及第二存储阵列均电连接，当感测放大器阵列对被选中的第一子存储阵列对应的第一子位线的信号进行读取并放大时，第二存储阵列为感测放大器阵列提供参考电压信号及等效载荷。

在其中一个实施例中，所述第二存储阵列包括若干第二子存储阵列，所述第二子存储阵列与所述第一子存储阵列的数量相同，且所述第二子存储阵列包括多条第二子位线。当感测放大器阵列对被选中的第一子存储阵列对应的第一子位线的信号进行读取并放大时，可以控制与第一子存储阵列对应的第二子存储阵列与所述感测放大器阵列电连接，以匹配感测放大器阵列的输入负载。

在其中一个实施例中，所述感测放大器阵列还与互补主位线电连接，所述第二子位线通过第二选择开关与所述互补主位线电连接。当感测放大器阵列对被选中的第一子存储阵列对应的第一子位线的信号进行读取并放大时，可以控制与第一子存储阵列对应的第二子存储阵列经由第二选择开关与互补主位线电连接，以匹配感测放大器阵列的输入负载。由于互补主位线与主位线传输的信号可以相互参考与对比，能够提高传输数据的准确性。

在其中一个实施例中，所述第二子存储阵列被配置为：若对应的第一子存储阵列被选中，则控制对应的第二选择开关跟随被选中的第一子存储阵列对应的第一选择开关动作；反之，则控制未被选中的第二子存储阵列对应的第二选择开关断开。以匹配感测放大器阵列的输入负载。

在其中一个实施例中，各所述第一存储阵列被配置为：若被选中，则控制被选中的第一子存储阵列对应的第一选择开关闭合导通，以电连接所述第一子位线与所述主位线；反之，则控制未被选中的第一子存储阵列对应的第一选择开关断开。以确保被选中的第一子存储阵列的第一子位线的信号被准确读取，提高数据传输的准确性。

在其中一个实施例中，所述感测放大器阵列被配置为：自被选中的第一子存储阵列对应的第一选择开关闭合导通的起始时刻起，在第二预设时间内开始对所述主位线上的信号进行放大，且放大阶段的结束时刻，比被选中的第一子存储阵列对应的第一选择开关断开的起始时刻落后第三预设时间，避免产生因感测放大器阵列放大数据产生的延时导致数据传输控制的错误。

在其中一个实施例中，所述感测放大器阵列被配置为：预充电阶段的结束时刻，比被选中的第一子存储阵列对应的第一选择开关闭合导通的起始时刻超前第四预设时间，以控制感测放大器阵列及时对被选中的第一子存储阵列的第一子位线的信号进行感测放大，提高数据传输的准确性。

本申请的另一方面提供一种存储装置，包括任一本申请实施例中所述的数据存储电路。

于上述实施例中的存储装置中，通过控制被选中的第一子存储阵列对应的第一选择开关闭合导通，使得该第一子存储阵列的第一子位线经由第一选择开关与主位线电连接，从而使得感测放大器阵列对被选中的第一子存储阵列的第一子位线上的数据进行读取并放大，提高对信号感知的灵敏性及读取数据的准确性。通过设置多个第一子存储阵列共用一个感测放大器阵列，节省了感测放大器的使用数量，从而缩小了感测放大器占用空间的体积及生产成本。由于每个第一存储阵列包括若干第一子存储阵列，在确保存储单元总量不减少的前提下，减少每条主位线电连接的第一存储阵列的数量，相对减少主位线的长度及其驱动的负载，从而减少了能耗。

本申请的又一方面提供一种数据存储控制方法，应用于数据存储电路，所述数据存储电路包括感测放大器阵列和位于所述感测放大器阵列的一侧的第一存储阵列，所述感测放大器阵列电连接至主位线，所述第一存储阵列包括若干第一子存储阵列，每一所述第一子存储阵列包括多条第一子位线及多个第一选择开关，所述第一子位线通过所述第一选择开关电连接至所述主位线，所述方法包括：

控制被选中的第一子存储阵列对应的所述第一选择开关闭合导通，以电连接所述第一子位线与所述主位线，并控制未被选中的第一子存储阵列对应的所述第一选择开关断开；

控制所述感测放大器阵列处于放大阶段，以对所述主位线上的信号进行放大，其中，所述放大阶段的起始时间晚于所述第一选择开关闭合导通的起始时刻。

于上述实施例中的数据存储控制方法中，通过控制被选中的第一子存储阵列对应的第一选择开关闭合导通，使得该第一子存储阵列的第一子位线经由第一选择开关与主位线电连接，从而使得感测放大器阵列对被选中的第一子存储阵列的第一子位线上的数据进行读取并放大，提高对信号感知的灵敏性及读取数据的准确性。由于多个第一子存储阵列共用一个感测放大器阵列，节省了感测放大器的使用数量，从而缩小了感测放大器占用空间的体积及生产成本。由于每个第一存储阵列包括若干第一子存储阵列，在确保存储单元总量不减少的前提下，减少每条主位线电连接的第一存储阵列的数量，相对减少主位线的长度及其驱动的负载，从而减少了能耗。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例中提供的一种数据存储电路的结构框图；

图2为本申请另一实施例中提供的一种数据存储电路的结构框图；

图3为本申请又一实施例中提供的一种数据存储电路的结构框图；

图4为本申请再一实施例中提供的一种数据存储电路的结构框图；

图5a-图5b为本申请一实施例中数据存储电路的工作时序示意图；

图6为本申请一实施例中提供的一种存储装置的结构示意图；

图7为本申请一实施例中提供的一种数据存储控制方法的流程图。

附图标记说明：

100、数据存储电路；10、第一存储阵列；20、感测放大器阵列；11、第一子存储阵列；12、第一子位线；13、第一选择开关；14、第一均衡开关；30、第二存储阵列；31、第二子存储阵列；32：第二子位线；33、第二选择开关；34、第二均衡开关；200、存储装置。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。

应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

请参考图1，在本申请的一个实施例中，提供了一种数据存储电路100，包括第一存储阵列10和感测放大器阵列20，第一存储阵列10位于感测放大器阵列20的一侧，感测放大器阵列20电连接至主位线；第一存储阵列10包括若干第一子存储阵列11，每一第一子存储阵列11包括多条第一子位线12及多个第一选择开关13，每一第一子位线12通过第一选择开关13与主位线BL电连接；其中，感测放大器阵列20用于对主位线BL的信号进行放大。

作为示例，请继续参考图1，通过设置第一存储阵列10中包括n个第一子存储阵列11，每一第一子存储阵列11包括多条第一子位线12及多个第一选择开关13，每一第一子位线12通过对应的第一选择开关13与主位线BL电连接，感测放大器阵列20与主位线BL电连接，用于对主位线BL的信号进行放大。通过控制被选中的第一子存储阵列11对应的第一选择开关13闭合导通，使得该第一子存储阵列11的第一子位线12经由对应的第一选择开关13与主位线BL电连接，从而使得感测放大器阵列20对被选中的第一子存储阵列11的第一子位线12上的数据进行读取并放大，提高对信号感知的灵敏性及读取数据的准确性。由于多个第一子存储阵列11共用一个感测放大器阵列20，节省了感测放大器的使用数量，从而缩小了感测放大器占用空间的体积及生产成本。由于每个第一存储阵列10包括若干第一子存储阵列11，在确保存储单元总量不减少的前提下，减少每条主位线BL电连接的第一存储阵列10的数量，相对减少主位线BL的长度及其驱动的负载，从而减少了能耗。

作为示例，请继续参考图1，在本申请的一个实施例中，多个第一子存储阵列11沿远离感测放大器阵列20的方向等间隔排列，以便于减小第一存储阵列10的体积。需要说明的是，在其他实施例中，多个第一子存储阵列11也可以是非等间隔排列。

作为示例，请继续参考图1，在本申请的一个实施例中，每一第一子存储阵列11的第一子位线12的数量均相同，可以设置第一选择开关13与第一子位线12一一对应设置，并设置第一选择开关13包括晶体管SelA，例如，可以设置晶体管SelA包括沿远离感测放大器阵列20的方向依次排布的晶体管SelA1，晶体管SelAi，……，晶体管SelAn，1≤i≤n，i为正整数，且n为正整数，使得每一第一子位线12经由对应的晶体管SelAi与主位线BL电连接，以便于实现对被选中的第一子存储阵列11的第一子位线12上的数据进行读取与放大，并简化对各第一子存储阵列11的布线及控制。

作为示例，请参考图2，在本申请的一个实施例中，第一子存储阵列11包括多条字线WL，且每一第一子存储阵列11的字线WL的数量相同，以便于实现对各第一子存储阵列11的布线及控制。例如，每一第一子存储阵列11包括512WLs x 1024BLs，即，每一第一子存储阵列11包括512条字线WL及1024条位线BL。需要说明的是，在其他实施例中，每一第一子存储阵列11的字线WL的数量也可以不相同。

作为示例，请参考图3，在本申请的一个实施例中，第一子位线12还通过第一均衡开关14与预设均衡电压Veq电连接，以便于将第一子位线12通过第一均衡开关14预充电至预设均衡电压Veq。可以设置第一均衡开关14与第一子位线12一一对应设置，并设置第一均衡开关14包括晶体管EqA，例如，可以设置晶体管EqA包括沿远离感测放大器阵列20的方向依次排布的晶体管EqA1，晶体管EqAi，……，晶体管EqAn，1≤i≤n，i为正整数，且n为正整数，使得每一第一子位线12经由对应的晶体管EqAi与预设均衡电压Veq电连接，以配合感测放大器动作，提高对被选中的第一子存储阵列11对应的第一子位线12的信号感知的灵敏度。

作为示例，请继续参考图3，在本申请的一个实施例中，第一均衡开关14被配置为：断开的起始时刻，比被选中的第一子存储阵列11对应的第一选择开关13闭合导通的起始时刻超前第一预设时间。使得未被选中的第一子存储阵列11对应的第一子位线12经由第一均衡开关14预充电至预设均衡电压Veq，被选中的第一子存储阵列11对应的第一子位线12断开与预设均衡电压Veq的电连接，以配合感测放大器动作，实现对被选中的第一子存储阵列11对应的第一子位线12的信号读取与放大，提高对被选中的第一子存储阵列11对应的第一子位线12的信号感知的灵敏度。

具体地，感测放大器阵列20中感测放大器的工作状态主要包括预充电阶段PCG、电荷共享阶段CS、放大阶段Sensing及向存储单元写入信息的回写阶段Write Recovery。感测放大器在预充电阶段PCG开始充电，在电荷共享电阶段CS读取存储单元信息，在放大阶段Sensing对读取信息进行放大，在回写阶段Write Recovery将放大后的信息写入存储单元。数据存储电路依次循环工作在上述四个阶段，实现经由单一位线对存储单元进行信息读写操作。有关感测放大器的工作原理可以参考公开专利灵敏放大器及存储装置(CN212303080U)，这里不再赘述。

作为示例，请参考图4，在本申请的一个实施例中，数据存储电路100还包括第二存储阵列30，第二存储阵列30位于感测放大器阵列20远离第一存储阵列10的一侧，使得感测放大器阵列20与位于其相对两侧的第一存储阵列10及第二存储阵列30均电连接，当感测放大器阵列20对被选中的第一子存储阵列11对应的第一子位线12的信号进行读取并放大时，第二存储阵列30为感测放大器阵列20提供参考电压信号。

作为示例，请继续参考图4，在本申请的一个实施例中，第二存储阵列30包括若干第二子存储阵列31，第二子存储阵列31与第一子存储阵列11的数量相同，且第二子存储阵列31包括多条第二子位线32。例如，可以设置每一第二子存储阵列31包括512WLs x1024BLs，即，每一第二子存储阵列31包括512条字线WL及1024条位线BL。当感测放大器阵列20对被选中的第一子存储阵列11对应的第一子位线12的信号进行读取并放大时，可以控制与第一子存储阵列11对应的第二子存储阵列31与感测放大器阵列20电连接，以匹配感测放大器阵列20的输入负载。

作为示例，请继续参考图4，在本申请的一个实施例中，感测放大器阵列20还与互补主位线BL_电连接，第二子位线32通过第二选择开关33与互补主位线BL_电连接。可以设置第二选择开关33与第二子位线32一一对应设置，并设置第二选择开关33包括晶体管SelB，例如，可以设置晶体管SelB包括沿远离感测放大器阵列20的方向依次排布的晶体管SelB1，晶体管SelBi，……，晶体管SelBn，1≤i≤n，i为正整数，且n为正整数，使得每一第二子位线32经由对应的晶体管SelBi与互补主位线BL_电连接。当感测放大器阵列20对被选中的第一子存储阵列11对应的第一子位线12的信号进行读取并放大时，可以控制与第一子存储阵列11对应的第二子存储阵列31经由第二选择开关33与互补主位线BL_电连接，以匹配感测放大器阵列20的输入负载。由于互补主位线BL_与主位线BL传输的信号可以相互参考与对比，能够提高传输数据的准确性。

作为示例，请继续参考图4，在本申请的一个实施例中，第二子位线32还通过第二均衡开关34与预设均衡电压Veq电连接，以便于将第二子位线32通过第二均衡开关34预充电至预设均衡电压Veq。可以设置第二均衡开关34与第二子位线32一一对应设置，并设置第二均衡开关34包括晶体管EqB，例如，可以设置晶体管EqB包括沿远离感测放大器阵列20的方向依次排布的晶体管EqB1，晶体管EqBi，……，晶体管EqBn，1≤i≤n，i为正整数，且n为正整数，使得每一第二子位线32经由对应的晶体管EqBi与预设均衡电压Veq电连接，以配合感测放大器动作，提高对被选中的第一子存储阵列11对应的第一子位线12的信号感知的灵敏度，并匹配感测放大器阵列20的输入负载。

作为示例，请继续参考图4，在本申请的一个实施例中，第二子存储阵列31被配置为：若对应的第一子存储阵列11被选中，则控制对应的第二选择开关33跟随被选中的第一子存储阵列11对应的第一选择开关13动作；反之，则控制未被选中的第二子存储阵列31对应的第二选择开关33断开，以匹配感测放大器阵列20的输入负载。

作为示例，请继续参考图4，在本申请的一个实施例中，各第一存储阵列10被配置为：若被选中，则控制被选中的第一子存储阵列11对应的第一选择开关13闭合导通，以电连接第一子位线12与主位线；反之，则控制未被选中的第一子存储阵列11对应的第一选择开关13断开，以确保被选中的第一子存储阵列11的第一子位线12的信号被准确读取，提高数据传输的准确性。

作为示例，请参考图4、图5a及图5b，在本申请的一个实施例中，EqSa表示用于控制感测放大器预充电的预充电控制信号，SaOn表示用于控制感测放大器对读取信号进行放大的放大控制信号；SelAi表示用于控制第一子存储阵列11对应的晶体管SelAi闭合导通与断开的通断控制信号；SelBi表示用于控制第二子存储阵列31对应的晶体管SelBi闭合导通与断开的通断控制信号。若第一子存储阵列11被选中且晶体管SelAi闭合导通，则控制第二子存储阵列31中对应的晶体管SelBi闭合导通，控制未被选中的第一子存储阵列11对应的晶体管SelAj断开，且控制未被选中的第二子存储阵列31对应的晶体管SelBj断开，1≤i≤n，1≤j≤n，i≠j，i、j均为正整数，且n为正整数，以确保被选中的第一子存储阵列11的第一子位线12的信号被准确读取，提高数据传输的准确性，并匹配感测放大器阵列20的输入负载。

作为示例，请继续参考图4、图5a及图5b，在本申请的一个实施例中，第一均衡开关14被配置为：断开的起始时刻，比被选中的第一子存储阵列11对应的第一选择开关13闭合导通的起始时刻超前第一预设时间a，使得未被选中的第一子存储阵列11对应的第一子位线12经由第一均衡开关14预充电至预设均衡电压，被选中的第一子存储阵列11对应的第一子位线12断开与预设均衡电压的电连接，以配合感测放大器动作，实现对被选中的第一子存储阵列11对应的第一子位线12的信号读取与放大，提高对被选中的第一子存储阵列11对应的第一子位线12的信号感知的灵敏度。感测放大器阵列20被配置为：自被选中的第一子存储阵列11对应的第一选择开关13闭合导通的起始时刻起，在第二预设时间b内开始对主位线BL上的信号进行放大，且放大阶段的结束时刻，比被选中的第一子存储阵列11对应的第一选择开关13断开的起始时刻落后第三预设时间c，避免产生因感测放大器阵列20放大数据产生的延时导致数据传输控制的错误。

作为示例，请继续参考图4、图5a及图5b，在本申请的一个实施例中，感测放大器阵列20被配置为：预充电阶段的结束时刻，比被选中的第一子存储阵列11对应的第一选择开关13闭合导通的起始时刻超前第四预设时间d，以控制感测放大器阵列20及时对被选中的第一子存储阵列11的第一子位线12的信号进行感测放大，提高数据传输的准确性。

应当说明的是，图5a及图5b旨在示意性说明本申请的实现原理，图5a中示意的第一预设时间a的时间长度、第二预设时间b的时间长度、第三预设时间c的时间长度及第四预设时间d的时间长度可以根据具体应用场景需求设定，例如，可以设置第一预设时间a的时间长度与第四预设时间d的时间长度相等。

作为示例，请参考图6，在本申请的一个实施例中，提供了一种存储装置200，包括任一本申请实施例中所述的数据存储电路100。通过控制被选中的第一子存储阵列11对应的第一选择开关13闭合导通，使得该第一子存储阵列11的第一子位线12经由第一选择开关13与主位线电连接，从而使得感测放大器阵列20对被选中的第一子存储阵列11的第一子位线12上的数据进行读取并放大，提高对信号感知的灵敏性及读取数据的准确性。通过设置多个第一子存储阵列11共用一个感测放大器阵列20，节省了感测放大器的使用数量，从而缩小了感测放大器占用空间的体积及生产成本。由于每个第一存储阵列10包括若干第一子存储阵列11，在确保存储单元总量不减少的前提下，减少每条主位线电连接的第一存储阵列10的数量，相对减少主位线的长度及其驱动的负载，从而减少了能耗。

作为示例，请继续参考图6，在本申请的一个实施例中，提供了一种存储装置200，数据存储电路100包括第一存储阵列10、感测放大器阵列20及第二存储阵列30，第一存储阵列10位于感测放大器阵列20的一侧，第二存储阵列30位于感测放大器阵列20远离第一存储阵列10的一侧；第一存储阵列10包括若干第一子存储阵列11，每一第一子存储阵列11包括多条第一子位线12及多个第一选择开关13，每一第一子位线12通过第一选择开关13与主位线BL电连接；第二存储阵列30包括若干第二子存储阵列31，第二子存储阵列31与第一子存储阵列11的数量相同，且第二子存储阵列31包括多条第二子位线32，第二子位线32通过第二选择开关33与互补主位线BL_电连接；感测放大器阵列20电连接至主位线BL及互补主位线BL_；可以设置第一选择开关13与第一子位线12一一对应设置，并设置第一选择开关13包括晶体管SelA，例如可以设置晶体管SelA包括沿远离感测放大器阵列20的方向依次排布的晶体管SelA1，晶体管SelAi，……，晶体管SelAn，使得每一第一子位线12经由对应的晶体管SelAi与主位线BL电连接；可以设置第二选择开关33与第二子位线32一一对应设置，并设置第二选择开关33包括晶体管SelB，例如可以设置晶体管SelB包括沿远离感测放大器阵列20的方向依次排布的晶体管SelB1，晶体管SelBi，……，晶体管SelBn，1≤i≤n，i为正整数，且n为正整数，使得每一第二子位线32经由对应的晶体管SelBi与互补主位线BL_电连接。若第一子存储阵列11被选中且晶体管SelAi闭合导通，则控制第二子存储阵列31中对应的晶体管SelBi闭合导通，控制未被选中的第一子存储阵列11对应的晶体管SelAj断开，且控制未被选中的第二子存储阵列31对应的晶体管SelBj断开，1≤i≤n，1≤j≤n，i≠j，i、j均为正整数，且n为正整数，以确保被选中的第一子存储阵列11的第一子位线12的信号被准确读取，提高数据传输的准确性，并匹配感测放大器阵列20的输入负载。

作为示例，请参考图7，在本申请的一个实施例中，提供了一种数据存储控制方法，应用于数据存储电路，所述数据存储电路包括感测放大器阵列和位于所述感测放大器阵列的一侧的第一存储阵列，所述感测放大器阵列电连接至主位线，所述第一存储阵列包括若干第一子存储阵列，每一所述第一子存储阵列包括多条第一子位线及多个第一选择开关，所述第一子位线通过所述第一选择开关电连接至所述主位线，所述方法包括：

步骤202：控制被选中的第一子存储阵列对应的所述第一选择开关闭合导通，以电连接所述第一子位线与所述主位线，并控制未被选中的第一子存储阵列对应的所述第一选择开关断开；

步骤204：控制所述感测放大器阵列处于放大阶段，以对所述主位线上的信号进行放大，其中，所述放大阶段的起始时间晚于所述第一选择开关闭合导通的起始时刻。

具体地，通过控制被选中的第一子存储阵列对应的第一选择开关闭合导通，使得该第一子存储阵列的第一子位线经由第一选择开关与主位线电连接，从而使得感测放大器阵列对被选中的第一子存储阵列的第一子位线上的数据进行读取并放大，提高对信号感知的灵敏性及读取数据的准确性。由于多个第一子存储阵列共用一个感测放大器阵列，节省了感测放大器的使用数量，从而缩小了感测放大器占用空间的体积及生产成本。由于每个第一存储阵列包括若干第一子存储阵列，在确保存储单元总量不减少的前提下，减少每条主位线电连接的第一存储阵列的数量，相对减少主位线的长度及其驱动的负载，从而减少了能耗。

关于上述实施例中的数据存储控制方法的具体限定可以参见上文中对于数据存储电路的限定，在此不再赘述。

应该理解的是，虽然图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图7中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。包括但不局限于DRAM，SDRAM，SRAM，DDR SDRAM，DDR2SDRAM，DDR3 SDRAM，DDR4 SDRAM，LPDDR4 SDRAM，DDR5 SDRAM，LPDDR5 SDRM，GDDR5 SDRAM，GDDR6 SDRAM，PRAM，MRAM，RRAM。

请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种数据存储电路，其特征在于，包括第一存储阵列和感测放大器阵列，所述第一存储阵列位于所述感测放大器阵列的一侧，所述感测放大器阵列电连接至主位线；

所述第一存储阵列包括若干第一子存储阵列，每一所述第一子存储阵列包括多条第一子位线及多个第一选择开关，每一所述第一子位线通过所述第一选择开关与所述主位线电连接；

其中，所述感测放大器阵列用于对所述主位线的信号进行放大。

2.根据权利要求1所述的数据存储电路，其特征在于，多个所述第一子存储阵列沿远离所述感测放大器阵列的方向等间隔排列。

3.根据权利要求2所述的数据存储电路，其特征在于，每一所述第一子存储阵列的第一子位线的数量均相同。

4.根据权利要求1-3任一项所述的数据存储电路，其特征在于，所述第一子存储阵列包括多条字线，且每一所述第一子存储阵列的字线的数量相同。

5.根据权利要求1-3任一项所述的数据存储电路，其特征在于，所述第一子位线还通过第一均衡开关与预设均衡电压电连接。

6.根据权利要求5所述的数据存储电路，其特征在于，所述第一均衡开关被配置为：

断开的起始时刻，比被选中的第一子存储阵列对应的第一选择开关闭合导通的起始时刻超前第一预设时间。

7.根据权利要求1-3任一项所述的数据存储电路，其特征在于，还包括第二存储阵列，所述第二存储阵列位于所述感测放大器阵列远离所述第一存储阵列的一侧。

8.根据权利要求7所述的数据存储电路，其特征在于，所述第二存储阵列包括若干第二子存储阵列，所述第二子存储阵列与所述第一子存储阵列的数量相同，且所述第二子存储阵列包括多条第二子位线。

9.根据权利要求8所述的数据存储电路，其特征在于，所述感测放大器阵列还与互补主位线电连接，所述第二子位线通过第二选择开关与所述互补主位线电连接。

10.根据权利要求9所述的数据存储电路，其特征在于，所述第二子存储阵列被配置为：

若对应的第一子存储阵列被选中，则控制对应的第二选择开关跟随被选中的第一子存储阵列对应的第一选择开关动作；

反之，则控制未被选中的第二子存储阵列对应的第二选择开关断开。

11.根据权利要求1-3任一项所述的数据存储电路，其特征在于，各所述第一存储阵列被配置为：

若被选中，则控制被选中的第一子存储阵列对应的第一选择开关闭合导通，以电连接所述第一子位线与所述主位线；

反之，则控制未被选中的第一子存储阵列对应的第一选择开关断开。

12.根据权利要求11所述的数据存储电路，其特征在于，所述感测放大器阵列被配置为：

自被选中的第一子存储阵列对应的第一选择开关闭合导通的起始时刻起，在第二预设时间内开始对所述主位线上的信号进行放大，且放大阶段的结束时刻，比被选中的第一子存储阵列对应的第一选择开关断开的起始时刻落后第三预设时间。

13.根据权利要求12所述的数据存储电路，其特征在于，所述感测放大器阵列被配置为：

预充电阶段的结束时刻，比被选中的第一子存储阵列对应的第一选择开关闭合导通的起始时刻超前第四预设时间。

14.一种存储装置，其特征在于，包括：

若干个权利要求1-13任一项所述的数据存储电路。

15.一种数据存储控制方法，其特征在于，应用于数据存储电路，所述数据存储电路包括感测放大器阵列和位于所述感测放大器阵列的一侧的第一存储阵列，所述感测放大器阵列电连接至主位线，所述第一存储阵列包括若干第一子存储阵列，每一所述第一子存储阵列包括多条第一子位线及多个第一选择开关，所述第一子位线通过所述第一选择开关电连接至所述主位线，所述方法包括：

控制被选中的第一子存储阵列对应的所述第一选择开关闭合导通，以电连接所述第一子位线与所述主位线，并控制未被选中的第一子存储阵列对应的所述第一选择开关断开；

控制所述感测放大器阵列处于放大阶段，以对所述主位线上的信号进行放大，其中，所述放大阶段的起始时间晚于所述第一选择开关闭合导通的起始时刻。

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