JP4478982B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、複数のメモリセルからなるメモリセルアレイの単位ブロックのそれぞれに対してデータを書き換え可能に記憶保持する半導体記憶装置に関し、特に、複数のセンスアンプからなるセンスアンプ列をキャッシュメモリとして使用可能に構成された半導体記憶装置に関するものである。
一般に、ＤＲＡＭ等の半導体記憶装置においては、メモリセルアレイを複数のバンクに区分し、各バンクをさらに分割した単位ブロックを複数配置して構成されている。各々の単位ブロックにおいては、複数のワード線と複数のビット線の交点に形成されたメモリセルによりビット情報が記憶保持される。従来のＤＲＡＭでは、例えば、単位ブロックの両側に多数のセンスアンプからなるセンスアンプ列が配置されている。また、単位ブロックとセンスアンプ列の間にスイッチを設けた構成も提案されている（特許文献１参照）。このように、単位ブロックごとにセンスアンプ列を配置した構成により、任意のワード線を選択して活性化したときにメモリセルから読み出されたデータはセンスアンプ列に保持される状態になる。よって、各々の単位ブロックのセンスアンプ列をキャッシュメモリ（以下、センスアンプキャッシュと呼ぶ）として使用することも可能である。
特開２００４−１０３６５７号公報
一般に、ＤＲＡＭに記憶されるデータを保持するために所定の時間間隔でリフレッシュ動作を実行する必要がある。このリフレッシュ動作に関しては、センスアンプを含むビット線のプリチャージを行った後、リフレッシュ対象として選択されたワード線を活性化し、選択ワード線上のメモリセルから読み出したビット線上のビット情報をセンスアンプを用いて増幅し、前記メモリセルへ再書き込みするように制御される。そして、上述したようにセンスアンプキャッシュとして使用中のセンスアンプ列に接続される単位ブロックのリフレッシュ動作を行うと、その時点でセンスアンプキャッシュに保持されるデータは、リフレッシュ動作に先立つプリチャージを行うときに破壊されてしまう。これにより、センスアンプキャッシュにデータを保持し得る時間は、リフレッシュ間隔に制約されることになる。通常、ＤＲＡＭでは数μ秒の短い間隔で順次ワード線を選択してリフレッシュ動作を実行するので、その度にセンスアンプキャッシュのデータを更新する必要があり、センスアンプキャッシュを有効に活用できなくなりキャッシュヒット率の低下を招くことが問題となる。
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体記憶装置のセンスアンプ列をキャッシュメモリとして使用する場合、キャッシュメモリにデータを保持した状態でリフレッシュ動作を行ってもデータが破壊されず、リフレッシュ動作による時間的な制約を受けることなく多数のセンスアンプ列をキャッシュメモリとして有効に使用でき、キャッシュヒット率の向上を図ることが可能な半導体記憶装置を提供することを目的としている。
上記課題を解決するために、本発明の半導体記憶装置は、複数のワード線と複数のビット線対との交点に形成される複数のメモリセルを含むメモリセルアレイの単位ブロックのそれぞれに対してデータを書き換え可能に記憶保持する半導体記憶装置であって、前記単位ブロックの一端側に配置され、前記複数のメモリセルのうち選択されたメモリセルのデータを増幅する第１のセンスアンプと、前記単位ブロックの他端側に配置され、前記複数のメモリセルのうち選択されたメモリセルのデータを増幅する第２のセンスアンプと、前記第１のセンスアンプと前記複数のビット線対の一端側との間に接続された第１のスイッチ手段と、前記第２のセンスアンプと前記複数のビット線対の他端側との間に接続された第２のスイッチ手段と、前記第１及び第２のセンスアンプの一方のセンスアンプにデータを保持する状態で前記複数のメモリセルのリフレッシュ動作を実行する場合、前記一方のセンスアンプを前記複数のビット線対から切り離し、前記第１及び第２のセンスアンプの他方のセンスアンプを用いて前記複数のビット線対の各々の組のビット線対を順次選択し、選択されたビット線対に接続されたメモリセルのリフレッシュ動作を順次実行するように前記第１及び第２のスイッチ手段を制御する制御手段と、を備え、前記メモリセルアレイは、前記単位ブロックが前記第１のセンスアンプを挟んで隣接する他の単位ブロックと当該第１のセンスアンプを共有する共有センスアンプ方式で構成され、前記制御手段は、前記第１及び第２のセンスアンプの双方がキャッシュメモリとしてデータを保持する状態で前記単位ブロックのリフレッシュ動作を実行する場合、データを保持すべき前記一方のセンスアンプとデータを廃棄すべき前記他方のセンスアンプとを選択的に設定し、前記一方のセンスアンプを前記複数のビット線対から切り離し、かつ、前記他方のセンスアンプのみを用いて前記リフレッシュ動作を実行するように前記第１及び第２のスイッチ手段を制御することを特徴とする。
このように構成された本発明によれば、メモリセルアレイを単位ブロックに分割して、その単位ブロックの両側にセンスアンプ列が設けられ、そのセンスアンプ列をキャッシュメモリとして使用するように制御が行われる。この場合、単位ブロックの一方の側のセンスアンプ列がキャッシュメモリとして使用されデータを保持する必要がある場合、リフレッシュ動作時に、そのセンスアンプ列をスイッチ制御によって単位ブロックから切り離した状態とし、反対側のセンスアンプ列を用いて一連のリフレッシュ動作を実行する。よって、リフレッシュ動作時にキャッシュメモリのデータは破壊されることなく保持される一方、リフレッシュ動作を確実に行うことができる。よって、リフレッシュ間隔に制約されることなく長時間にわたってセンスアンプ列をキャッシュメモリとして使用することができ、キャッシュヒット率を向上させて半導体記憶装置のアクセス性能を高めることが可能となる。
また、本発明の半導体記憶装置において、前記制御手段は、各々の前記第１及び第２のセンスアンプについてのキャッシュメモリとしての使用状態を判別する状態情報を保持し、当該状態情報に基づいて前記一方のセンスアンプと前記他方のセンスアンプとを選択的に設定することを特徴とする。
以上のように本発明によれば、単位ブロックの一方の側のセンスアンプ列だけでなく、両側のセンスアンプ列をキャッシュメモリとして使用する場合に有効な制御を行う。この場合、リフレッシュ動作時に、一方のセンスアンプ列のデータを保持した状態を保ちつつ、他方のセンスアンプ列については、データを破棄する制御、あるいは隣接単位ブロックに退避する制御のいずれも可能である。よって、メモリセルアレイの使用状態に応じて臨機応変にキャッシュメモリを設定でき、特に共有センスアンプ方式の構成に対して有効なキャッシュメモリを実現できる。
また、本発明の半導体記憶装置において、前記制御手段は、前記第１及び第２のセンスアンプの一方のセンスアンプにデータを保持する状態で前記複数のビット線対のプリチャージ動作を実行する場合、前記一方のセンスアンプを前記複数のビット線対から切り離し、前記第１及び第２のセンスアンプの他方のセンスアンプを前記複数のビット線対に接続し、前記他方のセンスアンプを用いて前記複数のビット線対のプリチャージ動作を実行するように前記第１の及び第２のスイッチ手段を制御することを特徴とする。
また、本発明の半導体記憶装置において、前記第１及び第２のセンスアンプの其々は、第１及び第２の入力端子を有し、前記複数のビット線対の其々の組は、一方のビット線が前記第１のスイッチ手段を介して前記第１のセンスアンプの第１の入力端子に接続されるとともに前記第２のスイッチ手段を介して前記第２のセンスアンプの第１の入力端子に接続され、他方のビット線が前記第１のスイッチ手段を介して前記第１のセンスアンプの第２の入力端子に接続されるとともに前記第２のスイッチ手段を介して前記第２のセンスアンプの前記第２の入力端子に接続されることを特徴とする。
また、本発明の半導体装置において、前記複数のビット線対が２組のビット線対であることを特徴とする。
また、本発明の半導体装置において、前記第１のスイッチ手段は、前記第１のセンスアンプの前記第１の入力端子と前記２組のビット線対のうちの一方の組のビット線対の一方のビット線との間に接続された第１のスイッチ素子と、前記第１のセンスアンプの前記第１の入力端子と前記２組のビット線対のうちの他方の組のビット線対の一方のビット線との間に接続された第２のスイッチ素子と、前記第１のセンスアンプの前記第２の入力端子と前記一方の組のビット線対の他方のビット線との間に接続された第３のスイッチ素子と、前記第１のセンスアンプの前記第２の入力端子と前記他方の組のビット線対の他方のビット線との間に接続された第４のスイッチ素子とを備え、前記第２のスイッチ手段は、前記第２のセンスアンプの前記第１の入力端子と前記２組のビット線対のうちの一方の組のビット線対の一方のビット線との間に接続された第５のスイッチ素子と、前記第２のセンスアンプの前記第１の入力端子と前記２組のビット線対のうちの他方の組のビット線対の一方のビット線との間に接続された第６のスイッチ素子と、前記第２のセンスアンプの前記第２の入力端子と前記一方の組のビット線対の他方のビット線との間に接続された第７のスイッチ素子と、前記第２のセンスアンプの前記第２の入力端子と前記他方の組のビット線対の他方のビット線との間に接続された第８のスイッチ素子とを備えることを特徴とする。
以上のように本発明によれば、複数のビット線の配置やメモリセルのパターン、あるいはセンスアンプの構成等に関し、多様な構成のメモリセルアレイに対して有用なキャッシュメモリを実現することができる。
本発明によれば、半導体記憶装置において単位ブロックの周囲にセンスアンプ列とスイッチ手段を設け、センスアンプ列をキャッシュメモリとして使用可能とし、センスアンプ列にキャッシュメモリとしてのデータを保持した状態でリフレッシュ動作を行ってもデータが破壊されず、データ保持状態を維持することができる。よって、リフレッシュ動作による時間的な制約を受けることなく多数のセンスアンプ列をキャッシュメモリとして有効活用し、キャッシュヒット率の向上を図って半導体記憶装置の良好なアクセス性能を実現することが可能となる。
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置としてのＤＲＡＭに対し、本発明を適用する場合の形態を説明する。最初に本実施形態のＤＲＡＭにおける要部構成について図１〜図４を参照しながら説明する。
図１〜図４には、いずれも本実施形態のＤＲＡＭのメモリセルアレイを分割した単位ブロックとしてのマット１０とその周辺部分に関し、４種の異なる構成をそれぞれ示している。図１と図２は、隣接配置されるマット１０がセンスアンプを共有しない構成であり、図３及び図４は隣接配置されるマット１０がセンスアンプを共有する共有センスアンプ方式を採用した構成である。また、図１と図３は１／４ピッチセルアレイ方式と呼ばれる構成であり、図２と図４は１／２ピッチセルアレイ方式と呼ばれる構成である。これら１／４ピッチセルアレイ方式、１／２ピッチセルアレイ方式の詳細については後述する。
まず、図１の構成について説明する。なお、一のマット１０とその周辺部分に関しては、図１と図３の構成で基本的に共通するので、図３の構成に関しても以下の説明で代用する。図１においては、複数のワード線ＷＬとそれに直交する複数のビット線ＢＬを含む範囲にマット１０が構成されている。ここで、図１〜図４においては説明の便宜上、一のマット１０に８本のワード線ＷＬと１６本のビット線ＢＬが含まれる例を示しているが、一般にはｍ本のワード線ＷＬとｎ本のビット線ＢＬ数とを配列して、所望の大きさのマット１０を構成することができる。
マット１０の内部には、ワード線ＷＬとビット線ＢＬの交点のうち半数に相当する交点にメモリセルＭＣが形成されている。つまり、ｍ本のワード線ＷＬとｎ本のビット線ＢＬによりｍ×ｎ個の交点が存在する場合は、ｍ×ｎ／２個のメモリセルＭＣが形成され、マット１０全体でｍ×ｎ／２ビットの情報を担うことになる。それぞれのメモリセルＭＣは、１個のＭＯＳトランジスタと１個のキャパシタを含み、蓄積電荷に応じて１ビットの情報を記憶保持する。マット１０において、メモリセルＭＣが形成される交点と形成されない交点は、所定のパターンに従って規則的な配置となっている。
ワード線ＷＬとビット線ＢＬにおけるメモリセルＭＣの配置は、４本置きの同様のパターンを繰り返す配置になっている。ここで、図１に示すように、４種のパターンに対応するワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３と、４種のパターンに対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３をそれぞれ区別可能に表記している。例えば、４つのビット線ＢＬのうち図１の最上部に位置するビット線ＢＬ０の場合は、メモリセルＭＣが形成される２個の交点とメモリセルＭＣが形成されない２個の交点が繰り返すパターンとなっている。また、２番目に位置するビット線ＢＬ１は、ビット線ＢＬ０のパターンが１個右側にシフトする配置となり、以下、３番目、４番目に位置する各ビット線ＢＬ２、ＢＬ３についても順に１個ずつパターンがシフトしていく配置となる。ワード線ＷＬに関しても同様であり、ワード線ＷＬ０〜ＷＬ３の順に１個ずつパターンがシフトする配置となる。
このように、図１の構成は、４本のワード線ＷＬが繰り返し単位（１ピッチ）となって配置され、隣接するビット線ＢＬが上記１ピッチに対して１／４だけずれた配置となるので、１／４ピッチセルアレイ方式と呼ばれている。
一方、マット１０の周囲には、それぞれ所定数のセンスアンプＳＡからなる２つのセンスアンプ列１１と、４本の選択制御線ＳＬと、この選択制御線ＳＬによってオン・オフを切り替え制御される多数のトランジスタスイッチからなるスイッチ制御部１２が設けられている。このうち、マット１０の一方の側(図中、左側)には、一のセンスアンプ列１１と、選択制御線ＳＬ０、ＳＬ１と、所定数のトランジスタスイッチＴＳ０、ＴＳ１が配置され、マット１０の他方の側（図中、右側）には、一のセンスアンプ列１１と、選択制御線ＳＬ２、ＳＬ３と、所定数のトランジスタスイッチＴＳ２、ＴＳ３が配置されている。このように、マット１０の両側は、対称的な配置となっている。
スイッチ制御部１２は、センスアンプ列１１に含まれる各センスアンプＳＡとビット線ＢＬの間に接続される。この場合、図１の左側のセンスアンプ列１１にはトランジスタスイッチＴＳ０又はトランジスタスイッチＴＳ１が接続されるとともに、図１の右側のセンスアンプ列１１にはトランジスタスイッチＴＳ２又はトランジスタスイッチＴＳ３が接続される状態にある。そして、４本１組のビット線ＢＬのうち、奇数番目のビット線ＢＬ０、ＢＬ２がトランジスタスイッチＴＳ１、ＴＳ２の間に接続され、偶数番目のビット線ＢＬ１、ＢＬ３がトランジスタＴＳ０、ＴＳ３の間に接続されている。
センスアンプ列１１に含まれるセンスアンプＳＡは、いずれも２つの入力端子を有している。それぞれの入力端子は、スイッチ制御部１２に含まれるトランジスタスイッチＴＳ０〜ＴＳ３のいずれかに接続される。すなわち、左側のセンスアンプ列１１の各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳ０、ＴＳ１に接続され、右側のセンスアンプ列１１の各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳ２、ＴＳ３に接続されている。これにより、マット１０の両側のセンスアンプ列１１に含まれる全てのセンスアンプＳＡには、スイッチ制御部１２を介して４本１組のビット線ＢＬを選択的に接続可能となっている。
ここで、選択制御線ＳＬに基づくスイッチ制御部１２のオン・オフ制御について図５及び図６を用いて説明する。トランジスタスイッチＴＳ０〜ＴＳ３の各ゲートには順に選択制御線ＳＬ０〜ＳＬ３が接続されているので、選択制御線ＳＬ０〜ＳＬ３に所望の制御信号を印加することでトランジスタスイッチＴＳ０〜ＴＳ３を自在にオン・オフ制御することができる。図５には、４本の選択制御線ＳＬ０〜ＳＬ３の中から選択対象とすべき組合せに応じ、９通りの制御状態（状態Ａ〜Ｉ）を示している。
状態Ａ〜Ｉに対応して選択対象となる選択制御線ＳＬはハイに制御され、それ以外の選択制御線ＳＬはローに制御される。それぞれ、選択状態Ａは、４つのトランジスタスイッチＴＳ０〜ＴＳ３をいずれもオフにする制御状態であり、状態Ｂ〜Ｅは、トランジスタスイッチＴＳ０〜ＴＳ３の中のいずれか一つのみをオンにする制御状態であり、状態Ｆ〜Ｉは、トランジスタスイッチＴＳ０〜ＴＳ３の中の２つのみをオンにする制御状態である。ここで、左側のセンスアンプ列１１に含まれる一のセンスアンプＳＡを例にとって、上記の制御状態に対応する接続状態の変化を図６に示している。
図６（ａ）は、選択制御線ＳＬ０、ＳＬ１がともに非選択に制御された図５の状態Ａ（状態Ｄ、Ｅ、Ｇも同様）の接続状態を表している。この接続状態では、トランジスタスイッチＴＳ０、ＴＳ１がともにオフとなって、センスアンプＳＡの２つの入力端子が４本のビット線ＢＬ０〜ＢＬ３から切り離された状態になる。後述するように、左側のセンスアンプ列１１をセンスアンプキャッシュとして用いるときにデータの保持状態を維持する際に図６（ａ）の接続状態が設定される。
図６（ｂ）及び図６（ｃ）は、選択制御線ＳＬ０、ＳＬ１の一方が選択制御され、他方が非選択に制御されるときの接続状態を表している。図６（ｂ）の接続状態は図５の状態Ｂ（状態Ｈも同様）に対応し、選択制御線ＳＬ０によりトランジスタスイッチＴＳ０のみがオンとなって、センスアンプＳＡの２つの入力端子に偶数番目のビット線ＢＬ１、ＢＬ３が接続された状態になる。また、図６（ｃ）の接続状態は図５の状態Ｃ（状態Ｉも同様）に対応し、選択制御線ＳＬ１によりトランジスタスイッチＴＳ１のみがオンとなって、センスアンプＳＡの２つの入力端子に奇数番目のビット線ＢＬ０、ＢＬ２が接続された状態になる。
すなわち、センスアンプＳＡの２つの入力端子には奇数番目のビット線ＢＬ０、ＢＬ２からなるビット線対か、あるいは偶数番目のビット線ＢＬ１、ＢＬ３からなるビット線対のいずれかが接続される。この場合、１本置きの２本のビット線ＢＬがビット線対を構成し、奇数番目と偶数番目の各ビット線ＢＬ同士はビット線対を構成しない。図１からわかるように、このような組合せでビット線対を構成すると、任意のワード線ＷＬを選択したときにセンスアンプＳＡの一方の入力端子のみにメモリセルＭＣが接続される。
図６（ｄ）は、選択制御線ＳＬ０、ＳＬ１がともに選択制御された図５の状態Ｆの接続状態を表している。この接続状態では、トランジスタスイッチＴＳ０、ＴＳ１がともにオンとなって、センスアンプＳＡの一方の入力端子にビット線ＢＬ０、ＢＬ１の両方が接続され、他方の入力端子にビット線ＢＬ２、ＢＬ３の両方が接続された状態になる。後述するような特定の制御動作に伴い４本のビット線ＢＬ０〜ＢＬ３を同時にプリチャージする際に図６（ｄ）の接続状態が設定される。
なお、図６においては、図１の左側のセンスアンプ列１１に含まれるセンスアンプＳＡの接続状態を示したが、図１の右側のセンスアンプ列１１に含まれるセンスアンプ列ＳＡについても基本的に同様であり、図６と対称的な接続状態を想定すればよい。
次に、図２の構成について説明する。図２においても、図１と同様、複数のワード線ＷＬと複数のビット線ＢＬを含む範囲にマット２０が形成されている。また、ワード線ＷＬとビット線ＢＬの交点のうち半数に相当する交点にメモリセルＭＣが形成される点は、図１と共通であるが、メモリセルＭＣの配置が異なっている。すなわち、図２の構成は、４本のワード線ＷＬが繰り返し単位（１ピッチ）となって配置され、隣接するビット線ＢＬが上記１ピッチに対して１／２（メモリセルＭＣ２個分）だけずれた配置となるので、１／２ピッチセルアレイ方式と呼ばれている。
マット２０の周囲には、それぞれ所定数のセンスアンプＳＡからなる２つのセンスアンプ列２１と、４本の選択制御線ＳＬと、この選択制御線ＳＬによってオン・オフを切り替え制御される多数のトランジスタスイッチからなるスイッチ制御部２２が設けられている。この場合、図２における各構成要素は図１と共通するが、マット２０のメモリセルＭＣの配置の相違を反映して、図１とは異なった接続がなされている。
具体的には、４本１組のビット線ＢＬのうち、隣接するビット線ＢＬ０、ＢＬ１がトランジスタスイッチＴＳ１、ＴＳ２の間に接続され、隣接するビット線ＢＬ２、ＢＬ３がトランジスタスイッチＴＳ０、ＴＳ３の間に接続されている。そして、左側のセンスアンプ列２１の各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳ０、ＴＳ１に接続され、右側のセンスアンプ列２１の各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳ２、ＴＳ３に接続されている。
このように、図２の構成を図１の構成と比較すると、スイッチ制御部２２を介してセンスアンプＳＡの２つの入力端子に接続されるビット線ＢＬの組合せが異なっている。一方、選択制御線ＳＬに基づくスイッチ制御部１２のオン・オフ制御については、図５と同様の９通りの制御状態で表され、図６においてビット線ＢＬの位置(２本のビット線ＢＬ１、ＢＬ２)を入れ替えた接続状態を想定すればよい。この場合、センスアンプＳＡの２つの入力端子には、隣接するビット線ＢＬ０、ＢＬ１からなるビット線対か、あるいは隣接するビット線ＢＬ２、ＢＬ３からなるビット線対のいずれかが接続される。図２からわかるように、このような組合せでビット線対を構成したときも、図１の場合と同様、任意のワード線ＷＬを選択したときにセンスアンプＳＡの一方の入力端子にのみメモリセルＭＣが接続される。
次に、図３及び図４の共有センスアンプ方式を採用した構成について説明する。基本的に、図３における各構成要素は図１と共通し、図４における各構成要素は図２と共通する。この場合の相違は、２つのセンスアンプ列１１が、隣接配置される２つのマット１０に共有される点にある。例えば、図３における左側のセンスアンプ列１１は、右側の２つの入力端子に加えて左側の２つの入力端子を有し、左側で図示しない他のマット１０にスイッチ制御部１２を介して接続される。つまり、図３に示す構成の両側において同様の構成を繰り返すパターンとなる。これは図４についても同様である。このように構成することで、センスアンプ列１１の両側のスイッチ制御部１２を適宜に制御し、隣接配置される２つのマット１０が両者の間のセンスアンプ列１１を使い分けることができる。
次に、本実施形態を半導体チップ上に構成する場合のスイッチ制御部１２のレイアウト例を説明する。図７は、図１又は図３の１／４ピッチセルアレイ方式に対応するスイッチ制御部１２の第１のレイアウト例を示している。図７のレイアウトには、スイッチ制御部１２のうち、図１の左側のセンスアンプ列１１に含まれる２個のセンスアンプＳＡに接続されるトランジスタスイッチＴＳ０、ＴＳ１とその周辺部が含まれる。一対のトランジスタスイッチスイッチＴＳ０、ＴＳ１は、一体型のＭＯＳトランジスタにより構成される。図７に示す範囲には、ＭＯＳトランジスタに対応して形成された矩形状の４つの拡散層３１が一列に配置され、一対のトランジスタスイッチＴＳ０、ＴＳ１を全部で４組構成することができる。
各々の拡散層３１においては、平行に配置された２本の選択制御線ＳＬ０、ＳＬ１がゲート電極となり、選択制御線ＳＬ０、ＳＬ１の間のソースＳとその両側の２つのドレインＤが形成される。拡散層３１のソースＳには、センスアンプＳＡの一方の入力端子に接続される配線３２がコンタクト３３を介して接続されている。拡散層３１の一方のドレインＤには、奇数番目のビット線ＢＬ０、ＢＬ２がコンタクト３４を介して接続される。また、拡散層３１の他方のドレインＤには、偶数番目のビット線ＢＬ１、ＢＬ３がコンタクト３５を介して接続される。上述したように、１本置きに配置された2本のビット線ＢＬが、一のセンスアンプＳＡに接続されるビット線対を構成する。
図７のレイアウトでは、各々の拡散層３１は、ビット線ＢＬの２本分の間隔で配置できるようなサイズに形成する必要がある。そのため、全体のレイアウト面積を小さくすることができるが、拡散層３１のサイズに依存するＭＯＳトランジスタのチャネル幅は制約を受けることになる。
一方、図８は、図１又は図３の１／４ピッチセルアレイ方式に対応するスイッチ制御部１２の第２のレイアウト例を示している。図８のレイアウトには、スイッチ制御部１２のうち、図７と同様の構成要素として、４つの拡散層４１（４１ａ、４１ｂ）と、４組の一対のトランジスタスイッチＴＳ０、ＴＳ１を構成するＭＯＳトランジスタが含まれるが、図７と比べて拡散層４１の形状と配置に違いがある。すなわち、各々の拡散層４１が一列に配置されずに、２つの拡散層４１ａと２つの拡散層４１ｂが互いにずれた位置に形成され、２列の配置になっている。
選択制御線ＳＬ０、ＳＬ１は、一方の拡散層４１ａのゲート電極と他方の拡散層４１ｂのゲート電極になるため、それぞれ２本ずつ併せて４本が平行に配置される。それぞれの拡散層４１ａ、４１ｂには、選択制御線ＳＬ０、ＳＬ１の間のソースＳとその両側の２つのドレインＤが形成される。拡散層４１ａ、４１ｂのソースＳには、センスアンプＳＡの一方の入力端子に接続される配線４２がコンタクト４３を介して接続される。拡散層４１ａ、４１ｂの一方のドレインＤには、奇数番目のビット線ＢＬ０、ＢＬ２がコンタクト４４を介して接続される。また、拡散層４１ａ、４１ｂの他方のドレインＤには、偶数番目のビット線ＢＬ１、ＢＬ３がコンタクト４５を介して接続される。このように、図８におけるビット線対は図７と同様の組合せで構成される。
しかし、図８のレイアウトでは、図７のレイアウトとは異なり、各々の拡散層４１ａ、４１ｂをビット線ＢＬの４本置きの間隔で配置できるようなサイズに形成することができる。拡散層４１ａ、４１ｂの配置が２列になった分だけビット線ＢＬの延伸方向で必要なサイズが大きくなり、全体のレイアウト面積は大きくなるが、ＭＯＳトランジスタのチャネル幅を十分大きくすることができる。よって、スイッチ制御部１２のＭＯＳトランジスタに十分な電流を流すことができ、動作速度の面でも有利な構成となる。
次に図９は、図２又は図４の１／２ピッチセルアレイ方式に対応するスイッチ制御部２２のレイアウト例を示している。図９のレイアウトには、スイッチ制御部２２のうち、図２の左側のセンスアンプ列２１に含まれる２個のセンスアンプＳＡに接続されるトランジスタスイッチＴＳ０、ＴＳ１とその周辺部が含まれている。この場合、ＭＯＳトランジスタに対応する拡散層５１ａ、５１ｂの形状と配置及び選択制御線ＳＬ０、ＳＬ１の構成は、図８のレイアウトと共通している。
各々の拡散層５１ａ、５１ｂにおいては、選択制御線ＳＬ０、ＳＬ１がゲート電極となり、選択制御線ＳＬ０、ＳＬ１の間のソースＳとその両側の２つのドレインＤが形成される。拡散層５１ａ、５１ｂのソースＳには、センスアンプＳＡの一方の入力端子に接続される配線５２がコンタクト５３を介して接続される。拡散層５１ａ、５１ｂの両側の２つのドレインＤには、それぞれビット線ＢＬがコンタクト５４、５５を介して接続され、その２本のビット線ＢＬが互いに１本置きに配置される関係にある。このように、図８のレイアウトは、図２の構成を反映して、隣接する２本のビット線ＢＬがビット線対を構成するレイアウトを実現している。
なお、図９のレイアウトにおいて、全体のレイアウト面積が大きくなるが、ＭＯＳトランジスタのチャネル幅を大きくすることができる点に関しては、図８のレイアウトと同様である。
次に、本実施形態のＤＲＡＭの動作について説明する。以下では、所定間隔でリフレッシュを実行するとともに、センスアンプキャッシュを使用する際の制御の流れを説明する。また以下では、図３における共有センスアンプ方式を採用した１／４ピッチセルアレイ方式の構成を前提として説明する。
以下、本実施形態におけるセンスアンプキャッシュの制御方法について、２つの実施例を説明する。第１の実施例は、図３のマット１０の一方側のセンスアンプ列１１のみをセンスアンプキャッシュとして使用する制御方法である。第２の実施例は、図１のマット１０の両側の２つのセンスアンプ列１１をセンスアンプキャッシュとして使用する制御方法である。以下では、図１０〜図１５を用いて第１の実施例を説明するとともに、図１６〜図２２を用いて第２の実施例を説明する。
第１の実施例に関し、その動作に応じて変化する接続状態図（図１０、図１１、図１３〜図１５）を制御の順に従って示す。なお、これらの接続状態図においては、共有センスアンプ方式の構成で隣接する２つのマット１０ａ、１０ｂと、その周囲の３つのセンスアンプ列１１ａ、１１ｂ、１１ｃ及び６つのスイッチ制御部１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆを含む回路部分を模式的に示している。実際にはＤＲＡＭのメモリセルアレイは、より多くの構成要素を含んでいるが、上記の接続状態図に示す範囲のみで基本的な動作を理解することができる。
図１０は、センスアンプ列１１ａ、１１ｂ、１１ｃをセンスアンプキャッシュとして使用しない状況でプリチャージ動作を行うときの接続状態図である。ここで、左側のマット１０ａに対するスイッチ制御に着目すると、マット１０ａの両側のスイッチ制御部１２ｂ、１２ｃは、図５の状態Ｉに従って制御される。つまり、左側のセンスアンプ列１１ａには奇数番目のビット線ＢＬ０、ＢＬ２が接続され、右側のセンスアンプ列１１ｂには偶数番目のビット線ＢＬ１、ＢＬ３が接続されるので、マット１０ａの全てのビット線ＢＬはいずれかのセンスアンプＳＡに接続されることになる。
なお、マット１０ａに隣接するマット１０ｂは、マット１０ａと逆方向のスイッチ制御（図５の状態Ｈ）となり、マット１０ａのビット線ＢＬの奇数番目と偶数番目が入れ替わった接続状態となる。このように、メモリセルアレイに多数のマット１０が配置されている場合には、スイッチ制御部１２により２通りの接続状態を交互に繰り返すように制御すればよい。
図１０の状態で、マット１０ａ、１０ｂの全てのビット線ＢＬに対して一斉にプリチャージ動作が行われ、センスアンプＳＡに付随するプリチャージイコライズ回路（不図示）によりプリチャージ電位がスイッチ制御部１２を通して供給される。このプリチャージ電位は、例えば電源電圧と接地電圧の中間電位とされる。
以下では、マット１０ａに着目するとともに右側のセンスアンプ列１１ｂのみをセンスアンプキャッシュとして使用するときの動作を説明する。図１１は、マット１０ａのリードアクセス動作を行うときの接続状態図である。リードアクセスで指定される行アドレスに応じて、マット１０ａの所定のワード線ＷＬが選択される。選択されたワード線ＷＬには、交差するビット線ＢＬとの交点の半数にメモリセルＭＣが配置されている。
図１１に示すように、アクセス対象のマット１０ａと両側のセンスアンプ列１１ａ、１１ｂとの間のスイッチ制御部１２ｂ、１２ｃは、図１０と同様の接続状態を保つが、これらのセンスアンプ列１１ａ、１１ｂの反対側に位置するスイッチ制御部１２ａ、１２ｄは、ビット線ＢＬとの接続が切り離されるように制御される。選択されたワード線ＷＬが活性化されると、そのワード線ＷＬ上の各メモリセルＭＣのビット情報は、センスアンプ列１１ａ、１１ｂの各センスアンプＳＡで増幅される。
このとき、偶数番目のビット線ＢＬ１、ＢＬ３をビット線対として活性化されたメモリセルＭＣのビット情報のみが、センスアンプキャッシュとしての右側のセンスアンプ列１１ｂに保持されることになる。奇数番目のビット線ＢＬ０、ＢＬ２をビット線対として活性化されたメモリセルＭＣのビット情報は、左側のセンスアンプ列１１ａで一時的にラッチされるだけであり、データ保持の対象とはされない。よって、本実施形態のセンスアンプキャッシュのページサイズは、リードアクセス時の活性化ビット数の半数ということになる。
次に、図１１に示したリードアクセス動作によってセンスアンプキャッシュがデータ保持状態にあるときに実行されるリフレッシュ動作について説明する。ここで、リフレッシュ動作の際の信号波形を図１２に示す。以下では、図１２の信号波形におけるタイミングとともにリフレッシュ動作の推移を順次説明する。
図１３は、リフレッシュ動作に先立つプリチャージ動作を行うときの接続状態図である。マット１０ａの右側のセンスアンプ列１１ｂはセンスアンプキャッシュとしてデータが保持されているため、スイッチ制御部１２ｂ、１２ｃが図５の状態Ｆに従って制御される。すなわち、マット１０ａの全てのビット線ＢＬは、左側のセンスアンプ列１１ａに接続される一方、右側のセンスアンプ列１１ｂから切り離された状態になっている。なお、マット１０ａに隣接するマット１０ｂについては、両側のスイッチ制御部１２ｄ、１２ｅの状態がマット１０ａの側と対称的に制御されるものとする。
このとき、図１２の初期時点に示されるように、選択制御線ＳＬ０、ＳＬ１をともにハイにした状態で、上述のセンスアンプＳＡに付随するプリチャージイコライズ回路のビット線イコライズ信号がハイ（導通レベル）になったときにプリチャージ動作が行われる。これにより、マット１０ａの全てのビット線ＢＬに対してプリチャージ電位がスイッチ制御部１２を通して供給される。その後、ビット線イコライズ信号がローとなってプリチャージ動作が終了する。
次に図１４は、マット１０ａのリフレッシュ対象として選択されたワード線ＷＬに対するリフレッシュ動作のうち、前半のリフレッシュサイクルの接続状態図である。図１２及び図１３に示したように、マット１０ａの右側のセンスアンプ列１１ｂがセンスアンプキャッシュとして使用されデータ保持状態にあるので、リフレッシュ動作に用いることを避けるべく、以下のように前半と後半に分けて２サイクルのリフレッシュ動作を実行するものである。
図１４に示すように、スイッチ制御部１２ｂ、１２ｃは図５の状態Ｃに従って制御される。すなわち、図１３と同様、マット１０ａが右側のセンスアンプ列１１ｂから切り離された状態を保ちつつ、左側のセンスアンプ列１１ａに対して奇数番目のビット線ＢＬ０、ＢＬ２がビット線対として各センスアンプＳＡに接続されるように切り替えられる。このとき、図１２において、初期状態の選択制御線ＳＬ０がハイからローに立ち下がるタイミングｔ０で、図１３の接続状態から図１４の接続状態に移行する。
一方、同様のタイミングｔ０で、リフレッシュ対象として選択されたワード線ＷＬがハイに立ち上がって活性化される。このワード線ＷＬ上のメモリセルＭＣのうち、奇数番目のビット線ＢＬ０、ＢＬ２に位置するメモリセルＭＣは、そのビット情報がビット線対ごとに左側のセンスアンプ列１１ａに読み出される。このとき、図１２に示すように、ビット線対の信号レベルは当初の微小レベルからセンスアンプＳＡによって増幅される。その後、各々のセンスアンプＳＡに読み出されたビット情報が元のメモリセルＭＣに再書き込みされる。
次に図１５は、同様のワード線ＷＬに対するリフレッシュ動作として、後半のリフレッシュサイクルの接続状態図である。この場合、スイッチ制御部１２ｂ、１２ｃは、図５の状態Ｂに従って制御される。よって、図１４の状態から、左側のセンスアンプ列１１ａに対して偶数番目のビット線ＢＬ１、ＢＬ３がビット線対として各センスアンプＳＡに接続されるように切り替えられる。
このとき、図１２において、いったん選択制御線ＳＬ１がハイからローに立ち下がり、左側のセンスアンプ列１１ａをマット１０ａから切り離した状態として、ビット線イコライズ信号を所定期間ハイにする。これは、センスアンプ列１１ａの入力端子の側の配線にプリチャージ電位を供給して、後半のリフレッシュサイクル時にビット線ＢＬを介して読み出すビット情報が、センスアンプＳＡに残っていた前半のリフレッシュサイクルのデータにより破壊するのを防止するためである。そして、タイミングｔ１で選択制御線ＳＬ０がローからハイに立ち上がり、図１５の接続状態に移行する。
次いで、選択されたワード線ＷＬ上のメモリセルＭＣのうち、偶数番目のビット線ＢＬ１、ＢＬ３上のメモリセルＭＣは、そのビット情報がビット線対ごとに左側のセンスアンプ列１１ａに読み出される。この場合も、前半のリフレッシュサイクルと同様、図１２に示すようにビット線対の信号レベルが変化し、センスアンプＳＡによる増幅を経てビット情報が元のメモリセルＭＣに再書き込みされる。その後、選択されたワード線ＷＬがローに立下ってリフレッシュ動作が完了する。その後、ビット線イコライズ信号と選択制御線ＳＬ１がハイになることによって、センスアンプ部（のビット線対）とマット１０ａのビット線対にプリチャージ電位が供給されて、図１２の最初の状態に戻る。
なお、上述の動作は、マット１０ａについて左側のセンスアンプ列１１ａと右側のセンスアンプ列１１ｂの役割を入れ替えた場合（左側のセンスアンプ列１１ａをセンスアンプキャッシュとして使用し、右側のセンスアンプ列１１ｂによりプリチャージ動作とリフレッシュ動作を行う場合）も同様に適用することができる
このように第１の実施例の構成では、一連のプリチャージ動作及びリフレッシュ動作を行う際、一方のセンスアンプ列１１を用いる必要がなく、他方のセンスアンプ列１１のみを用いて実行することができる。これにより、センスアンプキャッシュとして使用中の一方のセンスアンプ列１１の保持データは、マット１０のリフレッシュを行った後も破壊されることなく保持され続ける。従って、リフレッシュ動作の間隔に制約されることなくセンスアンプキャッシュを使用可能となり、長時間にわたって確実にデータを保持してセンスアンプキャッシュのヒット率を向上させることができる。
次に、第２の実施例に関し、図１６〜図２２を参照しながら説明する。第２の実施例におけるリフレッシュ動作時には既に説明した第１の実施例の図１０、図１１、図１３、図１４と同様の接続状態図を想定することができる。しかしながら、第２の実施例では、着目したマット１０ａに対してセンスアンプ列１１ａ、１１ｂの一方に限らず、両方のセンスアンプ列１１ａ、１１ｂをともにセンスアンプキャッシュとして使用可能な制御を行う。よって、通常のＤＲＡＭの構成に加えて、センスアンプキャッシュの使用状態を判別しながら制御するための構成を付加する必要がある。
図１６は、第２の実施例に対応する制御を実現するための構成が付加されたＤＲＡＭ要部のブロック構成図である。図１６の構成においては、メモリセルアレイが複数のマット１０に分割されている。なお、図示を省略しているが、実際にはメモリセルアレイは所定数のマットを含むバンクに区分されて構成され、バンク単位で動作が制御される。
図１６において、隣接する２つのマット１０の間には共有センスアンプ方式に対応する複数のセンスアンプ列１１が配置されている。なお、各マット１０と各センスアンプ列１１の間には図示しないスイッチ制御部１２が配置されている。また、マット１０ごとに指定された行アドレスに対応するワード線ＷＬを選択する行デコーダ６０と、指定された列アドレスに対応するビット線ＢＬを選択する列デコーダ６１が設けられている。
第２の実施例のＤＲＡＭにおいてメモリセルアレイの周辺には、アレイ制御回路６２と、入出力回路６３と、リフレッシュアドレスカウンタ６４と、センスアンプキャッシュフラグ６５が設けられている。アレイ制御回路６２は、メモリセルアレイ全体の動作を制御し、例えば、通常のリードアクセス動作やライトアクセス動作、あるいは所定間隔で実行するリフレッシュ動作を制御するとともに、センスアンプ列１１をセンスアンプキャッシュとして使用する場合の動作を制御する。アレイ制御回路６２は、行デコーダ６０に対して行アドレスに基づくワード線選択信号を供給し、センスアンプ列１１に対して動作を制御するための制御信号を供給する。
アレイ制御回路６２は、外部からの制御コマンドに応じて動作を制御する。リードコマンド又はライトコマンドが発行されると、アレイ制御回路６２の制御により、入出力回路６３と外部との間で所定のマット１０の読み出しデータ又は書き込みデータがセンスアンプ列１１を介して入出力される。一方、メモリセルアレイのデータ保持のためのリフレッシュコマンドが発行されると、アレイ制御回路６２は、リフレッシュアドレスカウンタ６４が発生するリフレッシュアドレスに基づき、該当するマット１０の選択されたワード線ＷＬ上においてリフレッシュ動作を制御する。
また、アレイ制御回路６２は、通常動作時あるいはリフレッシュ動作時にセンスアンプキャッシュに関連する動作を制御する。そして、複数のセンスアンプ列１１のそれぞれがセンスアンプキャッシュとして使用されているか否かを判別するための状態情報がセンスアンプキャッシュフラグ６５に格納される。アレイ制御回路６２は、リフレッシュ動作に際してセンスアンプキャッシュフラグ６５を参照することで、複数のセンスアンプ列１１に対して適切な制御が可能となる。また、後述するようにリフレッシュ動作時にセンスアンプキャッシュの保持データが廃棄された場合、センスアンプキャッシュフラグ６５に格納される状態情報に基づき生成されたキャッシュ情報廃棄フラグが外部に送出される。
次に図１７は、第２の実施例におけるリフレッシュ動作の概略の制御フローである。図１７に示すように、アレイ制御回路６２では、リフレッシュコマンドが入力されると（ステップＳ１１）、リフレッシュアドレスカウンタ６４から発生するリフレッシュアドレスに含まれるマット選択アドレスを抽出する（ステップＳ１２）。このマット選択アドレスにより、リフレッシュ対象のマット１０が判別できる。次いで、アレイ制御回路６２では、センスアンプキャッシュフラグ６５を参照する（ステップＳ１３）。そして、ステップＳ１３で得られたセンスアンプキャッシュの状態情報をステップＳ１２のマット選択アドレスと比較することで、リフレッシュ対象のマット１０の左右に位置するセンスアンプ列１１についてセンスアンプキャッシュとしての使用状態が判別される（ステップＳ１４）。
ステップＳ１４においては３通りの判別結果に分かれ、それぞれ異なる制御が行われる。まず、リフレッシュ対象のマット１０の左右のセンスアンプ列１１が両方ともセンスアンプキャッシュとして使用されていない状態のときは、通常のリフレッシュ動作が実行される（ステップＳ１５）。また、マット１０の両側のうち一方のみセンスアンプキャッシュとして使用されている状態のときは、第１の実施例で説明した２サイクルのリフレッシュ動作が実行される（ステップＳ１６）。このときの動作及び接続状態は、図１３〜図１５の場合と同様になる。
ここで、ステップＳ１６のリフレッシュ動作に際し、センスアンプキャッシュの使用状態を変えることができる。すなわち、ステップＳ１６の時点で使用されていない側のセンスアンプ列１１を、それ以降センスアンプキャッシュとして使用することができる。図１５の接続状態を例にとると、後半のリフレッシュサイクル時に左側のセンスアンプ列１１ａにビット線ＢＬ１、ＢＬ３が接続された状態でリフレッシュ動作が実行される。この時点で、リフレッシュに用いたセンスアンプ列１１ａについてもセンスアンプキャッシュとしての使用を開始し、この時点のワード線ＷＬ上のメモリセルＭＣのうちの半数のビット情報を保持した状態とする。
図１８は、図１５に示される後半のリフレッシュサイクルに続く接続状態図である。図１８において、マット１０ａの両側のスイッチ制御部１２ｂ、１２ｃは、図５の状態Ａに従って制御される。よって、マット１０ａの全てのビット線ＢＬが両側のセンスアンプ列１１ａ、１１ｂから切り離された状態となり、左右のセンスアンプ列１１ａ、１１ｂが両方ともセンスアンプキャッシュとしてデータ保持状態になる。
なお、図１８に示すように、マット１０ａの両側のセンスアンプ列１１ａ、１１ｂのデータ保持状態を継続する場合、上述のプリチャージイコライズ回路をセンスアンプＳＡ側ではなく、スイッチ制御部１２ｂ（又はスイッチ制御部１２ｃ）と各ビット線ＢＬの間に設ける必要がある。これにより、マット１０ａの両側でセンスアンプ列１１ａ、１１ｂがともに切り離されていた場合でも、マット１０ａの各ビット線ＢＬに対するプリチャージ動作が可能となる。
次に図１７において、マット１０の両側のセンスアンプ列１１が両方ともセンスアンプキャッシュとして使用されている状態のとき、両側のセンスアンプ列１１のうち一方を、保持データを廃棄する側のセンスアンプキャッシュとして選択する（ステップＳ１７）。例えば、図１８に示すように、センスアンプ列１１ａ、１１ｂの両方がセンスアンプキャッシュとして使用されていると、そのままではリフレッシュ動作ができなくなるので、一方のセンスアンプキャッシュの廃棄制御を行うものである。この場合、予め定められたルールに従ってステップＳ１７において一方のセンスアンプ列１１を選択すればよい。
そして、廃棄される側のセンスアンプ列１１を用いて、上述の２サイクルのリフレッシュ動作が実行される（ステップＳ１８）。このときの動作及び接続状態は、図１３〜図１５の場合と同様になる。リフレッシュ動作を終えると、センスアンプキャッシュフラグ６５の状態情報が更新され、廃棄される側のセンスアンプキャッシュの位置情報とともにキャッシュ情報廃棄フラグが外部に出力される（ステップＳ１９）。
このように、マット１０の一方の側のセンスアンプ列１１（例えば、左側）を、センスアンプキャッシュの保持データを廃棄する側として固定的に定めておけば、少なくとも他方の側のセンスアンプ列１１はリフレッシュ動作に関わらず長期間にわたってデータ保持が可能となる。また、廃棄される側のセンスアンプ列１１についても、少なくとも新たなリフレッシュ動作が行われるまでの間、センスアンプキャッシュとして使用可能である。
なお、第２の実施例における図１６の構成と図１７の制御フローは、センスアンプキャッシュの廃棄制御に関する点を除いて、第１の実施例に対しても適用される。すなわち、第１の実施例では、図１７のステップＳ１４でセンスアンプキャッシュの使用状態を判別し、その判別結果がステップＳ１５、Ｓ１６の２通りに分かれることになる。この場合、図１６のセンスアンプキャッシュフラグ６５には、複数のセンスアンプ列１１がそれぞれセンスアンプキャッシュとして使用されているか否かを判別するための状態情報が格納されるが、第２の実施例のようなキャッシュ情報廃棄フラグの生成は行われない。
ここで、上述のセンスアンプキャッシュの廃棄制御を含むステップＳ１７〜Ｓ１９の処理については、リフレッシュ動作に用いる側のセンスアンプ列１１の保持データを退避する変形例がある。この変形例の動作を図１９〜図２２を用いて説明する。図１９は、リフレッシコマンドを受けたとき、マット１０ａの両側のセンスアンプ列１１ａ、１１ｂがともにセンスアンプキャッシュとして使用されている際、右側のセンスアンプ列１１ｂをリフレッシュ動作に用いる状況の接続状態図である。マット１０ａの両側のスイッチ制御部１２ｂ、１２ｃが図５の状態Ａに従って制御され、両側のセンスアンプ列１１ａ、１１ｂから切り離されている。これに対し、右側のセンスアンプ列１１ｂの保持データを退避するために、隣接するマット１０ｂは、選択制御線ＳＬ１、ＳＬ２に基づき奇数番目のビット線ＢＬを介して両側のセンスアンプ列１１ｂ、１１ｃが接続される状態に制御される。
この状態で、センスアンプ列１１ｂに保持されるデータは、スイッチ制御部１２ｄ、マット１０ｂの奇数番目のビット線ＢＬ０、ＢＬ２、スイッチ制御部１２ｅを順に経由して、センスアンプ列１１ｃに退避される。次いで、マット１０ａのリフレッシュ対象として選択されたワード線ＷＬに対して、２サイクルのリフレッシュ動作のうち、図２０に示す接続状態で前半のリフレッシュサイクルが実行された後、図２１に示す接続状態で後半のリフレッシュサイクルが実行される。この場合の動作は、図１４及び図１５と基本的に同様であるが、退避データを保持するセンスアンプ列１１ｃのデータが破壊されないようなスイッチ制御の状態を保っている。
２サイクルのリフレッシュ動作が終了すると、図２２に示すように、再び図１９と同様の接続状態に制御され、退避先のセンスアンプ列１１ｃに保持される退避データは、スイッチ制御部１２ｅ、マット１０ｂの奇数番目のビット線ＢＬ０、ＢＬ２、スイッチ制御部１２ｄを経由して、元のセンスアンプ列１１ｂに書き戻される。これにより、マット１０ａについて、センスアンプ列１１ａ、１１ｂの両方をともにセンスアンプキャッシュとして使用する状態が継続し、途中でリフレッシュ動作が実行されてもデータを保ち続けることができる。ただし、この変形例の適用は、退避先の隣接するセンスアンプ列１１がセンスアンプキャッシュとして使用されていない状態に限られる。
次に、データ保持状態にあるセンスアンプキャッシュのライトバック動作について説明する。本実施形態では、マット１０の所定のワード線ＷＬ上のメモリセルＭＣからセンスアンプキャッシュに取り込まれたデータは、当初、マット１０の所定のワード線ＷＬの各メモリセルＭＣに保持されるデータに一致しているが、ある程度の時間が経過すると書き込み動作等によって両者のデータが一致しない状態になる。よって、所定のタイミングでセンスアンプキャッシュのデータをワード線ＷＬ上の元の各メモリセルＭＣに書き戻すライトバック動作が必要となる。
図２３は、上記ライトバック動作を行うときの接続状態図である。このライトバック動作は、ライトバックコマンドが発行されたタイミングで実行されるとともに、ライトバック動作に先立って図１４と同様の接続状態で対象のマット１０ａに対するプリチャージ動作が行われる。その後、図２３に示すように、マット１０ａの両側のスイッチ制御部１２ｂ、１２ｃが図５の状態Ｉに従って制御され、左側のセンスアンプ列１１ａには奇数番目のビット線ＢＬ０、ＢＬ２が接続され、右側のセンスアンプ列１１ｂには偶数番目のビット線ＢＬ１、ＢＬ３が接続される状態にある。また、マット１０ａで書き戻すべき行アドレスに対応して選択されたワード線ＷＬが活性化される。
このような状態で、データ保持状態にあるセンスアンプキャッシュとしての右側のセンスアンプ列１１ｂのデータは、スイッチ制御部１２ｃと偶数番目のビット線ＢＬ１、ＢＬ３を経由して、選択されたワード線ＷＬのうち半数のメモリセルＭＣに書き戻される。この時点でワード線ＷＬにおいて該当するメモリセルＭＣは、センスアンプキャッシュの保持データと一致する状態になる。かかるライトバック動作の後は、いったんセンスアンプキャッシュのデータがプリチャージ動作等により破壊されたとしても、所望のワード線ＷＬでリードアクセスを行うことにより再びセンスアンプキャッシュにデータを取り込むことができる。
次に、データ保持状態にあるセンスアンプキャッシュのライトスルー動作について説明する。図２４は、上記ライトスルー動作を行うときの接続状態図である。このライトスルー動作は、ライトスルーコマンドが発行されたタイミングで実行されるとともに、外部からのデータを、センスアンプ列１１を経由して直接マット１０のメモリセルＭＣに書き込むときに実行される。図２４に示すように、マット１０ａの両側のスイッチ制御部１２ｂ、１２ｃは、図２３と同様の状態に制御される。このとき、実際に選択されたワード線ＷＬ上で、実際の書き込み対象のメモリセルＭＣｗを示している。外部からの所定のビット情報は、右側のセンスアンプ列１１ｂのうちの一のセンスアンプＳＡと、スイッチ制御部１２ｃを経由して、１本のビット線ＢＬのメモリセルＭＣｗに書き込まれる。このように、図２４に示されるライトスルー動作は、通常の書き込み動作と同様に行われる。
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。本実施形態では、例えば、共有センスアンプ方式、１／４ピッチセルアレイ方式、１／２ピッチセルアレイ方式、あるいはセンスアンプ列１１やスイッチ制御部１２の様々な構成を例示したが、これらの方式・構成に限られず、オープンビット線セルアレイ方式等を含む多様な半導体記憶装置に対して本発明を広く適用することができる。
本実施形態のＤＲＡＭのマットの構成のうち、隣接配置されるマットがセンスアンプを共有せず１／４ピッチセルアレイ方式を採用した構成を示す図である。 本実施形態のＤＲＡＭのマットの構成のうち、隣接配置されるマットがセンスアンプを共有せず１／２ピッチセルアレイ方式を採用した構成を示す図である。 本実施形態のＤＲＡＭのマットの構成のうち、共有センスアンプ方式及び１／４ピッチセルアレイ方式を採用した構成を示す図である。 本実施形態のＤＲＡＭのマットの構成のうち、共有センスアンプ方式及び１／２ピッチセルアレイ方式を採用した構成を示す図である。 選択制御線に基づくスイッチ制御部のオン・オフ制御における９通りの制御状態を示す図である。 選択制御線に基づくスイッチ制御部のオン・オフ制御において、センスアンプの接続状態の変化を示す図である。 図１又は図３の１／４ピッチセルアレイ方式に対応するスイッチ制御部の第１のレイアウト例を示す図である。 図１又は図３の１／４ピッチセルアレイ方式に対応するスイッチ制御部の第２のレイアウト例を示す図である。 図２又は図４の１／２ピッチセルアレイ方式に対応するスイッチ制御部のレイアウト例を示す図である。 第１の実施例において、センスアンプ列をセンスアンプキャッシュとして使用しない状況でプリチャージ動作を行うときの接続状態図である。 第１の実施例において、マットのリードアクセス動作を行うときの接続状態図である。 第１の実施例における信号波形図である。 第１の実施例において、リフレッシュ動作に先立つプリチャージ動作を行うときの接続状態図である。 第１の実施例において、マットのリフレッシュ対象として選択されたワード線に対するリフレッシュ動作のうち前半のリフレッシュサイクルの接続状態図である。 第１の実施例において、マットのリフレッシュ対象として選択されたワード線に対するリフレッシュ動作のうち後半のリフレッシュサイクルの接続状態図である。 第２の実施例に対応する制御を実現するための構成が付加されたＤＲＡＭ要部のブロック構成図である。 第２の実施例におけるリフレッシュ動作の概略の制御フローである。 第２の実施例において、図１５に示される後半のリフレッシュサイクルに続く接続状態図である。 第２の実施例の変形例において、マットの両側のセンスアンプ列の一方のデータを退避するときの接続状態図である。 第２の実施例の変形例において、前半のリフレッシュサイクルの接続状態図である。 第２の実施例の変形例において、後半のリフレッシュサイクルの接続状態図である。 第２の実施例の変形例において、後半のリフレッシュサイクルに続いて退避データを元のセンスアンプ列に書き戻すときの接続状態図である。 データ保持状態にあるセンスアンプキャッシュのライトバック動作を行うときの接続状態図である。 センスアンプキャッシュのライトスルー動作を行うときの接続状態図である。
符号の説明
１０、２０…マット
１１、２１…センスアンプ列
１２、２２…スイッチ制御部
３１、４１ａ、４１ｂ、５１ａ、５１ｂ…拡散層
３２、４２、５２…配線
３３、３４、３５、４３、４４、４５、５３、５４、５５…コンタクト
６０…行デコーダ
６１…列デコーダ
６２…アレイ制御回路
６３…入出力回路
６４…リフレッシュアドレスカウンタ
６５…センスアンプキャッシュフラグ
ＷＬ…ワード線
ＢＬ…ビット線
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＳＬ…選択制御線
ＴＳ…トランジスタスイッチ

Claims (7)

  1. 複数のワード線と複数のビット線対との交点に形成される複数のメモリセルを含むメモリセルアレイの単位ブロックのそれぞれに対してデータを書き換え可能に記憶保持する半導体記憶装置であって、
    前記単位ブロックの一端側に配置され、前記複数のメモリセルのうち選択されたメモリセルのデータを増幅する第１のセンスアンプと、
    前記単位ブロックの他端側に配置され、前記複数のメモリセルのうち選択されたメモリセルのデータを増幅する第２のセンスアンプと、
    前記第１のセンスアンプと前記複数のビット線対の一端側との間に接続された第１のスイッチ手段と、
    前記第２のセンスアンプと前記複数のビット線対の他端側との間に接続された第２のスイッチ手段と、
    前記第１及び第２のセンスアンプの一方のセンスアンプにデータを保持する状態で前記複数のメモリセルのリフレッシュ動作を実行する場合、前記一方のセンスアンプを前記複数のビット線対から切り離し、前記第１及び第２のセンスアンプの他方のセンスアンプを用いて前記複数のビット線対の各々の組のビット線対を順次選択し、選択されたビット線対に接続されたメモリセルのリフレッシュ動作を順次実行するように前記第１及び第２のスイッチ手段を制御する制御手段と、
    を備え、
    前記メモリセルアレイは、前記単位ブロックが前記第１のセンスアンプを挟んで隣接する他の単位ブロックと当該第１のセンスアンプを共有する共有センスアンプ方式で構成され、
    前記制御手段は、前記第１及び第２のセンスアンプの双方がキャッシュメモリとしてデータを保持する状態で前記単位ブロックのリフレッシュ動作を実行する場合、データを保持すべき前記一方のセンスアンプとデータを廃棄すべき前記他方のセンスアンプとを選択的に設定し、前記一方のセンスアンプを前記複数のビット線対から切り離し、かつ、前記他方のセンスアンプのみを用いて前記リフレッシュ動作を実行するように前記第１及び第２のスイッチ手段を制御することを特徴とする半導体記憶装置。
  2. 複数のワード線と複数のビット線対との交点に形成される複数のメモリセルを含むメモリセルアレイの単位ブロックのそれぞれに対してデータを書き換え可能に記憶保持する半導体記憶装置であって、
    前記単位ブロックの一端側に配置され、前記複数のメモリセルのうち選択されたメモリセルのデータを増幅する第１のセンスアンプと、
    前記単位ブロックの他端側に配置され、前記複数のメモリセルのうち選択されたメモリセルのデータを増幅する第２のセンスアンプと、
    前記第１のセンスアンプと前記複数のビット線対の一端側との間に接続された第１のスイッチ手段と、
    前記第２のセンスアンプと前記複数のビット線対の他端側との間に接続された第２のスイッチ手段と、
    前記第１及び第２のセンスアンプの一方のセンスアンプにデータを保持する状態で前記複数のメモリセルのリフレッシュ動作を実行する場合、前記一方のセンスアンプを前記複数のビット線対から切り離し、前記第１及び第２のセンスアンプの他方のセンスアンプを用いて前記複数のビット線対の各々の組のビット線対を順次選択し、選択されたビット線対に接続されたメモリセルのリフレッシュ動作を順次実行するように前記第１及び第２のスイッチ手段を制御する制御手段と、
    を備え、
    前記制御手段は、前記第１及び第２のセンスアンプの双方がキャッシュメモリとしてデータを保持する状態で前記単位ブロックのリフレッシュ動作を実行する場合、データを保持すべき前記一方のセンスアンプとデータを廃棄すべき前記他方のセンスアンプとを選択的に設定し、前記一方のセンスアンプを前記複数のビット線対から切り離し、かつ、前記他方のセンスアンプのみを用いて前記リフレッシュ動作を実行するように前記第１及び第２のスイッチ手段を制御することを特徴とする半導体記憶装置。
  3. 前記制御手段は、各々の前記第１及び第２のセンスアンプについてのキャッシュメモリとしての使用状態を判別する状態情報を保持し、当該状態情報に基づいて前記一方のセンスアンプと前記他方のセンスアンプとを選択的に設定することを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記制御手段は、前記第１及び第２のセンスアンプの一方のセンスアンプにデータを保持する状態で前記複数のビット線対のプリチャージ動作を実行する場合、前記一方のセンスアンプを前記複数のビット線対から切り離し、前記第１及び第２のセンスアンプの他方のセンスアンプを前記複数のビット線対に接続し、前記他方のセンスアンプを用いて前記複数のビット線対のプリチャージ動作を実行するように前記第１の及び第２のスイッチ手段を制御することを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記第１及び第２のセンスアンプの其々は、第１及び第２の入力端子を有し、前記複数のビット線対の其々の組は、一方のビット線が前記第１のスイッチ手段を介して前記第１のセンスアンプの第１の入力端子に接続されるとともに前記第２のスイッチ手段を介して前記第２のセンスアンプの第１の入力端子に接続され、他方のビット線が前記第１のスイッチ手段を介して前記第１のセンスアンプの第２の入力端子に接続されるとともに前記第２のスイッチ手段を介して前記第２のセンスアンプの前記第２の入力端子に接続されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
  6. 前記複数のビット線対が２組のビット線対であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  7. 前記第１のスイッチ手段は、前記第１のセンスアンプの前記第１の入力端子と前記２組のビット線対のうちの一方の組のビット線対の一方のビット線との間に接続された第１のスイッチ素子と、前記第１のセンスアンプの前記第１の入力端子と前記２組のビット線対のうちの他方の組のビット線対の一方のビット線との間に接続された第２のスイッチ素子と、前記第１のセンスアンプの前記第２の入力端子と前記一方の組のビット線対の他方のビット線との間に接続された第３のスイッチ素子と、前記第１のセンスアンプの前記第２の入力端子と前記他方の組のビット線対の他方のビット線との間に接続された第４のスイッチ素子とを備え、
    前記第２のスイッチ手段は、前記第２のセンスアンプの前記第１の入力端子と前記２組のビット線対のうちの一方の組のビット線対の一方のビット線との間に接続された第５のスイッチ素子と、前記第２のセンスアンプの前記第１の入力端子と前記２組のビット線対のうちの他方の組のビット線対の一方のビット線との間に接続された第６のスイッチ素子と、前記第２のセンスアンプの前記第２の入力端子と前記一方の組のビット線対の他方のビット線との間に接続された第７のスイッチ素子と、前記第２のセンスアンプの前記第２の入力端子と前記他方の組のビット線対の他方のビット線との間に接続された第８のスイッチ素子とを備えることを特徴とする請求項６に記載の半導体記憶装置。
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