JP4299848B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、単位ブロックに分割されたメモリセルアレイのデータを書き換え可能に記憶保持する半導体記憶装置に関し、特に、単位ブロックのデータをキャッシュメモリに保持する構成を備えた半導体記憶装置に関するものである。
一般に、ＤＲＡＭ等の半導体メモリは、メモリセルアレイを複数のバンクに区分し、各バンクをさらに分割した単位ブロックを複数配置した構成を備えている。各々の単位ブロックには、複数のワード線と複数のビット線の交点に形成された複数のメモリセルによりデータが記憶保持される。例えば、ＤＲＡＭの単位ブロックの両側に多数のセンスアンプからなるセンスアンプ列を配置した構成が一般的である。また、単位ブロックとセンスアンプ列の間にスイッチを設けた構成も提案されている（特許文献１参照）。このように、単位ブロックごとにセンスアンプ列を配置した構成により、任意のワード線を選択して活性化する度にメモリセルのデータをセンスアンプ列に保持することができる。すなわち、各々の単位ブロックに付随するセンスアンプ列をキャッシュメモリ（以下、センスアンプキャッシュと呼ぶ）として使用することができる。
特開２００４−１０３６５７号公報
一般に、ＤＲＡＭに記憶されるデータを保持するために所定の時間間隔でリフレッシュ動作を実行する必要がある。このリフレッシュ動作は、リフレッシュ対象の単位ブロックにおいてビット線をプリチャージした後、所定のワード線を選択して活性化し、選択ワード線上のメモリセルから読み出したデータをセンスアンプにより増幅してメモリセルに再書き込みする制御を行うものである。この場合、単位ブロックに付随するセンスアンプ列がセンスアンプキャッシュとして使用中である場合、リフレッシュ動作により、その時点のセンスアンプキャッシュの保持データが破壊されてしまう。これにより、センスアンプキャッシュにデータを保持可能な時間が、リフレッシュ間隔に制約されることになる。通常、ＤＲＡＭでは数μ秒の短い間隔でリフレッシュ動作を実行するので、その度にセンスアンプキャッシュのデータを更新する必要があり、センスアンプキャッシュを有効活用できなくなることが問題となる。
一方、センスアンプキャッシュを用いるのではなく、メモリセルアレイとは別に専用のキャッシュメモリを設ける構成を採用することもできる。このような構成によれば、リフレッシュ動作によりキャッシュメモリのデータが破壊されることはないので、上述したような制約は受けずに済む。しかし、それぞれの単位ブロックごとに専用のキャッシュメモリを設けることはコスト及びチップ面積の点から不適切であり、また、多数の単位ブロックに共通のキャッシュメモリを使用することはデータ転送を行うための制御及び構成が複雑となるため現実的ではない。
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体記憶装置のセンスアンプ列をキャッシュメモリとして使用する場合、あるいは多数の単位ブロックに対して専用のキャッシュメモリを設ける場合のいずれについても、リフレッシュ動作による制約を受けることなく、かつ制御及び構成を複雑化することなく、キャッシュメモリを有効に使用することが可能な半導体記憶装置を提供することを目的としている。
上記課題を解決するために、本発明の半導体記憶装置は、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイを備えた半導体記憶装置であって、前記メモリセルアレイを分割した複数の単位ブロックと、前記単位ブロックに含まれる前記複数のビット線の一端側及び他端側にそれぞれ配置され、前記メモリセルのデータをビット線対ごとに増幅する複数のセンスアンプを含む複数のセンスアンプ列と、それぞれの前記単位ブロックと、当該単位ブロックに付随する前記センスアンプ列との接続状態を切り替えるスイッチ手段と、所定の前記単位ブロックに付随する前記センスアンプ列がキャッシュメモリとして使用されるように制御した状態で、当該キャッシュメモリから前記所定の単位ブロックに付随しない退避先の前記センスアンプ列に至る転送経路を前記複数のビット線により形成するように前記スイッチ手段を制御し、前記転送経路を経由して前記キャッシュメモリの保持データの前記退避先のセンスアンプ列への退避動作を実行し、前記転送経路を逆方向に経由する前記保持データの前記キャッシュメモリへの書き戻し動作を実行する制御手段と、を備えて構成される。
このように構成された本発明によれば、メモリセルアレイを分割した単位ブロックの両側にセンスアンプ列を設け、そのセンスアンプ列をキャッシュメモリとして使用するとき、単位ブロックに対する動作の際にキャッシュメモリの保持データが破壊されないような制御を行うことができる。すなわち、スイッチ制御により各単位ブロックのビット線を転送経路として他のセンスアンプ列に保持データを退避し、目的の動作を行った後、転送経路を逆方向に経由して退避先の保持データをキャッシャメモリに書き戻すように制御が行われる。これにより、例えばリフレッシュ動作等にセンスアンプを用いる場合であっても、キャッシュメモリとしてのセンスアンプ列の保持データは、複雑な構成を設けることなく複数のビット線を転送経路に利用して、確実に保護することができる。
本発明において、前記制御手段は、リフレッシュ対象の前記単位ブロックに付随する前記センスアンプ列が前記キャッシュメモリとして使用されるように制御した状態で、前記退避動作を実行した後、退避元の前記センスアンプ列を用いて前記リフレッシュ対象の単位ブロックのリフレッシュ動作を実行し、当該リフレッシュ動作の完了後に前記書き戻し動作を実行するようにしてもよい。
本発明において、前記センスアンプ列に含まれる各々の前記センスアンプは、１個の前記単位ブロックに対して前記ビット線対を入力する２つの入力端子を有し、任意の前記ワード線上における前記ビット線対の２つの交点のうち一方にのみ前記メモリセルが形成されていてもよい。
本発明において、前記メモリセルアレイは、Ｎ個の前記単位ブロックが縦続接続された構成を備え、隣接する２つの前記単位ブロックに共有されるＮ−１個の前記センスアンプ列と、前記メモリセルアレイの両端に位置する前記単位ブロックにのみ付随する非共有の２個の前記センスアンプ列とを有していてもよい。
本発明において、前記制御手段は、前記所定の単位ブロックが前記メモリセルアレイの両端に位置しない場合、前記所定の単位ブロックに付随する一方の前記センスアンプ列から隣接する一方の前記単位ブロックを挟んだ退避先の前記センスアンプ列に至る一方の転送経路と、前記所定の単位ブロックに付随する他方の前記センスアンプ列から隣接する他方の前記単位ブロックを挟んだ退避先の前記センスアンプ列に至る他方の転送経路と、を形成するように前記スイッチ手段を制御してもよい。
本発明において、前記制御手段は、前記所定の単位ブロックが前記メモリセルアレイの一端又は他端に位置する場合、隣接する前記単位ブロックとの間で共有される前記センスアンプ列から２つの前記単位ブロックを挟んだ第１の前記センスアンプ列に至る第１の転送経路と、非共有の前記センスアンプ列から前記所定の単位ブロック及び隣接する前記単位ブロックを挟んだ第２のセンスアンプ列に至る第２の転送経路とを形成し、前記第１の転送経路を経由する前記退避動作の実行後に前記第２の転送経路を経由する前記退避動作を実行するとともに、前記第２の転送経路を経由する前記書き戻し動作の実行後に前記第１の転送経路を経由する前記書き戻し動作を実行するように制御してもよい。
本発明において、前記メモリセルアレイの一端の前記センスアンプ列と、前記メモリセルアレイの他端の前記センスアンプ列とを、対応する前記センスアンプの前記ビット線ごとに接続する複数の配線を含む接続手段をさらに備えていてもよい。
本発明において、前記接続手段に含まれる前記複数の配線は、前記各単位ブロックの前記複数のビット線が形成される配線層とは異なる配線層に形成してもよい。
本発明において、前記制御手段は、前記所定の単位ブロックが前記メモリセルアレイの一端又は他端に位置する場合、隣接する前記単位ブロックとの間で共有される前記センスアンプ列から当該隣接する単位ブロックを挟んだ第１の前記センスアンプ列に至る第１の転送経路と、前記単位ブロックに付随する非共有の前記センスアンプ列から前記複数の配線を経由して他方の非共有の前記センスアンプ列に至る第２の転送経路とを形成してもよい。
本発明において、前記メモリセルアレイの一端の端に位置する前記単位ブロックにのみ付随する非共有のセンスアンプ列のデータを退避するための退避用センスアンプ列と、前記非共有のセンスアンプ列と前記退避用センスアンプ列との接続状態を切り替える退避用スイッチ手段とをさらに備え、前記制御手段は、前記所定の単位ブロックが前記メモリセルアレイの一端又は他端に位置する場合、当該単位ブロックに付随する前記非共有のセンスアンプ列から前記退避用センスアンプ列に至る転送経路を形成するように前記退避用スイッチ手段を制御し、前記退避動作及び前記書き戻し動作を実行するようにしてもよい。
また、上記課題を解決するために、本発明の半導体記憶装置は、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイを備えた半導体記憶装置であって、前記メモリセルアレイを分割して縦続接続される複数の単位ブロックと、前記単位ブロックに含まれる前記複数のビット線の一端側及び他端側にそれぞれ配置され、前記メモリセルのデータをビット線対ごとに増幅する複数のセンスアンプを含む複数のセンスアンプ列と、それぞれの前記単位ブロックと、当該単位ブロックに付随する前記センスアンプ列との接続状態を切り替える第１のスイッチ手段と、いずれかの前記単位ブロックに付随する２つの前記センスアンプ列のデータを保持する２つのキャッシュメモリと、前記メモリセルアレイの両端に位置する前記単位ブロックにのみ付随する非共有のセンスアンプ列と、前記キャッシュメモリとの接続状態を切り替える第２のスイッチ手段と、所定の前記単位ブロックにアクセスする際、当該単位ブロックに付随する前記センスアンプ列から前記キャッシュメモリに至る転送経路を前記複数のビット線により形成するように前記第１スイッチ手段及び前記第２のスイッチ手段を制御し、前記転送経路を経由して前記センスアンプ列のデータの前記キャッシュメモリへの転送動作を実行する制御手段と、を備えて構成される。
このように構成された本発明によれば、上述の作用に加えて、専用のキャッシュメモリを設けたので、単位ブロックのリフレッシュ動作等のタイミングによらず、キャッシュメモリにデータを保持し続けることができる。この場合、センスアンプ列からキャッシュメモリへの転送経路は、各単位ブロックの複数のビット線を利用するので、制御及び構成を複雑にすることなく、キャッシュメモリへの速やかな転送を行うことができる。
本発明において、前記制御手段は、リフレッシュ対象の前記単位ブロックに付随する前記センスアンプ列のデータの転送を行った後、転送元の前記センスアンプ列を用いて前記リフレッシュ対象の単位ブロックのリフレッシュ動作を実行してもよい。
本発明において、前記メモリセルアレイは、Ｎ個の前記単位ブロックが縦続接続された構成を備え、隣接する２つの前記単位ブロックに共有されるＮ−１個の前記センスアンプ列と、前記メモリセルアレイの両端に位置する前記単位ブロックにのみ付随する非共有の２個の前記センスアンプ列とを有し、一方の前記キャッシュメモリは前記メモリセルアレイの一端側に配置され、他方の前記キャッシュメモリは前記メモリセルアレイの他端側に配置されていてもよい。
本発明において、前記キャッシュメモリの各々には、前記キャッシュメモリの保持データを用いて演算を行う演算回路が付随していてもよい。
さらに、本発明の半導体記憶装置は、複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイを備えた半導体記憶装置であって、前記メモリセルアレイを分割した複数の単位ブロックと、前記単位ブロックに含まれる前記複数のビット線の一端側及び他端側にそれぞれ配置され、前記メモリセルのデータをビット線対ごとに増幅する複数のセンスアンプを含む複数のセンスアンプ列と、それぞれの前記単位ブロックと、当該単位ブロックに付随する前記センスアンプ列との接続状態を切り替えるスイッチ手段と、所定の前記単位ブロックに付随する転送元の前記センスアンプ列から前記所定の単位ブロックに付随しない転送先の前記センスアンプ列に至る転送経路を前記複数のビット線により形成するように前記スイッチ手段を制御し、前記転送経路を経由して前記転送元のデータのデータを前記転送先のセンスアンプ列に転送するように制御する制御手段と、を備えて構成される。
本発明によれば、半導体記憶装置において単位ブロックに付随するセンスアンプ列をキャッシュメモリとして使用可能とし、スイッチ手段の制御により退避動作及び書き戻し動作を行うことにより、リフレッシュ動作を行っても保持データの破壊を防止することができる。よってリフレッシュ動作等による制約を受けることなく多数のセンスアンプ列をキャッシュメモリとして有効活用することができる。また、本発明によれば、半導体記憶装置においてセンスアンプ列とは別に専用のキャッシュメモリを設け、転送動作を行うことにより、各単位ブロックのビット線を利用して制御及び構成を複雑化することなく、キャッシュメモリにデータを迅速かつ確実に転送することができる。
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置としてのＤＲＡＭに対して本発明を適用する場合の形態として、３つの実施形態をそれぞれ説明する。
（第１実施形態）
以下、本発明の第１実施形態について説明する。図１及び図２には、第１実施形態のＤＲＡＭのメモリセルアレイを分割した単位ブロックとしてのマット１０とその周辺部分を含む２種の構成を示している。第１実施形態では、隣接配置されるマット１０がセンスアンプを共有する共有センスアンプ方式の採用を前提としている。共有センスアンプ方式を採用した構成のうち、図１が１／４ピッチセルアレイ方式と呼ばれる構成であり、図２が１／２ピッチセルアレイ方式と呼ばれる構成である。
まず、図１の１／４ピッチセルアレイ方式の構成について説明する。図１においては、複数のワード線ＷＬとそれに直交する複数のビット線ＢＬを含む範囲にマット１０が構成されている。ここで、図１及び図２では、説明の便宜上、一のマット１０に８本のワード線ＷＬと１６本のビット線ＢＬが含まれる例を示しているが、一般的にｍ本のワード線ＷＬとｎ本のビット線ＢＬ数を含む場合について所望の大きさのマット１０を構成することができる。
マット１０の内部には、ワード線ＷＬとビット線ＢＬの交点のうち半数に相当する交点にメモリセルＭＣが形成されている。つまり、ｍ本のワード線ＷＬとｎ本のビット線ＢＬによりｍ×ｎ個の交点が存在する場合は、ｍ×ｎ／２個のメモリセルＭＣが形成され、マット１０全体でｍ×ｎ／２ビットのデータサイズに対応する。各々のメモリセルＭＣは、１個のＭＯＳトランジスタと１個のキャパシタを含み、蓄積電荷に応じて１ビットのデータを記憶保持する。マット１０において、メモリセルＭＣが形成される交点と形成されない交点は、所定のパターンに従って規則的な配置となっている。
マット１０におけるメモリセルＭＣの配置は、ワード線とビット線に対して４本置きに同様のパターンを繰り返す配置になっている。図１に示すように、ワード線ＷＬについては４種のパターンに対応するワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を表記し、ビット線ＢＬについては４種のパターンに対応するビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を表記している。例えば、図１の最上部に位置するビット線ＢＬ１のパターンは、メモリセルＭＣが形成される２個の交点とメモリセルＭＣが形成されない２個の交点が繰り返す配置となっている。また、２番目に位置するビット線ＢＬ２のパターンは、ビット線ＢＬ１のパターンが１個右側にシフトする配置となっている。以下、３番目、４番目に位置する各ビット線ＢＬ３、ＢＬ４のパターンについても順に１個ずつパターンがシフトしていく配置となる。ワード線ＷＬのパターンに関しても同様であり、ワード線ＷＬ１〜ＷＬ４の順に１個ずつパターンがシフトする配置となる。
このように、図１の構成は、４本のワード線ＷＬが繰り返し単位（１ピッチ）となって配置され、隣接するビット線ＢＬが上記１ピッチに対して１／４だけずれた配置となるので、１／４ピッチセルアレイ方式と呼ばれている。
一方、マット１０には、それぞれ所定数のセンスアンプＳＡを含む２つのセンスアンプ列１１が付随し、各マット１０とその両側のセンスアンプ列１１の間には、接続状態を切り替え可能なスイッチ部１２が設けられている。スイッチ部１２には、４本の選択制御線ＳＬと、この選択制御線ＳＬによってオン・オフを切り替え制御される多数のトランジスタスイッチが含まれる。このうち、マット１０の一方の側(図中、左側)には、一のセンスアンプ列１１と、選択制御線ＳＬａ、ＳＬｂと、所定数のトランジスタスイッチＴＳａ、ＴＳｂが配置され、マット１０の他方の側（図中、右側）には、一のセンスアンプ列１１と、選択制御線ＳＬｃ、ＳＬｄと、所定数のトランジスタスイッチＴＳｃ、ＴＳｄが配置されている。このように、マット１０の両側が対称的な配置となっている。
スイッチ部１２は、センスアンプ列１１に含まれる各センスアンプＳＡとビット線ＢＬの間に接続される。この場合、図１の左側のセンスアンプ列１１にはトランジスタスイッチＴＳａ又はトランジスタスイッチＴＳｂが接続されるとともに、図１の右側のセンスアンプ列１１にはトランジスタスイッチＴＳｃ又はトランジスタスイッチＴＳｄが接続される状態にある。そして、４本１組のビット線ＢＬを図１の上部から数える場合、奇数番目に位置するビット線ＢＬ１、ＢＬ３がトランジスタスイッチＴＳｂ、ＴＳｃの間に接続され、偶数番目に位置するビット線ＢＬ２、ＢＬ４がトランジスタＴＳａ、ＴＳｄの間に接続されている。
各マット１０の両側に配置されたセンスアンプ列１１に含まれるセンスアンプＳＡは、２つの入力端子を有している。それぞれの入力端子は、スイッチ部１２のいずれかのトランジスタスイッチＴＳａ〜ＴＳｄに接続される。すなわち、左側のセンスアンプ列１１の各センスアンプＳＡは、２つの入力端子がいずれもトランジスタスイッチＴＳａ、ＴＳｂの両方に接続され、右側のセンスアンプ列１１の各センスアンプＳＡは、２つの入力端子がいずれもトランジスタスイッチＴＳｃ、ＴＳｄの両方に接続されている。このような接続により、マット１０の両側のセンスアンプ列１１に含まれる全てのセンスアンプＳＡには、スイッチ部１２を介して４本１組のビット線ＢＬを選択的に接続可能となっている。
図１に示す構成は共有センスアンプ方式に対応し、それぞれのセンスアンプ列１１は、隣接配置される２つのマット１０に共有されている。例えば、左側のセンスアンプ列１１は、右側の２つの入力端子に加えて左側の２つの入力端子を有し、左側で図示しない他のマット１０にスイッチ部１２を介して接続される。右側のセンスアンプ列１１についても同様の接続関係にある。つまり、図１の構成の両側において同様の接続関係を繰り返すパターンとなる。この点は図２についても同様である。このように構成することで、センスアンプ列１１の両側のスイッチ部１２を適宜に制御し、隣接配置される２つのマット１０が両者の間のセンスアンプ列１１を使い分けることができる。
次に、選択制御線ＳＬに基づくスイッチ部１２のオン・オフ制御について図３及び図４を用いて説明する。トランジスタスイッチＴＳａ〜ＴＳｄの各ゲートには順に選択制御線ＳＬａ〜ＳＬｄが接続されているので、選択制御線ＳＬａ〜ＳＬｄに所望の制御信号を印加することでトランジスタスイッチＴＳａ〜ＴＳｄを自在にオン・オフ制御することができる。図３には、４本の選択制御線ＳＬａ〜ＳＬｄの中から選択対象とすべき組合せに応じ、１０通りの制御状態（状態Ａ〜Ｊ）を示している。
状態Ａ〜Ｊに対応して選択対象となる選択制御線ＳＬはハイに制御され、それ以外の選択制御線ＳＬはローに制御される。それぞれ、状態Ａは４つのトランジスタスイッチＴＳａ〜ＴＳｄをいずれもオフにする制御状態であり、状態Ｂ〜ＥはトランジスタスイッチＴＳａ〜ＴＳｄの中のいずれか一つのみをオンにする制御状態であり、状態Ｆ〜Ｉは、トランジスタスイッチＴＳａ〜ＴＳｄの中の２つのみをオンにする制御状態であり、状態Ｊは、トランジスタＴＳａ〜ＴＳｄを全てオンにする制御状態である。ここで、左側のセンスアンプ列１１に含まれる一のセンスアンプＳＡを例にとって、上記の制御状態に対応する接続状態の変化を図４に示している。
図４（ａ）は、選択制御線ＳＬａ、ＳＬｂがともに非選択に制御された図３の状態Ａ（状態Ｄ、Ｅ、Ｇも同様）の接続状態を表している。この接続状態では、トランジスタスイッチＴＳａ、ＴＳｂがともにオフとなって、センスアンプＳＡの２つの入力端子が４本のビット線ＢＬ１〜ＢＬ４から切り離された状態になる。
図４（ｂ）及び図４（ｃ）は、選択制御線ＳＬａ、ＳＬｂの一方が選択制御され、他方が非選択に制御されるときの接続状態を表している。図４（ｂ）の接続状態は図３の状態Ｂ（状態Ｈも同様）に対応し、選択制御線ＳＬａによりトランジスタスイッチＴＳａのみがオンとなって、センスアンプＳＡの２つの入力端子に偶数番目のビット線ＢＬ２、ＢＬ４が接続された状態になる。また、図４（ｃ）の接続状態は図３の状態Ｃ（状態Ｉも同様）に対応し、選択制御線ＳＬｂによりトランジスタスイッチＴＳｂのみがオンとなって、センスアンプＳＡの２つの入力端子に奇数番目のビット線ＢＬ１、ＢＬ３が接続された状態になる。
すなわち、センスアンプＳＡの２つの入力端子には奇数番目のビット線ＢＬ１、ＢＬ３からなるビット線対か、あるいは偶数番目のビット線ＢＬ２、ＢＬ４からなるビット線対のいずれかが接続される。この場合、１本置きの２本のビット線ＢＬがビット線対を構成し、奇数番目と偶数番目の各ビット線ＢＬ同士はビット線対を構成しない。図１からわかるように、このような組合せでビット線対を構成すると、任意のワード線ＷＬを選択したときにセンスアンプＳＡの一方の入力端子のみにメモリセルＭＣが接続される。
図４（ｄ）は、選択制御線ＳＬａ、ＳＬｂがともに選択制御された図３の状態Ｆ（状態Ｊも同様）の接続状態を表している。この接続状態では、トランジスタスイッチＴＳａ、ＴＳｂがともにオンとなって、センスアンプＳＡの一方の入力端子にビット線ＢＬ１、ＢＬ２の両方が接続され、他方の入力端子にビット線ＢＬ３、ＢＬ４の両方が接続された状態になる。後述するような特定の制御動作に伴い４本のビット線ＢＬ１〜ＢＬ４を同時にプリチャージする際に図４（ｄ）の接続状態が設定される。
なお、図４においては、図１の左側のセンスアンプ列１１に含まれるセンスアンプＳＡの接続状態を示したが、図１の右側のセンスアンプ列１１に含まれるセンスアンプ列ＳＡについても基本的に同様であり、図４と対称的な接続状態を想定すればよい。
次に、図２の構成について説明する。図２においても、図１と同様、複数のワード線ＷＬと複数のビット線ＢＬを含む範囲にマット２０が形成されている。また、ワード線ＷＬとビット線ＢＬの交点のうち半数に相当する交点にメモリセルＭＣが形成される点は、図１と共通であるが、メモリセルＭＣの配置が異なっている。すなわち、図２の構成は、４本のワード線ＷＬが繰り返し単位（１ピッチ）となって配置され、隣接するビット線ＢＬが上記１ピッチに対して１／２（メモリセルＭＣ２個分）だけずれた配置となるので、１／２ピッチセルアレイ方式と呼ばれている。
マット２０の周囲には、それぞれ所定数のセンスアンプＳＡからなる２つのセンスアンプ列２１と、４本の選択制御線ＳＬと、この選択制御線ＳＬによってオン・オフを切り替え制御される多数のトランジスタスイッチからなるスイッチ部２２が設けられている。この場合、図２における各構成要素は図１と共通するが、マット２０のメモリセルＭＣの配置の相違を反映して、図１とは異なった接続がなされている。
具体的には、４本１組のビット線ＢＬのうち、隣接するビット線ＢＬ１、ＢＬ２がトランジスタスイッチＴＳｂ、ＴＳｃの間に接続され、隣接するビット線ＢＬ３、ＢＬ４がトランジスタスイッチＴＳａ、ＴＳｄの間に接続されている。そして、左側のセンスアンプ列２１の各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳａ、ＴＳｂに接続され、右側のセンスアンプ列２１の各センスアンプＳＡは、２つの入力端子がいずれも両方のトランジスタスイッチＴＳｃ、ＴＳｄに接続されている。
このように、図２の構成を図１の構成と比較すると、スイッチ部２２を介してセンスアンプＳＡの２つの入力端子に接続されるビット線ＢＬの組合せが異なっている。一方、選択制御線ＳＬに基づくスイッチ部１２のオン・オフ制御については、図３と同様の１０通りの制御状態で表され、図４においてビット線ＢＬの位置(２本のビット線ＢＬ２、ＢＬ３)を入れ替えた接続状態を想定すればよい。この場合、センスアンプＳＡの２つの入力端子には、隣接するビット線ＢＬ１、ＢＬ２からなるビット線対か、あるいは隣接するビット線ＢＬ３、ＢＬ４からなるビット線対のいずれかが接続される。図２からわかるように、このような組合せでビット線対を構成したときも、図１の場合と同様、任意のワード線ＷＬを選択したときにセンスアンプＳＡの一方の入力端子にのみメモリセルＭＣが接続される。
次に、第１実施形態を半導体チップ上に構成する場合のスイッチ部１２のレイアウト例を説明する。図５は、図１の１／４ピッチセルアレイ方式に対応するスイッチ部１２の第１のレイアウト例を示している。図５のレイアウトには、スイッチ部１２のうち、図１の左側のセンスアンプ列１１に含まれる２個のセンスアンプＳＡに接続されるトランジスタスイッチＴＳａ、ＴＳｂとその周辺部が含まれる。一対のトランジスタスイッチＴＳａ、ＴＳｂは、一体型のＭＯＳトランジスタにより構成される。図５に示す範囲には、ＭＯＳトランジスタに対応して形成された矩形状の４つの拡散層３１が一列に配置され、一対のトランジスタスイッチＴＳａ、ＴＳｂを全部で４組構成することができる。
各々の拡散層３１においては、平行に配置された２本の選択制御線ＳＬａ、ＳＬｂがゲート電極となり、選択制御線ＳＬａ、ＳＬｂの間のソースＳとその両側の２つのドレインＤが形成される。拡散層３１のソースＳには、センスアンプＳＡの一方の入力端子に接続される配線３２がコンタクト３３を介して接続されている。拡散層３１の一方のドレインＤには、奇数番目のビット線ＢＬ１、ＢＬ３がコンタクト３４を介して接続される。また、拡散層３１の他方のドレインＤには、偶数番目のビット線ＢＬ２、ＢＬ４がコンタクト３５を介して接続される。上述したように、１本置きに配置された２本のビット線ＢＬが、一のセンスアンプＳＡに接続されるビット線対を構成する。
図５のレイアウトを採用すると、各々の拡散層３１は、ビット線ＢＬの２本分の間隔で配置できるようなサイズに形成する必要がある。そのため、全体のレイアウト面積を小さくすることができるが、拡散層３１のサイズに依存するＭＯＳトランジスタのチャネル幅は制約を受ける。
図６は、図１の１／４ピッチセルアレイ方式に対応するスイッチ部１２の第２のレイアウト例を示している。図６のレイアウトには、スイッチ部１２のうち、図５と同様の構成要素として、４つの拡散層４１（４１ａ、４１ｂ）と、４組の一対のトランジスタスイッチＴＳａ、ＴＳｂを構成するＭＯＳトランジスタが含まれるが、図５と比べて拡散層４１の形状と配置に違いがある。すなわち、各々の拡散層４１が一列に配置されずに、２つの拡散層４１ａと２つの拡散層４１ｂが互いにずれた位置に形成され、２列の配置になっている。
選択制御線ＳＬａ、ＳＬｂは、一方の拡散層４１ａのゲート電極と他方の拡散層４１ｂのゲート電極になるため、それぞれ２本ずつ併せて４本が平行に配置される。それぞれの拡散層４１ａ、４１ｂには、選択制御線ＳＬａ、ＳＬｂの間のソースＳとその両側の２つのドレインＤが形成される。拡散層４１ａ、４１ｂのソースＳには、センスアンプＳＡの一方の入力端子に接続される配線４２がコンタクト４３を介して接続される。拡散層４１ａ、４１ｂの一方のドレインＤには、奇数番目のビット線ＢＬ１、ＢＬ３がコンタクト４４を介して接続される。また、拡散層４１ａ、４１ｂの他方のドレインＤには、偶数番目のビット線ＢＬ２、ＢＬ４がコンタクト４５を介して接続される。このように、図６におけるビット線対は図５と同様の組合せで構成される。
しかし、図６のレイアウトを採用すると、図５のレイアウトとは異なり、各々の拡散層４１ａ、４１ｂをビット線ＢＬの４本置きの間隔で配置できるようなサイズに形成することができる。拡散層４１ａ、４１ｂの配置が２列になった分だけビット線ＢＬの延伸方向で必要なサイズが大きくなり、全体のレイアウト面積は大きくなるが、ＭＯＳトランジスタのチャネル幅を十分大きくすることができる。よって、スイッチ部１２のＭＯＳトランジスタに十分な電流を流すことができ、動作速度の面でも有利な構成となる。
次に図７は、図２の１／２ピッチセルアレイ方式に対応するスイッチ部２２のレイアウト例を示している。図７のレイアウトには、スイッチ部２２のうち、図２の左側のセンスアンプ列２１に含まれる２個のセンスアンプＳＡに接続されるトランジスタスイッチＴＳａ、ＴＳｂとその周辺部が含まれている。この場合、ＭＯＳトランジスタに対応する拡散層５１ａ、５１ｂの形状と配置及び選択制御線ＳＬａ、ＳＬｂの構成は、図６のレイアウトと共通している。
各々の拡散層５１ａ、５１ｂにおいては、選択制御線ＳＬａ、ＳＬｂがゲート電極となり、選択制御線ＳＬａ、ＳＬｂの間のソースＳとその両側の２つのドレインＤが形成される。拡散層５１ａ、５１ｂのソースＳには、センスアンプＳＡの一方の入力端子に接続される配線５２がコンタクト５３を介して接続される。拡散層５１ａ、５１ｂの両側の２つのドレインＤには、それぞれビット線ＢＬがコンタクト５４、５５を介して接続され、その２本のビット線ＢＬが互いに１本置きに配置される関係にある。このように、図６のレイアウトは、図２の構成を反映して、隣接する２本のビット線ＢＬがビット線対を構成するレイアウトを実現している。
なお、図７のレイアウトを採用する場合、全体のレイアウト面積が大きくなるが、ＭＯＳトランジスタのチャネル幅を大きくすることができる点に関しては、図６のレイアウトと同様である。
次に、第１実施形態のＤＲＡＭの動作及び制御方法について説明する。以下の説明は、センスアンプ列１１をセンスアンプキャッシュとして使用しながら、所定間隔でリフレッシュを実行する制御を前提とする。また以下では、図１に示す１／４ピッチセルアレイ方式の構成を採用する場合について説明する。
図８は、第１実施形態のＤＲＡＭの概略構成を示すブロック図である。図８の構成においては、メモリセルアレイの任意の１バンクについて、１バンクが４つのマット１０から構成される場合を示している。実際のメモリセルアレイは、所定数のバンク（不図示）に区分され、各バンク単位で動作が制御される。
図８の構成に含まれるマット１０は、左側から順に４つのマット１０ａ、１０ｂ、１０ｃ、１０ｄが縦続接続されている。また、共有センスアンプ方式に対応して左側から順に５つのセンスアンプ列１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅが配置されている。このうち左端のセンスアンプ列１１ａと右端のセンスアンプ列１１ｅは非共有のセンスアンプ列１１となっている。なお、マット１０ａ〜１０ｄとセンスアンプ列１１ａ〜１１ｅの間には図示しない複数のスイッチ部１２が配置されている。また、マット１０ごとに指定された行アドレスに対応するワード線ＷＬを選択する４つの行デコーダ６０と、指定された列アドレスに対応するビット線ＢＬを選択する列デコーダ６１が設けられている。
図８のメモリセルアレイの周辺には、アレイ制御回路６２と、入出力回路６３と、リフレッシュアドレスカウンタ６４と、センスアンプキャッシュフラグ６５が設けられている。アレイ制御回路６２は、メモリセルアレイ全体の動作を制御し、リード動作、ライト動作、リフレッシュ動作を制御するとともに、センスアンプ列１１をセンスアンプキャッシュとして使用する際の制御を行う。アレイ制御回路６２は、行デコーダ６０に対して行アドレスに基づくワード線選択信号を供給し、センスアンプ列１１及びスイッチ部１２に対して制御信号を供給する。
アレイ制御回路６２には、動作を制御するための制御コマンドが外部から入力される。リードコマンド又はライトコマンドが入力されると、アレイ制御回路６２の制御により、入出力回路６３と外部との間で所定のマット１０の読み出し又は書き込み対象のデータがセンスアンプ列１１を介して入出力される。一方、メモリセルアレイのデータ保持のためのリフレッシュコマンドが入力されると、アレイ制御回路６２は、リフレッシュアドレスカウンタ６４が発生するリフレッシュアドレスに基づき、該当するマット１０の選択されたワード線ＷＬにおけるリフレッシュ動作を制御する。
また、アレイ制御回路６２は、通常動作時あるいはリフレッシュ動作時に、複数のセンスアンプ列１１のセンスアンプキャッシュとしての動作を制御する。センスアンプキャッシュフラグ６５には、アクセス対象のセンスアンプ列１１を判別するためのマット選択アドレスと、各センスアンプ列１１がセンスアンプキャッシュとして使用されているか否かを示す状態情報が格納される。アレイ制御回路６２は、リフレッシュ動作に際してセンスアンプキャッシュフラグ６５を参照することで、センスアンプキャッシュの使用状態に応じた適切な制御が可能となる。
なお、図８の例では、４つのマット１０が縦続接続された構成を示しているが、このような構成に限られず、縦続接続されたＮ個のマット１０と、隣接する２つのマット１０に共有されるＮ−１個のセンスアンプ列１１と、両端に位置する非共有の２個のセンスアンプ列１１を含む構成に対して本発明を適用することができる。
図９は、第１実施形態におけるリフレッシュ制御の概要を示すフローチャートである。図９に示すように、アレイ制御回路６２は、リフレッシュコマンドが入力されると（ステップＳ１１）、センスアンプキャッシュフラグ６５を参照する（ステップＳ１２）。これにより、マット選択アドレス及びセンスアンプキャッシュの状態情報が抽出され、リフレッシュ対象のマット１０の位置及びセンスアンプキャッシュの使用状態を判別できる。
そして、リフレッシュ対象のマット１０に付随するセンスアンプ列１１がセンスアンプキャッシュとして使用されていない場合は（ステップＳ１３：ＮＯ）、そのまま通常のリフレッシュ動作が実行される（ステップＳ１４）。一方、リフレッシュ対象のマット１０に付随するセンスアンプ列１１がセンスアンプキャッシュとして使用されている場合（ステップＳ１３：ＹＥＳ）、マット１０の位置を判別して（ステップＳ１５）、判別結果に応じた後述の処理が行われる。
ここで、ステップＳ１４のリフレッシュ動作について、図８の左から２番目に位置するマット１０ｂがリフレッシュ対象として選択された場合を例にとって説明する。図１０は、マット１０ｂのプリチャージ後に、所定のワード線ＷＬについてのリフレッシュ動作を行うときの接続状態図である。図１０に示すように、マット１０ｂの２つのスイッチ部１２ｃ、１２ｄは、左側のセンスアンプ列１１ｂに奇数番目のビット線ＢＬ１、ＢＬ３が接続され、右側のセンスアンプ列１１ｃに偶数番目のビット線ＢＬ２、ＢＬ４が接続されるように制御される。よって、マット１０ｂの全てのビット線ＢＬがいずれかのセンスアンプＳＡに接続された状態になる。これに対し、センスアンプ列１１ｂ、１１ｃの反対側に位置するスイッチ部１２ｂ、１２ｅは、ビット線ＢＬとの接続が切り離されるように制御される。
リフレッシュ対象の行アドレスが指定されると、それに応じてマット１０ｂの所定のワード線ＷＬが選択される。選択ワード線ＷＬには、交差するビット線ＢＬとの交点の半数にメモリセルＭＣが配置されている。選択ワード線ＷＬが活性化されると、そのワード線ＷＬ上の各メモリセルＭＣのデータのうち、半数が一方のセンスアンプ列１１ｂの各センスアンプＳＡで増幅されるとともに、残りの半数が他方のセンスアンプ列１１ｃの各センスアンプＳＡで増幅され、元のメモリセルＭＣに再書き込みされる。
次に、ステップＳ１３からステップＳ１５に移行した場合の処理を説明する。ステップＳ１５において、リフレッシュ対象のマット１０がメモリセルアレイの左端又は右端に位置しないと判別された場合は（ステップＳ１５：ＮＯ）ステップＳ１６〜Ｓ１８の処理が行われ、リフレッシュ対象のマット１０がメモリセルアレイの左端又は右端に位置すると判別された場合（ステップＳ１５：ＹＥＳ）ステップＳ１９〜Ｓ２３の処理が行われる。
まず、ステップＳ１６〜Ｓ１８の処理について、マット１０ｂがリフレッシュ対象として選択された場合を例にとって説明する。図１１は、マット１０ｂに付随する両方のセンスアンプ列１１ｂ、１１ｃがセンスアンプキャッシュとして使用されている場合の接続状態図である。図１１においては、マット１０ｂの両側のセンスアンプ列１１ｂ、１１ｃがセンスアンプキャッシュとして使用されデータ保持状態にある。そして、センスアンプ列１１ｂ側のスイッチ部１２ｃとセンスアンプ列１１ｃ側のスイッチ部１２ｄはともに切り離された状態にある。この場合、所定のワード線ＷＬ上のデータに関し、半数のメモリセルＭＣのデータが一方のセンスアンプ列１１ｂに保持され、残りの半数のメモリセルＭＣのデータが他方のセンスアンプ列１１ｃに保持されている。なお、図１１の例では、マット１０ｂの左右のマット１０ａ、１０ｃについても、同様のスイッチ制御となる場合を示している。
そして、図１１の２つのセンスアンプ列１１ｂ、１１ｃについて、センスアンプキャッシュの保持データの退避が行われる（ステップＳ１６）。ステップＳ１６に対応する接続状態図を図１２に示している。図１２の例では、マット１０ｂの左側のセンスアンプ列１１ｂの保持データが、さらに左側のセンスアンプ列１１ａに退避され、マット１０ｂの右側のセンスアンプ列１１ｃの保持データが、さらに右側のセンスアンプ列１１ｄに退避される。
上記のような退避を行うためのスイッチ制御としては、左側のマット１０ａの奇数番目のビット線ＢＬ１、ＢＬ３が両側のスイッチ部１２ａ、１２ｂを介してセンスアンプ列１１ａ、１１ｂの各センスアンプＳＡに接続されるとともに、右側のマット１０ｃの奇数番目のビット線ＢＬ１、ＢＬ３が両側のスイッチ部１２ｅ、１２ｆを介してセンスアンプ列１１ｃ、１１ｄの各センスアンプＳＡに接続される。一方、マット１０ｂの両側のスイッチ部１２ｃ、１２ｄは切り離された状態にある。
このようなスイッチ制御により、マット１０ｂの左側において、センスアンプ列１１ｂから、スイッチ部１２ｂ、マット１０ａ、スイッチ部１２ａを通ってセンスアンプ列１１ａに向かう転送経路と、マット１０ｂの右側において、センスアンプ列１１ｃから、スイッチ部１２ｅ、マット１０ｃ、スイッチ部１２ｆを通ってセンスアンプ列１１ｄに向かう転送経路が形成される。これら２つの転送経路によりデータの転送を同時に行うことにより、保持データのセンスアンプ列１１ａ、１１ｄへの退避動作が完了する。
続いて、リフレッシュ対象のマット１０のリフレッシュ動作が実行される（ステップＳ１７）。ステップＳ１７に対応する接続状態を図１３に示している。図１３においては、リフレッシュ対象のマット１０ｂ及びその両側のスイッチ部１２ｃ、１２ｄの状態は、図１０と同様になっている。一方、センスアンプ列１１ｂ、１１ｃを挟んで反対側のスイッチ部１２ｂ、１２ｅは、切り離された状態にある。そして、選択ワード線ＷＬは、図１０の場合と同様にリフレッシュされる。
続いて、リフレッシュ動作の終了後、退避先の２つのセンスアンプ列１１ａ、１１ｄから退避元のセンスアンプ列１１ｂ、１１ｃへの保持データの書き戻しが行われる（ステップＳ１８）。ステップＳ１８に対応する接続状態図を図１４に示している。この場合のスイッチ部１２ａ〜１２ｈに対するスイッチ制御は、図１２と同様になっている。これにより、上述の転送経路とその逆方向の転送経路が奇数番目のビット線ＢＬ１、ＢＬ３により形成され、左側のセンスアンプ列１１ａの保持データがセンスアンプ列１１ｂに書き戻され、右側のセンスアンプ列１１ｄの保持データがセンスアンプ列１１ｃに書き戻される。
次に、ステップＳ１９〜Ｓ２３の処理について、左端に位置するマット１０ａがリフレッシュ対象として選択された場合を例にとって説明する。本実施形態では、マット１０がメモリセルアレイの両端に位置する場合は、それ以外のマット１０と異なる処理が適用される。例えば、左端のマット１０ａの場合は、左方向への転送経路を形成することができないことから、右方向への２つの転送経路を形成して２段階の退避を行う必要がある。
図１５は、左端のマット１０ａに付随する両方のセンスアンプ列１１ａ、１１ｂがセンスアンプキャッシュとして使用されている場合の接続状態図である。センスアンプ列１１ａ、１１ｂはともにセンスアンプキャッシュとして使用されデータ保持状態にあるが、左側のセンスアンプ列１１ａは共有されていないので、スイッチ１２ａを介してマット１０ａのビット線ＢＬにのみを接続することができる。
まず、図１６の接続状態図に示すように、センスアンプ列１１ｂから、スイッチ部１２ｃ、マット１０ｂ、スイッチ部１２ｄ、センスアンプ列１１ｃ、スイッチ部１２ｅ、マット１０ｃ、スイッチ部１２ｆを通ってセンスアンプ列１１ｄに向かう第１の転送経路を形成するためのスイッチ制御が行われる。そして、第１の転送経路により保持データを転送することで、センスアンプキャッシュとしてのセンスアンプ列１１ｂの保持データは、センスアンプ列１１ｄに退避される（ステップＳ１９）。
続いて、図１７の接続状態図に示すように、左端のセンスアンプ列１１ａから、スイッチ部１２ａ、マット１０ａ、スイッチ部１２ｂ、センスアンプ列１１ｂ、スイッチ部１２ｃ、マット１０ｂ、スイッチ部１２ｄを通ってセンスアンプ列１１ｃに向かう第２の転送経路を形成するためのスイッチ制御が行われる。そして、第２の転送経路を経由して保持データを転送することで、センスアンプキャッシュとしてのセンスアンプ列１１ａの保持データは、センスアンプ列１１ｃに退避される（ステップＳ２０）。
次に、図１８の接続状態図に示すように、マット１０ａのワード線ＷＬのリフレッシュ動作が実行される（ステップＳ２１）。これにより、選択ワード線ＷＬがリフレッシュされる。次いで、図１９及び図２０の接続状態図に示すように、センスアンプキャッシュのデータの書き戻しが２段階で行われる。
まず、図１９の接続状態図に示すように、図１７の第２の転送経路を逆方向に経由して、退避先のセンスアンプ列１１ｃの保持データが退避元のセンスアンプ列１１ａに書き戻される（ステップＳ２２）。そして、図２０の接続状態図に示すように、図１６の第１の転送経路を逆方向に経由して、退避先のセンスアンプ列１１ｄの保持データが退避元のセンスアンプ列１１ｂに書き戻される（ステップＳ２３）。このようにステップＳ１９〜Ｓ２３の処理では２つの転送経路に重なりがあるので、センスアンプキャッシュのデータの退避及び書き戻しは、ともに２段階で実行する必要があり、かつ３つのマット１０を経由した転送となる点が特徴的である。
なお、図９のフローチャートでは、リフレッシュ対象のマット１０に付随する両方のセンスアンプ列１１がセンスアンプキャッシュとして使用されている場合を説明したが、第１実施形態は、マット１０に付随する一方のセンスアンプ列１１のみがセンスアンプキャッシュとして使用されている場合であっても適用することができる。この場合は、ステップＳ１６〜Ｓ１８あるいはステップＳ１９〜Ｓ２３の処理において、一方のセンスアンプ列１１の側の転送経路により退避及び書き戻しを行えばよい。
また、両端のマット１０については、リフレッシュ時の退避及び書き戻しは行わないという制御を選択することも可能である。マット数が多い場合は大部分のマット１０に対し、ステップＳ１６〜Ｓ１８の処理が適用されるので、両端のマット１０については退避及び書き戻しを行わないような制御を採用してもよい。
次に、第１実施形態に関する２つの変形例について説明する。第１の変形例は、メモリセルアレイの両端のマット１０ａ、１０ｄについて、左端のセンスアンプ列１１ａと右端のセンスアンプ列１１ｅを、対応するセンスアンプＳＡごとに接続する複数の配線を含む配線群を設け、この配線群を経由してリフレッシュ時の退避及び書き戻しを行うものである。図２１〜図２４は、第１の変形例において図１１〜図１４に対応する接続状態図を示し、図１５〜図２０と同様、左端のマット１０ａをリフレッシュ対象とする場合を説明する。
図２１の接続状態図に示すように、左端のセンスアンプ列１１ａと右端のセンスアンプ列１１ｅは、並列接続された複数の配線を含む配線群Ｗにより、対応するセンスアンプＳＡ同士が同じ列のビット線ごとに接続される。この配線群Ｗは、例えば、各マット１０ａ〜１０ｄのビット線ＢＬの配線層の上部の配線層に形成することができる。また、配線群Ｗの各配線とセンスアンプ列１１ｅの各センスアンプＳＡの接続を切り替えるスイッチ部１３が設けられている。なお、これらの配線群Ｗ及びスイッチ部１３は、本発明の接続手段として機能する。
図２１の構成を、第１実施形態の図１５と比較すると明らかなように、左端のセンスアンプ列１１ａと右端のセンスアンプ列１１ｅは、対応する同じ列のビット線ＢＬ同士が配線群Ｗの配線によって接続され、その接続状態をスイッチ部１３によりオン・オフを切り替え制御することができる。よって、４つのマット１０がリング状に接続された構成を実現でき、センスアンプ列１１ａ、１１ｂがセンスアンプキャッシュとして使用されているマット１０ａは、左方向にもデータ転送が可能である点で図１５と相違している。
図２２は、センスアンプキャッシュとして保持されるセンスアンプ列１１ａ、１１ｂのデータの退避動作を示す接続状態図である。マット１０ａの右側のセンスアンプ列１１ｂについては、スイッチ部１２ｃ、マット１０ｂ、スイッチ部１２ｄを経由してセンスアンプ列１１ｃに向かう転送経路が形成される。これに対し、マット１０ａの左側のセンスアンプ列１１ａについては、配線群Ｗ及びオン状態のスイッチ部１３を経由して右端のセンスアンプ列１１ｅに向かう転送経路が形成される。これら２つの転送経路によりデータの転送を同時に行うことにより、センスアンプ列１１ｃ、１１ｅへのデータ退避が完了する。
図２３は、リフレッシュ対象のマット１０ａのワード線ＷＬのリフレッシュ動作を実行するときの接続状態図である。この場合のリフレッシュ動作は、図１３や図１８と同様の手順で行われる。また、図２４は、退避先のセンスアンプ列１１ｃ、１１ｅから退避元のセンスアンプ列１１ａ、１１ｂへの保持データの書き戻し動作を示す接続状態図である。この場合の転送経路は、図２２に示した２つの転送経路と逆方向となる。このように、第１の変形例においては、データの転送経路となり得る配線群Ｗを設けることで、両端のマット１０ａ、１０ｄに対する保持データの退避及び書き戻しを、比較的簡単な手順で実行することができる。
次に、第１実施形態の第２の変形例は、両端の２つのセンスアンプ列１１ａ、１１ｅの保持データを退避するための専用の退避用センスアンプ列を設けるものである。図２５〜図２８は、第２の変形例において図１１〜図１４に対応する接続状態図を示し、上述の第１の変形例と同様、左端のマット１０ａをリフレッシュ対象とする場合を説明する。
図２５の接続状態図に示すように、メモリセルアレイの両端に、退避用センスアンプ１５ａ、１５ｂが配置されるとともに、左側の退避用センスアンプ列１５ａとセンスアンプ列１１ａの接続を切り替えるスイッチ部１６ａと、右側の退避用センスアンプ列１５ｂとセンスアンプ列１１ｅの接続を切り替えるスイッチ部１６ｂ側が設けられている。これらの退避用センスアンプ列１５ａ、１５ｂは、両端のマット１０ａ、１０ｄに付随するセンスアンプ列１１ａ、１１ｅがキャッシュメモリとして使用されている場合、その保持データを退避する際に用いられる。
図２６は、マット１０ａに付随するセンスアンプ列１１ａ、１１ｂのデータの退避動作を示す接続状態図である。マット１０ａの右側のセンスアンプ列１１ｂについては、図２２と同様、センスアンプ列１１ｃに向かう転送経路が形成される。これに対し、マット１０ａの左側のセンスアンプ列１１ａについては、オン状態に制御されるスイッチ部１６ａを経由して退避用センスアンプ列１５ａに向かう転送経路が形成される。これら２つの転送経路によりデータ転送を同時に行うことで、センスアンプ列１１ｃ及び退避用センスアンプ列１５ａへのデータ退避が完了する。
図２７は、リフレッシュ対象のマット１０ａのワード線ＷＬのリフレッシュ動作を実行するときの接続状態図である。この場合のリフレッシュ動作は、第１の変形例の図２３と同様の手順で行われる。また、図２８は、退避先のセンスアンプ列１１ｃ及び退避用センスアンプ列１５ａから退避元のセンスアンプ列１１ａ、１１ｂへの保持データの書き戻し動作を示す接続状態図である。この場合の転送経路は、図２６に示した２つの転送経路と逆方向となる。なお、右側のマット１０ｄを対象に図２５〜図２８の制御を適用する場合は、対称的な動作を想定することができる。このように、第２の変形例においては、退避用センスアンプ列１５ａ、１５ｂ及びスイッチ部１６ａ、１６ｂを配置するためのチップ面積は必要であるが、上記の配線群Ｗを形成するための領域や配線層は不要となる。
（第２実施形態）
次に、本発明の第２実施形態について説明する。第２実施形態のＤＲＡＭにおいて、第１実施形態の図１〜図７に示す構成は共通するので、その説明を省略する。一方、図２９のブロック図は、第２実施形態のＤＲＡＭの概略構成を示している。図２９の構成を、第１実施形態の図８と比較すると、メモリセルアレイに付随する専用のキャッシュメモリ７０ａ、７０ｂを設けた点が異なっている。すなわち、図２９の左側には、センスアンプ列１１ａと一方の列デコーダ６１ａに挟まれたキャッシュメモリ７０ａが設けられ、図２９の右側には、センスアンプ列１１ｅと他方の列デコーダ６１ｂに挟まれたキャッシュメモリ７０ｂが設けられている。よって、第２実施形態においては、５つのセンスアンプ列１１ａ〜１１ｅがセンスアンプキャッシュとして使用されることはない。なお、その他の構成要素については、図８と共通する。
次に図３０は、第２実施形態において、リード時におけるキャッシュメモリ７０ａ、７０ｂへの転送動作を示す接続状態図である。図３０に示すように、図８の右から３番目のマット１０ｂの所定のワード線ＷＬがリード対象として選択されるものとする。右端のマット１０ｄとキャッシュメモリ７０ｂの間には、両者の接続状態を切り替えるスイッチ部１４が設けられている。選択ワード線ＷＬのリード時には、スイッチ部１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ、１４の制御により、マット１０ｂ、１０ｃ、１０ｄにおける奇数番目のビット線ＢＬ１、ＢＬ３を順次接続する右方向の転送経路が形成される。また、図３０ではマット１０ｂの右方向の状態を示しているが、マット１０ｂ、１０ａにおける偶数番目のビット線ＢＬ２、ＢＬ４を順次接続する左方向への転送経路（不図示）が形成される。
これにより、マット１０ｂの選択ワード線ＷＬ上の各メモリセルＭＣからの読み出しデータのうち、半数のデータが右方向への転送経路を経てキャッシュメモリ７０ｂに転送される。また、読み出しデータのうち残りの半数のデータは左方向への転送経路を経てキャッシュメモリ７０ａに転送される。
また、第２実施形態においては、上記の転送動作と同様の転送経路を経由するライトバック動作（図３０の転送動作と逆向きの矢印）が可能である。このライトバック動作は、ライトバック要求に応じて、キャッシュメモリ７０ａ、７０ｂのデータを上記の転送経路を逆方向に経由して選択ワード線ＷＬの各メモリセルＭＣに書き戻すものである。図３０に示すように、転送動作とライトバック動作は同様の接続状態で実行することができる。図３０の例では、マット１０ｂの選択ワード線ＷＬに対し、半数のデータがキャッシュメモリ７０ｂから書き戻されるので、同様のライトバック動作をキャッシュメモリ７０ａに対して行うことで、残りの半数のデータを書き戻すことができる。
図３１は、図３０の転送動作に対応する信号波形を示している。図３１のタイミングｔ０において、マット１０ｂのビット線イコライズ信号ＥＱがハイからローに立ち下がり、プリチャージ動作からリード動作に移行する。このとき、マット１０ｂの選択制御線ＳＬｂ、ＳＬｄが立ち下がり、図３０のスイッチ部１２ｃ、１２ｄの接続状態に切り替えられるとともに、選択ワード線ＷＬがハイになって活性化される。これにより、マット１０ｂ内の選択ワード線ＷＬ上の各メモリセルＭＣが読み出され、各ビット線対の信号レベルは当初の微小レベルからセンスアンプＳＡによって増幅される。
その後のタイミングｔ１において、選択ワード線ＢＬがローになって非活性化されるとともに、マット１０ｂの選択制御線ＳＬａ、ＳＬｃが立ち下がり、図３０のスイッチ部１２ｃ、１２ｄが切り離された状態となる。そして、マット１０ｂのビット線イコライズ信号ＥＱが立上って再びプリチャージ動作に移行し、マット１０ｂ内の各ビット線対がプリチャージされる。
続いて、転送経路中のマット１０ｃ、１０ｄの選択制御線ＳＬｂ、ＳＬｃが立ち上がり、図３０のスイッチ部１２ｅ、１２ｆ、１２ｇ、１２ｈが接続状態に切り替えられる。これにより、転送経路のマット１０ｃ、１０ｄの各ビット線対の信号レベルはプリチャージレベルから徐々に拡大していく。転送経路中の各ビット線対は、配線長が長くなることから容量成分が増加するため、信号レベルの変化が緩やかになっている。
ここで、タイミングｔ２に至るまでは、図３０のスイッチ部１４の制御信号がハイであり、スイッチ部１４がオンの状態にある。この状態でキャッシュメモリ７０ｄへの転送が完了する。そして、タイミングｔ２でスイッチ部１４の制御信号が立ち下がり、スイッチ部１４がオフに切り替わる。その後、転送経路中のマット１０ｃ、１０ｄのビット線イコライズ信号ＥＱ’が立ち上がってプリチャージ動作に移行し、それぞれのマット１０ｂ、１０ｃ、１０ｄの各ビット線ＢＬがプリチャージされる。
上述の転送動作に際しては、転送経路中に存在するセンスアンプＳＡを非活性化状態に制御する必要がある。図３２は、ビット線対ＢＬ１、ＢＬ２に接続されるセンスアンプＳＡとその周辺部の回路構成を示している。図３２において、センスアンプＳＡは１組のＰＭＯＳトランジスタ及び１組のＮＭＯＳトランジスから構成され、ＰＭＯＳトランジスタＰ１を介して電源ＶＤＬが供給され、ＮＭＯＳトランジスタＮ１を介してグランドに接続される。センスアンプＳＡの周辺には、イコライズ制御線ＥＱの制御によりビット線対ＢＬ１、ＢＬ２に対してプリチャージ電源ＨＶＤＬに基づくプリチャージ及びイコライズを行うプリチャージイコライズ回路ＰＥと、選択線ＹＳの制御によりビット線対ＢＬ１、ＢＬ２のデータを出力する選択ゲートＹＧが設けられている。また、センスアンプＳＡの両側のスイッチ部１２として、一端側のトランジスタスイッチＴＳａ、ＴＳｂ及び他端側のトランジスタスイッチＴＳｃ、ＴＳｄが配置されている。
なお、図３２では、プリチャージイコライズ回路ＰＥがトランジスタスイッチＴＳａ、ＴＳｂ及びＴＳｃ、ＴＳｄのセンスアンプ側の各ビット線対に配置されているが、プリチャージイコライズ回路ＰＥは各トランジスタスイッチのメモリセル側の各ビット線対に配置してもよい。
そして、転送経路中に存在するセンスアンプに対しては、センスアンプ制御信号ＳＡＥがロー、かつ、反転センスアンプ制御信号／ＳＡＥがハイに制御され、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１がともにオフになる。これにより、センスアンプＳＡは非活性化状態となり、転送経路が形成されたとき、ビット線対ＢＬ１、ＢＬ２はセンスアンプＳＡの動作の影響を受けなくなる。
次に図３３は、図３０に続いてリフレッシュ対象のマット１０ｂについてワード線ＷＬのリフレッシュ動作を実行するときの接続状態図である。この場合のリフレッシュ動作は、第１実施形態と同様の手順で行われる。このとき、キャッシュメモリ７０ｂ側のスイッチ部１４はオフに制御され、同様にキャッシュメモリ７０ａ側の図示しないスイッチ部もオフに制御される。このような状態でマット１０ａがリフレッシュされたとしても、キャッシュメモリ７０ａ、７０ｂには影響がないので、その時点の保持データを確実に保護することができる。
以上のように、第２実施形態の構成を第１実施形態と比較すると、キャッシュメモリ７０ａ、７０ｂやスイッチ部１４等の構成要素が付加されるが、リフレッシュ動作の際にセンスアンプキャッシュに対する退避動作と書き戻し動作を行う必要がないので迅速な制御が可能となる。一方、図３１に示されるように、多数のマット１０が隣接配置される構成の場合は、信号レベルの変化が配線長に依存する時間を要するので、転送経路１０に含まれるマット数が適切な範囲であることが望ましい。
次に、第２実施形態の構成の変形例を説明する。図３４のブロック図は、第２実施形態の変形例の概略構成を示している。図３４の構成を図２９と比較すると、キャッシュメモリ７０ａに付随する演算回路７１ａと、キャッシュメモリ７０ｂに付随する演算回路７１ｂを設けた点が異なっている。これらの演算回路７１ａ、７１ｂは、キャッシュメモリ７０ａ、７０ｂの保持データを用いて、所定の機能を実現する演算を行うための回路である。このような構成は、演算機能を有する論理混載メモリを実現するのに適している。
（第３実施形態）
次に、本発明の第３実施形態について説明する。第３実施形態は、第１実施形態又は第２実施形態の構成及び制御を基礎として適用することができるが、センスアンプ列１１をセンスアンプキャッシュとして使用せず、異なるマット１０のセンスアンプ列１１の間でデータ転送を目的として制御を行う点が特徴である。以下では、第１実施形態のＤＲＡＭに対し、第３実施形態の制御を適用する場合を説明する。
図３５は、左側から２番目のマット１０ｂから右端のマット１０ｄにデータ転送を行う場合の接続状態図である。図３５では、マット１０ｂの所定のワード線ＷＬの各メモリセルＭＣのデータが、付随する２つのセンスアンプ列１１ｂ、１１ｃに保持されているものとする。まず、マット１０ｂの右側のセンスアンプ列１１ｃから、スイッチ部１２ｅ、マット１０ｃ、スイッチ部１２ｆ、センスアンプ列１１ｄ、スイッチ部１２ｇ、マット１０ｄ、スイッチ部１２ｈを通ってセンスアンプ列１１ｅに向かう第１の転送経路を形成するためのスイッチ制御が行われる。そして、第１の転送経路によりデータを転送することで、コピー元のセンスアンプ列１１ｃのデータを、コピー先のセンスアンプ列１１ｅにコピーすることができる。
続いて、図３６の接続状態図に示すように、マット１０ｂの左側のセンスアンプ列１１ｂから、スイッチ部１２ｃ、マット１０ｂ、スイッチ部１２ｄ、センスアンプ列１１ｃ、スイッチ部１２ｅ、マット１０ｃ、スイッチ部１２ｆを通ってセンスアンプ列１１ｄに向かう第２の転送経路を形成するためのスイッチ制御が行われる。そして、第２の転送経路によりデータを転送することで、コピー元のセンスアンプ列１１ｂのデータをコピー先のセンスアンプ列１１ｄにコピーすることができる。
図３５及び図３６の各データ転送の終了後に、マット１０ｄの所定のワード線ＷＬの各メモリセルに、コピー先のセンスアンプ列１１ｄ及び１１ｅのデータが書き戻される。これにより、マット１０ｂからマット１０ｄに１ワード分のデータがコピーされることになる。第３実施形態の制御は、通常動作時の所望のタイミングで行うことができる。
以上、３つの実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。本実施形態では、ＤＲＡＭに対して本発明を適用する場合を説明したが、これに限られず、本発明の構成を備えたメモリ及び演算回路を有する論理混載メモリに対し、広く本発明を適用することができる。また、例えば、本実施形態では、共有センスアンプ方式、１／４ピッチセルアレイ方式、１／２ピッチセルアレイ方式、あるいはセンスアンプ列１１やスイッチ部１２の様々な構成を例示したが、これらの方式・構成に限られず、多様な半導体記憶装置に対して本発明を広く適用することができる。
また、上述の３つの実施形態においては、異なるマット１０の間に形成される転送経路は、複数のビット線ＢＬのうち１本置きのビット線ＢＬを用いて接続される場合を説明したが、複数のビット線ＢＬの全てを用いて接続されるようにしてもよい。この場合、スイッチ部１２のオン・オフ制御は、図３に示す状態Ｊに基づき制御する必要がある。このように制御することで、転送経路中のビット線ＢＬの本数が２倍になり、転送経路の抵抗値は概ね半分になるので、転送速度の向上に効果がある。
この場合、前記メモリセルアレイは、前記センスアンプ列を挟んで隣接する前記単位ブロックが当該センスアンプ列を共有する共有センスアンプ方式で構成してもよい。
第１実施形態のＤＲＡＭのマットの構成のうち、１／４ピッチセルアレイ方式を採用した構成を示す図である。 第１実施形態のＤＲＡＭのマットの構成のうち、１／２ピッチセルアレイ方式を採用した構成を示す図である。 選択制御線に基づくスイッチ部のオン・オフ制御における１０通りの制御状態を示す図である。 選択制御線に基づくスイッチ部のオン・オフ制御において、センスアンプの接続状態の変化を示す図である。 図１の１／４ピッチセルアレイ方式に対応するスイッチ部の第１のレイアウト例を示す図である。 図１の１／４ピッチセルアレイ方式に対応するスイッチ部の第２のレイアウト例を示す図である。 図２の１／２ピッチセルアレイ方式に対応するスイッチ部のレイアウト例を示す図である。 第１実施形態の制御を実現するための構成が付加されたＤＲＡＭの概略構成を示すブロック図である。 第１実施形態におけるリフレッシュ制御の概要を示すフローチャートである。 第１実施形態において、マットのリフレッシュ動作を行うときの接続状態図である。 第１実施形態において、両端に位置しないマットの両方のセンスアンプ列がセンスアンプキャッシュとして使用されている場合の接続状態図である。 図１１に続いて、マットの２つのセンスアンプ列についてセンスアンプキャッシュの保持データの転送経路を形成して退避するときの接続状態図である。 図１２に続いて、リフレッシュ対象のマットのリフレッシュ動作を実行するときの接続状態図である。 図１３に続いて、退避先のセンスアンプ列から退避元のセンスアンプ列に保持データの書き戻しを行うときの接続状態図である。 第１実施形態において、左端に位置するマットの両方のセンスアンプ列がセンスアンプキャッシュとして使用されている場合の接続状態図である。 図１５に続いて、マットの右側のセンスアンプ列についてセンスアンプキャッシュの保持データの第１の転送経路を形成して退避するときの接続状態図である。 図１６に続いて、マットの左側のセンスアンプ列についてセンスアンプキャッシュの保持データの第２の転送経路を形成して退避するときの接続状態図である。 図１７に続いて、リフレッシュ対象のマットのリフレッシュ動作を実行するときの接続状態図である。 図１８に続いて、第２の転送経路を経由して退避先のセンスアンプ列からマットの左側のセンスアンプ列に保持データの書き戻しを行うときの接続状態図である。 図１９に続いて、第１の転送経路を経由して退避先のセンスアンプ列からマットの右側のセンスアンプ列に保持データの書き戻しを行うときの接続状態図である。 第１実施形態の第１の変形例において、左端のセンスアンプ列と右端のセンスアンプ列を接続する配線群とスイッチ部を設けた構成についての図１１に対応する接続状態図である。 図２１に続いて、左端のマットの２つのセンスアンプ列についてセンスアンプキャッシュの保持データの転送経路を形成して退避するときの接続状態図である。 図２２に続いて、リフレッシュ対象のマットのリフレッシュ動作を実行するときの接続状態図である。 図２３に続いて、退避先のセンスアンプ列から退避元のセンスアンプ列に保持データの書き戻しを行うときの接続状態図である。 第１実施形態の第２の変形例において、両端の２つのセンスアンプ列の保持データを退避するための専用の退避用センスアンプを設けた構成についての図１１に対応する接続状態図である。 図２５に続いて、左端のマットの２つのセンスアンプ列についてセンスアンプキャッシュの保持データの転送経路を形成して退避するときの接続状態図である。 図２６に続いて、リフレッシュ対象のマットのリフレッシュ動作を実行するときの接続状態図である。 図２７に続いて、退避先のセンスアンプ列から退避元のセンスアンプ列に保持データの書き戻しを行うときの接続状態図である。 第２実施形態のＤＲＡＭの概略構成を示すブロック図である。 第２実施形態において、リード時にマットからキャッシュメモリへの転送動作を示す接続状態図である。 図３０の転送動作に対応する信号波形を示す図である。 図３０の転送動作に関し、ビット線対に接続されるセンスアンプとその周辺部の回路構成の一例を示す図である。 図３０に続いて、リフレッシュ対象のマットのリフレッシュ動作を実行するときの接続状態図である。 第２実施形態の変形例のＤＲＡＭの概略構成を示すブロック図である。 第３実施形態において、第１の転送経路を経由してコピー元のセンスアンプ列からコピー先のセンスアンプ列への転送動作を行う場合の接続状態図である。 第３実施形態において、第２の転送経路を経由してコピー元のセンスアンプ列からコピー先のセンスアンプ列への転送動作を行う場合の接続状態図である。
符号の説明
１０、２０…マット
１１、２１…センスアンプ列
１２、１３、１４、２２…スイッチ部
１５ａ、１５ｂ…退避用センスアンプ列
１６ａ、１６ｂ…スイッチ部
３１、４１ａ、４１ｂ、５１ａ、５１ｂ…拡散層
３２、４２、５２…配線
３３、３４、３５、４３、４４、４５、５３、５４、５５…コンタクト
６０…行デコーダ
６１…列デコーダ
６２…アレイ制御回路
６３…入出力回路
６４…リフレッシュアドレスカウンタ
６５…センスアンプキャッシュフラグ
７０ａ、７０ｂ…キャッシュメモリ
７１ａ、７１ｂ…演算回路
ＷＬ…ワード線
ＢＬ…ビット線
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＳＬａ、ＳＬｂ、ＳＬｃ、ＳＬｄ…選択制御線
ＴＳａ、ＴＳｂ、ＴＳｃ、ＴＳｄ…トランジスタスイッチ
Ｗ…配線群

Claims (14)

  1. 複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイを備えた半導体記憶装置であって、
    前記メモリセルアレイを分割した複数の単位ブロックと、
    前記単位ブロックに含まれる前記複数のビット線の一端側及び他端側にそれぞれ配置され、前記メモリセルのデータをビット線対ごとに増幅する複数のセンスアンプを含む複数のセンスアンプ列と、
    それぞれの前記単位ブロックと、当該単位ブロックに付随する前記センスアンプ列との接続状態を切り替えるスイッチ手段と、
    所定の前記単位ブロックに付随する前記センスアンプ列がキャッシュメモリとして使用されるように制御した状態で、当該キャッシュメモリから前記所定の単位ブロックに付随しない退避先の前記センスアンプ列に至る転送経路を前記複数のビット線により形成するように前記スイッチ手段を制御し、前記転送経路を経由して前記キャッシュメモリの保持データの前記退避先のセンスアンプ列への退避動作を実行し、前記転送経路を逆方向に経由して前記保持データの前記キャッシュメモリへの書き戻し動作を実行する制御手段と、
    を備えることを特徴とする半導体記憶装置。
  2. 前記制御手段は、リフレッシュ対象の前記単位ブロックに付随する前記センスアンプ列が前記キャッシュメモリとして使用されるように制御した状態で、前記退避動作を実行した後、退避元の前記センスアンプ列を用いて前記リフレッシュ対象の単位ブロックのリフレッシュ動作を実行し、当該リフレッシュ動作の完了後に前記書き戻し動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記センスアンプ列に含まれる各々の前記センスアンプは、１個の前記単位ブロックに対して前記ビット線対を入力する２つの入力端子を有し、任意の前記ワード線上における前記ビット線対の２つの交点のうち一方にのみ前記メモリセルが形成されていることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記メモリセルアレイは、Ｎ個の前記単位ブロックが縦続接続されて構成され、隣接する２つの前記単位ブロックに共有されるＮ−１個の前記センスアンプ列と、前記メモリセルアレイの両端に位置する前記単位ブロックにのみ付随する非共有の２個の前記センスアンプ列とを有することを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記制御手段は、前記所定の単位ブロックが前記メモリセルアレイの両端に位置しない場合、前記所定の単位ブロックに付随する一方の前記センスアンプ列から隣接する一方の前記単位ブロックを挟んだ退避先の前記センスアンプ列に至る一方の転送経路と、前記所定の単位ブロックに付随する他方の前記センスアンプ列から隣接する他方の前記単位ブロックを挟んだ退避先の前記センスアンプ列に至る他方の転送経路と、を形成するように前記スイッチ手段を制御することを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記制御手段は、前記所定の単位ブロックが前記メモリセルアレイの一端又は他端に位置する場合、隣接する前記単位ブロックとの間で共有される前記センスアンプ列から２つの前記単位ブロックを挟んだ第１の前記センスアンプ列に至る第１の転送経路と、非共有の前記センスアンプ列から前記所定の単位ブロック及び隣接する前記単位ブロックを挟んだ第２のセンスアンプ列に至る第２の転送経路とを形成し、前記第１の転送経路を経由する前記退避動作の実行後に前記第２の転送経路を経由する前記退避動作を実行するとともに、前記第２の転送経路を経由する前記書き戻し動作の実行後に前記第１の転送経路を経由する前記書き戻し動作を実行するように制御することを特徴とする請求項４に記載の半導体記憶装置。
  7. 前記メモリセルアレイの一端の前記センスアンプ列と、前記メモリセルアレイの他端の前記センスアンプ列とを、対応する前記センスアンプの前記ビット線ごとに接続する複数の配線を含む接続手段をさらに備えたことを特徴とする請求項４に記載の半導体記憶装置。
  8. 前記接続手段に含まれる前記複数の配線は、前記各単位ブロックの前記複数のビット線が形成される配線層とは異なる配線層に形成されることを特徴とする請求項７に記載の半導体記憶装置。
  9. 前記制御手段は、前記所定の単位ブロックが前記メモリセルアレイの一端又は他端に位置する場合、隣接する前記単位ブロックとの間で共有される前記センスアンプ列から当該隣接する単位ブロックを挟んだ第１の前記センスアンプ列に至る第１の転送経路と、前記単位ブロックに付随する非共有の前記センスアンプ列から前記複数の配線を経由して他方の非共有の前記センスアンプ列に至る第２の転送経路と、を形成することを特徴とする請求項７又は８に記載の半導体記憶装置。
  10. 前記メモリセルアレイの一端の端に位置する前記単位ブロックにのみ付随する非共有のセンスアンプ列のデータを退避するための退避用センスアンプ列と、前記非共有のセンスアンプ列と前記退避用センスアンプ列との接続状態を切り替える退避用スイッチ手段とをさらに備え、
    前記制御手段は、前記所定の単位ブロックが前記メモリセルアレイの一端又は他端に位置する場合、当該単位ブロックに付随する前記非共有のセンスアンプ列から前記退避用センスアンプ列に至る転送経路を形成するように前記退避用スイッチ手段を制御し、前記退避動作及び前記書き戻し動作を実行することを特徴とする請求項４に記載の半導体記憶装置。
  11. 複数のワード線と複数のビット線の交点に形成される複数のメモリセルからなるメモリセルアレイを備えた半導体記憶装置であって、
    前記メモリセルアレイを分割して縦続接続される複数の単位ブロックと、
    前記単位ブロックに含まれる前記複数のビット線の一端側及び他端側にそれぞれ配置され、前記メモリセルのデータをビット線対ごとに増幅する複数のセンスアンプを含む複数のセンスアンプ列と、
    それぞれの前記単位ブロックと、当該単位ブロックに付随する前記センスアンプ列との接続状態を切り替える第１のスイッチ手段と、
    いずれかの前記単位ブロックに付随する２つの前記センスアンプ列のデータを保持する２つのキャッシュメモリと、
    前記メモリセルアレイの両端に位置する前記単位ブロックにのみ付随する非共有のセンスアンプ列と、前記キャッシュメモリとの接続状態を切り替える第２のスイッチ手段と、
    所定の前記単位ブロックにアクセスする際、当該単位ブロックに付随する前記センスアンプ列から前記キャッシュメモリに至る転送経路を前記複数のビット線により形成するように前記第１スイッチ手段及び前記第２のスイッチ手段を制御し、前記転送経路を経由して前記センスアンプ列のデータの前記キャッシュメモリへの転送動作を実行する制御手段と、
    を備えることを特徴とする半導体記憶装置。
  12. 前記制御手段は、リフレッシュ対象の前記単位ブロックに付随する前記センスアンプ列のデータの転送を行った後、転送元の前記センスアンプ列を用いて前記リフレッシュ対象の単位ブロックのリフレッシュ動作を実行することを特徴とする請求項１１に記載の半導体記憶装置。
  13. 前記メモリセルアレイは、Ｎ個の前記単位ブロックが縦続接続されて構成され、隣接する２つの前記単位ブロックに共有されるＮ−１個の前記センスアンプ列と、前記メモリセルアレイの両端に位置する前記単位ブロックにのみ付随する非共有の２個の前記センスアンプ列とを有し、
    一方の前記キャッシュメモリは前記メモリセルアレイの一端側に配置され、他方の前記キャッシュメモリは前記メモリセルアレイの他端側に配置されていることを特徴とする請求項１１に記載の半導体記憶装置。
  14. 前記キャッシュメモリの各々には、前記キャッシュメモリの保持データを用いて演算を行う演算回路が付随することを特徴とする請求項１１から１３のいずれかに記載の半導体記憶装置。
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