KR100768634B1

KR100768634B1 - 반도체 기억 장치

Info

Publication number: KR100768634B1
Application number: KR1020060029002A
Authority: KR
Inventors: 가즈히꼬 가지가야
Original assignee: 엘피다 메모리, 아이엔씨.
Priority date: 2005-03-31
Filing date: 2006-03-30
Publication date: 2007-10-18
Also published as: US20060221755A1; US7471558B2; US20080106964A1; CN1841552A; TWI304214B; KR20060105594A; JP2006286090A; US7317649B2; JP4400497B2; TW200703334A; CN1841552B

Abstract

본 발명의 반도체 기억 장치는, 복수의 메모리 셀로 이루어지는 하나 또는 복수의 단위 블록과, 복수의 비트선의 일단측에 배치되고 복수의 센스 앰프를 포함하는 제1 센스 앰프열과, 복수의 비트선의 타단측에 배치되고 복수의 센스 앰프를 포함하는 제2 센스 앰프열과, 복수의 비트선의 일단과 제1 센스 앰프열 간의 접속 상태를 전환하는 제1 스위치 수단과, 복수의 비트선의 타단과 제2 센스 앰프열 간의 접속 상태를 전환하는 제2 스위치 수단과, 복수의 비트선의 연장 방향에서의 대략 중앙부에 배치되고 복수의 비트선을 접속된 상태 또는 분리된 상태 중 어느 하나로 전환하는 제3 스위치 수단과, 단위 블록의 리프레시 동작 시에, 복수의 비트선이 분리된 상태로 하고 단위 블록을 제1 영역과 제2 영역으로 분할하고, 리프레시 동작 시에, 선택 워드선이 제1 영역에 속하는 경우에는 제1 스위치 수단과 제1 센스 앰프열을 이용하고, 선택 워드선이 제2 영역에 속하는 경우에는 제2 스위치 수단과 제2 센스 앰프열을 이용하도록 제어하는 리프레시 제어 수단을 포함하고 있다.

센스 앰프열, 스위치, 리프레시, 선택 워드선, 비트선, 단위 블록

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}

도 1은 본 실시형태의 DRAM의 매트의 구성 중, 인접 배치되는 매트가 센스 앰프를 공유하지 않고 1/4 피치 셀 어레이 방식을 채용한 구성을 도시하는 도면.

도 2는 본 실시형태의 DRAM의 매트의 구성 중, 인접 배치되는 매트가 센스 앰프를 공유하지 않고 1/2 피치 셀 어레이 방식을 채용한 구성을 도시하는 도면.

도 3은 본 실시형태의 DRAM의 매트의 구성 중, 공유 센스 앰프 방식 및 1/4 피치 셀 어레이 방식을 채용한 구성을 도시하는 도면.

도 4는 본 실시형태의 DRAM의 매트의 구성 중, 공유 센스 앰프 방식 및 1/2 피치 셀 어레이 방식을 채용한 구성을 도시하는 도면.

도 5는 도 1 또는 도 3의 1/4 피치 셀 어레이 방식에 대응하는 스위치 제어부의 제1 레이아웃 예를 도시하는 도면.

도 6은 도 1 또는 도 3의 1/4 피치 셀 어레이 방식에 대응하는 스위치 제어부의 제2 레이아웃 예를 도시하는 도면.

도 7은 도 2 또는 도 4의 1/2 피치 셀 어레이 방식에 대응하는 스위치 제어부의 레이아웃 예를 도시하는 도면.

도 8은 도 1∼도 4의 구성에 있어서의 중앙의 스위치 제어부의 레이아웃 예를 도시하는 도면.

도 9는 본 실시형태의 DRAM에 있어서의 리프레시 동작 시의 신호 파형도.

도 10은 본 실시형태의 DRAM에 있어서의 리프레시 동작 시의 스위치 제어의 상태를 도시하는 도면.

도 11은 본 실시형태의 DRAM의 리프레시 동작에 앞장서는 프리차지 동작을 행할 때의 접속 상태도.

도 12는 본 실시형태의 DRAM의 리프레시 동작 중 전반의 리프레시 사이클의 접속 상태도.

도 13은 본 실시형태의 DRAM의 리프레시 동작 중 후반의 리프레시 사이클의 접속 상태도.

<도면의 주요부분에 대한 부호의 설명>

10 : 매트

10L : 좌측 영역

10R : 우측 영역

11L, 11R : 센스 앰프열

12L, 12R, 12C : 스위치 제어부

MC : 메모리셀

WL0, WL1, WL2, WL3 : 워드선

BL0, BL1, BL2, BL3 : 비트선

SL0, SL1, SL2, SL3, SL4 : 선택 제어선

TS0, TS1, TS2, TS3, TS4, TS5 : 트랜지스터 스위치

[특허문헌1] 일본 특허 공개 2004-103657호 공보

본 발명은, 메모리 셀 어레이의 데이터를 유지하기 위한 리프레시 동작을 실행하는 반도체 기억 장치에 관한 것으로, 특히, 비트선의 접속 상태를 스위치 수단을 이용해서 적절하게 전환 제어해서 리프레시 동작을 행하는 반도체 기억 장치에 관한 것이다.

DRAM등의 반도체 기억 장치의 일반적인 구성으로서, 메모리 셀 어레이를 복수의 뱅크로 구분하고, 각 뱅크를 복수의 단위 블록으로 더욱 분할 배치하는 구성이 알려져 있다. 각각의 단위 블록에서는, 복수의 워드선과 복수의 비트선의 교점에 형성된 메모리 셀에 의해 데이터가 기억 유지된다. 종래의 DRAM에서는, 예를 들면, 단위 블록의 양측에 다수의 센스 앰프로 이루어지는 센스 앰프열이 배치되어 있다. 또한, 단위 블록과 센스 앰프열의 사이에 스위치를 설치한 구성도 제안되어 있다(예를 들면, 특허문헌 1 참조).

한편, DRAM에 기억되는 데이터를 유지하기 위해서는, 소정의 시간 간격으로 리프레시 동작을 실행할 필요가 있다. 리프레시 동작의 제어는, 단위 블록 내의 복수의 비트선의 프리차지를 행한 후, 리프레시 대상으로서 선택된 워드선을 활성화하고, 이 선택 워드선 상의 메모리 셀로부터 비트선을 통해서 판독한 데이터를 상기의 센스 앰프열에서 증폭해서 메모리 셀에 재기입하도록 행해진다. 휴대 용도의 DRAM등에서는 저소비전력화의 요망이 강하고, 특히 대기 시의 셀프 리프레시 동작의 소비 전류를 충분히 억제하는 것이 과제로 되어 있다. 그것을 위해서는, 셀프 리프레시 동작 시에 DRAM의 전류를 저감함과 함께, 셀프 리프레시의 간격을 연장하는 것이 기대되고 있다.

그러나, 각각의 단위 블록에 포함되는 비트선에는 다수의 메모리 셀이 형성되어 있으므로, 그것에 따라 비트선의 용량이 커져서, 셀프 리프레시 시에 필요한 충방전 전류가 증대한다. 또한, 비트선의 용량에 의해 센스 앰프의 센스 마진을 크게 할 수 없고, 셀프 리프레시의 간격을 충분히 길게 설정할 수 없게 된다. 이들 요인에 의해, 셀프 리프레시 동작 시의 소비 전류가 크게 되는 것은 피할 수 없다. 한편, 셀프 리프레시시의 전류를 저감하기 위해서는, 단위 블록 자체를 작은 사이즈로 구성해서 비트선의 용량을 작게하면 된다. 그러나, 전체의 메모리 셀 어레이를 다수의 단위 블록으로 분할하는 구성을 채용하면, 센스 앰프열을 많이 설치할 필요가 생긴다. 따라서, 전체의 회로 규모가 증가하고, 이에 따라 칩 면적이 커지는 것이 문제된다.

본 발명의 목적은, 반도체 기억 장치의 회로 규모의 증가에 의해 칩 면적의 오버헤드를 증대시키지 않고, 리프레시 동작 시에 비트선의 충방전 전류를 억제하고, 또한 리프레시 간격의 연장을 가능하게 하여, 리프레시 전류를 저감 가능한 반도체 기억 장치를 제공하는 것에 있다.

본 발명의 반도체 기억 장치의 양태는, 메모리 셀 어레이에 배치되는 복수의 워드선과 복수의 비트선의 교점에 형성되는 복수의 메모리 셀로 이루어지는 하나 또는 복수의 단위 블록과, 상기 복수의 비트선의 일단측에 배치되고, 상기 단위 블록에 속하는 상기 복수의 비트선을 통해서 상기 메모리 셀의 데이터를 증폭하는 복수의 센스 앰프를 포함하는 제1 센스 앰프열과, 상기 복수의 비트선의 타단측에 배치되고, 상기 단위 블록에 속하는 상기 복수의 비트선을 통해서 상기 메모리 셀의 데이터를 증폭하는 복수의 센스 앰프를 포함하는 제2 센스 앰프열과, 상기 복수의 비트선의 일단과 상기 제1 센스 앰프열 간의 접속 상태를 전환하는 제1 스위치 수단과, 상기 복수의 비트선의 타단과 상기 제2 센스 앰프열 간의 접속 상태를 전환하는 제2 스위치 수단과, 상기 복수의 비트선의 연장 방향에서의 대략 중앙부에 배치되고, 상기 복수의 비트선이 일단과 타단의 사이에서 접속된 상태 또는 분리된 상태 중 어느 하나로 전환하는 제3 스위치 수단과, 상기 단위 블록의 리프레시 동작 시에, 상기 제3 스위치 수단에 의해 상기 복수의 비트선이 분리된 상태로 하고, 상기 단위 블록을 상기 복수의 비트선의 일단측의 제1 영역과 상기 복수의 비트선의 타단측의 제2 영역으로 분할하고, 리프레시 대상인 선택 워드선이 상기 제1 영역에 속하는 경우에는 상기 제1 스위치 수단과 상기 제1 센스 앰프열을 이용해서 상기 리프레시 동작을 행함과 함께, 상기 선택 워드선이 상기 제2 영역에 속하는 경우에는 상기 제2 스위치 수단과 상기 제2 센스 앰프열을 이용해서 상기 리프레시 동작을 행하도록 제어하는 리프레시 제어 수단을 포함하고 있다.

본 발명의 양태에 따르면, 단위 블록의 양측에 제1, 제2 센스 앰프열을 배치하고, 각각 제1, 제2 스위치 수단으로 전환 가능하게 하고, 제3 수단에 의해 단위 블록을 중앙부에서 분할 가능하게 구성된다. 리프레시 동작 시에는, 제3 수단에 의해 단위 블록을 2개의 영역으로 분할한 상태로 하고, 선택 워드선이 속하는 영역 측에 있는 센스 앰프열을 이용해서 복수의 비트선을 리프레시하도록 제어된다. 이에 의해, 리프레시 동작 시에 각각의 센스 앰프열에 접속되는 비트선은, 단위 블록 내에서 차지하는 길이에 비교해서 대강 반의 길이가 되므로, 그에 따라서 비트선의 용량을 반감할 수 있다. 따라서, 비트선의 충방전 전류를 감소시킴과 함께, 센스 앰프에 있어서의 센스 마진을 증가시켜, 리프레시의 간격을 연장할 수 있다. 이 경우, 칩 위에 제3 스위치 수단을 설치하기만 해도 되어, 회로 규모가 큰 센스 앰프열을 늘릴 필요는 없으므로, 칩 면적의 오버헤드를 증대시키지 않고, 리프레시 전류를 유효하게 저감 가능하게 된다.

본 발명에서, 상기 리프레시 제어 수단은, 상기 복수의 비트선의 프리차지 동작을 행한 후, 상기 제1 또는 제2 센스 앰프열을 이용해서 상기 복수의 비트선을 반수씩 2회의 리프레시 사이클로 나누어서 상기 리프레시 동작을 행하도록 제어하여도 된다.

본 발명에서, 상기 메모리 셀 어레이는, 상기 제1 또는 제2 센스 앰프열을 사이에 두고 인접하는 상기 단위 블록이 해당 센스 앰프열을 공유하는 공유 센스 앰프 방식으로 구성하여도 된다.

본 발명에서, 상기 제1, 제2, 제3 스위치 수단은, 각각의 온/오프 제어를 행 하는 선택 제어선이 게이트에 접속된 트랜지스터 스위치로 구성하여도 된다.

본 발명에서, 상기 제1 센스 앰프열 및 상기 제2 센스 앰프열에 포함되는 각각의 상기 센스 앰프는, 2개의 상기 비트선으로 이루어지는 비트선쌍을 입력하는 2개의 입력 단자를 갖고, 상기 단위 블록의 임의의 상기 워드선 상에 있어서의 상기 비트선쌍의 2개의 교점 중 한 쪽에만 상기 메모리 셀이 형성되어 있어도 된다.

본 발명에서, 상기 메모리 셀 어레이를 1/4 피치 셀 어레이 방식으로 구성하고, 상기 제1 및 제2 스위치 수단은, 상기 각각의 센스 앰프의 상기 2개의 입력 단자에 대하여, 인접하는 4개 1조의 비트선 중의 홀수번째의 비트선쌍의 접속 상태와 짝수번째의 비트선쌍의 접속 상태를, 각각 전환 가능하게 구성하여도 된다.

본 발명에서, 상기 메모리 셀 어레이를 1/2 피치 셀 어레이 방식으로 구성하고, 상기 제1 및 제2 스위치 수단은, 상기 각각의 센스 앰프의 상기 2개의 입력 단자에 대하여, 인접하는 4개 1조의 비트선 중, 한 쪽측에서 인접하는 2개의 비트선으로 이루어지는 비트선쌍의 접속 상태와, 다른 쪽측에서 인접하는 2개의 상기 비트선으로 이루어지는 비트선쌍의 접속 상태를, 각각 전환 가능하게 구성하여도 된다.

본 발명에서, 상기 리프레시 제어 수단은, 상기 제1 영역의 선택 워드선과 상기 제2 영역의 선택 워드선의 쌍방을 리프레시 대상으로 하고, 상기 제1 스위치 수단과 상기 제1 센스 앰프열을 이용한 리프레시 동작과, 상기 제2 스위치 수단과 상기 제2 센스 앰프열을 이용한 리프레시 동작을, 동일한 타이밍에서 행하도록 제어하여도 된다.

본 발명에서, 상기 제1 및 제2 영역은, 상기 단위 블록에 속하는 상기 복수의 워드선 중 반수의 워드선이 속하는 영역으로 하여도 된다.

본 발명에서, 상기 리프레시 제어 수단은, 대기 시에 데이터를 유지하기 위해 소정의 간격으로 셀프 리프레시 동작을 실행 제어하여도 된다.

이상 설명한 바와 같이 본 발명에 따르면, 반도체 기억 장치에 있어서 단위 블록의 양측에 센스 앰프열을 배치하고, 그 단위 블록을 중앙부에서 분리할 수 있도록 구성하고, 리프레시 동작 시에 선택 워드선이 속하는 영역의 측의 센스 앰프열을 이용해서 각 비트선을 리프레시하도록 제어가 행해진다. 이러한 구성에 의해, 리프레시 시에 각각의 센스 앰프에 접속되는 비트선의 길이가 대강 반으로 된다. 따라서, 비트선의 용량은 반감하고, 그 충방전 전류를 감소시킬 수 있음과 함께, 센스 앰프의 센스 마진을 증가시켜서 리프레시의 간격을 연장 가능하게 된다. 이들 효과와 더불어, 센스 앰프열등의 회로 규모의 증가에 따른 칩 면적의 증대를 피하면서, 리프레시 전류를 대폭 저감 가능하게 된다.

본원 발명의 상기 목적 및 그 외의 목적, 특징 및 장점은 첨부 도면과 결부하여 후술된 바람직한 실시예의 상세한 설명의 관점에서 더욱 명확해질 것이다.

<발명의 상세한 설명>

본 발명의 적합한 실시형태에 대해서 도면을 참조하면서 설명한다. 이하에서는, 반도체 기억 장치로서의 DRAM에 대하여, 본 발명을 적용할 경우의 형태를 설명한다. 처음에 본 실시형태의 DRAM에 있어서의 주요부 구성에 대해서 도 1∼도 4를 참조하면서 설명한다.

도 1∼도 4에는, 어느 것이나 본 실시형태의 DRAM의 메모리 셀 어레이를 분할한 단위 블록으로서의 매트(10)와 그 주변 부분에 관한 것으로, 4종의 서로 다른 구성을 각각 도시하고 있다. 도 1과 도 2는, 인접하는 매트(10)가 센스 앰프를 공유하지 않는 구성이며, 도 3 및 도 4는 인접하는 매트(10)가 센스 앰프를 공유하는 공유 센스 앰프 방식을 채용한 구성이다. 또한, 도 1과 도 3은 1/4 피치 셀 어레이 방식으로 불리는 구성이며, 도 2와 도 4는 1/2 피치 셀 어레이 방식으로 불리는 구성이다. 이들 1/4 피치 셀 어레이 방식, 1/2 피치 셀 어레이 방식의 상세 내용에 대해서는 후술한다.

우선, 도 1의 구성에 대해서 설명한다. 또한, 매트(10)와 그 주변 부분에 관해서는, 도 1과 도 3의 구성에서 기본적으로 공통되므로, 도 3의 구성에 관해서도 이하의 설명에서 대용한다. 도 1에서는, 복수의 워드선 WL과 그것에 직교하는 복수의 비트선 BL이 속하는 범위에 매트(10)가 구성되어 있다. 도 1∼도 4에 있어서는 설명의 편의상, 하나의 매트(10)에 16개의 워드선 WL과 16개의 비트선 BL이 포함되는 예를 도시하고 있지만, 일반적으로는 m개의 워드선 WL과 n개의 비트선 BL수를 배열하여, 원하는 크기의 매트(10)를 구성할 수 있다.

여기에서, 도 1에 나타내는 매트(10)는, 후술하는 스위치 제어부(12C)를 사이에 두고 2개의 영역(10L, 10R)으로 구분되어 있다. 즉, 8개의 워드선 WL로 이루어지는 한 쪽의 영역(도면에서, 좌측)과, 8개의 워드선 WL로 이루어지는 다른 쪽의 영역(10R)(도면에서, 우측)이다. 이들 2개의 영역(10L, 10R)과 스위치 제어부(12C)의 역할 및 기능에 대해서는 후술한다.

매트(10)의 내부에는, 워드선 WL과 비트선 BL의 모든 교점 중 반수에 상당하는 교점에 메모리셀 MC가 형성되어 있다. 즉, m개의 워드선 WL과 n개의 비트선 BL에 의해 m×n개의 교점이 존재하는 경우에는, m×n/2개의 메모리셀 MC가 형성되어, 매트(10) 전체에서 m×n/2비트의 정보를 기억할 수 있다. 각각의 메모리셀 MC은, 1개의 MOS 트랜지스터와 1개의 캐패시터를 포함하고, 축적 전하에 의해서 1비트의 정보를 기억 유지한다. 매트(10)에서, 메모리셀 MC가 형성되는 교점과 형성되지 않는 교점은, 소정의 패턴을 따라서 규칙적인 배치로 되어 있다.

워드선 WL과 비트선 BL에 있어서의 메모리셀 MC의 배치는, 4개 간격의 같은 패턴을 반복하는 배치로 되어 있다. 여기에서, 도 1에 도시한 바와 같이 4종의 패턴에 대응하는 워드선 WL0, WL1, WL2, WL3과, 4종의 패턴에 대응하는 비트선 BL0, BL1, BL2, BL3을 각각 구별 가능하게 표기하고 있다. 예를 들면, 4개의 비트선 BL 중 도 1의 최상부에 위치하는 비트선 BL0의 경우에는, 메모리셀 MC가 형성되는 2개의 교점과 메모리셀 MC가 형성되지 않는 2개의 교점이 반복하는 패턴으로 되어 있다. 또한, 2 번째에 위치하는 비트선(BL1)은, 비트선 BL0의 패턴이 1개 우측으로 시프트한 배치로 되고, 이하, 3번째, 4번째에 위치하는 각 비트선(BL2, BL3)에 대해서도 순서대로 1개씩 패턴이 시프트해 가는 배치로 된다. 워드선 WL에 관해서도 마찬가지로서, 워드선 WL0∼WL3의 순으로 1개씩 패턴이 시프트한 배치로 된다.

이렇게, 도 1의 구성은, 4개의 워드선 WL이 반복 단위(1피치)로 되어서 배치되고, 인접하는 비트선 BL이 상기 피치에 대하여 1/4만큼 어긋난 배치로 되므로, 1/4 피치 셀 어레이 방식이라고 부르고 있다. 또한, 도 1에 도시한 바와 같이 매 트(10)에 있어서의 메모리셀 MC의 배치는, 2개의 영역(10L, 10R)에서는 동일한 패턴으로 되어 있다.

한편, 매트(10)의 주위에는, 각각 소정수의 센스 앰프 SA로 이루어지는 2개의 센스 앰프열(11L, 11R)과, 5개의 선택 제어선(SL0∼SL4)과, 이들 선택 제어선(SL0∼SL4)에 의해 온/오프를 전환 제어되는 다수의 트랜지스터 스위치로 이루어지는 스위치 제어부(12L, 12R, 12C)이 설치되어 있다. 이 중, 매트(10)의 영역(10L) 측(도면에서, 좌측)에는, 하나의 센스 앰프열(11L)과, 선택 제어선(SL0, SL1)과, 소정수의 트랜지스터 스위치(TS0, TS1)를 포함하는 스위치 제어부(12L)가 배치되고, 매트(10)의 영역(10R) 측(도면에서, 우측)에는, 하나의 센스 앰프열(11R)와, 선택 제어선(SL2, SL3)과, 소정수의 트랜지스터 스위치(TS2, TS3)을 포함하는 스위치 제어부(12R)가 배치되어 있다. 또한, 매트(10)의 중앙부에는, 선택 제어선(SL4)과, 소정수의 트랜지스터 스위치(TS4, TS5)를 포함하는 스위치 제어부(12C)가 배치되어 있다. 이렇게, 매트(10)와 그 주위는, 도 1의 좌우에서 대칭적인 배치로 되어 있다.

도 1의 좌측에서는, 스위치 제어부(12L)(제1 스위치 수단)이, 센스 앰프열(11L)(제1 센스 앰프열)에 포함되는 각각의 센스 앰프 SA와 영역(10L)(제1 영역)의 비트선 BL의 일단의 사이에 배치된다. 또한, 도 1의 우측에서는, 스위치 제어부(12R)(제2 스위치 수단)가, 센스 앰프열(11R)(제2 센스 앰프열)에 포함되는 각각의 센스 앰프 SA와 영역(10R)(제2 영역)의 비트선 BL의 타단의 사이에 배치된다. 이 경우, 도 1의 좌측의 센스 앰프열(11L)에는 트랜지스터 스위치(TS0) 또는 트랜지스 터 스위치(TS1)가 접속됨과 함께, 도 1의 우측의 센스 앰프열(11R)에는 트랜지스터 스위치(TS2) 또는 트랜지스터 스위치(TS3)이 접속되는 상태에 있다.

중앙의 스위치 제어부(12C)(제3 스위치 수단)은, 양측의 각 영역(10L, 10R)의 상호 대응하는 비트선 BL의 사이에 배치된다. 이에 의해, 4개 1조의 비트선 BL중, 홀수번째의 비트선(BL0, BL2)은, 트랜지스터 스위치(TS4)을 경유해서 양측의 트랜지스터 스위치(TS1, TS2)의 사이에 접속됨과 함께, 짝수번째의 비트선(BL1, BL3)은, 트랜지스터 스위치(TS5)을 경유해서 양측의 트랜지스터 스위치(TS0, TS3)의 사이에 접속되는 배치로 된다.

센스 앰프열(11L, 11R)에 포함되는 센스 앰프 SA는, 어느것이나 2개의 입력 단자를 갖고 있다. 좌측의 센스 앰프열(11L)의 각 센스 앰프 SA는, 2개의 입력 단자가 모두 양방의 트랜지스터 스위치(TS0, TS1)에 접속되고, 우측의 센스 앰프열(11R)의 각 센스 앰프 SA는, 2개의 입력 단자가 모두 양방의 트랜지스터 스위치(TS2, TS3)에 접속되어 있다. 이에 의해, 센스 앰프열(11L, 11R)에 포함되는 모든 센스 앰프 SA에는, 4개 1조의 비트선 BL을 선택적으로 접속 가능하게 되어 있다.

선택 제어선(SL0∼SL4)에는, 각각 상이한 제어 신호가 인가된다. 양측의 스위치 제어부(12L, 12R)에 포함되는 트랜지스터 스위치(TS0∼TS3)의 각 게이트에는, 이 순서대로 선택 제어선(SL0∼SL3)이 인가되어, 각각의 제어 신호에 따라서 온/오프 제어된다. 또한, 중앙의 스위치 제어부(12C)에 포함되는 트랜지스터 스위치(TS4, TS5)의 각 게이트에는, 모두 선택 제어선(SL4)이 인가되어, 공통의 제어 신호에 따라서 동시에 온/오프 제어된다. 각각의 트랜지스터 스위치(TS0∼TS5)은 어 느것이나, 선택 제어선(SL0∼SL4)을 통해서 인가되는 제어 신호가 하이일 때에 온으로 되고, 같은 제어 신호가 로우일 때에 오프로 되도록 제어된다.

다음으로, 도 2의 구성에 대해서 설명한다. 도 2에 있어서도, 도 1과 같이 복수의 워드선 WL과 복수의 비트선 BL을 포함하는 범위에 매트(20)가 형성되어 있다. 또한, 워드선 WL과 비트선 BL의 모든 교점 중 반수에 상당하는 교점에 메모리셀 MC가 형성되는 점은, 도 1과 공통이지만, 메모리셀 MC의 배치가 다르다. 즉, 도 2의 구성은, 4개의 워드선 WL이 반복 단위(1 피치)로 되어서 배치되고, 인접하는 비트선 BL이 상기 1 피치에 대하여 1/2(메모리셀 MC 2개분)만큼 어긋난 배치로 되므로, 1/2 피치 셀 어레이 방식이라고 부르고 있다.

매트(20)는, 도 1의 매트(10)와 같이 각각 8개의 워드선 WL로 이루어지는 2개의 영역(20L, 20R)으로 구분되어 있다. 매트(20)의 주위에는, 각각 소정수의 센스 앰프 SA로 이루어지는 2개의 센스 앰프열(21L, 21R)과, 5개의 선택 제어선(SL0∼SL4)과, 이들 선택 제어선(SL0∼SL4)에 의해 온/오프를 전환 제어되는 다수의 트랜지스터 스위치로 이루어지는 스위치 제어부(22L, 22R, 22C)가 설치되어 있다. 이 경우, 도 2에 있어서의 각 구성 요소는 도 1과 공통되지만, 매트(20)의 메모리셀 MC의 배치의 상위함을 반영하여, 도 1과는 다른 접속이 이루어져 있다.

구체적으로는, 4개 1조의 비트선 BL중, 인접하는 비트선 BL0, BL1이 트랜지스터 스위치(TS4, TS5)를 경유해서 양측의 트랜지스터 스위치(TS1, TS2)의 사이에 접속됨과 함께, 인접하는 비트선(BL2, BL3)이 트랜지스터 스위치(TS4, TS5)를 경유해서 양측의 트랜지스터 스위치(TS0, TS3)의 사이에 접속되어 있다. 그리고, 좌측 의 센스 앰프열(21L)의 각 센스 앰프 SA는, 2개의 입력 단자가 모두 양방의 트랜지스터 스위치(TS0, TS1)에 접속되고, 우측의 센스 앰프열(21R)의 각 센스 앰프 SA는, 2개의 입력 단자가 모두 양방의 트랜지스터 스위치(TS2, TS3)에 접속되어 있다.

이렇게, 도 2의 구성을 도 1의 구성과 비교하면, 센스 앰프 SA의 2개의 입력 단자에 접속되는 비트선 BL의 조합이 서로 다르다. 도 2의 구성의 경우에는, 센스 앰프 SA의 2개의 입력 단자에는, 비트선(BL0, BL2)으로 이루어지는 비트선쌍이나, 혹은 비트선(BL1, BL3)으로 이루어지는 비트선쌍 중 어느 하나가 접속된다. 이러한 조합으로 비트선쌍을 구성했을 때도, 도 1의 경우와 같이 임의의 워드선 WL을 선택했을 때에 센스 앰프 SA의 한 쪽의 입력 단자에만 메모리셀 MC가 접속된다.

다음으로, 도 3 및 도 4의 공유 센스 앰프 방식을 채용한 구성에 대해서 설명한다. 기본적으로, 도 3에 있어서의 각 구성 요소는 도 1과 공통되고, 도 4에 있어서의 각 구성 요소는 도 2와 공통된다. 이 경우의 상위점은, 2개의 센스 앰프열(11L, 11R)이, 인접하는 2개의 매트(10)에 공유되는 점에 있다. 예를 들면, 도 3에 있어서의 좌측의 센스 앰프열(11L)은, 우측의 2개의 입력 단자 외에 좌측의 2개의 입력 단자를 갖고, 좌측에서 도시하지 않은 다른 매트(10)의 우측에 위치하는 스위치 제어부(12R)를 통해서 접속된다. 즉, 도 3에 나타내는 구성의 양측에 있어서 같은 구성을 반복하는 패턴으로 된다. 이것은 도 4에 대해서도 마찬가지다. 이렇게 구성함으로써, 센스 앰프열(11L 또는 11R)(21L 또는 21R)의 양측의 스위치 제어부(12L, 12R)(22L, 22R)를 적절하게 제어하여, 인접 배치되는 2개의 매트 (10)(20)가 양자 사이의 하나의 센스 앰프열(11L 또는 11R)(21L 또는 21R)을 구분하여 사용할 수 있다.

다음으로, 본 실시형태를 반도체 칩 위에 구성하는 경우의 스위치 제어부(12L, 12R, 12C)의 레이아웃 예를 설명한다. 도 5는, 도 1 또는 도 3의 1/4 피치 셀 어레이 방식에 대응하는 스위치 제어부(12L)의 제1 레이아웃 예를 도시하고 있다. 도 5의 레이아웃에는, 스위치 제어부(12L) 중, 도 1의 좌측의 센스 앰프열(11L)에 포함되는 2개의 센스 앰프 SA에 접속되는 트랜지스터 스위치(TS0, TS1)와 그 주변부가 포함된다. 한쌍의 트랜지스터 스위치(TS0, TS1)는, 일체형의 MOS 트랜지스터로 구성된다. 도 5에 나타내는 범위에는, MOS 트랜지스터에 대응해서 형성된 사각 형상의 4개의 확산층(31)이 일렬로 배치되고, 한 쌍의 트랜지스터 스위치(TS0, TS1)를 전부 4조 구성할 수 있다.

각각의 확산층(31)에서는, 평행하게 배치된 2개의 선택 제어선(SL0, SL1)이 게이트 전극으로 되고, 선택 제어선(SL0, SL1)의 사이의 소스 S와 그 양측의 2개의 드레인 D가 형성된다. 확산층(31)의 소스 S에는, 센스 앰프 SA의 한 쪽의 입력 단자에 접속되는 배선(32)이 컨택트(33)를 통해서 접속되어 있다. 확산층(31)의 한 쪽의 드레인 D에는, 홀수번째의 비트선(BL0, BL2)이 컨택트(34)를 통해서 접속된다. 또한, 확산층(31)의 다른 쪽의 드레인 D에는, 짝수번째의 비트선(BL1, BL3)이 컨택트(35)를 통해서 접속된다. 전술한 바와 같이, 1개 간격으로 배치된 2개의 비트선 BL이, 하나의 센스 앰프 SA에 접속되는 비트선쌍을 구성한다.

도 5의 레이아웃에서는, 각각의 확산층(31)은, 비트선 BL의 2개분의 간격으 로 배치할 수 있는 사이즈로 형성할 필요가 있다. 그 때문에, 전체의 레이아웃 면적을 작게 할 수 있지만, 확산층(31)의 사이즈에 의존하는 MOS 트랜지스터의 채널 폭은 제약을 받게 된다.

도 6은, 도 1 또는 도 3의 1/4 피치 셀 어레이 방식에 대응하는 스위치 제어부(12L)의 제2 레이아웃 예를 도시하고 있다. 도 6의 레이아웃에는, 스위치 제어부(12L) 중, 도 5와 같은 구성 요소로서, 4개의 확산층(41)(41a, 41b)과, 4조의 한쌍의 트랜지스터 스위치(TS0, TS1)를 구성하는 MOS 트랜지스터가 포함되지만, 도 5와 비교해서 확산층(41)의 형상과 배치에 차이가 있다. 즉, 각각의 확산층(41)이 일렬로 배치되지 않고, 2개의 확산층(41a) 및 2개의 확산층(41b)이 상호 어긋난 위치에 형성되고, 2 열의 배치로 되어 있다.

선택 제어선(SL0, SL1)은, 한 쪽의 확산층(41a)의 게이트 전극과 다른 쪽의 확산층(41b)의 게이트 전극으로 되기 때문에, 각각 2개씩 합쳐서 4개가 평행하게 배치된다. 각각의 확산층(41a, 41b)에는, 선택 제어선(SL0, SL1)의 사이의 소스 S와 그 양측의 2개의 드레인 D가 형성된다. 확산층(41a, 41b)의 소스 S에는, 센스 앰프 SA의 한 쪽의 입력 단자에 접속되는 배선(42)이 컨택트(43)을 통해서 접속된다. 확산층(41a, 41b)의 한 쪽의 드레인 D에는, 홀수번째의 비트선(BL0, BL2)이 컨택트(44)를 통해서 접속된다. 또한, 확산층(41a, 41b)의 다른 쪽의 드레인 D에는, 짝수번째의 비트선(BL1, BL3)이 컨택트(45)를 통해서 접속된다. 이렇게, 도 6에 있어서의 비트선쌍은 도 5와 마찬가지의 조합으로 구성된다.

그러나, 도 6의 레이아웃에서는, 도 5의 레이아웃과는 달리, 각각의 확산층 (41a, 41b)을 비트선 BL의 4개 건너의 간격으로 배치할 수 있는 사이즈로 형성할 수 있다. 확산층(41a, 41b)의 배치가 2열로 된 분만큼 비트선 BL의 연장 방향에서 필요한 사이즈가 커져서, 전체의 레이아웃 면적은 커지지만, MOS 트랜지스터의 채널 폭을 충분히 크게 할 수 있다. 따라서, 스위치 제어부(12L)의 MOS 트랜지스터에 충분한 전류를 흘릴 수 있어서, 동작 속도의 면에서도 유리한 구성으로 된다.

도 7은, 도 2 또는 도 4의 1/2 피치 셀 어레이 방식에 대응하는 스위치 제어부(22L)의 레이아웃 예를 도시하고 있다. 도 7의 레이아웃에는, 스위치 제어부(22L) 중, 도 2의 좌측의 센스 앰프열(21L)에 포함되는 2개의 센스 앰프 SA에 접속되는 트랜지스터 스위치(TS0, TS1)와 그 주변부가 포함되어 있다. 이 경우, MOS 트랜지스터에 대응하는 확산층(51a, 51b)의 형상과 배치 및 선택 제어선(SL0, SL1)의 구성은, 도 6의 레이아웃과 공통되고 있다.

각각의 확산층(51a, 51b)에서는, 선택 제어선(SL0, SL1)이 게이트 전극으로 되고, 선택 제어선(SL0, SL1)의 사이의 소스 S와 그 양측의 2개의 드레인 D가 형성된다. 확산층(51a, 51b)의 소스 S에는, 센스 앰프 SA의 한 쪽의 입력 단자에 접속되는 배선(52)이 컨택트(53)를 통해서 접속된다. 확산층(51a, 51b)의 양측의 2개의 드레인 D에는, 각각 비트선 BL이 컨택트(54, 55)를 통해서 접속되고, 그 2개의 비트선 BL이 상호 1개 간격으로 배치되는 관계에 있다. 이렇게, 도 7의 레이아웃은, 도 2의 구성을 반영하고, 인접하는 2개의 비트선 BL이 비트선쌍을 구성하는 레이아웃을 실현하고 있다.

또한, 도 7의 레이아웃에서, 전체의 레이아웃 면적을 커지지만, MOS 트랜지 스터의 채널 폭을 크게 할 수 있는 점에 관해서는, 도 6의 레이아웃과 마찬가지이다.

다음으로 도 8은, 도 1∼도 4의 구성에 있어서의 중앙의 스위치 제어부(12C)(22C)의 레이아웃 예를 도시하고 있다. 스위치 제어부(12C)(22C)에 관해서는, 1/4 피치 셀 어레이 방식과 1/2 피치 셀 어레이 방식에서 공통인 레이아웃으로 된다. 도 8의 레이아웃에는, 스위치 제어부(12C)에 있어서의 2개의 트랜지스터 스위치(TS4, TS5)와 그 주변부가 포함된다. 트랜지스터 스위치(TS4, TS5)는, 각각이 독립적인 MOS 트랜지스터로 구성된다. 도 8에 나타내는 범위에는, 트랜지스터 스위치(TS4)의 MOS 트랜지스터에 대응하는 사각 형상의 확산층(61a)와, 트랜지스터 스위치(TS5)의 MOS 트랜지스터에 대응하는 사각 형상의 확산층(61b)이 나란히 배치되고, 전부 8개의 확산층(61a, 61b)이 배치되어 있다.

도 8에 도시한 바와 같이 선택 제어선(SL4)은 2개 병렬로 배치되고, 한 쪽이 확산층(61a)의 게이트 전극으로 되고, 다른 쪽이 확산층(61b)의 게이트 전극으로 된다. 확산층(61a)에서는, 선택 제어선(SL4)의 양측의 소스 드레인 영역에 컨택트(62a, 63a)가 마련된다. 한 쪽의 컨택트(62a)를 통하여, 좌측의 스위치 제어부(12L)를 향하는 홀수번째의 비트선(BL0, BL2)이 접속됨과 함께, 다른 쪽의 컨택트(63a)를 통하여, 우측의 스위치 제어부(12R)를 향하는 홀수번째의 비트선(BL0, BL2)이 접속된다. 또한, 확산층(61b)에서는, 선택 제어선(SL4)의 양측의 소스 드레인 영역에 컨택트(62b, 63b)가 마련된다. 한 쪽의 컨택트(62b)를 통하여, 좌측의 스위치 제어부(12L)를 향하는 짝수번째의 비트선(BL1, BL3)이 접속됨과 함께, 다른 쪽의 컨택트(63b)를 통하여, 우측의 스위치 제어부(12R)를 향하는 짝수번째의 비트선(BL1, BL3)이 접속된다.

도 8의 레이아웃에서는, 각각의 확산층(61a, 61b)은, 비트선 BL의 2개분의 간격으로 배치할 수 있는 사이즈로 형성되므로, MOS 트랜지스터의 채널 폭의 제약은 도 5의 레이아웃과 마찬가지로 된다.

다음으로, 도 9∼도 13을 참조해서 본 실시형태의 DRAM의 리프레시 동작에 대해서 설명한다. 이하에서는, 1/4 피치 방식을 채용한 도 1의 구성의 DRAM을 전제로 하여, 데이터 유지를 위해서 소정의 시간 간격으로 리프레시를 행할 때의 제어의 흐름을 설명한다. 도 9는, 본 실시형태의 DRAM에 있어서의 리프레시 동작 시의 신호 파형도이며, 도 10은, 리프레시 동작 시의 스위치 제어의 상태를 나타내는 도면이며, 도 11∼도 13은, 리프레시 동작 시의 스위치 제어에 따라서 변화되는 접속 상태도이다.

여기에서, 본 실시형태의 DRAM에 있어서의 통상 동작은, 일반적인 구성의 DRAM과 마찬가지의 동작으로 된다. 즉, 선택 제어선(SL4)에 의해 중앙의 스위치 제어부(12C)의 2개의 트랜지스터 스위치(TS4, TS5)를 온으로 제어하고, 매트(10)의 2개의 영역(10L, 10R)의 비트선 BL끼리가 상호 접속되는 상태로 한다. 동시에 좌우의 스위치 제어부(12L, 12R)에 있는 트랜지스터 스위치(TS0∼TS3) 중, 예를 들면 트랜지스터 스위치(TS1, TS3)를 오프로 제어한다. 따라서, 매트(10)의 임의의 메모리셀 MC의 판독 또는 기입 동작은, 스위치 제어부(12C)와 트랜지스터 스위치(TS1, TS3)가 없는 종래의 구성과 마찬가지의 제어로 행할 수 있다.

이것에 대하여, 본 실시형태의 DRAM의 리프레시 동작은, 종래의 구성과는 다른 제어로 행해진다. 본 실시형태에서는, 스위치 제어부(12C)에 의해 매트(10)를 2개의 영역(10L, 10R)으로 분할한 상태로 하고, 각 영역(10L, 10R)에 대하여 따로따로 리프레시 동작을 실행한다. 여기에서는, 도 1의 구성에서 매트(10)의 좌측의 영역(10L)에 대한 리프레시 동작을 예로 들어서 설명한다. 이하, 도 9의 신호 파형도에 기초하여, 시간 경과에 따른 리프레시 동작의 추이를 순차적으로 설명한다.

처음에 리프레시 커맨드가 발행되어서, 행 어드레스에 기초해 매트(10)의 영역(10L)에 포함되는 소정의 워드선 WL이 리프레시 대상으로서 선택된다. 또한, 리프레시 대상인 선택 워드선 WL이 영역(10L)과 영역(10R) 중 어디에 포함될지는, 행 어드레스 중의 1비트를 참조함으로써 판별 가능하다. 그리고, 도 9의 초기 시점에 있어서 리프레시 동작에 앞서는 프리차지 동작이 행해진다. 이 때, 선택 제어선(SL4)을 하이로부터 로우로 전환한 시점에서, 선택 제어선(SL0, SL1)은 모두 하이의 상태로 되고 있다(타이밍 t0). 도 10에 도시한 바와 같이 타이밍 t0에서의 스위치 제어의 상태는, 좌측의 스위치 제어부(12L)의 트랜지스터 스위치(TS0, TS1)가 모두 온으로 제어되고, 중앙의 스위치 제어부(12C)의 트랜지스터 스위치(TS4, TS5)가 모두 오프로 제어된다.

또한, 도 10에는 우측의 스위치 제어부(12R)의 트랜지스터 스위치(TS2, TS3)의 상태는 도시하고 있지 않다. 본 실시형태에서는, 리프레시 대상으로 되지 않는 측의 스위치 제어의 상태는 특별히 제약이 없지만, 도 11∼도 13의 접속 상태도에 있어서, 편의상, 트랜지스터 스위치(TS2, TS3)가 모두 오프로 제어되는 상태를 도 시하고 있다.

타이밍 t0에 있어서의 접속 상태는 도 11에 나타내어진다. 도 11에서는, 매트(10)의 2개의 영역(10L, 10R)과, 그 주위의 센스 앰프열(11L, 11R), 스위치 제어부(12L, 12R, 12C)를 포함하는 회로 부분을 모식적으로 도시하고 있다. 좌측의 스위치 제어부(12L)는, 좌측의 센스 앰프열(11L)의 각 센스 앰프 SA에 대하여, 한 쪽의 입력 단자에 비트선 BL0, BL1의 양방을 접속하고, 다른 쪽의 입력 단자에 비트선(BL2, BL3)의 양방을 접속하도록 제어된다. 그리고, 중앙의 스위치 제어부(12C)는, 매트(10)의 2개의 영역(10L, 10R)의 비트선 BL끼리를 분리하도록 제어된다. 이에 의해, 영역(10L)에 포함되는 모든 비트선 BL은, 그 일단만이 좌측의 센스 앰프열(11L)의 어느 하나의 센스 앰프 SA에 접속된 상태로 된다.

이 상태에서, 영역(10)의 모든 비트선 BL에 대하여 일제히 프리차지 동작이 행해지고, 각각의 센스 앰프 SA에 부수되는 프리차지 이퀄라이즈 회로(도시 생략)에 의해 프리차지 전위가 스위치 제어부(12L)를 통하여 공급된다. 이 프리차지 전위는, 예를 들면 전원 전압과 접지 전압의 중간 전위로 된다. 이 때, 도 9에 도시한 바와 같이 타이밍 t0에서 프리차지 이퀄라이즈 회로로부터 출력되는 비트선 이퀄라이즈 신호가 하이로 되어 있다. 그 후, 비트선 이퀄라이즈 신호를 로우로 전환하는 것에 의해 프리차지 동작이 종료한다.

계속해서, 영역(10L)에 있어서 선택된 워드선 WL에 대한 리프레시 동작이 2회의 사이클로 나누어서 실행된다. 처음에 도 9에 도시한 바와 같이 프리차지 동작이 종료한 시점에서 선택 제어선 SL0을 하이로부터 로우로 전환해서 전반의 리프 레시 동작을 시작한다(타이밍 t1). 도 10에 도시한 바와 같이 타이밍 t1에 있어서의 스위치 제어의 상태는, 트랜지스터 스위치(TS0)가 오프이고, 또한 트랜지스터 스위치(TS1)가 온으로 제어된다. 또한, 중앙의 스위치 제어부(12C)의 트랜지스터 스위치(TS4, TS5)는 오프의 상태를 유지한다.

타이밍 t1에 있어서 도 11의 접속 상태로부터, 도 12의 접속 상태로 이행한다. 도 12에서, 매트(10) 내의 리프레시 대상의 워드선 WL은 좌측의 영역(10L)에 포함되는 것을 알 수 있다. 스위치 제어부(12L)는 센스 앰프열(11L)의 각 센스 앰프 SA에 대하여, 홀수번째의 비트선(BL0, BL2)을 비트선쌍으로서 접속하도록 제어된다. 중앙의 스위치 제어부(12C)는, 도 11과 같이 2개의 영역(10L, 10R)의 비트선 BL끼리를 분리한 상태를 유지하고 있다. 이에 의해, 영역(10L)에 있어서의 반수의 비트선 BL은, 그 일단만이 센스 앰프 SA에 접속된 상태로 된다.

이 상태에서, 도 9에 도시한 바와 같이 리프레시 대상으로서 선택된 워드선 WL이 하이로 상승해서 활성화된다. 이 워드선 WL 상의 메모리셀 MC중, 홀수번째의 비트선(BL0, BL2)에 위치하는 메모리셀 MC은, 그 데이터가 비트선쌍마다 좌측의 센스 앰프열(11L)에 읽어내어진다. 이 때, 도 9에 도시한 바와 같이 비트선쌍의 신호 레벨은 당초의 미소 레벨로부터 센스 앰프 SA에 의해 증폭된다. 그 후, 각각의 센스 앰프 SA에 읽어내어진 데이터가 원래의 메모리셀 MC에 재기입된다.

계속해서, 도 9에 도시한 바와 같이 일단 선택 제어선 SL1을 하이로부터 로우로 전환하고, 좌측의 센스 앰프열(11L)을 영역(10L)으로부터 분리한 상태로 해서, 비트선 이퀄라이즈 신호를 소정 기간 하이로 한다. 이것은, 센스 앰프열(11L) 의 입력 단자의 측의 배선에 프리차지 전위를 공급하고, 후반의 리프레시 사이클 시에 비트선 BL을 통해서 판독하는 데이터의 파괴를 방지하기 위해서이다.

그 후, 선택 제어선 SL0을 로우로부터 하이로 전환해서 후반의 리프레시 동작을 시작한다(타이밍 t2). 도 10에 도시한 바와 같이 타이밍 t2에 있어서의 스위치 제어의 상태는, 트랜지스터 스위치(TS0)가 온이고, 또한 트랜지스터 스위치(TS1)가 오프로 제어되어, 타이밍 t1과는 상태가 반전한다. 또한, 중앙의 스위치 제어부(12C)의 트랜지스터 스위치(TS4, TS5)는 오프의 상태를 유지한다.

타이밍 t2에 있어서 도 12의 접속 상태로부터, 도 13의 접속 상태로 이행한다. 도 13에서, 스위치 제어부(12L)는 센스 앰프열(11L)의 각 센스 앰프 SA에 대하여, 짝수번째의 비트선(BL1, BL3)을 비트선쌍으로서 접속하도록 제어된다. 중앙의 스위치 제어부(12C)는, 도 11과 같이 2개의 영역(10L, 10R)의 비트선 BL끼리를 분리한 상태를 유지하고 있다. 이에 의해, 영역(10L)에 있어서 전반의 리프레시 사이클에서 접속되어 있었던 반수의 비트선 BL이 분리되는 한편, 전반의 리프레시 사이클에서 미접속이었던 남은 반수의 비트선 BL은, 그 일단만이 센스 앰프 SA에 접속된 상태로 된다.

이 상태에서, 도 9에 도시한 바와 같이 하이의 상태를 유지하고 있는 워드선 WL의 메모리셀 MC중, 짝수번째의 비트선(BL1, BL3)에 위치하는 메모리셀 MC은, 그 데이터가 비트선쌍마다에 좌측의 센스 앰프열(11L)에 읽어내어진다. 이 경우에도, 전반의 리프레시 사이클과 같이 비트선쌍의 신호 레벨이 당초의 미소 레벨로부터 센스 앰프 SA에 의해 증폭된 후, 각각의 센스 앰프 SA에 읽어내어진 데이터가 원래 의 메모리셀 MC에 재기입된다. 그 후, 선택된 워드선 WL이 로우로 하강하여 리프레시 동작이 완료한다. 이것 이후에는, 비트선 이퀄라이즈 신호와 선택 제어선 SL1을 하이로 해서, 센스 앰프 SA측의 비트선쌍과 영역(10L)측의 비트선쌍에 프리차지 전위를 공급해 당초의 상태로 복귀하도록 제어된다.

또한, 전술한 일련의 동작은, 매트(10)의 우측의 영역(10R)에 포함되는 워드선 WL이 선택될 경우에도 마찬가지로 적용할 수 있다. 이 경우, 좌측의 센스 앰프열(11L) 및 스위치 제어부(12L)를, 우측의 센스 앰프열(11R) 및 스위치 제어부(12R)의 역할을 교체해서 대칭적인 동작을 상정하면 된다.

전술한 바와 같이 2회의 사이클에서 리프레시 동작을 행함으로써, 리프레시 동작 시의 소비 전류를 저감하는 효과를 달성할 수 있다. 본 실시형태에서는, 리프레시 동작 시에 중앙의 스위치 제어부(12C)에 의해 비트선 BL을 분리해서 2개의 영역(10L, 10R)을 분리하는 구성을 채용하기 때문에, 통상의 구성과 비교해서 비트선 BL의 길이가 반으로 된다. 이에 의해, 각각의 비트선 BL의 용량이 반감되기 때문에, 비트선 BL을 통해서 흐르는 메모리셀 MC에의 충방전 전류도 반감되게 된다. 또한, 비트선 BL의 용량이 반감되면, 센스 앰프 SA에 의해 판독되는 신호 레벨이 증대하므로, 센스 앰프 SA에 있어서의 센스 마진을 크게 할 수 있는 결과, 리프레시 동작의 간격을 연장 가능하게 된다. 이들 효과와 더불어, DRAM에 있어서의 셀프 리프레시 전류의 저감이 가능하게 된다.

이 경우, 당초부터 매트(10)의 사이즈를 반으로 구성한 경우에도, 비트선 BL의 길이가 반으로 되어, 그 용량을 반감할 수 있다. 그러나, 이러한 구성에서는 매트(10)의 수가 2배가 되므로, 센스 앰프열도 2배 설치할 필요가 있다. 일반적으로 센스 앰프열의 회로 규모는 꽤 크므로, 칩 면적의 오버헤드가 대폭 증가해버린다. 이것에 대하여, 본 실시형태의 구성에 따르면, 중앙의 스위치 제어부(12C)를 설치하기만 하면 되어, 회로 규모로서는 센스 앰프열을 늘릴 경우에 비해서 충분히 작아지므로, 칩 면적의 오버헤드를 적게 억제하면서 상기의 효과를 달성할 수 있다.

본 실시형태의 구성에 기초하는 리프레시 동작은, DRAM의 대기 시에 소정의 간격으로 행하는 셀프 리프레시에 대하여 특히 효과가 크다. 통상적으로, 모바일 용도의 기기에 탑재되는 DRAM의 경우, 데이터 유지를 위한 셀프 리프레시에서 필요한 전류에 의존해서 소비 전류가 정해진다. 따라서, 본 실시형태의 구성을 채용하여, 비트선 BL의 충방전 전류의 저감과 셀프 리프레시 간격의 장기화를 실현함으로써, DRAM의 대기 시에 있어서 소비 전류를 대폭 저감할 수 있다.

여기에서, DRAM의 통상 동작 시의 오토 리프레시에 관해서는, 어느 정도의 소비 전류의 저감 효과 외에 추가로, 다른 관점으로부터 액세스 성능에 관한 효과를 기대할 수 있다. 즉, 리프레시 동작 시에, 스위치 제어부(12C)에 의해 각각의 비트선 BL이 분리되므로, 영역(10L)과 영역(10R)에서 각각 1개씩 합계 2개의 워드선BL을 선택하고, 쌍방의 영역(10L, 10R)에서 동시에 상기한 바와 마찬가지의 리프레시 동작을 하는 것도 가능하다. 이 경우, 매트(10)의 m개의 워드선이 있는 것으로 하면, 전부 m/2회의 리프레시 동작을 실행하면 되기 때문에, 비트선 BL의 충방전 전류를 증가시키지 않고, 리프레시 동작에 수반하는 비지율을 삭감하는 것이 가능하게 된다.

또한, 본 실시형태의 DRAM에 관하여, 스위치 제어부(12C)가 매트(10)의 중앙부에 배치되어, 각각 동수의 워드선 WL을 포함하는 2개의 영역(10L, 10R)으로 분할 가능한 구성을 설명했지만, 매트(10)에 있어서의 각 비트선 BL의 연장 방향의 대략 중앙 부근에 스위치 제어부(12C)를 배치하여, 워드선 WL의 개수가 약간 다른 2개의 영역(10L, 10R)으로 분할 가능한 구성으로 하여도 된다.

또한, 본 실시형태의 DRAM에 관한 것으로, 도 1∼도 4의 구성이 적용되는 복수의 매트(10)를 포함하는 구성을 설명했지만, 도 1∼도 4에 나타내는 구성이, 전체의 메모리 셀 어레이에 대하여 적용될 경우, 혹은 복수의 단위 블록 중의 하나의 단위 블록에 대하여 적용될 경우라도 실현 가능하다.

이상, 본 실시형태에 기초해서 본 발명의 내용을 구체적으로 설명했지만, 본 발명은 전술한 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지의 변경을 실시할 수 있다. 본 실시형태에서는, 예를 들면, 공유 센스 앰프 방식, 1/4 피치 셀 어레이 방식, 1/2 피치 셀 어레이 방식, 혹은 센스 앰프열(11)이나 스위치 제어부(12)의 다양한 구성을 예시했지만, 이들 방식·구성에 한정되지 않고, 오픈 비트선 셀 어레이 방식 등을 포함하는 다양한 반도체 기억 장치에 대하여 본 발명을 널리 적용할 수 있다.

본 발명은 상기한 실시예들에 한정되는 것은 아니고, 본 발명의 범위로부터 벗어나지 않고 다양한 변형 및 변경들이 가능하다.

본 출원은 일본국 특허 출원 2005-104310(2005년 3월 31일)에 기초한 것으로 서, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명에 따르면, 반도체 기억 장치의 회로 규모의 증가에 의해 칩 면적의 오버헤드를 증대시키지 않고, 리프레시 동작 시에 비트선의 충방전 전류를 억제하고, 또한 리프레시 간격의 연장을 가능하게 하여, 리프레시 전류를 저감 가능한 반도체 기억 장치를 제공할 수 있다.

Claims

메모리 셀 어레이에 배치되는 복수의 워드선과 복수의 비트선의 교점에 형성되는 복수의 메모리 셀로 이루어지는 하나 또는 복수의 단위 블록과,

상기 복수의 비트선의 일단측에 배치되고, 상기 단위 블록에 속하는 상기 복수의 비트선을 통해서 상기 메모리 셀의 데이터를 증폭하는 복수의 센스 앰프를 포함하는 제1 센스 앰프열과,

상기 복수의 비트선의 타단측에 배치되고, 상기 단위 블록에 속하는 상기 복수의 비트선을 통해서 상기 메모리 셀의 데이터를 증폭하는 복수의 센스 앰프를 포함하는 제2 센스 앰프열과,

상기 복수의 비트선의 일단과 상기 제1 센스 앰프열 간의 접속 상태를 전환하는 제1 스위치 수단과,

상기 복수의 비트선의 타단과 상기 제2 센스 앰프열 간의 접속 상태를 전환하는 제2 스위치 수단과,

상기 복수의 비트선의 연장 방향에서의 중앙부에 배치되고, 상기 복수의 비트선이 일단과 타단 사이에서 접속된 상태 또는 분리된 상태 중 어느 하나로 전환하는 제3 스위치 수단과,

상기 단위 블록의 리프레시 동작 시에, 상기 제3 스위치 수단에 의해 상기 복수의 비트선이 분리된 상태로 하고, 상기 단위 블록을 상기 복수의 비트선의 일단측의 제1 영역과 상기 복수의 비트선의 타단측의 제2 영역으로 분할하고, 리프레시 대상인 선택 워드선이 상기 제1 영역에 속하는 경우에는 상기 제1 스위치 수단과 상기 제1 센스 앰프열을 이용해서 상기 리프레시 동작을 행함과 함께, 상기 선택 워드선이 상기 제2 영역에 속하는 경우에는 상기 제2 스위치 수단과 상기 제2 센스 앰프열을 이용해서 상기 리프레시 동작을 행하도록 제어하는 리프레시 제어 수단

을 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 리프레시 제어 수단은, 상기 복수의 비트선의 프리차지 동작을 행한 후, 상기 제1 또는 제2 센스 앰프열을 이용해서 상기 복수의 비트선을 반수씩 2회의 리프레시 사이클로 나누어서 상기 리프레시 동작을 행하도록 제어하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀 어레이는, 상기 제1 또는 제2 센스 앰프열을 사이에 두고 인접하는 상기 단위 블록이 그 센스 앰프열을 공유하는 공유 센스 앰프 방식으로 구성되는 반도체 기억 장치.
제1항에 있어서,

상기 제1, 제2, 제3 스위치 수단은, 각각의 온/오프 제어를 행하는 선택 제 어선이 게이트에 접속된 트랜지스터 스위치로 구성되는 반도체 기억 장치.
제1항에 있어서,

상기 제1 센스 앰프열 및 상기 제2 센스 앰프열에 포함되는 각각의 상기 센스 앰프는, 2개의 상기 비트선으로 이루어지는 비트선쌍을 입력하는 2개의 입력 단자를 갖고, 상기 단위 블록의 임의의 상기 워드선 상에서의 상기 비트선쌍의 2개의 교점 중 한 쪽에만 상기 메모리 셀이 형성되어 있는 반도체 기억 장치.
제5항에 있어서,

상기 메모리 셀 어레이는 1/4 피치 셀 어레이 방식으로 구성되고,

상기 제1 및 제2 스위치 수단은, 상기 각각의 센스 앰프의 상기 2개의 입력 단자에 대하여, 인접하는 4개 1조의 비트선 중의 홀수번째의 비트선쌍의 접속 상태와 짝수번째의 비트선쌍의 접속 상태를, 각각 전환 가능하게 구성되는 반도체 기억 장치.
제5항에 있어서,

상기 메모리 셀 어레이는 1/2 피치 셀 어레이 방식으로 구성되고,

상기 제1 및 제2 스위치 수단은, 상기 각각의 센스 앰프의 상기 2개의 입력 단자에 대하여, 인접하는 4개 1조의 비트선 중, 한 쪽측에서 인접하는 2개의 비트선으로 이루어지는 비트선쌍의 접속 상태와, 다른 쪽측에서 인접하는 2개의 상기 비트선으로 이루어지는 비트선쌍의 접속 상태를, 각각 전환 가능하게 구성되는 반도체 기억 장치.
제1항에 있어서,

상기 리프레시 제어 수단은, 상기 제1 영역의 선택 워드선과 상기 제2 영역의 선택 워드선의 쌍방을 리프레시 대상으로 하고, 상기 제1 스위치 수단과 상기 제1 센스 앰프열을 이용한 리프레시 동작과, 상기 제2 스위치 수단과 상기 제2 센스 앰프열을 이용한 리프레시 동작을, 동일한 타이밍에서 행하도록 제어하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 및 제2 영역은, 상기 단위 블록에 속하는 상기 복수의 워드선 중 반수의 워드선이 속하는 영역인 반도체 기억 장치.
제1항에 있어서,

상기 리프레시 제어 수단은, 대기 시에 데이터를 유지하기 위해 소정의 간격으로 셀프 리프레시 동작을 실행 제어하는 반도체 기억 장치.