JP5064816B2

JP5064816B2 - メモリ

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Description

本発明は、メモリに関し、特に、ダイオードを含むメモリセルを備えたメモリに関する。

従来、メモリの一例として、ダイオードをそれぞれ含む複数のメモリセルがマトリクス状に配置されたクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）が知られている（たとえば、特許文献１参照）。

図１１は、上記特許文献１に開示された従来のクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図１１を参照して、従来のクロスポイント型のダイオードＲＯＭは、メモリセルアレイ１０１の内部に、複数のワード線ＷＬおよび複数のビット線ＢＬが互いに交差するように配置されている。このワード線ＷＬおよびビット線ＢＬは、それぞれ、後述するロウデコーダ１０６およびカラムデコーダ１０７に接続されている。

また、各ワード線ＷＬには、所定数の選択トランジスタ１０２のゲート電極が互いに所定の間隔を隔てて接続されている。この選択トランジスタ１０２は、一対のｎチャネルトランジスタ１０２ａおよび１０２ｂによって構成されている。また、選択トランジスタ１０２を構成する一対のｎチャネルトランジスタ１０２ａおよび１０２ｂは、共通のソース領域を有する。そして、選択トランジスタ１０２（ｎチャネルトランジスタ１０２ａおよび１０２ｂ）のソース領域は、ソース線Ｓ１０１を介して接地されている。また、同一のワード線ＷＬに接続された選択トランジスタ１０２において、互いに隣接する一方の選択トランジスタ１０２（ｎチャネルトランジスタ１０２ａ）および他方の選択トランジスタ１０２（ｎチャネルトランジスタ１０２ｂ）は、共通のドレイン領域を有する。

また、メモリセルアレイ１０１の内部には、１つのダイオード１０３をそれぞれ含む複数のメモリセル１０４が設けられている。この複数のメモリセル１０４は、複数のワード線ＷＬおよび複数のビット線ＢＬの各々に沿ってマトリクス状に配列されているとともに、各ワード線ＷＬに選択トランジスタ１０２を介して所定数ずつ接続されている。具体的には、選択トランジスタ１０２を構成するｎチャネルトランジスタ１０２ａおよび１０２ｂのドレイン領域に、所定数のダイオード１０３の各々のカソードが接続されている。また、複数のメモリセル１０４のうち、所定のメモリセル１０４のダイオード１０３のアノードは、対応するビット線ＢＬに接続されている一方、所定のメモリセル１０４以外のメモリセル１０４のダイオード１０３のアノードは、対応するビット線ＢＬに接続されていない。そして、従来のダイオードＲＯＭでは、ビット線ＢＬに対するダイオード１０３のアノードの接続の有無によって、メモリセル１０４に保持されるデータが「０」または「１」に区別される。

また、メモリセルアレイ１０１の外部には、アドレス入力回路１０５と、ロウデコーダ１０６と、カラムデコーダ１０７と、データ判別手段としてのセンスアンプ１０８と、出力回路１０９とが設けられている。

次に、従来のクロスポイント型のダイオードＲＯＭのデータの読み出し動作について説明する。なお、以下の読み出し動作の説明では、図１１中の破線で囲まれたメモリセル１０４（以下、選択メモリセル１０４という）が選択されているとする。

従来のデータの読み出し動作では、まず、ロウデコーダ１０６により、複数のワード線ＷＬの電位が、アドレス入力回路１０５から出力されたアドレスデータに基づいて変化される。具体的には、選択メモリセル１０４に接続されたワード線ＷＬ（以下、選択ワード線ＷＬという）の電位および選択ワード線ＷＬ以外の非選択のワード線ＷＬ（以下、非選択ワード線ＷＬという）の電位が、それぞれ、ＨレベルおよびＬレベルに変化される。このため、選択ワード線ＷＬに接続された選択トランジスタ１０２がオン状態になるとともに、非選択ワード線ＷＬに接続された選択トランジスタ１０２がオフ状態になる。これにより、選択ワード線ＷＬに接続されたメモリセル１０４では、対応する選択トランジスタ１０２がオン状態であることから、ダイオード１０３のカソードの電位がソース線Ｓ１０１を介してＧＮＤレベル（Ｌレベル）に低下する。その一方、非選択ワード線ＷＬに接続されたメモリセル１０４では、対応する選択トランジスタ１０２がオフ状態であることから、ダイオード１０４のカソードがフローティング状態になる。

また、選択メモリセル１０４に対応するビット線ＢＬ（以下、選択ビット線ＢＬという）は、アドレス入力回路１０５から出力されたアドレスデータに基づいて、カラムデコーダ１０７によりセンスアンプ１０８に電気的に接続されるとともに、選択ビット線ＢＬ以外の非選択のビット線ＢＬ（以下、非選択ビット線ＢＬという）は、フローティング状態になる。この際、選択メモリセル１０４に含まれるダイオード１０３のアノードが選択ビット線ＢＬに接続されていないので、センスアンプ１０８にＬレベルの電位が伝達されない。この場合には、センスアンプ１０８内に設けられた負荷回路（図示せず）によって、選択ビット線ＢＬの電位がＨレベルに保持される。これにより、センスアンプ１０８では、選択ビット線ＢＬの電位を判別して増幅した後、選択ビット線ＢＬのＨレベルの電位とは逆極性のＬレベルの信号を出力する。その結果、出力回路１０９は、センスアンプ１０８からＬレベルの信号を受けることにより、Ｌレベルの信号を外部に出力する。

特開２００５−２６８３７０号公報

しかしながら、上記特許文献１に開示された従来のクロスポイント型のダイオードＲＯＭでは、データの読み出しの際に非選択ビット線ＢＬがフローティング状態になるので、その非選択ビット線ＢＬに接続された非選択のメモリセル１０４（ダイオード１０３）のアノードの電位が変動しやすくなる。たとえば、非選択のメモリセル１０４（ダイオード１０３）のアノードの電位がＨレベルから低下すると、それに伴ってその非選択のメモリセル１０４が接続された非選択ビット線ＢＬに接続されたその他の非選択のメモリセル１０４のカソードの電位もＨレベルから低下するという不都合がある。この場合、データを読み出す際に、選択ビット線ＢＬにアノードが接続されたダイオード１０３を含む非選択のメモリセル１０４が存在する場合には、その非選択のメモリセル１０４（ダイオード１０３）のカソードの低い電位に引っ張られて選択ビット線ＢＬの電位が一時的に低下するという不都合が発生する。その結果、選択ビット線ＢＬの電位がＨレベルに復帰するまでの待機時間が必要になるので、ダイオードＲＯＭを高速で動作させるのが困難になるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、高速で動作させることが可能なメモリを提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面によるメモリは、複数のワード線と、複数のワード線の各々に接続され、対応するワード線が選択されることによりオン状態になる第１トランジスタと、第１トランジスタのソース／ドレイン領域の一方にカソードが接続されたダイオードをそれぞれ含む複数のメモリセルと、第１トランジスタのソース／ドレイン領域の他方側に接続され、選択されたメモリセルから読み出されるデータを判別するためのデータ判別手段と、複数のワード線と交差するように配置された複数のビット線とを備え、データの読み出し時に、選択されたビット線には、Ｈレベルの第１電位の信号が供給されるとともに、非選択のビット線には、Ｌレベルの第２電位の信号が供給されており、第１トランジスタがそれぞれ接続された複数のワード線は、所定数のワード線をそれぞれ含む複数のワード線グループに分類されており、第１トランジスタのソース／ドレイン領域の他方とデータ判別手段とを複数のワード線グループ毎に繋ぐ複数の第１信号線をさらに備える。

この一の局面によるメモリでは、上記のように、複数のワード線の各々に接続されるとともに、対応するワード線が選択されることによりオン状態になる第１トランジスタのソース／ドレイン領域の一方に、メモリセルに含まれるダイオードのカソードを接続し、かつ、ソース／ドレイン領域の他方側に、選択されたメモリセルから読み出されるデータを判別するためのデータ判別手段を接続することによって、データの読み出し時に、ビット線をデータ判別手段に接続することなく、第１トランジスタのソース／ドレイン領域の他方側の電位に基づいてデータの判別を行うことができる。これにより、ビット線にデータ判別手段を接続する場合と異なり、データの読み出し時に、ビット線をフローティング状態にする必要がないので、選択されたビット線の電位を第１電位（たとえば、Ｈレベル）に固定することができるとともに、非選択のビット線を第２電位（たとえば、Ｌレベル）に固定することができる。このようにデータの読み出し時に、非選択のビット線の電位を固定することができるので、非選択のビット線の電位の変動を防止することができる。これにより、非選択のビット線の電位の変動に起因する非選択のメモリセルに含まれるダイオードのカソードの電位の変動を防止することができる。したがって、データの読み出し時に、非選択のメモリセルに含まれるダイオードのカソードの電位の変動に起因する選択されたビット線の電位の変動を抑制することができる。その結果、選択されたビット線の電位が復帰するまでの待機時間が不要になるので、メモリを高速で動作させることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図２は、図１に示した第１実施形態によるダイオードＲＯＭのアドレス入力回路の内部構成を示した回路図であり、図３は、図１に示した第１実施形態によるダイオードＲＯＭのロウデコーダの内部構成を示した回路図である。まず、図１〜図３を参照して、第１実施形態によるクロスポイント型のダイオードＲＯＭの構成について説明する。

第１実施形態によるクロスポイント型のダイオードＲＯＭでは、図１に示すように、メモリセルアレイ１の内部に、複数のワード線ＷＬおよび複数のビット線ＢＬが互いに交差するように配置されている。このワード線ＷＬおよびビット線ＢＬは、それぞれ、後述するロウデコーダ６およびカラムデコーダ７に接続されている。なお、第１実施形態では、１０２４本のワード線ＷＬがメモリセルアレイ１の内部に配置されており、その１０２４本のワード線ＷＬの各々に、「０」と「１」とを含むビットからなる複数桁のアドレスが割り当てられている。また、図１には、１０２４本のワード線ＷＬに対して１行目から順に通し番号（０〜１０２３）を付与し、１０２４本のワード線ＷＬのうち、０〜３、１０２２および１０２３の通し番号が付与されたワード線ＷＬのみを図示している。

ここで、第１実施形態では、１０２４本のワード線ＷＬは、２５６本のワード線ＷＬをそれぞれ含む４つのワード線グループＧ０〜Ｇ３に分けられている。具体的には、アドレスの下２桁のビットが（０、０）であるワード線ＷＬを含むワード線グループを１つ目のワード線グループＧ０とし、アドレスの下２桁のビットが（０、１）であるワード線ＷＬを含むワード線グループを２つ目のワード線グループＧ１としている。また、アドレスの下２桁のビットが（１、０）であるワード線ＷＬを含むワード線グループを３つ目のワード線グループＧ２とし、アドレスの下２桁のビットが（１、１）であるワード線ＷＬを含むワード線グループを４つ目のワード線グループＧ３としている。

また、各ワード線ＷＬには、所定数の選択トランジスタ２のゲート電極が互いに所定の間隔を隔てて接続されている。なお、選択トランジスタ２は、本発明の「第１トランジスタ」の一例である。この選択トランジスタ２は、一対のｎチャネルトランジスタ２ａおよび２ｂによって構成されている。また、選択トランジスタ２を構成する一対のｎチャネルトランジスタ２ａおよび２ｂは、共通のソース領域を有する。また、同一のワード線ＷＬに接続された選択トランジスタ２において、互いに隣接する一方の選択トランジスタ２（ｎチャネルトランジスタ２ａ）および他方の選択トランジスタ２（ｎチャネルトランジスタ２ｂ）は、共通のドレイン領域を有する。

また、メモリセルアレイ１の内部には、１つのダイオード３をそれぞれ含む複数のメモリセル４が設けられている。この複数のメモリセル４は、複数のワード線ＷＬおよび複数のビット線ＢＬの各々に沿ってマトリクス状に配列されているとともに、各ワード線ＷＬに選択トランジスタ２を介して所定数ずつ接続されている。具体的には、選択トランジスタ２を構成するｎチャネルトランジスタ２ａおよび２ｂのドレイン領域に、所定数のダイオード３の各々のカソードが接続されている。また、複数のメモリセル４のうち、所定のメモリセル４（データ「１」が保持されたメモリセル）のダイオード３のアノードは、対応するビット線ＢＬに接続されている一方、所定のメモリセル４以外のメモリセル４（データ「０」が保持されたメモリセル）のダイオード３のアノードは、対応するビット線ＢＬに接続されていない。そして、第１実施形態によるダイオードＲＯＭでは、ビット線ＢＬに対するダイオード３のアノードの接続の有無によって、メモリセル４に保持されるデータが「０」または「１」に区別される。

また、メモリセルアレイ１の外部には、アドレス入力回路５と、ロウデコーダ６と、カラムデコーダ７と、データ判別回路８と、出力回路９とが設けられている。なお、データ判別回路８は、本発明の「データ判別手段」の一例である。アドレス入力回路５は、外部から所定のアドレスが入力されることに応答して、ロウデコーダ６およびカラムデコーダ７にアドレスデータを供給する機能を有する。すなわち、アドレス入力回路５の内部には、外部から入力されるアドレスに対応した信号を生成するための信号生成回路１０（図２参照）が設けられている。

アドレス入力回路５の内部に設けられた信号生成回路１０は、図２に示すように、選択されたワード線ＷＬに対応するアドレス（複数桁のビット）に基づいて、そのアドレスに対応した信号Ｗ０〜Ｗ１９を生成する機能を有する。

なお、図２中の信号ＲＡ０は、選択されたワード線ＷＬに対応するアドレスの１桁目のビットに基づいた信号であり、図２中の信号ＲＡ１は、選択されたワード線ＷＬに対応するアドレスの２桁目のビットに基づいた信号である。また、信号／ＲＡ０および／ＲＡ１は、それぞれ、信号ＲＡ０およびＲＡ１の電位を反転させた電位を有する反転信号である。すなわち、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（０、０）の場合には、信号ＲＡ０およびＲＡ１の両方の電位がＬレベルとなり、信号／ＲＡ０および／ＲＡ１の両方の電位がＨレベルとなる。また、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（０、１）の場合には、信号ＲＡ０およびＲＡ１の電位が、それぞれ、ＨレベルおよびＬレベルとなり、信号／ＲＡ０および／ＲＡ１の電位が、それぞれ、ＬレベルおよびＨレベルとなる。また、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（１、０）の場合には、信号ＲＡ０およびＲＡ１の電位が、それぞれ、ＬレベルおよびＨレベルとなり、信号／ＲＡ０および／ＲＡ１の電位が、それぞれ、ＨレベルおよびＬレベルとなる。また、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（１、１）の場合には、信号ＲＡ０およびＲＡ１の両方の電位がＨレベルとなり、信号／ＲＡ０および／ＲＡ１の両方の電位がＬレベルとなる。

また、信号生成回路１０は、４つの２入力ＮＡＮＤ回路１１ａ〜１１ｄと、４つのインバータ回路１２ａ〜１２ｄとを含んでいる。２入力ＮＡＮＤ回路１１ａの一方の入力端子には、信号／ＲＡ０が入力されるとともに、他方の入力端子には、信号／ＲＡ１が入力される。また、２入力ＮＡＮＤ回路１１ｂの一方の入力端子には、信号ＲＡ０が入力されるとともに、他方の入力端子には、信号／ＲＡ１が入力される。また、２入力ＮＡＮＤ回路１１ｃの一方の入力端子には、信号／ＲＡ０が入力されるとともに、他方の入力端子には、信号ＲＡ１が入力される。また、２入力ＮＡＮＤ回路１１ｄの一方の入力端子には、信号ＲＡ０が入力されるとともに、他方の入力端子には、信号ＲＡ１が入力される。

また、２入力ＮＡＮＤ回路１１ａ〜１１ｄの出力端子には、それぞれ、インバータ回路１２ａ〜１２ｄの入力端子が接続されている。そして、信号Ｗ０は、インバータ回路１２ａの出力端子から出力されるとともに、信号線Ｗ１は、インバータ回路１２ｂの出力端子から出力される。また、信号Ｗ２は、インバータ回路１２ｃの出力端子から出力されるとともに、信号Ｗ３は、インバータ回路１２ｄの出力端子から出力される。

また、信号Ｗ４〜Ｗ７、信号Ｗ８〜Ｗ１１、信号Ｗ１２〜Ｗ１５および信号Ｗ１６〜Ｗ１９を生成するための信号生成回路（図示せず）は、それぞれ、信号生成回路１０と同様の回路構成を有する。ただし、信号Ｗ４〜Ｗ７は、選択されたワード線ＷＬに対応するアドレスの３桁目のビットに基づいた信号（ＲＡ２および／ＲＡ２）と、４桁目のビットに基づいた信号（ＲＡ３および／ＲＡ３）とによって生成される。また、信号Ｗ８〜Ｗ１１は、選択されたワード線ＷＬに対応するアドレスの５桁目のビットに基づいた信号（ＲＡ４および／ＲＡ４）と、６桁目のビットに基づいた信号（ＲＡ５および／ＲＡ５）とによって生成される。また、信号Ｗ１２〜Ｗ１５は、選択されたワード線ＷＬに対応するアドレスの７桁目のビットに基づいた信号（ＲＡ６および／ＲＡ６）と、８桁目のビットに基づいた信号（ＲＡ７および／ＲＡ７）とによって生成される。また、信号Ｗ１６〜Ｗ１９は、選択されたワード線ＷＬに対応するアドレスの９桁目のビットに基づいた信号（ＲＡ８および／ＲＡ８）と、１０桁目のビットに基づいた信号（ＲＡ９および／ＲＡ９）とによって生成される。

アドレス入力回路５を上記のように構成することによって、アドレス入力回路５に所定のアドレスが入力された場合には、信号生成回路１０において、信号Ｗ０〜Ｗ３のうちの１つの信号のみがＨレベルになり、他の信号がＬレベルになるように信号Ｗ０〜Ｗ３が生成される。また、信号Ｗ４〜Ｗ７、信号Ｗ８〜Ｗ１１、信号Ｗ１２〜Ｗ１５および信号Ｗ１６〜Ｗ１９を生成するための信号生成回路（図示せず）についても、信号生成回路１０と同様にして、信号Ｗ４〜Ｗ７、信号Ｗ８〜Ｗ１１、信号Ｗ１２〜Ｗ１５および信号Ｗ１６〜Ｗ１９が生成される。

また、図１に示すように、ロウデコーダ６は、アドレス入力回路５から供給されたアドレスデータに基づいて所定のワード線ＷＬを選択し、かつ、選択されたワード線ＷＬにＨレベルの信号を供給するとともに、非選択のワード線ＷＬにＬレベルの信号を供給する機能を有する。このロウデコーダ６は、図３に示すように、各ワード線ＷＬに出力端子が接続された１０２４個の５入力ＡＮＤ回路１３を含んでいる。

そして、第１実施形態では、ワード線グループＧ０に含まれるワード線ＷＬに接続された５入力ＡＮＤ回路１３の１つ目の入力端子に、アドレス入力回路５（図２参照）で生成される信号Ｗ０が供給されている。また、ワード線グループＧ１に含まれるワード線ＷＬに接続された５入力ＡＮＤ回路１３の１つ目の入力端子には、アドレス入力回路５で生成される信号Ｗ１が供給されている。また、ワード線グループＧ２に含まれるワード線ＷＬに接続された５入力ＡＮＤ回路１３の１つ目の入力端子には、アドレス入力回路５で生成される信号Ｗ２が供給されている。また、ワード線グループＧ３に含まれるワード線ＷＬに接続された５入力ＡＮＤ回路１３の１つ目の入力端子には、アドレス入力回路５で生成される信号Ｗ３が供給されている。このように、第１実施形態では、アドレス入力回路５で生成される信号Ｗ０〜Ｗ３の供給先は、ワード線グループＧ０〜Ｇ３毎に異なっている。すなわち、４つのワード線グループＧ０〜Ｇ３は、５入力ＡＮＤ回路１３の１つ目の入力端子に供給される信号Ｗ０〜Ｗ３によって分類されている。

また、５入力ＡＮＤ回路１３の２つ目の入力端子には、アドレス入力回路５（図２参照）で生成される信号Ｗ４〜Ｗ７のうちのいずれか１つが供給されている。また、５入力ＡＮＤ回路１３の３つ目の入力端子には、アドレス入力回路５で生成される信号Ｗ８〜Ｗ１１のうちのいずれか１つが供給されている。また、５入力ＡＮＤ回路１３の４つ目の入力端子には、アドレス入力回路５で生成される信号Ｗ１２〜Ｗ１５のうちのいずれか１つが供給されている。また、５入力ＡＮＤ回路１３の５つ目の入力端子には、アドレス入力回路５で生成される信号Ｗ１６〜Ｗ１９のうちのいずれか１つが供給されている。なお、第１実施形態では、選択されたワード線ＷＬに接続される５入力ＡＮＤ回路１３のみがＨレベルの信号を出力するように、信号Ｗ０〜Ｗ１９の供給先が決定されている。

また、第１実施形態では、図１に示すように、カラムデコーダ７は、カラムデコーダ７に接続されたビット線ＢＬに所定の電位を有する信号を供給する機能を有する。具体的には、カラムデコーダ７は、アドレス入力回路５から供給されたアドレスデータに基づいて所定のビット線ＢＬを選択し、かつ、選択されたビット線ＢＬにＨレベルの信号を供給するとともに、非選択のビット線ＢＬにＬレベルの信号を供給するように構成されている。なお、選択されたビット線ＢＬに供給されるＨレベルの信号は、本発明の「第１電位の信号」の一例であり、非選択のビット線ＢＬに供給されるＬレベルの信号は、本発明の「第２電位の信号」の一例である。

また、データ判別回路８は、選択されたメモリセル４から読み出されたデータ（信号）の電位を判別するとともに、その判別結果に応じた信号を出力回路９に供給する機能を有する。具体的には、選択されたメモリセル４に保持されたデータがＨレベルの場合には、Ｈレベルの信号がデータ判別回路８から出力回路９に供給されるとともに、選択されたメモリセル４に保持されたデータがＬレベルの場合には、Ｌレベルの信号がデータ判別回路８から出力回路９に供給される。

また、データ判別回路８は、４入力ＮＡＮＤ回路１４と、２入力ＮＡＮＤ回路１５ａ〜１５ｄとを含んでいる。４入力ＮＡＮＤ回路１４の入力端子は、２入力ＮＡＮＤ回路１５ａ〜１５ｄの出力端子に接続されているとともに、４入力ＮＡＮＤ回路１４の出力端子は、出力回路９に接続されている。また、２入力ＮＡＮＤ回路１５ａ〜１５ｄの一方の入力端子には、それぞれ、アドレス入力回路５で生成される信号Ｗ０〜Ｗ３が供給されている。すなわち、第１実施形態では、２入力ＮＡＮＤ回路１５ａに、ワード線グループＧ０に対応する信号Ｗ０が供給されているとともに、２入力ＮＡＮＤ回路１５ｂに、ワード線グループＧ１に対応する信号Ｗ１が供給されている。また、２入力ＮＡＮＤ回路１５ｃに、ワード線グループＧ２に対応する信号Ｗ２が供給されているとともに、２入力ＮＡＮＤ回路１５ｄに、ワード線グループＧ３に対応する信号Ｗ３が供給されている。これにより、第１実施形態では、所定のワード線ＷＬが選択された場合に、信号Ｗ０〜Ｗ３のうちのいずれか１つのみがＨレベルになるので、２入力ＮＡＮＤ回路１５ａ〜１５ｄのうちのいずれか１つの一方の入力端子にのみＨレベルの信号が供給される。

また、第１実施形態では、２入力ＮＡＮＤ回路１５ａ〜１５ｄの他方の入力端子は、それぞれ、信号線Ｓ０〜Ｓ３に接続されている。なお、信号線Ｓ０〜Ｓ３は、本発明の「第１信号線」の一例である。この信号線Ｓ０〜Ｓ３は、各ワード線グループＧ０〜Ｇ３毎に所定数ずつ設けられている。具体的には、信号線Ｓ０は、ワード線グループＧ０に含まれるワード線ＷＬに対応する選択トランジスタ２のソース領域に接続されている。また、信号線Ｓ１は、ワード線グループＧ１に含まれるワード線ＷＬに対応する選択トランジスタ２のソース領域に接続されている。また、信号線Ｓ２は、ワード線グループＧ２に含まれるワード線ＷＬに対応する選択トランジスタ２のソース領域に接続されている。また、信号線Ｓ３は、ワード線グループＧ３に含まれるワード線ＷＬに対応する選択トランジスタ２のソース領域に接続されている。また、信号線Ｓ０〜Ｓ３は、抵抗Ｒ１を介して接地されている。

次に、図１〜図３を参照して、第１実施形態によるクロスポイント型のダイオードＲＯＭのデータの読み出し動作について説明する。なお、以下の読み出し動作の説明では、図１中の破線で囲まれたメモリセル４（以下、選択メモリセル４という）が選択されているとする。また、以下の読み出し動作の説明では、選択されたワード線ＷＬ（図１では、ワード線ＷＬ０）のアドレスの１桁目から１０桁目までのビットを、（０、０、０、０、０、０、０、０、０、０）とする。また、以下の読み出し動作の説明では、選択メモリセル４以外の非選択のメモリセル４を非選択メモリセル４という。また、以下の読み出し動作の説明では、選択されたワード線ＷＬを選択ワード線ＷＬ０というとともに、選択ワード線ＷＬ０以外の非選択のワード線ＷＬを非選択ワード線ＷＬという。また、以下の読み出し動作の説明では、選択されたビット線ＢＬを選択ビット線ＢＬというとともに、選択ビット線ＢＬ以外の非選択のビット線ＢＬを非選択ビット線ＢＬという。

まず、図１に示すように、アドレス入力回路５に、選択メモリセル４に対応するアドレスが外部から入力される。これにより、アドレス入力回路５からアドレスデータが出力されるとともに、そのアドレス入力回路５から出力されたアドレスデータが、ロウデコーダ６およびカラムデコーダ７に供給される。

この際、図２に示した信号生成回路１０では、以下のような動作が行われる。すなわち、まず、選択ワード線ＷＬ０に対応するアドレスの下２桁のビットが（０、０）であることから、信号ＲＡ０およびＲＡ１の両方の電位がＬレベルとなり、信号／ＲＡ０および／ＲＡ１の両方の電位がＨレベルとなる。これにより、２入力ＮＡＮＤ回路１１ａの一方の入力端子にＨレベルの信号／ＲＡ０が入力されるとともに、他方の入力端子にＨレベルの信号／ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路１１ａの出力端子からＬレベルの信号が出力される。また、２入力ＮＡＮＤ回路１１ｂの一方の入力端子にＬレベルの信号ＲＡ０が入力されるとともに、他方の入力端子にＨレベルの信号／ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路１１ｂの出力端子からＨレベルの信号が出力される。また、２入力ＮＡＮＤ回路１１ｃの一方の入力端子にＨレベルの信号／ＲＡ０が入力されるとともに、他方の入力端子にＬレベルの信号ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路１１ｃの出力端子からＨレベルの信号が出力される。また、２入力ＮＡＮＤ回路１１ｄの一方の入力端子にＬレベルの信号ＲＡ０が入力されるとともに、他方の入力端子にＬレベルの信号ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路１１ｄの出力端子からＨレベルの信号が出力される。

そして、２入力ＮＡＮＤ回路１１ａ〜１１ｄの出力端子から出力された信号は、それぞれ、インバータ回路１２ａ〜１２ｄの入力端子に入力される。これにより、インバータ回路１２ａの出力端子からは、Ｌレベルの信号が反転されてＨレベルの信号Ｗ０が出力される。また、インバータ回路１２ｂ〜１２ｄの出力端子からは、それぞれ、Ｈレベルの信号が反転されてＬレベルの信号Ｗ１〜Ｗ３が出力される。すなわち、選択ワード線ＷＬ０を含むワード線グループＧ０に対応する信号Ｗ０がＨレベルになるとともに、選択ワード線ＷＬ０を含まないワード線グループＧ１〜Ｇ３に対応する信号Ｗ１〜Ｗ３がＬレベルになる。また、信号Ｗ４〜Ｗ７、信号Ｗ８〜Ｗ１１、信号Ｗ１２〜Ｗ１５および信号Ｗ１６〜Ｗ１９を生成するための信号生成回路（図示せず）についても、信号生成回路１０と同様の動作が行われる。

また、図３に示すように、アドレス入力回路５（図２参照）で生成された信号Ｗ０〜Ｗ１９が供給されるロウデコーダ６では、信号Ｗ０〜Ｗ１９の電位に基づいて、選択ワード線ＷＬ０に接続された５入力ＡＮＤ回路１３からＨレベルの信号が出力されるとともに、非選択ワード線ＷＬに接続された５入力ＡＮＤ回路１３からＬレベルの信号が出力される。これにより、選択ワード線ＷＬ０にのみＨレベルの信号が供給されるとともに、非選択ワード線ＷＬにＬレベルの信号が供給される。その結果、図１に示すように、選択ワード線ＷＬ０に対応する選択トランジスタ２のゲート電極の電位がＨレベルになることにより、その選択トランジスタ２がオン状態になる。その一方、非選択ワード線ＷＬに対応する選択トランジスタ２のゲート電極の電位がＬレベルになることにより、その選択トランジスタ２がオフ状態になる。

また、カラムデコーダ７に接続される各ビット線ＢＬには、アドレスデータに基づいて、カラムデコーダ７から所定の電位を有する信号が供給される。具体的には、選択ビット線ＢＬにのみＨレベルの信号が供給されるとともに、非選択ビット線ＢＬにＬレベルの信号が供給される。

ロウデコーダ６およびカラムデコーダ７が上記のように動作することによって、選択メモリセル４に保持されたデータ（信号）は、対応するオン状態の選択トランジスタ２を介して信号線Ｓ０に供給される。具体的には、第１実施形態では、選択メモリセル４に含まれるダイオード３のアノードが選択ビット線ＢＬに接続されているので、選択ビット線ＢＬに供給されているＨレベルの信号が信号線Ｓ０に伝達される。その一方、選択メモリセル４に含まれるダイオード３のアノードが選択ビット線ＢＬに接続されていない場合には、選択ビット線ＢＬに供給されているＨレベルの信号が信号線Ｓ０に伝達されない。なお、非選択ワード線ＷＬに接続される非選択メモリセル４に保持されたデータは、対応する選択トランジスタがオフ状態であることから、信号線Ｓ０〜Ｓ３に伝達されることはない。

この際、データ判別回路８では、ワード線グループＧ０に対応する２入力ＮＡＮＤ回路１５ａの一方の入力端子に、ワード線グループＧ０に対応するＨレベルの信号Ｗ０が供給されるとともに、ワード線グループＧ１〜Ｇ３に対応する２入力ＮＡＮＤ回路１５ｂ〜１５ｄの一方の入力端子の各々に、ワード線グループＧ１〜Ｇ３に対応するＬレベルの信号Ｗ１〜Ｗ３が供給された状態になっている。この状態で、２入力ＮＡＮＤ回路１５ａの他方の入力端子に信号線Ｓ０を介してＨレベルの信号が供給されることから、２入力ＮＡＮＤ回路１５ａからＬレベルの信号が出力される。その一方、２入力ＮＡＮＤ回路１５ｂ〜１５ｄの一方の入力端子の各々にＬレベルの信号Ｗ１〜Ｗ３が供給されることから、２入力ＮＡＮＤ回路１５ｂ〜１５ｄの他方の入力端子の各々に信号線Ｓ１〜Ｓ３を介して供給される信号にかかわらず、２入力ＮＡＮＤ回路１５ｂ〜１５ｄからＨレベルの信号が出力される。

そして、２入力ＮＡＮＤ回路１５ａから出力されるＬレベルの信号、および、２入力ＮＡＮＤ回路１５ｂ〜１５ｄから出力されるＨレベルの信号は、４入力ＮＡＮＤ回路１４に供給される。これにより、４入力ＮＡＮＤ回路１４からＨレベルの信号が出力されるとともに、そのＨレベルの信号が出力回路９に供給される。その結果、Ｈレベルの信号が出力回路９から出力される。

なお、選択メモリセル４に含まれるダイオード３のアノードが選択ビット線ＢＬに接続されていない場合には、２入力ＮＡＮＤ回路１５ａの他方の入力端子に信号線Ｓ０を介してＬレベルの信号が供給される。このため、２入力ＮＡＮＤ回路１５ａ〜１５ｄから出力される全ての信号がＨレベルになるとともに、そのＨレベルの信号が４入力ＮＡＮＤ回路１４に供給されるので、４入力ＮＡＮＤ回路１４からＬレベルの信号が出力される。その結果、出力回路９にＬレベルの信号が供給されるので、Ｌレベルの信号が外部に出力される。この場合、選択ワード線ＷＬ０に対応する非選択メモリセル４において、ダイオード３のアノードが非選択ビット線ＢＬに接続されていたとしても、非選択ビット線ＢＬにＬレベルの信号が供給されているので、非選択メモリセル４に含まれるダイオード３のカソードの電位がＨレベルに上昇することがない。したがって、データの読み出し時に、選択メモリセル４に含まれるダイオード３のアノードが選択ビット線ＢＬに接続されていない場合に、信号線Ｓ０にＨレべルの信号が伝達されることはない。

第１実施形態では、上記のように、選択トランジスタ２のドレイン領域に、メモリセル４に含まれるダイオード３のカソードを接続し、かつ、ソース領域に、信号線Ｓ０〜Ｓ３を介してデータ判別回路８を接続することによって、データの読み出し時に、ビット線ＢＬをデータ判別回路８に接続することなく、選択トランジスタ２のソース領域の電位に基づいてデータの判別を行うことができる。これにより、ビット線ＢＬにデータ判別回路８を接続する場合と異なり、データの読み出し時に、ビット線ＢＬをフローティング状態にする必要がないので、選択ビット線ＢＬの電位をＨレベルに固定することができるとともに、非選択ビット線ＢＬをＬレベルに固定することができる。このようにデータの読み出し時に、非選択ビット線ＢＬの電位を固定することができるので、非選択ビット線ＢＬの電位の変動を防止することができる。これにより、非選択ビット線ＢＬの電位の変動に起因する非選択メモリセル４に含まれるダイオード３のカソードの電位の変動を防止することができる。したがって、データの読み出し時に、非選択メモリセル４に含まれるダイオード３のカソードの電位の変動に起因する選択ビット線ＢＬの電位の変動を抑制することができる。その結果、選択ビット線ＢＬの電位が復帰するまでの待機時間が不要になるので、ダイオードＲＯＭを高速で動作させることができる。

また、第１実施形態では、上記のように、各ワード線グループＧ０〜Ｇ３に対応する選択トランジスタ２のソース領域を、それぞれ、各ワード線グループＧ０〜Ｇ３毎に設けられた信号線Ｓ０〜Ｓ３を介してデータ判別回路８に接続することによって、容易に、信号線Ｓ０〜Ｓ３を介して、各ワード線グループＧ０〜Ｇ３に対応する選択トランジスタ２のソース領域の電位に基づいたデータ判別を行うことができる。また、各ワード線グループＧ０〜Ｇ３毎に設けられた信号線Ｓ０〜Ｓ３により、選択トランジスタ２のソース領域とデータ判別回路８とを繋ぐように構成することによって、１０２４本のワード線ＷＬ毎に配置されたワード線ＷＬと同じ数の信号線により、選択トランジスタ２のソース領域とデータ判別回路８とを繋ぐ場合に比べて、信号線の数を減少させることができる。これにより、データ判別回路８に接続される信号線の容量を低減することができるので、ダイオードＲＯＭの動作をより高速化することができる。

（第２実施形態）
図４は、本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図５は、図４に示した第２実施形態によるダイオードＲＯＭのメモリセルアレイの一部を示した断面図である。図６は、図４に示した第２実施形態によるダイオードＲＯＭのロウデコーダの内部構成を示した回路図である。図４〜図６を参照して、この第２実施形態では、上記第１実施形態と異なり、１０２４本のワード線ＷＬを１６個のワード線グループＧ０〜Ｇ１５に分類する場合について説明する。

第２実施形態によるクロスポイント型のダイオードＲＯＭでは、図４に示すように、メモリセルアレイ２１の内部に、上記第１実施形態と同様に、複数（１０２４本）のワード線ＷＬおよび複数のビット線ＢＬが互いに交差するように配置されている。なお、図４には、１０２４本のワード線ＷＬのうち、０、１、６３、６４、１０２０および１０２３の通し番号が付与されたワード線ＷＬのみを図示している。

そして、第２実施形態では、１０２４本のワード線ＷＬは、６４本のワード線ＷＬをそれぞれ含む１６個のワード線グループＧ０〜Ｇ１５に分けられている。具体的には、１行目〜６４行目（ＷＬ０〜ＷＬ６３）のワード線ＷＬを含むワード線グループを１つ目のワード線グループＧ０とし、６５行目〜１２８行目（ＷＬ６４〜ＷＬ１２７）のワード線ＷＬを含むワード線グループを２つ目のワード線グループＧ１としている。ワード線グループＧ２〜Ｇ１５についても、１２９行目（ＷＬ１２８）のワード線ＷＬから順にグループ分けがなされている。すなわち、１６個目のワード線グループＧ１５は、９５９行目〜１０２３行目（ＷＬ９６０〜ＷＬ１０２４）のワード線ＷＬを含んでいる。

また、各ワード線ＷＬには、所定数の選択トランジスタ２２のゲート電極が互いに所定の間隔を隔てて接続されている。なお、選択トランジスタ２２の構成は、上記第１実施形態の選択トランジスタ２と同様である。

また、メモリセルアレイ２１の内部には、１つのダイオード２３をそれぞれ含む複数のメモリセル２４が設けられている。なお、ダイオード２３およびメモリセル２４の構成は、それぞれ、上記第１実施形態のダイオード３およびメモリセル４と同様である。

ここで、第２実施形態では、１６個のワード線グループＧ０〜Ｇ１５に、それぞれ、ｎチャネルトランジスタからなる選択トランジスタ３１が配置されている。この選択トランジスタ３１のゲート電極は、後述するロウデコーダ２６に接続されている。また、選択トランジスタ３１のソース／ドレイン領域の一方は、各ワード線グループＧ０〜Ｇ１５毎に設けられたローカル信号線ＬＳを介して、対応するワード線グループに含まれる選択トランジスタ２２のソース領域に接続されている。また、選択トランジスタ３１のソース／ドレイン領域の他方は、１６個のワード線グループＧ０〜Ｇ１５に共通のグローバル信号線ＧＳを介して、後述するセンスアンプ２８に接続されている。このセンスアンプ２８に接続されるグローバル信号線ＧＳは、抵抗Ｒ２を介して接地されている。なお、選択トランジスタ３１は、本発明の「第２トランジスタ」の一例である。また、ローカル信号線ＬＳおよびグローバル信号線ＧＳは、それぞれ、本発明の「副信号線」および「主信号線」の一例である。

そして、選択トランジスタ３１は、対応するワード線グループが選択されたワード線ＷＬを含んでいる場合には、ロウデコーダ２６によりオン状態になるように制御される。その一方、対応するワード線グループが選択されたワード線ＷＬを含んでいない場合には、ロウデコーダ２６によりオフ状態になるように制御される。

また、上記したメモリセルアレイ２１は、図５に示すような断面構造を有する。具体的には、メモリセルアレイ２１の断面構造としては、ｐ型シリコン基板４１の上面に、選択トランジスタ２２のソース領域およびドレイン領域としての機能を有するｎ型不純物領域４１ａおよび４１ｂが形成されている。なお、ｎ型不純物領域４１ｂは、ダイオード２３のカソードとしての機能も有する。また、ｐ型シリコン基板４１のｎ型不純物領域４１ｂの内部には、ダイオード２３のアノードとしての機能を有する複数のｐ型不純物領域４１ｃが互いに所定の間隔を隔てて形成されている。そして、上記したダイオ―ド２３は、ｎ型不純物領域（カソード）４１ｂと、ｐ型不純物領域（アノード）４１ｃとによって構成されている。

また、ｐ型シリコン基板４１上のｎ型不純物領域４１ａとｎ型不純物領域４１ｂとの間の領域には、ゲート絶縁膜４２を介して、ゲート電極４３が形成されている。また、ゲート絶縁膜４２およびゲート電極４３の側面上には、サイドウォール膜４４が形成されている。そして、上記した選択トランジスタ２２（ｎチャネルトランジスタ２２ａおよび２２ｂ）は、ｎ型不純物領域（ソース領域）４１ａおよびｎ型不純物領域（ドレイン領域）４１ｂと、ゲート絶縁膜４２と、ゲート電極４３とによって構成されている。

また、ｐ型シリコン基板４１上には、選択トランジスタ２２を覆うように、１層目の層間絶縁膜４５が形成されている。この１層目の層間絶縁膜４５のｎ型不純物領域４１ａ（選択トランジスタ２２のソース領域）およびｐ型不純物領域４１ｃ（ダイオード２３のアノード）に対応する領域には、コンタクトホール４５ａが形成されている。１層目の層間絶縁膜４５のコンタクトホール４５ａには、プラグ４６が埋め込まれている。そして、上記したローカル信号線ＬＳは、１層目の層間絶縁膜４５上のｎ型不純物領域４１ａ（選択トランジスタ２２のソース領域）に対応する領域に形成されているとともに、プラグ４６を介してｎ型不純物領域４１ａに接続されている。また、１層目の層間絶縁膜４５上のｐ型不純物領域４１ｃ（ダイオード２３のアノード）に対応する領域には、１層目の接続層４７が形成されている。

また、１層目の層間絶縁膜４５上には、ローカル信号線ＬＳおよび接続層４７を覆うように、２層目の層間絶縁膜４８が形成されている。そして、上記したグローバル信号線ＧＳは、２層目の層間絶縁膜４８上のローカル信号線ＬＳに対応する領域に形成されている。すなわち、グローバル信号線ＧＳおよびローカル信号線ＬＳは、２層目の層間絶縁膜４８により絶縁されている。また、２層目の層間絶縁膜４８の接続層４７に対応する領域には、コンタクトホール４８ａが形成されているとともに、そのコンタクトホール４８ａには、プラグ４９が埋め込まれている。また、２層目の層間絶縁膜４８上のプラグ４９に対応する領域には、２層目の接続層５０が形成されている。

また、２層目の層間絶縁膜４８上には、グローバル信号線ＧＳおよび接続層５０を覆うように、３層目の層間絶縁膜５１が形成されている。また、３層目の層間絶縁膜５１の所定領域には、コンタクトホール５１ａが形成されているとともに、そのコンタクトホール５１ａには、プラグ５２が埋め込まれている。そして、上記した複数のビット線ＢＬは、３層目の層間絶縁膜５１上に互いに所定の間隔を隔てて配置されている。また、複数のビット線ＢＬは、プラグ５２を介して２層目の接続層５０（ダイオード２３のアノード）に接続されているビット線ＢＬと、２層目の接続層５０（ダイオード２３のアノード）に接続されていないビット線ＢＬとを含んでいる。

また、図４に示すように、メモリセルアレイ２１の外部には、アドレス入力回路２５と、ロウデコーダ２６と、カラムデコーダ２７と、センスアンプ２８と、出力回路２９とが設けられている。なお、センスアンプ２８は、本発明の「データ判別手段」の一例である。アドレス入力回路２５は、上記第１実施形態のアドレス入力回路５と同様、外部から所定のアドレスが入力されることに応答して、ロウデコーダ２６およびカラムデコーダ２７にアドレスデータを供給する機能を有する。すなわち、アドレス入力回路２５の内部には、上記第１実施形態の信号生成回路１０と同様、入力されたアドレスに対応した信号Ｗ０〜Ｗ１９を生成するための信号生成回路（図示せず）が設けられている。

また、ロウデコーダ２６は、アドレス入力回路２５から供給されたアドレスデータに基づいて所定のワード線ＷＬを選択し、かつ、選択されたワード線ＷＬにＨレベルの信号を供給するとともに、非選択のワード線ＷＬにＬレベルの信号を供給する機能を有する。このロウデコーダ２６は、図６に示すように、各ワード線ＷＬに出力端子が接続された１０２４個の５入力ＡＮＤ回路３２を含んでいる。

そして、第２実施形態では、ワード線グループＧ０に含まれるワード線ＷＬに接続された５入力ＡＮＤ回路３２の４つ目および５つ目の入力端子に、それぞれ、アドレス入力回路２５（図４参照）で生成される信号Ｗ１２およびＷ１６が供給されている。また、ワード線グループＧ１に含まれるワード線ＷＬに接続された５入力ＡＮＤ回路３２の４つ目および５つ目の入力端子には、それぞれ、アドレス入力回路２５で生成される信号Ｗ１３およびＷ１６が供給されている。また、ワード線グループＧ１５に含まれるワード線ＷＬに接続された５入力ＡＮＤ回路３２の４つ目および５つ目の入力端子には、それぞれ、アドレス入力回路２５で生成される信号Ｗ１５およびＷ１９が供給されている。このように、第２実施形態では、アドレス入力回路２５で生成される信号Ｗ１２〜Ｗ１５および信号Ｗ１６〜Ｗ１９の供給先は、ワード線グループＧ０〜Ｇ１５毎に異なっている。すなわち、１６個のワード線グループＧ０〜Ｇ１５は、５入力ＡＮＤ回路３２の４つ目および５つ目の入力端子に供給される信号Ｗ１２〜Ｗ１５および信号Ｗ１６〜Ｗ１９の組み合わせによって分類されている。

また、５入力ＡＮＤ回路３２の１つ目の入力端子には、アドレス入力回路２５（図４参照）で生成される信号Ｗ０〜Ｗ３のうちのいずれか１つが供給されている。また、５入力ＡＮＤ回路３２の２つ目の入力端子には、アドレス入力回路２５で生成される信号Ｗ４〜Ｗ７のうちのいずれか１つが供給されている。また、５入力ＡＮＤ回路３２の３つ目の入力端子には、アドレス入力回路２５で生成される信号Ｗ８〜Ｗ１１のうちのいずれか１つが供給されている。なお、第２実施形態では、選択されたワード線ＷＬに接続される５入力ＡＮＤ回路３２のみがＨレベルの信号を出力するように、信号Ｗ０〜Ｗ１９の供給先が決定されている。

また、第２実施形態では、ロウデコーダ２６は、各ワード線グループＧ０〜Ｇ１５毎に配置された１６個の２入力ＡＮＤ回路３３を含んでいる。この２入力ＡＮＤ回路３３の出力端子は、対応するワード線グループに含まれる選択トランジスタ３１（図４参照）のゲート電極に信号線ＷＧ０〜ＷＧ１５を介して接続されている。また、２入力ＡＮＤ回路３３の一方の入力端子には、アドレス入力回路２５（図４参照）で生成される信号Ｗ１２〜Ｗ１５のうち、対応するワード線グループの５入力ＡＮＤ回路３２に供給される信号と同じ信号が供給されている。また、２入力ＡＮＤ回路３３の他方の入力端子には、アドレス入力回路２５で生成される信号Ｗ１６〜Ｗ１９のうち、対応するワード線グループの５入力ＡＮＤ回路３２に供給される信号と同じ信号が供給されている。これにより、２入力ＡＮＤ回路３３の出力端子からは、対応するワード線グループが選択されたワード線ＷＬを含んでいる場合には、Ｈレベルの信号が出力される一方、対応するワード線グループが選択されたワード線ＷＬを含んでいない場合には、Ｌレベルの信号が出力される。

また、第２実施形態では、図４に示すように、カラムデコーダ２７は、上記第１実施形態のカラムデコーダ７と同様、アドレス入力回路２５から供給されたアドレスデータに基づいて所定のビット線ＢＬを選択し、かつ、選択されたビット線ＢＬにＨレベルの信号を供給するとともに、非選択のビット線ＢＬにＬレベルの信号を供給するように構成されている。

また、センスアンプ２８は、グローバル信号線ＧＳを介して供給される信号（選択されたメモリセル２４から読み出されたデータ）の電位を判別するとともに、その判別結果に応じた信号を出力回路２９に供給する機能を有する。具体的には、選択されたメモリセル２４に保持されたデータがＨレベルの場合には、Ｈレベルの信号がセンスアンプ２８から出力回路２９に供給されるとともに、選択されたメモリセル２４に保持されたデータがＬレベルの場合には、Ｌレベルの信号がセンスアンプ２８から出力回路２９に供給される。

次に、図４および図６を参照して、第２実施形態によるクロスポイント型のダイオードＲＯＭのデータの読み出し動作について説明する。なお、以下の読み出し動作の説明では、図４中の破線で囲まれたメモリセル２４（以下、選択メモリセル２４という）が選択されているとする。また、以下の読み出し動作の説明では、選択メモリセル２４以外の非選択のメモリセル２４を非選択メモリセル２４という。また、以下の読み出し動作の説明では、選択されたワード線ＷＬを選択ワード線ＷＬ０というとともに、選択ワード線ＷＬ０以外の非選択のワード線ＷＬを非選択ワード線ＷＬという。また、以下の読み出し動作の説明では、選択されたビット線ＢＬを選択ビット線ＢＬというとともに、選択ビット線ＢＬ以外の非選択のビット線ＢＬを非選択ビット線ＢＬという。

まず、図４に示すように、アドレス入力回路２５に、選択メモリセル２４に対応するアドレスが外部から入力される。これにより、アドレス入力回路２５からアドレスデータが出力されるとともに、そのアドレス入力回路２５から出力されたアドレスデータが、ロウデコーダ２６およびカラムデコーダ２７に供給される。

この際、アドレス入力回路２５では、上記第１実施形態のアドレス入力回路５（信号生成回路１０）で行われる動作と同じ動作が行われる。したがって、図６に示すように、選択ワード線ＷＬ０に接続された５入力ＡＮＤ回路３２からＨレベルの信号が出力されるとともに、非選択ワード線ＷＬに接続された５入力ＡＮＤ回路３２からＬレベルの信号が出力される。これにより、選択ワード線ＷＬ０にのみＨレベルの信号が供給されるとともに、非選択ワード線ＷＬにＬレベルの信号が供給される。その結果、図４に示すように、選択ワード線ＷＬ０に対応する選択トランジスタ２２のゲート電極の電位がＨレベルになることにより、その選択トランジスタ２２がオン状態になる。その一方、非選択ワード線ＷＬに対応する選択トランジスタ２２のゲート電極の電位がＬレベルになることにより、その選択トランジスタ２２がオフ状態になる。

また、図６に示すように、選択ワード線ＷＬ０を含むワード線グループＧ０に対応する２入力ＡＮＤ回路３３では、一方および他方の両方の入力端子に、それぞれ、アドレス入力回路２５（図４参照）で生成されたＨレベルの信号Ｗ１２およびＷ１６が供給される。これにより、選択ワード線ＷＬ０を含むワード線グループＧ０に対応する２入力ＡＮＤ回路３３からは、Ｈレベルの信号が出力される。その一方、選択ワード線ＷＬ０を含まないワード線グループＧ１〜Ｇ１５に対応する２入力ＡＮＤ回路３３からは、Ｌレベルの信号が出力される。その結果、図４に示すように、選択ワード線ＷＬ０を含むワード線グループＧ０に対応する選択トランジスタ３１のゲート電極にＨレベルの信号が供給されることにより、その選択トランジスタ３１がオン状態になる。その一方、選択ワード線ＷＬ０を含まないワード線グループＧ１〜Ｇ１５に対応する選択トランジスタ３１のゲート電極にＬレベルの信号が供給されることにより、その選択トランジスタ３１がオフ状態になる。

また、カラムデコーダ２７に接続される各ビット線ＢＬには、アドレスデータに基づいて、カラムデコーダ２７から所定の電位を有する信号が供給される。具体的には、選択ビット線ＢＬにのみＨレベルの信号が供給されるとともに、非選択ビット線ＢＬにＬレベルの信号が供給される。

ロウデコーダ２６およびカラムデコーダ２７が上記のように動作することによって、選択メモリセル２４に保持されたデータ（信号）は、対応するオン状態の選択トランジスタ２２を介して、選択ワード線ＷＬ０を含むワード線グループＧ０に対応するローカル信号線ＬＳに供給される。具体的には、第２実施形態では、選択メモリセル２４に含まれるダイオード２３のアノードが選択ビット線ＢＬに接続されているので、選択ビット線ＢＬに供給されているＨレベルの信号がローカル信号線ＬＳに伝達される。その一方、選択メモリセル２４に含まれるダイオード２３のアノードが選択ビット線ＢＬに接続されていない場合には、選択ビット線ＢＬに供給されているＨレベルの信号がローカル信号線ＬＳに伝達されない。なお、非選択ワード線ＷＬに接続される非選択メモリセル２９に保持されたデータは、対応する選択トランジスタ２２がオフ状態であることから、ローカル信号線ＬＳに伝達されることはない。

そして、選択ワード線ＷＬ０を含むワード線グループＧ０に対応する選択トランジスタ３１がオン状態であり、選択ワード線ＷＬ０を含まないワード線グループＧ１〜Ｇ１５に対応する選択トランジスタ３１がオフ状態であることから、グローバル信号線ＧＳには、選択ワード線ＷＬ０を含むワード線グループＧ０に対応するローカル信号線ＬＳからのＨレベルの信号が供給される。これにより、センスアンプ２８にＨレベルの信号が供給される。その結果、センスアンプ２８から出力されるＨレベルの信号が出力回路２９に供給された後、その出力回路２９から外部にＨレベルの信号が出力される。

なお、選択メモリセル２４に含まれるダイオード２３のアノードが選択ビット線ＢＬに接続されていない場合には、グローバル信号線ＧＳを介してＬレベルの信号がセンスアンプ２８に供給される。その結果、センスアンプ２８から出力されるＬレベルの信号が出力回路２９に供給された後、その出力回路２９から外部にＬレベルの信号が出力される。

第２実施形態では、上記のように、各ワード線グループＧ０〜Ｇ１５に共通のグローバル信号線ＧＳにより、選択トランジスタ２２のソース領域に接続されたローカル信号線ＬＳとセンスアンプ２８とを繋ぐように構成することによって、１０２４本のワード線ＷＬ毎に配置されたワード線ＷＬと同じ数の信号線により、選択トランジスタ２２のソース領域とセンスアンプ２８とを繋ぐ場合に比べて、信号線の数を減少させることができる。これにより、センスアンプ２８に接続される信号線の容量を低減することができるので、ダイオードＲＯＭの動作をより高速化することができる。

また、第２実施形態では、上記のように、選択トランジスタ２２のソース領域に接続される信号線（信号線ＬＳおよびＧＳ）を分割することによりダイオードＲＯＭの動作の高速化を図ることによって、分割されたローカル信号線ＬＳおよびグローバル信号線ＧＳは、層間絶縁膜４８により絶縁することができるので、分割されたローカル信号線ＬＳおよびグローバル信号線ＧＳをｐ型シリコン基板４１の表面に対して平行な方向に互いに所定の間隔を隔てて配置する必要がない。これにより、メモリセルアレイ２１の平面積が大きくなるのを抑制することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
図７は、本発明の第３実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図８は、図７に示した第３実施形態によるダイオードＲＯＭの信号線制御回路の構成を示した回路図である。図９は、図７に示した第３実施形態によるダイオードＲＯＭのセンスアンプの構成を示した回路図である。図１０は、シミュレーションによって求めた、ノードＮ１に流入する電流と、ノードＮ１〜Ｎ７および出力信号ＳＯＵＴの電位との関係を示したグラフである。図７〜図１０を参照して、この第３実施形態では、上記第１実施形態と異なり、ワード線制御回路６６を含むクロスポイント型のダイオードＲＯＭについて説明する。

第３実施形態によるダイオードＲＯＭでは、図７に示すように、メモリセルアレイ６１の内部に、上記第１実施形態と同様に、複数のワード線ＷＬおよび複数のビット線ＢＬが互いに交差するように配置されている。なお、図７には、１０２４本のワード線ＷＬのうち、０〜３、１０２０および１０２３の通し番号が付与されたワード線ＷＬのみを図示している。

また、１０２４本のワード線ＷＬは、上記第１実施形態と同様に、２５６本のワード線ＷＬをそれぞれ含む４つのワード線グループＧ０〜Ｇ３に分けられている。また、各ワード線ＷＬには、所定数の選択トランジスタ６２のゲート電極が互いに所定の間隔を隔てて接続されている。なお、選択トランジスタ６２の構成は、上記第１実施形態の選択トランジスタ２と同様である。

また、メモリセルアレイ６１の内部には、１つのダイオード６３をそれぞれ含む複数のメモリセル６４が設けられている。なお、ダイオード６３およびメモリセル６４の構成は、それぞれ、上記第１実施形態のダイオード３およびメモリセル４と同様である。

ここで、第３実施形態では、４つの信号線Ｓ０〜Ｓ３には、それぞれ、ｐチャネルトランジスタ６５ａ〜６５ｄが１つずつ配置されている。なお、信号線Ｓ０〜Ｓ３は、本発明の「第１信号線」の一例である。具体的には、ｐチャネルトランジスタ６５ａは、ドレインが信号線Ｓ０に接続されているとともに、ゲートが信号線Ｓ００に接続されている。また、ｐチャネルトランジスタ６５ｂは、ドレインが信号線Ｓ１に接続されているとともに、ゲートが信号線Ｓ１１に接続されている。また、ｐチャネルトランジスタ６５ｃは、ドレインが信号線Ｓ２に接続されているとともに、ゲートが信号線Ｓ２２に接続されている。また、ｐチャネルトランジスタ６５ｄは、ドレインが信号線Ｓ３に接続されているとともに、ゲートが信号線Ｓ３３に接続されている。また、ｐチャネルトランジスタ６５ａ〜６５ｄのソースには、Ｈレベルの信号が供給されている。なお、信号線Ｓ０〜Ｓ３のその他の構成は、上記第１実施形態の信号線Ｓ０〜Ｓ３と同様である。

また、第３実施形態では、複数のワード線ＷＬとロウデコーダ６９との間に、ワード線ＷＬの電位を制御するためのワード線制御回路６６が設けられている。なお、ワード線制御回路は、本発明の「ワード線制御手段」の一例である。このワード線制御回路６６は、４つの信号線Ｓ００〜Ｓ３３と、４つの信号線Ｓ００〜Ｓ３３にそれぞれ対応して設けられる複数の２入力ＮＡＮＤ回路６７ａ〜６７ｄとにより構成されている。なお、信号線Ｓ００〜Ｓ３３は、本発明の「第２信号線」の一例である。２入力ＮＡＮＤ回路６７ａは、１つ目の信号線Ｓ００に対応する１つ目のワード線グループＧ０に含まれる（アドレスの下２桁のビットが（０、０）である）各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路６７ｂは、２つ目の信号線Ｓ１１に対応する２つ目のワード線グループＧ１に含まれる（アドレスの下２桁のビットが（０、１）である）各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路６７ｃは、３つ目の信号線Ｓ２２に対応する３つ目のワード線グループＧ２に含まれる（アドレスの下２桁のビットが（１、０）である）各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路６７ｄは、４つ目の信号線Ｓ３３に対応する４つ目のワード線グループＧ３に含まれる（アドレスの下２桁のビットが（１、１）である）各ワード線ＷＬ毎に１つずつ配置されている。

また、１つ目のワード線グループＧ０に対応する２入力ＮＡＮＤ回路６７ａの一方の入力端子は、信号線Ｓ００に接続されているとともに、２つ目のワード線グループＧ１に対応する２入力ＮＡＮＤ回路６７ｂの一方の入力端子は、信号線Ｓ１１に接続されている。また、３つ目のワード線グループＧ２に対応する２入力ＮＡＮＤ回路６７ｃの一方の入力端子は、信号線Ｓ２２に接続されているとともに、４つ目のワード線グループＧ３に対応する２入力ＮＡＮＤ回路６７ｄの一方の入力端子は、信号線Ｓ３３に接続されている。また、２入力ＮＡＮＤ回路６７ａ〜６７ｄの他方の入力端子は、それぞれ、インバータ回路を介して、ロウデコーダ６９の対応する出力端子に接続されている。また、２入力ＮＡＮＤ回路６７ａ〜６７ｄの出力端子は、それぞれ、対応するワード線ＷＬに接続されている。

そして、第３実施形態では、所定のワード線ＷＬが選択された場合において、信号線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含む１つのワード線グループ（本実施形態では、Ｇ０）に対応する信号線には、ロウデコーダ６９からＨレベルの信号が供給される。その一方、所定のワード線ＷＬが選択された場合において、信号線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含まない３つのワード線グループ（本実施形態では、Ｇ１〜Ｇ３）に対応する信号線には、ロウデコーダ６９からＬレベルの信号が供給される。なお、信号線Ｓ００〜Ｓ３３には、それぞれ、信号Ｗ０〜Ｗ３が供給される。

また、メモリセルアレイ６１の外部には、アドレス入力回路６８と、ロウデコーダ６９と、カラムデコーダ７０と、データ判別回路７１と、出力回路７２とが設けられている。なお、データ判別回路７１は、本発明の「データ判別手段」の一例である。アドレス入力回路６８は、外部から所定のアドレスが入力されることに応答して、ロウデコーダ６９およびカラムデコーダ７０にアドレスデータを供給する機能を有する。すなわち、アドレス入力回路６８の内部には、外部から入力されるアドレスに対応した信号を生成するための信号線制御回路７３（図８参照）が設けられている。この信号線制御回路７３は、選択されたワード線ＷＬに対応するアドレスの下２桁のビットに基づいて、信号Ｗ０〜Ｗ３の電位を制御する機能を有する。

なお、図８中の信号ＲＡ０は、選択されたワード線ＷＬに対応するアドレスの１桁目のビットに基づいた信号であり、図８中の信号ＲＡ１は、選択されたワード線ＷＬに対応するアドレスの２桁目のビットに基づいた信号である。また、信号／ＲＡ０および／ＲＡ１は、それぞれ、信号ＲＡ０およびＲＡ１の電位を反転させた電位を有する反転信号である。すなわち、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（０、０）の場合には、信号ＲＡ０およびＲＡ１の両方の電位がＬレベルとなり、信号／ＲＡ０および／ＲＡ１の両方の電位がＨレベルとなる。また、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（０、１）の場合には、信号ＲＡ０およびＲＡ１の電位が、それぞれ、ＨレベルおよびＬレベルとなり、信号／ＲＡ０および／ＲＡ１の電位が、それぞれ、ＬレベルおよびＨレベルとなる。また、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（１、０）の場合には、信号ＲＡ０およびＲＡ１の電位が、それぞれ、ＬレベルおよびＨレベルとなり、信号／ＲＡ０および／ＲＡ１の電位が、それぞれ、ＨレベルおよびＬレベルとなる。また、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（１、１）の場合には、信号ＲＡ０およびＲＡ１の両方の電位がＨレベルとなり、信号／ＲＡ０および／ＲＡ１の両方の電位がＬレベルとなる。

また、信号線制御回路７３は、図８に示すように、２入力ＮＡＮＤ回路７４ａ〜７４ｄと、４つのインバータ回路７５ａ〜７５ｄとを含んでいる。２入力ＮＡＮＤ回路７４ａの一方の入力端子には、信号／ＲＡ０が入力されるとともに、他方の入力端子には、信号／ＲＡ１が入力される。また、２入力ＮＡＮＤ回路７４ｂの一方の入力端子には、信号ＲＡ０が入力されるとともに、他方の入力端子には、信号／ＲＡ１が入力される。また、２入力ＮＡＮＤ回路７４ｃの一方の入力端子には、信号／ＲＡ０が入力されるとともに、他方の入力端子には、信号ＲＡ１が入力される。また、２入力ＮＡＮＤ回路７４ｄの一方の入力端子には、信号ＲＡ０が入力されるとともに、他方の入力端子には、信号ＲＡ１が入力される。また、２入力ＮＡＮＤ回路７４ａ〜７４ｄの出力端子には、それぞれ、インバータ回路７５ａ〜７５ｄの入力端子が接続されている。また、インバータ回路７５ａ〜７５ｄの出力端子には、それぞれ、信号線Ｓ００〜Ｓ３３が接続されている。

また、第３実施形態では、図７に示すように、カラムデコーダ７０は、カラムデコーダ７０に接続されたビット線ＢＬに所定の電位を有する信号を供給する機能を有する。具体的には、カラムデコーダ７０は、アドレス入力回路６８から供給されたアドレスデータに基づいて所定のビット線ＢＬを選択し、かつ、選択されたビット線ＢＬにＨレベルの信号を供給するとともに、非選択のビット線ＢＬにＬレベルの信号を供給するように構成されている。なお、選択されたビット線ＢＬに供給されるＨレベルの信号は、本発明の「第１電位の信号」の一例であり、非選択のビット線ＢＬに供給されるＬレベルの信号は、本発明の「第２電位の信号」の一例である。

また、データ判別回路７１は、選択されたメモリセル６４から読み出されたデータ（信号）の電位を判別するとともに、その判別結果に応じた信号を出力回路７２に供給する機能を有する。具体的には、選択されたメモリセル６４に保持されたデータがＨレベルの場合には、Ｌレベルの信号がデータ判別回路７１から出力回路７２に供給されるとともに、選択されたメモリセル６４に保持されたデータがＬレベルの場合には、Ｈレベルの信号がデータ判別回路７１から出力回路７２に供給される。また、出力回路７２は、データ判別回路７１の出力信号に応じて、外部に信号を出力する機能を有する。具体的には、Ｌレベルの信号がデータ判別回路７１から出力された場合には、Ｈレベルの信号を外部に出力するとともに、Ｈレベルの信号がデータ判別回路７１から出力された場合には、Ｌレベルの信号を外部に出力する。

また、データ判別回路７１は、４入力ＮＡＮＤ回路７６と、センスアンプ７７ａ〜７７ｄとを含んでいる。４入力ＮＡＮＤ回路７６の入力端子は、センスアンプ７７ａ〜７７ｄの出力端子に接続されているとともに、４入力ＮＡＮＤ回路７６の出力端子は、出力回路７２に接続されている。また、センスアンプ７７ａ〜７７ｄは、一方の入力端子に、それぞれ、信号線Ｓ００〜Ｓ３３が接続されているとともに、他方の入力端子に、それぞれ、信号線Ｓ０〜Ｓ３が接続されている。また、センスアンプ７７ａ〜７７ｄは、一方の入力端子にＬレベルの信号が供給されている場合に、Ｈレベルの信号を４入力ＮＡＮＤ回路７６の入力端子に出力するとともに、一方の入力端子にＨレベルの信号が供給されている場合に、他方の入力端子からの信号に応じてＨまたはＬレベルの信号を４入力ＮＡＮＤ回路７６の入力端子に出力するように構成されている。

また、センスアンプ７７ａ（７７ｂ、７７ｃ、７７ｄ）は、図９および図１０に示すように、負荷回路７８と、バイアス回路７９と、反転アンプ８０と、電流電圧変換回路８１と、フィードバック回路８２と、３つのインバータ回路８３、８４ａおよび８４ｂとを含んでいる。

負荷回路７８は、負荷抵抗として機能するｎチャネルトランジスタ７８ａを含んでいる。ｎチャネルトランジスタ７８ａのゲートは、後述するノードＮ２に接続されることにより所定のバイアス電位が供給されている。また、ｎチャネルトランジスタ７８ａのドレインは、信号線Ｓ０（Ｓ１、Ｓ２、Ｓ３）に繋がるノードＮ１に接続されているとともに、ソースは、接地されることによりＧＮＤ電位が供給されている。なお、ＧＮＤ電位とは、Ｌレベルの電位である。これにより、ノードＮ１は、選択されたビット線ＢＬにＨレベルの信号が供給される前において、ｎチャネルトランジスタ７８ａを介してＧＮＤ電位が供給されることによって、ＧＮＤ電位近傍（第３実施形態では、約０．１０Ｖ）にされている。なお、このノードＮ１の電位の値は、第３実施形態において電位Ｖｃｃが約３Ｖの場合の一例であり、以下の各ノードＮ２〜Ｎ７の電位の値も同様である。

ここで、第３実施形態では、バイアス回路７９は、ｐチャネルトランジスタ７９ａと、ｎチャネルトランジスタ７９ｂおよび７９ｃと、ｎチャネルトランジスタ７９ｄと、ｐチャネルトランジスタ７９ｅおよび７９ｆとを含んでいる。ｐチャネルトランジスタ７９ａのソースには、電位Ｖｃｃが供給されているとともに、ゲートは、接地されることによりＧＮＤ電位が供給されている。また、ｐチャネルトランジスタ７９ａのドレインは、ノードＮ２に接続されている。ｎチャネルトランジスタ７９ｂのゲートとドレインとは互いに接続されているとともに、そのゲートおよびドレインは、ノードＮ２に接続されている。また、ｎチャネルトランジスタ７９ｂのソースは、ｎチャネルトランジスタ７９ｃのドレインと接続されている。また、ｎチャネルトランジスタ７９ｂは、ノードＮ２の電位がｎチャネルトランジスタ７９ｂのしきい値電圧よりも低くなるのを抑制する機能を有する。ｎチャネルトランジスタ７９ｃのソースは、接地されることによりＧＮＤ電位が供給されているとともに、ゲートには、信号線Ｓ００（Ｓ１１、Ｓ２２、Ｓ３３）が接続されている。また、ｎチャネルトランジスタ７９ｃは、ゲートにＨレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が供給されている場合にオン状態になるとともに、ゲートにＬレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が供給されている場合にオフ状態になるように構成されている。

これにより、ノードＮ２には、ｎチャネルトランジスタ７９ｃのゲートにＨレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が供給されている場合に、ｎチャネルトランジスタ７９ｂのしきい値電圧Ｖｔ_７９ｂ＋α_３のバイアス電位（第３実施形態では、約１．３０Ｖ）が供給されているとともに、ｎチャネルトランジスタ７９ｃのゲートにＬレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が供給されている場合に、電位Ｖｃｃが供給されている。なお、ノードＮ２の電位Ｖｔ_７９ｂ＋α_３（ｎチャネルトランジスタ７８ａおよび７９ｄのゲート電位）は、ｎチャネルトランジスタ７８ａおよび７９ｄのしきい値電圧よりも高く、かつ、電位Ｖｃｃよりも低い電位になるように構成されている。

また、第３実施形態では、バイアス回路７９のｎチャネルトランジスタ７９ｄのゲートは、ノードＮ２に接続されている。また、ｎチャネルトランジスタ７９ｄのドレインは、ノードＮ３に接続されているとともに、ソースは、接地されることによりＧＮＤ電位が供給されている。ｐチャネルトランジスタ７９ｅのゲートとドレインとは互いに接続されているとともに、そのゲートおよびドレインは、ノードＮ３に接続されている。また、ｐチャネルトランジスタ７９ｅのソースは、ｐチャネルトランジスタ７９ｆのドレインに接続されている。ｐチャネルトランジスタ７９ｆのソースには、電位Ｖｃｃが供給されているとともに、ゲートには、インバータ回路８３の出力が供給されている。また、ｐチャネルトランジスタ７９ｆは、ゲートにＬレベルのインバータ回路８３の出力が供給されている場合にオン状態になるとともに、ゲートにＨレベルのインバータ回路８３の出力が供給されている場合にオフ状態になるように構成されている。これにより、ノードＮ３には、ｐチャネルトランジスタ７９ｆのゲートにＬレベルのインバータ回路８３からの出力信号が入力されている場合に、電位Ｖｃｃからｐチャネルトランジスタ７９ｅのしきい値電圧分低下した電位Ｖｃｃ−Ｖｔ_７９ｅ−α_４のバイアス電位（第３実施形態では、約１．５０Ｖ）が供給されているとともに、ｐチャネルトランジスタ７９ｆのゲートにＨレベルのインバータ回路８３からの出力信号が入力されている場合に、ＧＮＤ電位が供給されている。なお、ノードＮ３の電位Ｖｃｃ−Ｖｔ_７９ｅ−α_４（後述するｐチャネルトランジスタ８１ｂおよび８２ｂのゲート電位）は、ｐチャネルトランジスタ８１ｂおよび８２ｂのソース−ゲート間の電位差がしきい値電圧よりも大きくなるような電位になるように構成されている。

また、第３実施形態では、反転アンプ８０は、ノードＮ４の電位を制御するための電位制御回路８０ａと、ノードＮ５の電位を制御するためのｎチャネルトランジスタ８０ｂおよびｐチャネルトランジスタ８０ｃと、ｎチャネルトランジスタ８０ｄおよび８０ｅと、ｐチャネルトランジスタ８０ｆとを含んでいる。

反転アンプ８０の電位制御回路８０ａは、ｎチャネルトランジスタ８０ｇおよび８０ｈと、ｐチャネルトランジスタ８０ｉとを含んでいる。ｎチャネルトランジスタ８０ｇのゲートとドレインとは互いに接続されるとともに、そのゲートおよびドレインは、ノードＮ４に接続されている。また、ｎチャネルトランジスタ８０ｇのソースには、ｎチャネルトランジスタ８０ｈのドレインが接続されている。また、ｎチャネルトランジスタ８０ｇは、ノードＮ４の電位がｎチャネルトランジスタ８０ｇのしきい値電圧よりも低くなるのを抑制する機能を有する。ｎチャネルトランジスタ８０ｈのゲートには、信号線Ｓ００（Ｓ１１、Ｓ２２、Ｓ３３）が接続されているとともに、ソースは、ノードＮ１に接続されている。また、ｎチャネルトランジスタ８０ｈは、ゲートにＨレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が入力されている場合にオン状態になるとともに、ゲートにＬレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が入力されている場合にオフ状態になるように構成されている。ｐチャネルトランジスタ８０ｉのゲートは、接地されることによりＧＮＤ電位が供給されている。また、ｐチャネルトランジスタ８０ｉのドレインは、ノードＮ４に接続されているとともに、ソースには、電位Ｖｃｃが供給されている。

これにより、ノードＮ４には、ｎチャネルトランジスタ８０ｈのゲートにＨレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が入力されている場合に、ノードＮ１の電位からｎチャネルトランジスタ８０ｇのしきい値電圧分だけレベルシフト（上昇）した電位近傍の電位が供給されるとともに、ｎチャネルトランジスタ８０ｈのゲートにＬレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が入力されている場合に、電位Ｖｃｃが供給されている。すなわち、ノードＮ４は、ｎチャネルトランジスタ８０ｈのゲートにＨレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が入力されているとともに、ノードＮ１の電位が約０．１０Ｖの場合に、約１．６２Ｖになるとともに、データの読み出し動作時にノードＮ１の電位が約０．１０Ｖから約０．１５Ｖまで上昇した場合に、約１．６７Ｖにされるように構成されている。

反転アンプ８０のｎチャネルトランジスタ８０ｂのゲートは、ノードＮ４に接続されている。また、ｎチャネルトランジスタ８０ｂのドレインは、ｎチャネルトランジスタ８０ｄのソースに接続されているとともに、ソースは、接地されることによりＧＮＤ電位が供給されている。ｐチャネルトランジスタ８０ｃのゲートは、ノードＮ１に接続されている。また、ｐチャネルトランジスタ８０ｃのドレインは、ノードＮ５に接続されているとともに、ソースは、ｐチャネルトランジスタ８０ｆのドレインに接続されている。ｎチャネルトランジスタ８０ｄのゲートとドレインとは互いに接続されているとともに、そのゲートおよびドレインは、ノードＮ５に接続されている。また、ｎチャネルトランジスタ８０ｄは、ノードＮ５の電位がｎチャネルトランジスタ８０ｄのしきい値電圧よりも低くなるのを抑制する機能を有する。ｎチャネルトランジスタ８０ｅのドレインは、ノードＮ５に接続されているとともに、ソースは、接地されることによりＧＮＤ電位が供給されている。また、ｎチャネルトランジスタ８０ｅのゲートには、インバータ回路８３からの出力が供給されている。また、ｎチャネルトランジスタ８０ｅは、ゲートにＬレベルのインバータ回路８３の出力が供給されている場合にオフ状態になるとともに、ゲートにＨレベルのインバータ回路８３の出力が供給されている場合にオン状態になるように構成されている。ｐチャネルトランジスタ８０ｆのソースには、電位Ｖｃｃが供給されているとともに、ゲートには、インバータ回路８３からの出力が供給されている。また、ｐチャネルトランジスタ８０ｆは、ゲートにＬレベルのインバータ回路８３の出力が供給されている場合にオン状態になるとともに、ゲートにＨレベルのインバータ回路８３の出力が供給されている場合にオフ状態になるように構成されている。

これにより、ｎチャネルトランジスタ８０ｅおよびｐチャネルトランジスタ８０ｆのゲートにＨレベルのインバータ回路８３からの出力信号が入力されている場合に、ノードＮ５には、ＧＮＤ電位が供給されている。したがって、インバータ回路８３にＬレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が入力されている場合には、後述するｎチャネルトランジスタ８１ａおよび８２ｃがオフ状態になるので、ｎチャネルトランジスタ８１ａおよび８２ｃを介して電流が流れるのが抑制されるように構成されている。

また、ｎチャネルトランジスタ８０ｅおよびｐチャネルトランジスタ８０ｆのゲートにＬレベルのインバータ回路８３からの出力信号が入力されているとともに、ノードＮ１の電位が約０．１０Ｖにされている場合に、約１．６２Ｖの電位がｎチャネルトランジスタ８０ｂのゲートに入力されるとともに、約０．１０Ｖの電位がｐチャネルトランジスタ８０ｃのゲートに入力されることにより、電位ＶｃｃとＧＮＤ電位との間に接続されたｐチャネルトランジスタ８０ｃとｎチャネルトランジスタ８０ｂおよび８０ｄとの抵抗分割によるノードＮ５の電位（ｎチャネルトランジスタ８１ａおよび８２ｃのゲート電位）は、ｎチャネルトランジスタ８１ａおよび８２ｃをオン状態にするような電位（第３実施形態では、約１．９２Ｖ）になるように構成されている。また、データの読み出し動作時にノードＮ１の電位が約０．１０Ｖから約０．１５Ｖまで上昇した場合には、ノードＮ４の電位が約１．６２Ｖから約１．６７Ｖまで上昇することに起因してｎチャネルトランジスタ８０ｂのインピーダンスが低下するとともに、ｐチャネルトランジスタ８０ｃのインピーダンスが上昇することによって、電位ＶｃｃとＧＮＤ電位との間に接続されたｐチャネルトランジスタ８０ｃとｎチャネルトランジスタ８０ｂおよび８０ｄとの抵抗分割によるノードＮ５の電位は、ｎチャネルトランジスタ８１ａおよび８２ｃをオフ状態に近い状態にするような電位（第３実施形態では、約１．１０Ｖ）まで低下するように構成されている。なお、このとき、ｎチャネルトランジスタ８１ａおよび８２ｃは、ソース電位であるノードＮ１の電位が上昇するので、オン状態からオフ状態に近い状態に急速に移行されるように構成されている。

電流電圧変換回路８１は、インバータ回路８４ａの入力側に繋がるノードＮ６の電位を制御するためのｎチャネルトランジスタ８１ａと、負荷抵抗として機能するｐチャネルトランジスタ８１ｂを有する負荷回路８１ｃとを含んでいる。ｎチャネルトランジスタ８１ａのゲートは、ノードＮ５に接続されている。また、ｎチャネルトランジスタ８１ａのソースは、ノードＮ１に接続されているとともに、ドレインは、ノードＮ６およびｐチャネルトランジスタ８１ｂのドレインに接続されている。ｐチャネルトランジスタ８１ｂのゲートは、ノードＮ３に接続されている。また、ｐチャネルトランジスタ８１ｂのドレインは、ノードＮ６に接続されているとともに、ソースには、電位Ｖｃｃが供給されている。これにより、ｎチャネルトランジスタ８１ａがオン状態の場合には、ｎチャネルトランジスタ８１ａのインピーダンスがｐチャネルトランジスタ８１ｂのインピーダンスより低いので、電位ＶｃｃとＧＮＤ電位との間に接続されたｎチャネルトランジスタ７８ａおよび８１ａとｐチャネルトランジスタ８１ｂとの抵抗分割によるノードＮ６の電位がノードＮ１の電位近傍（第３実施形態では、約０．１２Ｖ）にされるとともに、ｎチャネルトランジスタ８１ａがオフ状態に近い状態の場合には、ｎチャネルトランジスタ８１ａのインピーダンスがｐチャネルトランジスタ８１ｂのインピーダンスより高くなるので、電位ＶｃｃとＧＮＤ電位との間に接続されたｎチャネルトランジスタ７８ａおよび８１ａとｐチャネルトランジスタ８１ｂとの抵抗分割によるノードＮ６の電位が約２．３０Ｖまで上昇するように構成されている。

また、第３実施形態では、フィードバック回路８２は、ノードＮ１の電位を制御するためのｎチャネルトランジスタ８２ａと、ｐチャネルトランジスタ８２ｂと、ノードＮ７の電位を制御するためのｎチャネルトランジスタ８２ｃとを含んでいる。ｎチャネルトランジスタ８２ａのゲートは、ノードＮ７に接続されている。また、ｎチャネルトランジスタ８２ａのソースは、接地されることによりＧＮＤ電位が供給されているとともに、ドレインは、ノードＮ１に接続されている。ｐチャネルトランジスタ８２ｂのゲートは、ノードＮ３に接続されている。また、ｐチャネルトランジスタ８２ｂのソースは、ノードＮ６に接続されているとともに、ドレインは、ノードＮ７に接続されている。ｎチャネルトランジスタ８２ｃのゲートは、ノードＮ５に接続されている。また、ｎチャネルトランジスタ８２ｃのソースは、ノードＮ１に接続されているとともに、ドレインは、ノードＮ７に接続されている。

これにより、ｎチャネルトランジスタ８２ｃがオン状態の場合には、ｎチャネルトランジスタ８２ｃのインピーダンスがｐチャネルトランジスタ８１ｂおよび８２ｂのインピーダンスより低いので、電位ＶｃｃとＧＮＤ電位との間に接続されたｎチャネルトランジスタ７８ａおよび８２ｃとｐチャネルトランジスタ８１ｂおよび８２ｂとの抵抗分割によるノードＮ７の電位がノードＮ１の電位近傍（第３実施形態では、約０．１０Ｖ）にされるとともに、ｎチャネルトランジスタ８２ｃがオフ状態に近い状態の場合には、ｎチャネルトランジスタ８２ｃのインピーダンスがｐチャネルトランジスタ８１ｂおよび８２ｂのインピーダンスより高くなるので、電位ＶｃｃとＧＮＤ電位との間に接続されたｎチャネルトランジスタ７８ａおよび８２ｃとｐチャネルトランジスタ８１ｂおよび８２ｂとの抵抗分割によるノードＮ７の電位が上昇するように構成されている。その場合、ノードＮ７の電位は、ｎチャネルトランジスタ８２ａがオン状態になり、ｎチャネルトランジスタ７８ａ、８２ａ、８２ｃ、ｐチャネルトランジスタ８２ｂおよび８１ｂの抵抗分割で約１．１５Ｖに収まる。したがって、ｎチャネルトランジスタ８２ｃがオフ状態に近い状態の場合には、ｎチャネルトランジスタ８２ａがオン状態になることにより、ｎチャネルトランジスタ８２ａを介してノードＮ１にＧＮＤ電位が供給されているとともに、ｎチャネルトランジスタ８２ｃがオン状態の場合には、ｎチャネルトランジスタ８２ａがオフ状態になることにより、ｎチャネルトランジスタ８２ａを介してノードＮ１にＧＮＤ電位が供給されないように構成されている。

インバータ回路８３は、ＨまたはＬレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が入力されるように構成されている。また、インバータ回路８４ａおよび８４ｂは、ノードＮ６の電位に応じてＨまたはＬレベルの出力信号ＳＯＵＴを４入力ＮＡＮＤ回路７６に出力するように構成されている。なお、インバータ回路８３にＬレベルの信号Ｗ０（Ｗ１、Ｗ２、Ｗ３）が入力されている場合には、ｎチャネルトランジスタ８１ａおよび８２ｃがオフ状態になるとともに、ｐチャネルトランジスタ８１ｃおよび８２ｂがオン状態になることにより、センスアンプ７７ａ（７７ｂ、７７ｃ、７７ｄ）はＨレベルの出力信号ＳＯＵＴを４入力ＮＡＮＤ回路７６に出力するように構成されている。

次に、図７および図８を参照して、第３実施形態によるクロスポイント型のダイオードＲＯＭのデータの読み出し動作について説明する。なお、以下の読み出し動作の説明では、図７中の破線で囲まれたメモリセル６４（以下、選択メモリセル６４という）が選択されているとする。また、以下の読み出し動作の説明では、選択されたワード線ＷＬ（図７では、ワード線ＷＬ０）のアドレスの１桁目から１０桁目までのビットを、（０、０、０、０、０、０、０、０、０、０）とする。また、以下の読み出し動作の説明では、選択メモリセル６４以外の非選択のメモリセル６４を非選択メモリセル６４という。また、以下の読み出し動作の説明では、選択されたワード線ＷＬを選択ワード線ＷＬ０というとともに、選択ワード線ＷＬ０以外の非選択のワード線ＷＬを非選択ワード線ＷＬという。また、以下の読み出し動作の説明では、選択されたビット線ＢＬを選択ビット線ＢＬというとともに、選択ビット線ＢＬ以外の非選択のビット線ＢＬを非選択ビット線ＢＬという。

まず、図７に示すように、アドレス入力回路６８に、選択メモリセル６４に対応するアドレスが外部から入力される。これにより、アドレス入力回路６８からアドレスデータが出力されるとともに、そのアドレス入力回路６８から出力されたアドレスデータが、ロウデコーダ６９およびカラムデコーダ７０に供給される。

この後、アドレスデータに基づいて、所定のワード線ＷＬ（以下、選択ワード線ＷＬという）がロウデコーダ６９により選択される。なお、選択ワード線ＷＬに対応するアドレスの下２桁のビットは、（０、０）である。これにより、選択ワード線ＷＬに対応するロウデコーダ６９の出力端子からＨレベルの信号が出力されるとともに、選択ワード線ＷＬ以外の非選択のワード線ＷＬ（以下、非選択ワード線ＷＬという）に対応するロウデコーダ６９の出力端子からＬレベルの信号が出力される。

この際、図８に示した信号線制御回路７３では、以下のような動作が行われる。すなわち、まず、選択ワード線ＷＬに対応するアドレスの下２桁のビットが（０、０）であることから、信号ＲＡ０およびＲＡ１の両方の電位がＬレベルとなり、信号／ＲＡ０および／ＲＡ１の両方の電位がＨレベルとなる。これにより、２入力ＮＡＮＤ回路７４ａの一方の入力端子にＨレベルの信号／ＲＡ０が入力されるとともに、他方の入力端子にＨレベルの信号／ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路７４ａの出力端子からＬレベルの信号が出力される。また、２入力ＮＡＮＤ回路７４ｂの一方の入力端子にＬレベルの信号ＲＡ０が入力されるとともに、他方の入力端子にＨレベルの信号／ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路７４ｂの出力端子からＨレベルの信号が出力される。また、２入力ＮＡＮＤ回路７４ｃの一方の入力端子にＨレベルの信号／ＲＡ０が入力されるとともに、他方の入力端子にＬレベルの信号ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路７４ｃの出力端子からＨレベルの信号が出力される。また、２入力ＮＡＮＤ回路７４ｄの一方の入力端子にＬレベルの信号ＲＡ０が入力されるとともに、他方の入力端子にＬレベルの信号ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路７４ｄの出力端子からＨレベルの信号が出力される。

そして、２入力ＮＡＮＤ回路７４ａ〜７４ｄの出力端子から出力された信号は、それぞれ、インバータ回路７５ａ〜７５ｄの入力端子に入力される。これにより、インバータ回路７５ａの出力端子からは、Ｌレベルの信号が反転されてＨレベルの信号Ｗ０が出力される。また、インバータ回路７５ｂ〜７５ｄの出力端子からは、それぞれ、Ｈレベルの信号が反転されてＬレベルの信号Ｗ１〜Ｗ３が出力される。その結果、信号線Ｓ００には、Ｈレベルの信号Ｗ０が供給される。その一方、信号線Ｓ１１〜Ｓ３３には、それぞれ、Ｌレベルの信号Ｗ１〜Ｗ３が供給される。

これにより、図７に示したワード線制御回路６６では、以下のような動作が行われる。すなわち、まず、選択ワード線ＷＬを含むワード線グループＧ０において、選択ワード線ＷＬに対応する２入力ＮＡＮＤ回路６７ａの一方の入力端子には、信号線Ｓ００を介してＨレベルの信号Ｗ０が入力されるとともに、他方の入力端子には、ロウデコーダ６９からのＨレベルの信号が反転されることにより生成されたＬレベルの信号が入力される。これにより、選択ワード線ＷＬを含むワード線グループＧ０において、選択ワード線ＷＬが接続された２入力ＮＡＮＤ回路６７ａの出力端子からＨレベルの信号が出力されるので、選択ワード線ＷＬの電位がＨレベルとなる。

また、選択ワード線ＷＬを含むワード線グループＧ０において、非選択ワード線ＷＬに対応する２入力ＮＡＮＤ回路６７ａの一方の入力端子には、信号線Ｓ００を介してＨレベルの信号Ｗ０が入力されるとともに、他方の入力端子には、ロウデコーダ６９からのＬレベルの信号が反転されることにより生成されたＨレベルの信号が入力される。これにより、選択ワード線ＷＬを含むワード線グループＧ０において、非選択ワード線ＷＬが接続された２入力ＮＡＮＤ回路６７ａの出力端子からＬレベルの信号が出力されるので、非選択ワード線ＷＬの電位がＬレベルとなる。

また、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３において、非選択ワード線ＷＬに対応する２入力ＮＡＮＤ回路６７ｂ〜６７ｄの一方の入力端子には、それぞれ、信号線Ｓ１１〜Ｓ３３を介してＬレベルの信号Ｗ１〜Ｗ３が入力されるとともに、他方の入力端子には、ロウデコーダ６９からのＬレベルの信号が反転されることにより生成されたＨレベルの信号が入力される。これにより、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３において、非選択ワード線ＷＬが接続された２入力ＮＡＮＤ回路６７ｂ〜６７ｄの出力端子からＨレベルの信号が出力されるので、非選択ワード線ＷＬの電位がＨレベルとなる。

上記のようにワード線ＷＬの電位を制御することによって、選択ワード線ＷＬを含むワード線グループＧ０では、選択ワード線ＷＬに対応する選択トランジスタ６２（ｎチャネルトランジスタ６２ａおよび６２ｂ）のゲート電極の電位がＨレベルになることにより、選択トランジスタ６２がオン状態となる。また、選択ワード線ＷＬを含むワード線グループＧ０では、非選択ワード線ＷＬに対応する選択トランジスタ６２のゲート電極の電位がＬレベルになることにより、選択トランジスタ６２がオフ状態となる。また、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３では、非選択ワード線ＷＬに対応する選択トランジスタ６２のゲート電極の電位がＨレベルになることにより、選択トランジスタ６２がオン状態となる。

また、信号線Ｓ００には、Ｈレベルの信号Ｗ０が供給されるとともに、信号線Ｓ１１〜Ｓ３３には、それぞれ、Ｌレベルの信号Ｗ１〜Ｗ３が供給される。このため、ｐチャネルトランジスタ６５ａがオフ状態になることにより、信号線Ｓ０には、ｐチャネルトランジスタ６５ａを介してＨレベルの信号が供給されない。その一方、ｐチャネルトランジスタ６５ｂ〜６５ｄがオン状態になることにより、信号線Ｓ１〜Ｓ３には、それぞれ、ｐチャネルトランジスタ６５ｂ〜６５ｄを介してＨレベルの信号が供給される。

また、カラムデコーダ７０に接続される各ビット線ＢＬには、アドレスデータに基づいて、カラムデコーダ７０から所定の電位を有する信号が供給される。具体的には、選択ビット線ＢＬにのみＨレベルの信号が供給されるとともに、非選択ビット線ＢＬにＬレベルの信号が供給される。

ロウデコーダ６９およびカラムデコーダ７０が上記のように動作することによって、選択メモリセル６４に保持されたデータ（信号）は、対応するオン状態の選択トランジスタ６２を介して信号線Ｓ０に供給される。具体的には、第３実施形態では、選択メモリセル６４に含まれるダイオード６３のアノードが選択ビット線ＢＬに接続されているので、選択ビット線ＢＬに供給されているＨレベルの信号が信号線Ｓ０に伝達される。その一方、選択メモリセル６４に含まれるダイオード６３のアノードが選択ビット線ＢＬに接続されていない場合には、選択ビット線ＢＬに供給されているＨレベルの信号が信号線Ｓ０に伝達されない。なお、選択ワード線ＷＬを含むワード線グループＧ０において、非選択ワード線ＷＬに接続されるとともに、選択ビット線ＢＬに接続される非選択メモリセル６４に保持されたデータは、対応する選択トランジスタ６２がオフ状態であることから、信号線Ｓ０に伝達されることはない。また、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３において、非選択ワード線ＷＬに対応する非選択メモリセル６４に含まれるダイオード６３のカソードには、それぞれ、ｐチャネルトランジスタ６５ｂ〜６５ｄ、信号線Ｓ１〜Ｓ３および対応する選択トランジスタ６２を介してＨレベルの信号が供給される。なお、このダイオード６３のカソードに供給されるＨレベルの信号は、選択されたビット線ＢＬに供給されるＨレベルの信号の電位よりも低い電位を有する。また、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応する非選択メモリセル６４に含まれるダイオード６３のカソードに供給されるＨレベルの信号は、本発明の「第３電位の信号」の一例である。

この際、データ判別回路７１では、ワード線グループＧ０に対応するセンスアンプ７７ａの一方の入力端子に、ワード線グループＧ０に対応するＨレベルの信号Ｗ０が供給されるとともに、ワード線グループＧ１〜Ｇ３に対応するセンスアンプ７７ｂ〜７７ｄの一方の入力端子の各々に、ワード線グループＧ１〜Ｇ３に対応するＬレベルの信号Ｗ１〜Ｗ３が供給された状態になっている。これにより、第３実施形態では、センスアンプ７７ａにとってＨレベルの信号が信号線Ｓ０に伝達されるので、センスアンプ７７ａは、Ｈレベルの信号を４入力ＮＡＮＤ回路７６に供給する。また、センスアンプ７７ｂ〜７７ｄにＬレベルの信号Ｗ１〜Ｗ３が供給されることにより、センスアンプ７７ｂ〜７７ｄは、それぞれ、Ｈレベルの信号を４入力ＮＡＮＤ回路７６に供給する。したがって、４入力ＮＡＮＤ回路７６からＬレベルの信号が出力されるとともに、そのＬレベルの信号が出力回路７２に供給される。その結果、Ｈレベルの信号が出力回路７２から出力される。

なお、選択メモリセル６４に含まれるダイオード６３のアノードが選択ビット線ＢＬに接続されていない場合には、センスアンプ７７ａの他方の入力端子に信号線Ｓ０を介してＬレベルの信号が供給される。このため、センスアンプ７７ａから出力されるＬレベルの信号、および、センスアンプ７７ｂ〜７７ｄから出力されるＨレベル信号が４入力ＮＡＮＤ回路７６に供給されるので、４入力ＮＡＮＤ回路７６からＨレベルの信号が出力される。その結果、出力回路７２にＨレベルの信号が供給されるので、Ｌレベルの信号が外部に出力される。この場合、選択ワード線ＷＬ０に対応する非選択メモリセル６４において、ダイオード６３のアノードが非選択ビット線ＢＬに接続されていたとしても、非選択ビット線ＢＬにＬレベルの信号が供給されているので、非選択メモリセル６４に含まれるダイオード６３のカソードの電位がＨレベルに上昇することがない。したがって、データの読み出し時に、選択メモリセル６４に含まれるダイオード６３のアノードが選択ビット線ＢＬに接続されていない場合に、信号線Ｓ０にＨレべルの信号が伝達されることはない。

第３実施形態では、上記のように、データの読み出し時に、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応する非選択メモリセル６４（ダイオード６３）のカソードにＨレベル（第３電位）の信号を供給することによって、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応する非選択メモリセル６４では、ダイオード６３のカソードの電位がＨレベル（第３電位）にチャージされるので、Ｈレベル（第１電位）の信号が供給される選択ビット線ＢＬにより、そのダイオード６３のカソードの電位を短時間でＨレベルにすることができる。したがって、実質的に、選択ワード線ＷＬを含むワード線グループＧ０に対応するメモリセル６４のうちの非選択メモリセル６４についてのみ、選択ビット線ＢＬにより、ダイオード６３のカソードの電位をＨレベルにすればよいので、選択ビット線ＢＬをＨレベル（第１電位）にする際の時間を短くすることができる。その結果、読み出し動作が行われる期間をより短くすることができるので、ダイオードＲＯＭをより高速で動作させることができる。

また、第３実施形態では、ワード線ＷＬの電位を制御するためのワード線制御回路６６に、４つのワード線グループＧ０〜Ｇ３の各々に対応する４つの信号線Ｓ００〜Ｓ３３を配置するとともに、データの読み出し時に、信号線Ｓ００〜Ｓ３３の各々に供給される信号Ｗ０〜Ｗ３の電位に基づいて、対応するワード線ＷＬが制御されるように構成することによって、信号Ｗ０〜Ｗ３の電位をワード線グループＧ０〜Ｇ３毎に制御することにより、容易に、データの読み出し時に、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応する非選択ワード線ＷＬの電位を、その非選択ワード線ＷＬに接続された選択トランジスタ６４がオン状態になるような電位にすることができるとともに、選択ワード線ＷＬを含むワード線グループＧ０に対応する選択ワード線ＷＬの電位を、その選択ワード線ＷＬに接続された選択トランジスタ６４がオン状態になるような電位にすることができる。

なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。

なお、上記した各ノードのＨレベルは、同一の電位でなくてもよい。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第３実施形態では、クロスポイント型のダイオードＲＯＭに本発明を適用したが、本発明はこれに限らず、クロスポイント型のダイオードＲＯＭ以外の選択トランジスタのソース／ドレイン領域の一方にカソードが接続されたダイオードを含むメモリセルを備えたメモリにも広く適用可能である。

また、上記第１〜第３実施形態では、ｎチャネルトランジスタからなる選択トランジスタを用いたが、本発明はこれに限らず、ｐチャネルトランジスタからなる選択トランジスタを用いてもよい。

また、上記第１および第３実施形態では、各ワード線に対応するアドレスの下２桁のビットに基づいて、複数のワード線を４つのワード線グループに分類したが、本発明はこれに限らず、各ワード線に対応するアドレスの複数桁のビットのうちの３つ以上のビットに基づいて、複数のワード線を４つよりも多い数のワード線グループに分類してもよい。

また、上記第１実施形態では、複数のワード線グループの各々に信号線を配置するとともに、複数のワード線グループの各々に対応する信号線をデータ判別回路に接続するようにしたが、本発明はこれに限らず、複数のワード線グループの各々に対応する信号線をローカル信号線とグローバル信号線とに分割するとともに、そのグローバル信号線をデータ判別回路に接続するようにしてもよい。

また、上記第３実施形態では、ダイオード６３のカソードに供給されるＨレベルの信号の電位が、選択されたビット線ＢＬに供給されるＨレベルの信号の電位よりも低い例を示したが、本発明はこれに限らず、ダイオード６３のカソードに供給されるＨレベルの信号の電位が、選択されたビット線ＢＬに供給されるＨレベルの信号の電位と実質的に同じであってもよい。

また、上記第３実施形態では、電位Ｖｃｃが約３Ｖである例を示したが、本発明はこれに限らず、電位Ｖｃｃが約３Ｖ以外の電位であってもよい。なお、この場合、第３実施形態において示した各ノードＮ１〜Ｎ７の電位の値は変化する。

本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図１に示した第１実施形態によるダイオードＲＯＭのアドレス入力回路の内部構成を示した回路図である。図１に示した第１実施形態によるダイオードＲＯＭのロウデコーダの内部構成を示した回路図である。本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図４に示した第２実施形態によるダイオードＲＯＭのメモリセルアレイの一部を示した断面図である。図４に示した第２実施形態によるダイオードＲＯＭのロウデコーダの内部構成を示した回路図である。本発明の第３実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図７に示した第３実施形態によるダイオードＲＯＭの信号線制御回路の構成を示した回路図である。図７に示した第３実施形態によるダイオードＲＯＭのセンスアンプの構成を示した回路図である。シミュレーションによって求めた、ノードＮ１に流入する電流と、ノードＮ１〜Ｎ７および出力信号ＳＯＵＴの電位との関係を示したグラフである。従来のクロスポイント型のダイオードＲＯＭの構成を示した回路図である。

符号の説明

２、２２、６２選択トランジスタ（第１トランジスタ）
３、２３、６３ダイオード
４、２４、６４メモリセル
８、７１データ判別回路（データ判別手段）
２８センスアンプ（データ判別手段）
３１選択トランジスタ（第２トランジスタ）
６６ワード線制御回路（ワード線制御手段）
ＢＬビット線
ＧＳグローバル信号線（主信号線、第１信号線）
ＬＳローカル信号線（副信号線、第１信号線）
Ｓ０〜Ｓ３信号線（第１信号線）
Ｓ００〜Ｓ３３信号線（第２信号線）
ＷＬワード線

Claims

複数のワード線と、
前記複数のワード線の各々に接続され、対応する前記ワード線が選択されることによりオン状態になる第１トランジスタと、
前記第１トランジスタのソース／ドレイン領域の一方にカソードが接続されたダイオードをそれぞれ含む複数のメモリセルと、
前記第１トランジスタのソース／ドレイン領域の他方側に接続され、選択された前記メモリセルから読み出されるデータを判別するためのデータ判別手段と、
前記複数のワード線と交差するように配置された複数のビット線とを備え、
データの読み出し時に、選択された前記ビット線には、Ｈレベルの第１電位の信号が供給されるとともに、非選択の前記ビット線には、Ｌレベルの第２電位の信号が供給されており、
前記第１トランジスタがそれぞれ接続された前記複数のワード線は、所定数の前記ワード線をそれぞれ含む複数のワード線グループに分類されており、
前記第１トランジスタのソース／ドレイン領域の他方と前記データ判別手段とを前記複数のワード線グループ毎に繋ぐ複数の第１信号線をさらに備える、メモリ。
前記第１信号線は、前記複数のワード線グループの各々に少なくとも１つずつ配置されている、請求項１に記載のメモリ。
前記第１信号線は、
前記第１トランジスタのソース／ドレイン領域の他方に接続されるとともに、前記複数のワード線グループの各々に少なくとも１つずつ配置された副信号線と、
前記副信号線と前記データ判別手段とを繋ぐとともに、前記複数のワード線グループに共通の主信号線とを含む、請求項１に記載のメモリ。
前記複数のワード線グループの各々に少なくとも１つずつ配置され、前記副信号線と前記主信号線とを繋ぐ第２トランジスタをさらに備え、
選択された前記ワード線を含む前記ワード線グループに対応する前記第２トランジスタは、オン状態になるように制御され、
選択された前記ワード線を含まない前記ワード線グループに対応する前記第２トランジスタは、オフ状態になるように制御される、請求項３に記載のメモリ。
データの読み出し時に、選択された前記ビット線には、Ｈレベルの第１電位の信号が供給されるとともに、非選択の前記ビット線には、Ｌレベルの第２電位の信号が供給され、かつ、前記選択されたワード線以外の所定の前記ワード線と対応する前記ダイオードのカソードには、前記第１電位および前記第２電位とは異なる第３電位の信号が供給される、請求項１または２に記載のメモリ。
前記選択されたワード線を含むワード線グループ以外の前記ワード線グループにおいて、データの読み出し時に、非選択の前記ワード線の電位は、前記第１トランジスタがオン状態になるように制御され、
前記選択されたワード線を含むワード線グループにおいて、データの読み出し時に、前記選択されたワード線の電位は、前記第１トランジスタがオン状態になるように制御され、
前記選択されたワード線を含むワード線グループにおいて、データの読み出し時に、非選択の前記ワード線の電位は、前記第１トランジスタがオフ状態になるように制御される、請求項５に記載のメモリ。
前記ワード線の電位を制御するためのワード線制御手段をさらに備え、
前記ワード線制御手段は、前記ワード線グループ毎に１つずつ配置された第２信号線を含み、
データの読み出し時に、前記ワード線の電位は、前記第２信号線に供給される信号の電位に基づいて制御される、請求項６に記載のメモリ。