JP2008065966A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】フラッシュメモリで構成されたメモリセルアレイ102には、互いに逆相のデータが書き込まれる正メモリセル100と負メモリセル101の対が複数設けられており、データ読出対象のメモリセル100,101に接続されたビット線105,107、I/O線124,129を充電した後に、データ読出対象のメモリセル100,101に接続されたワード線103の電位WLを上昇させる。これにより、書き込まれているデータに応じてデータ読出対象のメモリセル100,101に流れる電流によりI/O線124,129の電位BL,BLNの一方が低下し始める。電位BL,BLNの一方がセンスアンプ148の回路閾値以下に低下すると読出データが確定し、確定した読出データがセンスアンプ出力信号SAOUTとして出力される。
【選択図】図1
Description
Ioffmax<Ip<Ionmin
なる条件を常に満足するように回路を設計する必要がある。電流Ion,Ioffは動作電圧や周囲温度に応じて変化するが、動作電圧(電源電圧Vdd)が十分に高ければ電流Ionと電流Ioffの差を大きくすることができ、これに伴い電流Ioffmaxと電流Ionminにも十分な差を確保できるので、上記条件を満足するように回路を設計することは容易である。
図1には本第1実施形態に係る不揮発性半導体記憶装置10が示されている。不揮発性半導体記憶装置10は不揮発性の記憶部としてフラッシュメモリで構成されたメモリセルアレイ102を備えている。メモリセルアレイ102には、浮遊ゲートを有するトランジスタから成るフラッシュメモリのセルがマトリクス状に多数個配置されており、メモリセルアレイ102に設けられた多数個のメモリセルのうち、半数のメモリセルが正メモリセル100として用いられ、残りのメモリセルが負メモリセル101として用いられる。個々の負メモリセル101は互いに異なる正メモリセル100に対応しており、個々の負メモリセル101には、対応する正メモリセル100に書き込まれるデータを反転させた逆相のデータが各々書き込まれる。
次に本発明の第2実施形態について説明する。なお、第1実施形態と同一の部分には同一の符号を付し、説明を省略する。本第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態で説明した不揮発性半導体記憶装置10に対し、フラッシュメモリからのデータ読み出し時の消費電力を更に削減することを目的として、図3に示すセンスアンプ制御回路258、ワードアドレス制御回路263、ビットアドレス制御回路268、ポンプ活性化信号制御回路271及びデータラッチ回路280が各々付加されて構成されている。
100 正メモリセル
101 負メモリセル
102 メモリセルアレイ
128 ビット線選択ゲート群
133 負ビット線選択ゲート群
141 プリチャージ回路
148 センスアンプ
258 センスアンプ制御回路
263 ワードアドレス制御回路
268 ビットアドレス制御回路
271 ポンプ活性化信号制御回路
280 データラッチ回路
Claims (7)
- 互いに逆相のデータが書き込まれる記憶セル対が複数設けられた不揮発性の記憶部と、
前記データ読出対象の記憶セル対に選択信号が各々入力されることで、前記データ読出対象の記憶セル対の各々に流れる、前記データ読出対象の記憶セル対の各々に書き込まれているデータに応じた電流によって、前記データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第1信号線及び第2信号線の一方の電圧が閾値を越えて変化した後の前記第1及び第2信号線の電圧の大小関係に基づいて、前記データ読出対象の記憶セル対に書き込まれているデータを検知する検知手段と、
を含む不揮発性半導体記憶装置。 - データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第1信号線及び第2信号線を充電する充電手段を更に備え、
前記検知手段は、前記充電手段によって前記第1及び第2信号線が充電された後に、前記データ読出対象の記憶セル対に選択信号を各々入力することを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記検知手段は、前記第1及び第2信号線の電圧が各々前記閾値を越えて変化していない間は、第1出力信号及び第2出力信号として同レベルの信号を出力し、前記第1及び第2信号線の一方の電圧が閾値を越えて変化すると、前記第1及び第2出力信号のレベルを相違させると共に、電圧が閾値を越えて変化した信号線が前記第1信号線か前記第2信号線かに応じて前記第1及び第2出力信号のレベルの大小関係を切り替える検知回路を備え、前記第1及び第2出力信号の一方を読出データとして出力することを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1及び第2信号線の一方の電圧が閾値を越えて変化したことをトリガとして、前記充電手段及び前記検知手段を含む周辺回路の動作を停止させる動作停止制御手段を更に備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記検知手段から出力された読出データを、前記第1及び第2信号線の一方の電圧が閾値を越えて変化したことをトリガとしてラッチするラッチ手段を更に備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記不揮発性の記憶部には複数本のビット線が設けられ、互いに逆相のデータが書き込まれる前記記憶セル対を成す一対の記憶セルが前記複数本のビット線のうちの互いに異なるビット線に接続されるように、前記不揮発性の記憶部に設けられた個々の記憶セルが前記複数本のビット線の何れかに各々接続されており、
前記充電手段は、前記不揮発性の記憶部に設けられた複数のビット線のうちデータ読出対象の記憶セル対に接続された一対のビット線のみを前記第1信号線及び前記第2信号線を介して充電すると共に、前記検知手段による前記データ読出対象の記憶セル対に書き込まれているデータの検知が完了すると、前記一対のビット線を放電させて基準電圧にすることを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記記憶セル対が複数設けられた前記不揮発性の記憶部は、個々の記憶セル対を成す一対の記憶セルに接続された一対のビット線の間に、別の記憶セル対の記憶セルに接続されたビット線が位置しているように、前記複数の記憶セル対及び前記複数のビット線が配置されていることを特徴とする請求項6記載の不揮発性半導体記憶装置。
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