JP3118063B2 - 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法 - Google Patents
不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶素子およ
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶素子の製造方法に関する。
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶素子の製造方法に関する。
【０００２】
【従来の技術】従来より不揮発性記憶装置（以下、不揮
発性メモリという）のスイッチングトランジスタとし
て、強誘電体膜を利用した電界効果トランジスタ（以
下、ＭＦＳＦＥＴ(Metal Ferroelectric Semiconductor
Feild Effect Transistor) ) という）が利用されてい
る。
発性メモリという）のスイッチングトランジスタとし
て、強誘電体膜を利用した電界効果トランジスタ（以
下、ＭＦＳＦＥＴ(Metal Ferroelectric Semiconductor
Feild Effect Transistor) ) という）が利用されてい
る。
【０００３】図７は、ＭＦＳＦＥＴの一例を示す断面図
である。このＭＦＳＦＥＴは、図７の如く、半導体基板
１の表層部に、チャネル領域２と、チャネル領域２を挟
んでドレイン領域３およびソース領域４とが形成されて
いる。そして、チャネル領域２上には、強誘電体ゲート
絶縁膜５を介してゲート電極６が設けられている。上記
ＭＦＳＦＥＴにおいては、情報「１」の書き込みおよび
消去を電気的に行うことができる。したがって、ＭＦＳ
ＦＥＴは、情報「１」を記憶した状態と、情報「０」を
記憶した状態、すなわち情報「１」を消去した状態との
２通りを有する。この異なった状態が、情報の記憶手段
に利用される。
である。このＭＦＳＦＥＴは、図７の如く、半導体基板
１の表層部に、チャネル領域２と、チャネル領域２を挟
んでドレイン領域３およびソース領域４とが形成されて
いる。そして、チャネル領域２上には、強誘電体ゲート
絶縁膜５を介してゲート電極６が設けられている。上記
ＭＦＳＦＥＴにおいては、情報「１」の書き込みおよび
消去を電気的に行うことができる。したがって、ＭＦＳ
ＦＥＴは、情報「１」を記憶した状態と、情報「０」を
記憶した状態、すなわち情報「１」を消去した状態との
２通りを有する。この異なった状態が、情報の記憶手段
に利用される。
【０００４】図８は強誘電体のヒステリシスループを示
す図である。図８において、縦軸は分極Ｐを示し、横軸
は電界Ｅを示している。このＰ−Ｅヒステリシスループ
を参照して、図７のＭＦＳＦＥＴに対する情報の書き込
みおよび消去の原理を説明する。ＭＦＳＦＥＴに情報
「１」を書き込む場合、基板１に接地電位を与え、かつ
ゲート電極６に正の抗電圧より十分大きなプログラミン
グ電圧を印加する。抗電圧とは、強誘電体の残留電極を
取り除くのに必要な電界Ｅｃを得るための電圧をいう。
このとき、強誘電体は、ゲート電極６と基板１との間に
発生する電界によって、発生した電界の方向とほぼ同じ
方向のＰ１まで分極し、チャネルが形成される。その
後、プログラミング電圧が遮断されても、Ｑ１の状態と
なって分極状態はほぼそのままの残留し、チャネルが形
成されたままとなる。この状態が、ＭＦＳＦＥＴが情報
「１」を記憶した状態である。
す図である。図８において、縦軸は分極Ｐを示し、横軸
は電界Ｅを示している。このＰ−Ｅヒステリシスループ
を参照して、図７のＭＦＳＦＥＴに対する情報の書き込
みおよび消去の原理を説明する。ＭＦＳＦＥＴに情報
「１」を書き込む場合、基板１に接地電位を与え、かつ
ゲート電極６に正の抗電圧より十分大きなプログラミン
グ電圧を印加する。抗電圧とは、強誘電体の残留電極を
取り除くのに必要な電界Ｅｃを得るための電圧をいう。
このとき、強誘電体は、ゲート電極６と基板１との間に
発生する電界によって、発生した電界の方向とほぼ同じ
方向のＰ１まで分極し、チャネルが形成される。その
後、プログラミング電圧が遮断されても、Ｑ１の状態と
なって分極状態はほぼそのままの残留し、チャネルが形
成されたままとなる。この状態が、ＭＦＳＦＥＴが情報
「１」を記憶した状態である。
【０００５】一方、ＭＦＳＦＥＴから情報「１」を消去
する、すなわち情報「０」を記憶させる場合、書き込み
時とは反対に、基板１に接地電位を与え、かつゲート電
極６に負の抗電圧より十分小さなプログラミング電圧を
印加する。このとき、ゲート電極６と基板１との間に書
き込み時とはほぼ反対方向の電界が発生する。したがっ
て、この電界効果によって、強誘電体の分極状態が反転
し、Ｒ１の状態まで分極する。その後、プログラミング
電圧が遮断されても、Ｓ１の状態となり、分極状態はほ
ぼそのままの維持される。この過程においては、チャネ
ルは形成されない。この状態が、ＭＦＳＦＥＴが情報
「０」を記憶した状態である。
する、すなわち情報「０」を記憶させる場合、書き込み
時とは反対に、基板１に接地電位を与え、かつゲート電
極６に負の抗電圧より十分小さなプログラミング電圧を
印加する。このとき、ゲート電極６と基板１との間に書
き込み時とはほぼ反対方向の電界が発生する。したがっ
て、この電界効果によって、強誘電体の分極状態が反転
し、Ｒ１の状態まで分極する。その後、プログラミング
電圧が遮断されても、Ｓ１の状態となり、分極状態はほ
ぼそのままの維持される。この過程においては、チャネ
ルは形成されない。この状態が、ＭＦＳＦＥＴが情報
「０」を記憶した状態である。
【０００６】また、ＭＦＳＦＥＴに記憶された情報の読
み出しについては、ソース領域３とドレイン領域４との
間にある一定の電圧を印加し、このときに電流がチャネ
ル領域２を流れるかどうかによって、情報「１」および
情報「０」のいずれが記憶されているか判断され、読み
出しが行われる。図９は、上記ＭＦＳＦＥＴを利用した
不揮発性メモリを構成した場合のメモリセルアレイ回路
の一例を示している。図９において、Ａはメモリセルア
レイであって、メモリセルアレイＡは、スイッチングト
ランジスタとしてのＭＦＳＦＥＴ１０(m,n-1),１０(m,
n),１０(m,n+1) ・・・と、選択トランジスタとしての
ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳ(Metal O
xide Semiconductor) ＦＥＴという）１１(m,n-1),１１
(m,n),１１(m,n+1) ・・・とから成る不揮発性記憶素子
（以下、メモリセルとういう）がマトリクス状に配置さ
れて構成されいる。以下、ＭＦＳＦＥＴ１０(m,n-1),１
０(m,n),１０(m,n+1) ・・・を総称するときは「ＭＦＳ
ＦＥＴ１０」、ＭＯＳＦＥＴ１１(m,n-1),１１(m,n),１
１(m,n+1) ・・・を総称するときは「ＭＯＳＦＥＴ１
１」という。
み出しについては、ソース領域３とドレイン領域４との
間にある一定の電圧を印加し、このときに電流がチャネ
ル領域２を流れるかどうかによって、情報「１」および
情報「０」のいずれが記憶されているか判断され、読み
出しが行われる。図９は、上記ＭＦＳＦＥＴを利用した
不揮発性メモリを構成した場合のメモリセルアレイ回路
の一例を示している。図９において、Ａはメモリセルア
レイであって、メモリセルアレイＡは、スイッチングト
ランジスタとしてのＭＦＳＦＥＴ１０(m,n-1),１０(m,
n),１０(m,n+1) ・・・と、選択トランジスタとしての
ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳ(Metal O
xide Semiconductor) ＦＥＴという）１１(m,n-1),１１
(m,n),１１(m,n+1) ・・・とから成る不揮発性記憶素子
（以下、メモリセルとういう）がマトリクス状に配置さ
れて構成されいる。以下、ＭＦＳＦＥＴ１０(m,n-1),１
０(m,n),１０(m,n+1) ・・・を総称するときは「ＭＦＳ
ＦＥＴ１０」、ＭＯＳＦＥＴ１１(m,n-1),１１(m,n),１
１(m,n+1) ・・・を総称するときは「ＭＯＳＦＥＴ１
１」という。
【０００７】そして、ＭＦＳＦＥＴ１０のドレインに
は、ＭＯＳＦＥＴ１１のソースが接続されている。ま
た、ＭＦＳＦＥＴ１０のゲートは、ワードラインＷＬn-
1,ＷＬn.ＷＬn+1 ・・・を介してロウデコーダ１２と接
続されいる。また、ＭＯＳＦＥＴ１１のゲートには、選
択制御ラインＳＬn-1,ＳＬn,ＳＬn+1 ・・・が接続され
ている。さらに、ＭＯＳＦＥＴ１１のドレインは、デー
タラインＤＬm-1,ＤＬm,ＤＬm+1 ・・・を介してコラム
デコーダ１３と接続されている。なお、図中１４はセン
スアンプである。
は、ＭＯＳＦＥＴ１１のソースが接続されている。ま
た、ＭＦＳＦＥＴ１０のゲートは、ワードラインＷＬn-
1,ＷＬn.ＷＬn+1 ・・・を介してロウデコーダ１２と接
続されいる。また、ＭＯＳＦＥＴ１１のゲートには、選
択制御ラインＳＬn-1,ＳＬn,ＳＬn+1 ・・・が接続され
ている。さらに、ＭＯＳＦＥＴ１１のドレインは、デー
タラインＤＬm-1,ＤＬm,ＤＬm+1 ・・・を介してコラム
デコーダ１３と接続されている。なお、図中１４はセン
スアンプである。
【０００８】ここで、図９を参照して、スイッチング素
子としてのＭＦＳＦＥＴ１０(m,n)だけに情報を書き込
む場合について説明する。ＭＦＳＦＥＴ１０(m,n) だけ
に情報を書き込むためには、ＭＦＳＦＥＴ１０(m,n) の
ゲートとドレインとの間だけ、抗電圧より十分大きなプ
ログラミング電圧Ｖppを印加する必要がある。これは、
ワードラインＷＬn にだけロウデコーダ１２からプログ
ラミング電圧Ｖppを、選択制御ラインＳＬn にだけある
一定電圧Ｖ ddをそれぞれ印加し、かつデータラインＤＬ
m には基板と同電位の接地電位を、それ以外のデータラ
インＤＬm-1,ＤＬm+1 ・・・にはプログラミング禁止電
圧Ｖ i をそれぞれ印加することによって行われる。この
電位差によって、ＭＦＳＦＥＴ１０(m,n) の強誘電体は
発生した電界方向とほぼ同じ方向に分極する。すなわ
ち、この状態は、ＭＦＳＦＥＴ１０(m,n) だけ情報
「１」が書き込まれたことを意味する。
子としてのＭＦＳＦＥＴ１０(m,n)だけに情報を書き込
む場合について説明する。ＭＦＳＦＥＴ１０(m,n) だけ
に情報を書き込むためには、ＭＦＳＦＥＴ１０(m,n) の
ゲートとドレインとの間だけ、抗電圧より十分大きなプ
ログラミング電圧Ｖppを印加する必要がある。これは、
ワードラインＷＬn にだけロウデコーダ１２からプログ
ラミング電圧Ｖppを、選択制御ラインＳＬn にだけある
一定電圧Ｖ ddをそれぞれ印加し、かつデータラインＤＬ
m には基板と同電位の接地電位を、それ以外のデータラ
インＤＬm-1,ＤＬm+1 ・・・にはプログラミング禁止電
圧Ｖ i をそれぞれ印加することによって行われる。この
電位差によって、ＭＦＳＦＥＴ１０(m,n) の強誘電体は
発生した電界方向とほぼ同じ方向に分極する。すなわ
ち、この状態は、ＭＦＳＦＥＴ１０(m,n) だけ情報
「１」が書き込まれたことを意味する。
【０００９】次に、ＭＦＳＦＥＴ１０(m,n) に書き込ま
れた情報「１」だけを消去する、すなわち情報を書き換
える場合について図１０を参照して説明する。なお、図
１０に示したメモリセルアレイ回路の構成は図９と同様
である。ＭＦＳＦＥＴ１０(m,n) に書き込まれた情報
「１」だけを消去するためには、ＭＦＳＦＥＴ１０(m,
n) のゲートとドレインとの間だけに書き込み時とは逆
の電圧を印加する必要がある。これは、データラインＤ
Ｌm にだけ電圧Ｖddをそれぞれ印加し、かつ全てのワー
ドラインに基板の電位と同じ接地電位を印加することに
よって行われる。この電位差によってＭＦＳＦＥＴ１０
(m,n) の強誘電体の分極状態が反転する。すなわち、こ
の状態は、ＭＦＳＦＥＴ１０(m,n) の情報が「１」から
「０」に書き換えられたことを意味する。
れた情報「１」だけを消去する、すなわち情報を書き換
える場合について図１０を参照して説明する。なお、図
１０に示したメモリセルアレイ回路の構成は図９と同様
である。ＭＦＳＦＥＴ１０(m,n) に書き込まれた情報
「１」だけを消去するためには、ＭＦＳＦＥＴ１０(m,
n) のゲートとドレインとの間だけに書き込み時とは逆
の電圧を印加する必要がある。これは、データラインＤ
Ｌm にだけ電圧Ｖddをそれぞれ印加し、かつ全てのワー
ドラインに基板の電位と同じ接地電位を印加することに
よって行われる。この電位差によってＭＦＳＦＥＴ１０
(m,n) の強誘電体の分極状態が反転する。すなわち、こ
の状態は、ＭＦＳＦＥＴ１０(m,n) の情報が「１」から
「０」に書き換えられたことを意味する。
【００１０】つづいて、ＭＦＳＦＥＴ１０(m,n) に書き
込まれた情報だけを読み出しする場合について、図１１
を参照して説明する。なお、図１１に示したメモリアレ
イ回路の構成は図９と同様である。ＭＦＳＦＥＴ１０
(m,n) に書き込まれた情報だけを読み出しするために
は、ＭＦＳＦＥＴ１０(m,n) のソース−ドレイン間にあ
る一定電圧を印加した場合に、ソース−ドレイン間を電
流が流れるかどうか、すなわちチャネルが形成されてい
るかどうかで、情報「１」と情報「０」とが区別され、
情報が読み出される。
込まれた情報だけを読み出しする場合について、図１１
を参照して説明する。なお、図１１に示したメモリアレ
イ回路の構成は図９と同様である。ＭＦＳＦＥＴ１０
(m,n) に書き込まれた情報だけを読み出しするために
は、ＭＦＳＦＥＴ１０(m,n) のソース−ドレイン間にあ
る一定電圧を印加した場合に、ソース−ドレイン間を電
流が流れるかどうか、すなわちチャネルが形成されてい
るかどうかで、情報「１」と情報「０」とが区別され、
情報が読み出される。
【００１１】さらに詳しく説明すると、選択ラインＳＬ
n にだけ電圧Ｖddを印加し、かつデータラインＤＬm に
電圧Ｖddを抵抗１５を介して印加する。また、ＭＦＳＦ
ＥＴ１０(m,n) のソースは接地されている。したがっ
て、選択制御ラインＳＬn と接続する選択素子としての
ＭＯＳＦＥＴ１１(m,n) のソース−ドレイン間はオン状
態に変わるから、ＭＦＳＦＥＴ１０(m,n) のソース−ド
レイン間は電位差Ｖddを有する。このとき、ＭＦＳＦＥ
Ｔ１０(m,n) が情報「１」を記憶している場合、ＭＦＳ
ＦＥＴ１０(m,n) にはチャネルが形成されているから、
データラインＤＬm を流れる電流はＭＦＳＦＥＴ１０
(m,n) のチャネルを介して接地電位に落ちる。したがっ
て、コラムデコーダ１３には入力されない。
n にだけ電圧Ｖddを印加し、かつデータラインＤＬm に
電圧Ｖddを抵抗１５を介して印加する。また、ＭＦＳＦ
ＥＴ１０(m,n) のソースは接地されている。したがっ
て、選択制御ラインＳＬn と接続する選択素子としての
ＭＯＳＦＥＴ１１(m,n) のソース−ドレイン間はオン状
態に変わるから、ＭＦＳＦＥＴ１０(m,n) のソース−ド
レイン間は電位差Ｖddを有する。このとき、ＭＦＳＦＥ
Ｔ１０(m,n) が情報「１」を記憶している場合、ＭＦＳ
ＦＥＴ１０(m,n) にはチャネルが形成されているから、
データラインＤＬm を流れる電流はＭＦＳＦＥＴ１０
(m,n) のチャネルを介して接地電位に落ちる。したがっ
て、コラムデコーダ１３には入力されない。
【００１２】一方、ＭＦＳＦＥＴ１０(m,n) が情報
「０」を記憶している場合、ＭＦＳＦＥＴ１０(m,n) に
はチャネルが形成されていないから、データラインＤＬ
m を流れる電流はＭＦＳＦＥＴ１０(m,n) のチャネルに
流れず、コラムデコーダ１３に入力される。コラムデコ
ーダ１３では、データラインＤＬm からの入力だけを出
力するようにしておく。この出力は、センスアンプ１４
によって、増幅され、読み出される。
「０」を記憶している場合、ＭＦＳＦＥＴ１０(m,n) に
はチャネルが形成されていないから、データラインＤＬ
m を流れる電流はＭＦＳＦＥＴ１０(m,n) のチャネルに
流れず、コラムデコーダ１３に入力される。コラムデコ
ーダ１３では、データラインＤＬm からの入力だけを出
力するようにしておく。この出力は、センスアンプ１４
によって、増幅され、読み出される。
【００１３】なお、特定のＭＦＳＦＥＴの情報を同様に
読み出す場合のために、データラインＤＬm 以外のデー
タラインにも電圧Ｖddが抵抗１５を介して印加される。
読み出す場合のために、データラインＤＬm 以外のデー
タラインにも電圧Ｖddが抵抗１５を介して印加される。
【００１４】
【発明が解決しようとする課題】近年、半導体産業の発
展に伴い、不揮発性メモリの集積化が要求されている。
この要求に応えるためには、メモリセルアレイ回路の集
積度を向上させることが考えられる。しかしながら、図
９ないし図１１に示したメモリセルアレイ回路は２トラ
ンジスタ／１セルであるため、不揮発性メモリの集積化
にあまり貢献できなかった。そこで、図１２に示すよう
な、１トランジスタ／１セル構造のメモリ集積回路が提
案されている。
展に伴い、不揮発性メモリの集積化が要求されている。
この要求に応えるためには、メモリセルアレイ回路の集
積度を向上させることが考えられる。しかしながら、図
９ないし図１１に示したメモリセルアレイ回路は２トラ
ンジスタ／１セルであるため、不揮発性メモリの集積化
にあまり貢献できなかった。そこで、図１２に示すよう
な、１トランジスタ／１セル構造のメモリ集積回路が提
案されている。
【００１５】図１２のメモリセルアレイにあっては、各
スイッチングトランジスタ２０Ａ，２０Ｂ，２０Ｃ，２
０Ｄ・・・のドレインにはドレインライン２１Ａ，２１
Ｂ・・・が、ソースにはデータライン２２Ａ，２２Ｂ・
・・が、ゲートにはワード線２３Ａ，２３Ｂ・・・が接
続されている。このメモリＬＳＩにおいて、スイッチン
グトランジスタ２０Ａからの情報の読み出しは、全ての
ワードラインを接地電位に設定した上、データライン２
２Ａにだけ電流を供給し、かつドレインライン２１Ａを
接地電位に、その他のドレインラインをデータライン２
２Ａと同レベルに設定することにより行われる。このと
き、データライン２２Ａに電圧の降下が存在するかどう
かで、スイッチングトランジスタ２０Ａが「１」、
「０」のうちいずれの情報を記憶しているかが判断され
る。すなわち、スイッチングトランジスタ２０Ａが情報
「１」を記憶（導通状態）している場合、データライン
２２Ａは電圧降下を示す。一方、スイッチングトランジ
スタ２０Ａが情報「０」を記憶（非導通状態）している
場合、データライン２２Ａは電圧降下を示さない。
スイッチングトランジスタ２０Ａ，２０Ｂ，２０Ｃ，２
０Ｄ・・・のドレインにはドレインライン２１Ａ，２１
Ｂ・・・が、ソースにはデータライン２２Ａ，２２Ｂ・
・・が、ゲートにはワード線２３Ａ，２３Ｂ・・・が接
続されている。このメモリＬＳＩにおいて、スイッチン
グトランジスタ２０Ａからの情報の読み出しは、全ての
ワードラインを接地電位に設定した上、データライン２
２Ａにだけ電流を供給し、かつドレインライン２１Ａを
接地電位に、その他のドレインラインをデータライン２
２Ａと同レベルに設定することにより行われる。このと
き、データライン２２Ａに電圧の降下が存在するかどう
かで、スイッチングトランジスタ２０Ａが「１」、
「０」のうちいずれの情報を記憶しているかが判断され
る。すなわち、スイッチングトランジスタ２０Ａが情報
「１」を記憶（導通状態）している場合、データライン
２２Ａは電圧降下を示す。一方、スイッチングトランジ
スタ２０Ａが情報「０」を記憶（非導通状態）している
場合、データライン２２Ａは電圧降下を示さない。
【００１６】ところが、スイッチングトランジスタ２０
Ａが情報「０」を、他のスイッチングトランジスタが情
報「１」を記憶している場合、すなわちスイッチングト
ランジスタ２０Ａが非導通状態にあり、他のスイッチン
グトランジスタが導通状態にある場合、スイッチングト
ランジスタ２０Ａが情報「０」を記憶しているにもかか
わらず、データライン２２Ａは電圧降下を示すことがあ
った。というのは、データライン２２Ａに供給された電
流は、リーク電流として太実線の経路Ｐを介して接地電
位に落ちてしまうからである。したがって、誤読み出し
という問題点から、１トランジスタ／１セルを実施する
ことができなかった。
Ａが情報「０」を、他のスイッチングトランジスタが情
報「１」を記憶している場合、すなわちスイッチングト
ランジスタ２０Ａが非導通状態にあり、他のスイッチン
グトランジスタが導通状態にある場合、スイッチングト
ランジスタ２０Ａが情報「０」を記憶しているにもかか
わらず、データライン２２Ａは電圧降下を示すことがあ
った。というのは、データライン２２Ａに供給された電
流は、リーク電流として太実線の経路Ｐを介して接地電
位に落ちてしまうからである。したがって、誤読み出し
という問題点から、１トランジスタ／１セルを実施する
ことができなかった。
【００１７】本発明は、上記に鑑み、１トランジスタ／
１セル構造にもかかわらず誤読み出しを起こさない不揮
発性記憶素子およびこれを利用した不揮発性記憶装置、
ならびに不揮発性記憶素子の製造方法の提供を目的とす
る。
１セル構造にもかかわらず誤読み出しを起こさない不揮
発性記憶素子およびこれを利用した不揮発性記憶装置、
ならびに不揮発性記憶素子の製造方法の提供を目的とす
る。
【００１８】
【課題を解決するための手段】本発明請求項１による不
揮発性記憶素子は、半導体基板にチャネル領域を挟んで
形成されたソース領域およびドレイン領域と、チャネル
領域上に電荷を蓄積する強誘電体膜を介して設けられた
ゲート電極とを有するスイッチングトランジスタと、ス
イッチングトランジスタのソース領域にバリアメタルを
接触させて形成されたショットキーダイオードとを備え
ているものである。
揮発性記憶素子は、半導体基板にチャネル領域を挟んで
形成されたソース領域およびドレイン領域と、チャネル
領域上に電荷を蓄積する強誘電体膜を介して設けられた
ゲート電極とを有するスイッチングトランジスタと、ス
イッチングトランジスタのソース領域にバリアメタルを
接触させて形成されたショットキーダイオードとを備え
ているものである。
【００１９】請求項２による不揮発性記憶装置は、請求
項１記載の不揮発性記憶素子がマトリックス状に配列さ
れ、各スイッチングトランジスタのゲートに、ワードラ
インがそれぞれ接続され、各スイッチングトランジスタ
のドレインに、データラインがそれぞれ接続され、各ス
イッチングトランジスタのソースに、ショットキーダイ
オードを介してソースラインがそれぞれ接続されている
ものである。
項１記載の不揮発性記憶素子がマトリックス状に配列さ
れ、各スイッチングトランジスタのゲートに、ワードラ
インがそれぞれ接続され、各スイッチングトランジスタ
のドレインに、データラインがそれぞれ接続され、各ス
イッチングトランジスタのソースに、ショットキーダイ
オードを介してソースラインがそれぞれ接続されている
ものである。
【００２０】請求項３による不揮発性記憶素子の製造方
法は、半導体基板上に、スイッチングトランジスタの強
誘電体膜、ゲート電極を順次形成する工程、半導体基板
に、チャネル領域を挟んでソース領域およびドレイン領
域を形成する工程、層間絶縁膜を積層した後、エッチン
グによりソース領域を露出させる工程、前記工程にて露
出したソース領域に対してバリアメタルを接触させてシ
ョットキーダイオードを形成する工程、バリアメタル上
に、ソース配線層を形成する工程、ソース配線層上に、
層間絶縁膜を積層した後、エッチングによりドレイン領
域を露出させる工程、ならびに前記工程にて露出したド
レイン領域に接触させてドレイン電極配線層を形成する
工程を含むことを特徴としている。
法は、半導体基板上に、スイッチングトランジスタの強
誘電体膜、ゲート電極を順次形成する工程、半導体基板
に、チャネル領域を挟んでソース領域およびドレイン領
域を形成する工程、層間絶縁膜を積層した後、エッチン
グによりソース領域を露出させる工程、前記工程にて露
出したソース領域に対してバリアメタルを接触させてシ
ョットキーダイオードを形成する工程、バリアメタル上
に、ソース配線層を形成する工程、ソース配線層上に、
層間絶縁膜を積層した後、エッチングによりドレイン領
域を露出させる工程、ならびに前記工程にて露出したド
レイン領域に接触させてドレイン電極配線層を形成する
工程を含むことを特徴としている。
【００２１】請求項４による不揮発性記憶素子の製造方
法は、請求項３記載の製造方法において、高融点金属を
使用して、ショットキーダイオードとソース配線層とを
一度に形成することを特徴としている。
法は、請求項３記載の製造方法において、高融点金属を
使用して、ショットキーダイオードとソース配線層とを
一度に形成することを特徴としている。
【００２２】
【作用】上記請求項１の不揮発性記憶素子では、強誘電
体膜を有するスイッチングトランジスタのソース領域に
バリアメタルを接触させてショットキーダイオードを形
成しているので、ソース領域およびドレイン領域の不純
物拡散層を浅くして、素子を高集積化することができ
る。
体膜を有するスイッチングトランジスタのソース領域に
バリアメタルを接触させてショットキーダイオードを形
成しているので、ソース領域およびドレイン領域の不純
物拡散層を浅くして、素子を高集積化することができ
る。
【００２３】請求項２の不揮発性記憶装置において、選
択すべき不揮発性記憶素子が接続されているソースライ
ンには抗電圧より小さい電圧ＳＡを、他のソースライン
には接地電位をそれぞれ印加する。また、選択すべき不
揮発性記憶素子が接続されているデータラインを接地電
位に、選択すべき不揮発性記憶素子が接続されていない
データラインを電位ＳＡにそれぞれ設定する。さらに、
ワードラインをフローティング状態に選択的に設定す
る。そうすると、選択すべき不揮発性記憶素子内のスイ
ッチングトランジスタにチャネルが形成されているかど
うかで、情報「１」と情報「０」とが区別され、スイッ
チングトランジスタに書き込まれた情報が読み出され
る。
択すべき不揮発性記憶素子が接続されているソースライ
ンには抗電圧より小さい電圧ＳＡを、他のソースライン
には接地電位をそれぞれ印加する。また、選択すべき不
揮発性記憶素子が接続されているデータラインを接地電
位に、選択すべき不揮発性記憶素子が接続されていない
データラインを電位ＳＡにそれぞれ設定する。さらに、
ワードラインをフローティング状態に選択的に設定す
る。そうすると、選択すべき不揮発性記憶素子内のスイ
ッチングトランジスタにチャネルが形成されているかど
うかで、情報「１」と情報「０」とが区別され、スイッ
チングトランジスタに書き込まれた情報が読み出され
る。
【００２４】このとき、各スイッチングトランジスタの
ソースは、ショットキーダイオードを介してソースライ
ンに接続されているので、非選択の不揮発性記憶素子に
おいては、当該素子内のスイッチングトランジスタに接
続されたショットキーダイオードによってリーク電流が
遮断される。そのため、誤って非選択の不揮発性記憶素
子の情報が読み出されることはない。
ソースは、ショットキーダイオードを介してソースライ
ンに接続されているので、非選択の不揮発性記憶素子に
おいては、当該素子内のスイッチングトランジスタに接
続されたショットキーダイオードによってリーク電流が
遮断される。そのため、誤って非選択の不揮発性記憶素
子の情報が読み出されることはない。
【００２５】請求項３の製造方法では、ショットキーダ
イオード形成工程において、バリアメタルをソース領域
にショットキー接合させているので、バリアメタルの形
成と同時にショットキーダイオードを形成することがで
きる。請求項４の製造方法では、ショットキーダイオー
ドを構成するバリアメタルと、ソース配線層を構成する
配線材料とを共通にすることで、ショットキーダイオー
ドとソース配線層とを同時に形成することができ、製造
プロセスが簡略化される。
イオード形成工程において、バリアメタルをソース領域
にショットキー接合させているので、バリアメタルの形
成と同時にショットキーダイオードを形成することがで
きる。請求項４の製造方法では、ショットキーダイオー
ドを構成するバリアメタルと、ソース配線層を構成する
配線材料とを共通にすることで、ショットキーダイオー
ドとソース配線層とを同時に形成することができ、製造
プロセスが簡略化される。
【００２６】
【実施例】以下、本発明の一実施例を図１ないし図６に
基づいて詳述する。まず、本実施例に係る不揮発性記憶
装置（以下、不揮発性メモリという）の回路構成につい
て、図２を参照しつつ説明する。図２は本発明の一実施
例に係る不揮発性メモリの回路図である。
基づいて詳述する。まず、本実施例に係る不揮発性記憶
装置（以下、不揮発性メモリという）の回路構成につい
て、図２を参照しつつ説明する。図２は本発明の一実施
例に係る不揮発性メモリの回路図である。
【００２７】図２において、３０はメモリセルアレイで
あって、メモリセルアレイ３０は、不揮発性記憶素子
（以下、不揮発性メモリセルという）３１Ａ，３１Ｂ，
３１Ｃ，３１Ｄ・・・がマトリックス状に所定の容量で
配列されてなる。以下、不揮発性メモリセル３１Ａ，３
１Ｂ，３１Ｃ，３１Ｄ・・・を総称するときは「不揮発
性メモリセル３１」という。
あって、メモリセルアレイ３０は、不揮発性記憶素子
（以下、不揮発性メモリセルという）３１Ａ，３１Ｂ，
３１Ｃ，３１Ｄ・・・がマトリックス状に所定の容量で
配列されてなる。以下、不揮発性メモリセル３１Ａ，３
１Ｂ，３１Ｃ，３１Ｄ・・・を総称するときは「不揮発
性メモリセル３１」という。
【００２８】不揮発性メモリセル３１は、電荷を蓄積す
る強誘電体ゲート絶縁膜３２を有するスイッチングトラ
ンジスタ（以下、ＭＦＳＦＥＴ(Metal Ferroelectric S
emiconductor Feild Effect Transistor) という）３３
Ａ，３３Ｂ，３３Ｃ，３２Ｄ・・・と、ショットキーダ
イオード３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ・・・とから
構成されている。以下、ＭＦＳＦＥＴ３３Ａ，３３Ｂ，
３３Ｃ，３３Ｄ・・・を総称するときは「ＭＦＳＦＥＴ
３３」、ショットキーダイオード３４Ａ，３４Ｂ，３４
Ｃ，３４Ｄ・・・を総称するときは「ショットキーダイ
オード３４」という。
る強誘電体ゲート絶縁膜３２を有するスイッチングトラ
ンジスタ（以下、ＭＦＳＦＥＴ(Metal Ferroelectric S
emiconductor Feild Effect Transistor) という）３３
Ａ，３３Ｂ，３３Ｃ，３２Ｄ・・・と、ショットキーダ
イオード３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ・・・とから
構成されている。以下、ＭＦＳＦＥＴ３３Ａ，３３Ｂ，
３３Ｃ，３３Ｄ・・・を総称するときは「ＭＦＳＦＥＴ
３３」、ショットキーダイオード３４Ａ，３４Ｂ，３４
Ｃ，３４Ｄ・・・を総称するときは「ショットキーダイ
オード３４」という。
【００２９】ＭＦＳＦＥＴ３３は、強誘電体の特徴であ
る残留分極を利用し、電気的に分極状態を変えることに
より２種類の情報を記憶することができる。すなわち、
ＭＦＳＦＥＴ３３は、情報「１」を記憶した場合にチャ
ネルが形成され、情報「０」を記憶した場合にチャネル
は形成されない。そして、ＭＦＳＦＥＴ３３のゲートに
は、ワードライン３５Ａ，３５Ｂ・・・が、ドレインに
はデータライン３６Ａ，３６Ｂ・・・が、ソースには、
ショットキーダイオード３４を介してソースライン３７
Ａ，３７Ｂ・・・がそれぞれ接続されている。すなわ
ち、ショットキーダイオード３４のカソードがＭＦＳＦ
ＥＴ３３のソースに、アノードがソースライン３７Ａ，
３７Ｂ・・・にそれぞれ接続さている。
る残留分極を利用し、電気的に分極状態を変えることに
より２種類の情報を記憶することができる。すなわち、
ＭＦＳＦＥＴ３３は、情報「１」を記憶した場合にチャ
ネルが形成され、情報「０」を記憶した場合にチャネル
は形成されない。そして、ＭＦＳＦＥＴ３３のゲートに
は、ワードライン３５Ａ，３５Ｂ・・・が、ドレインに
はデータライン３６Ａ，３６Ｂ・・・が、ソースには、
ショットキーダイオード３４を介してソースライン３７
Ａ，３７Ｂ・・・がそれぞれ接続されている。すなわ
ち、ショットキーダイオード３４のカソードがＭＦＳＦ
ＥＴ３３のソースに、アノードがソースライン３７Ａ，
３７Ｂ・・・にそれぞれ接続さている。
【００３０】ここで、上記不揮発性メモリの書き込み、
読み出しおよび消去の動作を説明する。なお、説明の便
宜上、メモリセル３１Ａを選択した場合を想定する。 ＜書き込み＞メモリセル３１Ａが接続されているワード
ライン３５ＡにＭＦＳＦＥＴの強誘電体ゲート絶縁膜が
十分分極できる電圧Ｖppを、他のワードライン３５Ｂ・
・・にはＶpp／２の電圧をそれぞれ印加する。ただし、
Ｖpp／２は抗電圧を越えないものとする。また、ソース
ライン３７Ａ，３７Ｂ・・・およびメモリセル３１Ａが
接続されているデータライン３６Ａには接地電位を、他
のデータライン３６Ｂ・・・にはプログラミング電圧Ｖ
i をそれぞれ印加する。そうすると、メモリセル３１Ａ
内のＭＦＳＦＥＴ３３Ａの強誘電体ゲート絶縁膜３２は
発生した電界方向とほぼ同じ方向に分極し、ＭＦＳＦＥ
Ｔ３３Ａに情報「１」が書き込まれる。 ＜読み出し＞メモリセル３１Ａが接続されているソース
ライン３７Ａには抗電圧より小さい電圧ＳＡを、他のソ
ースライン３７Ｂ・・・には接地電位をそれぞれ印加す
る。また、メモリセル３１Ａが接続されているデータラ
イン３６Ａを接地電位に、メモリセル３１Ａが接続され
ていないデータライン３６Ｂ・・・を電位ＳＡにそれぞ
れ設定する。さらに、ワードライン３５Ａ，３５Ｂ・・
・をフローティング状態に選択的に設定する。そうする
と、メモリセル３１Ａ内のＭＦＳＦＥＴ３３Ａのソース
−ドレイン間を電流が流れるかどうか、すなわちチャネ
ルが形成されているかどうかで、情報「１」と情報
「０」とが区別され、ＭＦＳＦＥＴ３３Ａに書き込まれ
た情報が読み出される。
読み出しおよび消去の動作を説明する。なお、説明の便
宜上、メモリセル３１Ａを選択した場合を想定する。 ＜書き込み＞メモリセル３１Ａが接続されているワード
ライン３５ＡにＭＦＳＦＥＴの強誘電体ゲート絶縁膜が
十分分極できる電圧Ｖppを、他のワードライン３５Ｂ・
・・にはＶpp／２の電圧をそれぞれ印加する。ただし、
Ｖpp／２は抗電圧を越えないものとする。また、ソース
ライン３７Ａ，３７Ｂ・・・およびメモリセル３１Ａが
接続されているデータライン３６Ａには接地電位を、他
のデータライン３６Ｂ・・・にはプログラミング電圧Ｖ
i をそれぞれ印加する。そうすると、メモリセル３１Ａ
内のＭＦＳＦＥＴ３３Ａの強誘電体ゲート絶縁膜３２は
発生した電界方向とほぼ同じ方向に分極し、ＭＦＳＦＥ
Ｔ３３Ａに情報「１」が書き込まれる。 ＜読み出し＞メモリセル３１Ａが接続されているソース
ライン３７Ａには抗電圧より小さい電圧ＳＡを、他のソ
ースライン３７Ｂ・・・には接地電位をそれぞれ印加す
る。また、メモリセル３１Ａが接続されているデータラ
イン３６Ａを接地電位に、メモリセル３１Ａが接続され
ていないデータライン３６Ｂ・・・を電位ＳＡにそれぞ
れ設定する。さらに、ワードライン３５Ａ，３５Ｂ・・
・をフローティング状態に選択的に設定する。そうする
と、メモリセル３１Ａ内のＭＦＳＦＥＴ３３Ａのソース
−ドレイン間を電流が流れるかどうか、すなわちチャネ
ルが形成されているかどうかで、情報「１」と情報
「０」とが区別され、ＭＦＳＦＥＴ３３Ａに書き込まれ
た情報が読み出される。
【００３１】このとき、ＭＦＳＦＥＴ３３のソースは、
ショットキーダイオード３４を介してソースライン３７
Ａ，３７Ｂ・・・に接続されているので、他のメモリセ
ル３１Ｂ，３１Ｃ，３１Ｄ・・・においては、セル３１
Ｂ，３１Ｃ，３１Ｄ・・・内のＭＦＳＦＥＴ３３Ｂ，３
３Ｃ，３３Ｄ・・・に接続されたショットキーダイオー
ド３５Ｂ，３５Ｃ，３５Ｄ・・・によってリーク電流が
遮断される。そのため、誤ってメモリセル３１Ｂ，３１
Ｃ，３１Ｄ・・・の情報が読み出されることはない。 ＜消去＞ワードライン毎の一括消去である。すなわち、
メモリセル３１Ａが接続されているワードライン３５Ａ
に書き込み時とは極性の異なる電圧−Ｖppを印加する。
さらに、ワードライン３５Ｂ・・・、ソースライン３７
Ａ，３７Ｂ・・・およびデータライン３６Ａ，３６Ｂ・
・・を全て接地電位に設定する。そうすると、ワードラ
イン３５Ａに接続されている全てのメモリセルの情報が
消去される。
ショットキーダイオード３４を介してソースライン３７
Ａ，３７Ｂ・・・に接続されているので、他のメモリセ
ル３１Ｂ，３１Ｃ，３１Ｄ・・・においては、セル３１
Ｂ，３１Ｃ，３１Ｄ・・・内のＭＦＳＦＥＴ３３Ｂ，３
３Ｃ，３３Ｄ・・・に接続されたショットキーダイオー
ド３５Ｂ，３５Ｃ，３５Ｄ・・・によってリーク電流が
遮断される。そのため、誤ってメモリセル３１Ｂ，３１
Ｃ，３１Ｄ・・・の情報が読み出されることはない。 ＜消去＞ワードライン毎の一括消去である。すなわち、
メモリセル３１Ａが接続されているワードライン３５Ａ
に書き込み時とは極性の異なる電圧−Ｖppを印加する。
さらに、ワードライン３５Ｂ・・・、ソースライン３７
Ａ，３７Ｂ・・・およびデータライン３６Ａ，３６Ｂ・
・・を全て接地電位に設定する。そうすると、ワードラ
イン３５Ａに接続されている全てのメモリセルの情報が
消去される。
【００３２】次に、上記不揮発性メモリセルの構造につ
いて、図１を参照しつつ説明する。図１は不揮発性メモ
リセルの断面図である。不揮発性メモリセル３１は、図
１の如く、半導体基板４０にチャネル領域４１を挟んで
形成されたソース領域４２およびドレイン領域４３と、
チャネル領域４１上に電荷を蓄積する強誘電体ゲート絶
縁膜３２を介して設けられたゲート電極４４とを有する
ＭＦＳＦＥＴ３３と、ＭＦＳＦＥＴ３３のソース領域４
２にバリアメタル４５を接触、いわゆるショットキー接
合させて形成されたショットキーダイオード３４とから
構成されている。
いて、図１を参照しつつ説明する。図１は不揮発性メモ
リセルの断面図である。不揮発性メモリセル３１は、図
１の如く、半導体基板４０にチャネル領域４１を挟んで
形成されたソース領域４２およびドレイン領域４３と、
チャネル領域４１上に電荷を蓄積する強誘電体ゲート絶
縁膜３２を介して設けられたゲート電極４４とを有する
ＭＦＳＦＥＴ３３と、ＭＦＳＦＥＴ３３のソース領域４
２にバリアメタル４５を接触、いわゆるショットキー接
合させて形成されたショットキーダイオード３４とから
構成されている。
【００３３】なお、図中４６はソース配線層、４７はド
レイン電極配線層、４８は層間絶縁膜、４９はフィール
ド酸化膜であって、ソース配線層４６はバリアメタル４
５上に、ドレイン電極配線層４７はドレイン領域４３に
接触させて層間絶縁膜４８上にそれぞれ形成されてい
る。ところで、本出願人は、ソース領域内にさらにソー
ス領域と異なる不純物を拡散させてＰＮダイオードを形
成した不揮発性メモリセルを提案している。しかしなが
ら、この技術では、ソース領域内でＰＮダイオードを形
成するために、ソース領域およびドレイン領域の拡散層
を浅くすると、ソース領域内のＰＮ接合部と基板または
ウェルが導通してしまう。このため、拡散層を深く形成
しなければならず、セルの高集積化が図れなった。
レイン電極配線層、４８は層間絶縁膜、４９はフィール
ド酸化膜であって、ソース配線層４６はバリアメタル４
５上に、ドレイン電極配線層４７はドレイン領域４３に
接触させて層間絶縁膜４８上にそれぞれ形成されてい
る。ところで、本出願人は、ソース領域内にさらにソー
ス領域と異なる不純物を拡散させてＰＮダイオードを形
成した不揮発性メモリセルを提案している。しかしなが
ら、この技術では、ソース領域内でＰＮダイオードを形
成するために、ソース領域およびドレイン領域の拡散層
を浅くすると、ソース領域内のＰＮ接合部と基板または
ウェルが導通してしまう。このため、拡散層を深く形成
しなければならず、セルの高集積化が図れなった。
【００３４】これに対し、本実施例の不揮発性メモリセ
ルでは、ＭＦＳＦＥＴ３３のソース領域４２にバリアメ
タル４５を接触させてショットキーダイオード３４を形
成しているので、ソース領域４２およびドレイン領域４
３の不純物拡散層を浅くすることができる。よって、セ
ルを高集積化することができる。次に、上記不揮発性メ
モリセルの製造方法について、図３ないし図６を参照し
つつ説明する。図３ないし図６不揮発性メモリセルの製
造方法を工程順に示す断面図である。
ルでは、ＭＦＳＦＥＴ３３のソース領域４２にバリアメ
タル４５を接触させてショットキーダイオード３４を形
成しているので、ソース領域４２およびドレイン領域４
３の不純物拡散層を浅くすることができる。よって、セ
ルを高集積化することができる。次に、上記不揮発性メ
モリセルの製造方法について、図３ないし図６を参照し
つつ説明する。図３ないし図６不揮発性メモリセルの製
造方法を工程順に示す断面図である。
【００３５】まず、図３（ａ）のように、半導体基板４
０上に、フィールド酸化膜４９を形成する。次に、図３
（ｂ）のように、半導体基板４０上に、ＰｂＴｉＯ3 等
の強誘電体５０を高周波スッパタリング法により堆積さ
せた後、熱処理を数時間行う。高周波スッパタリング法
は、例えば以下の条件で行うとよい。ターゲット半径は
８０ｎｍ、ターゲット基板ペースは３５ｎｍ、ターゲッ
トＲＰ電圧は１．６ｋＶ、スパッタリングパワーは１５
０Ｗ、スパッタリングガスは９：１の割合で混合された
ＡｒとＯ2 の混合ガス、ガス圧は２×１０-2Ｔｏｒｒ、
基板温度は４００〜５００℃、スパッタリング率は３ｎ
ｍ／分とする。このとき、ターゲットに鉛（１０Ｗｔ％
でかつ、か焼(calciation)したもの）補償を行う必要が
ある。また、基板温度については、スパッタリング時は
４００℃に保ち、その後熱処理中は５００℃にするとよ
い。
０上に、フィールド酸化膜４９を形成する。次に、図３
（ｂ）のように、半導体基板４０上に、ＰｂＴｉＯ3 等
の強誘電体５０を高周波スッパタリング法により堆積さ
せた後、熱処理を数時間行う。高周波スッパタリング法
は、例えば以下の条件で行うとよい。ターゲット半径は
８０ｎｍ、ターゲット基板ペースは３５ｎｍ、ターゲッ
トＲＰ電圧は１．６ｋＶ、スパッタリングパワーは１５
０Ｗ、スパッタリングガスは９：１の割合で混合された
ＡｒとＯ2 の混合ガス、ガス圧は２×１０-2Ｔｏｒｒ、
基板温度は４００〜５００℃、スパッタリング率は３ｎ
ｍ／分とする。このとき、ターゲットに鉛（１０Ｗｔ％
でかつ、か焼(calciation)したもの）補償を行う必要が
ある。また、基板温度については、スパッタリング時は
４００℃に保ち、その後熱処理中は５００℃にするとよ
い。
【００３６】そして、図３（ｃ）のように、強誘電体５
０上に、白金等の電極材料５１をスパッタリング法によ
り堆積させる。その後、図４（ａ）のように、レジスト
をマスクとし、エッチングにより強誘電体５０、電極材
料５１を削って、半導体基板４０上に、ＭＦＳＦＥＴの
強誘電体ゲート絶縁膜３２、ゲート電極４４を形成す
る。
０上に、白金等の電極材料５１をスパッタリング法によ
り堆積させる。その後、図４（ａ）のように、レジスト
をマスクとし、エッチングにより強誘電体５０、電極材
料５１を削って、半導体基板４０上に、ＭＦＳＦＥＴの
強誘電体ゲート絶縁膜３２、ゲート電極４４を形成す
る。
【００３７】しかる後、図４（ｂ）のように、セルフア
ライメントにより不純物を導入して、半導体基板４０の
表層部に、チャネル領域４１を挟んでソース領域４２お
よびドレイン領域４３を形成する。次に、図４（ｃ）の
ように、層間絶縁膜４８Ａを積層した後、エッチングに
よりコンタクトホールを形成してソース領域４２を露出
させる。
ライメントにより不純物を導入して、半導体基板４０の
表層部に、チャネル領域４１を挟んでソース領域４２お
よびドレイン領域４３を形成する。次に、図４（ｃ）の
ように、層間絶縁膜４８Ａを積層した後、エッチングに
よりコンタクトホールを形成してソース領域４２を露出
させる。
【００３８】そして、図５（ａ）のように、図４（ｃ）
の工程にて露出したソース領域４２に対して高融点金属
（例えば、白金）等のバリアメタル４５を接触させて蒸
着した後、窒素雰囲気中でソース領域４２とのオーミッ
クコンタクト(ohmic contact) がとれない程度の低い温
度（例えば、６００℃前後）でアニーリングしてショッ
トキーダイオードを形成する。なお、バリアメタル４５
の厚みは、例えば５０〜１００ｎｍであるのが好まし
い。
の工程にて露出したソース領域４２に対して高融点金属
（例えば、白金）等のバリアメタル４５を接触させて蒸
着した後、窒素雰囲気中でソース領域４２とのオーミッ
クコンタクト(ohmic contact) がとれない程度の低い温
度（例えば、６００℃前後）でアニーリングしてショッ
トキーダイオードを形成する。なお、バリアメタル４５
の厚みは、例えば５０〜１００ｎｍであるのが好まし
い。
【００３９】その後、図５（ｂ）のように、スパッタリ
ング法によりバリアメタル４５上にアルミニウム等の配
線材料５２を蒸着させる。しかる後、図５（ｃ）のよう
に、配線材料５２をパターニングしてソース配線層４６
を形成する。このとき、バリアメタル４５も配線材料５
２とともに削られる。
ング法によりバリアメタル４５上にアルミニウム等の配
線材料５２を蒸着させる。しかる後、図５（ｃ）のよう
に、配線材料５２をパターニングしてソース配線層４６
を形成する。このとき、バリアメタル４５も配線材料５
２とともに削られる。
【００４０】次に、図６（ａ）のように、層間絶縁膜４
８Ａ４６上に、層間絶縁膜４８Ｂを積層した後、エッチ
ングによりコンタクトホールを形成してドレイン領域４
３を露出させる。最後に、図６（ｂ）のように、図６
（ａ）の工程にて露出したドレイン領域４６に接触させ
てドレイン電極配線層４７を形成する。
８Ａ４６上に、層間絶縁膜４８Ｂを積層した後、エッチ
ングによりコンタクトホールを形成してドレイン領域４
３を露出させる。最後に、図６（ｂ）のように、図６
（ａ）の工程にて露出したドレイン領域４６に接触させ
てドレイン電極配線層４７を形成する。
【００４１】このように、バリアメタル４５のアニール
温度を低くしてバリアメタル４５とソース領域４２との
オーミックコンタクトを少なくし、バリアメタル４５を
ソース領域４２にショットキー接合させているので（図
５（ａ）参照）、バリアメタル４５の形成と同時にショ
ットキーダイオードを形成することができる。また、シ
ョットキーダイオードを構成するバリアメタル４５と、
ソース配線層４６を構成する配線材料６２とを共通にす
れば、ショットキーダイオードとソース配線層４６とを
同時に形成することができ、製造プロセスが簡略化され
る。
温度を低くしてバリアメタル４５とソース領域４２との
オーミックコンタクトを少なくし、バリアメタル４５を
ソース領域４２にショットキー接合させているので（図
５（ａ）参照）、バリアメタル４５の形成と同時にショ
ットキーダイオードを形成することができる。また、シ
ョットキーダイオードを構成するバリアメタル４５と、
ソース配線層４６を構成する配線材料６２とを共通にす
れば、ショットキーダイオードとソース配線層４６とを
同時に形成することができ、製造プロセスが簡略化され
る。
【００４２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、上記実施例におい
て、スイッチングトランジスタとしてＭＮＯＳ型やフロ
ーティング型のＭＦＳＦＥＴを用いてもよい。
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、上記実施例におい
て、スイッチングトランジスタとしてＭＮＯＳ型やフロ
ーティング型のＭＦＳＦＥＴを用いてもよい。
【００４３】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１の不揮発性記憶素子では、ソース領域およびドレ
イン領域の不純物拡散層を浅くして、素子を高集積化す
ることができる。請求項２の不揮発性記憶装置は、読み
出し時に、非選択の不揮発性記憶素子においては、当該
素子内のスイッチングトランジスタに接続されたショッ
トキーダイオードによってリーク電流が遮断されるた
め、誤って非選択の不揮発性記憶素子の情報が読み出さ
れることはない。
求項１の不揮発性記憶素子では、ソース領域およびドレ
イン領域の不純物拡散層を浅くして、素子を高集積化す
ることができる。請求項２の不揮発性記憶装置は、読み
出し時に、非選択の不揮発性記憶素子においては、当該
素子内のスイッチングトランジスタに接続されたショッ
トキーダイオードによってリーク電流が遮断されるた
め、誤って非選択の不揮発性記憶素子の情報が読み出さ
れることはない。
【００４４】請求項３の製造方法では、ショットキーダ
イオード形成工程において、バリアメタルをソース領域
にショットキー接合させているので、バリアメタルの形
成と同時にショットキーダイオードを形成することがで
きる。請求項４の製造方法では、ショットキーダイオー
ドを構成するバリアメタルと、ソース配線層を構成する
配線材料とを共通にすることで、ショットキーダイオー
ドとソース配線層とを同時に形成することができ、製造
プロセスが簡略化される。
イオード形成工程において、バリアメタルをソース領域
にショットキー接合させているので、バリアメタルの形
成と同時にショットキーダイオードを形成することがで
きる。請求項４の製造方法では、ショットキーダイオー
ドを構成するバリアメタルと、ソース配線層を構成する
配線材料とを共通にすることで、ショットキーダイオー
ドとソース配線層とを同時に形成することができ、製造
プロセスが簡略化される。
【図１】本発明の一実施例に係る不揮発性記憶素子の断
面図である。
面図である。
【図２】図１の不揮発性記憶素子を利用した不揮発性記
憶装置の回路図である。
憶装置の回路図である。
【図３】不揮発性記憶素子の製造方法を工程順に示す断
面図である。
面図である。
【図４】図３のつづきを工程順に示す断面図である。
【図５】図４のつづきを工程順に示す断面図である。
【図６】図５のつづきを工程順に示す断面図である。
【図７】従来の不揮発性記憶素子のスイッチングトラン
ジスタの断面図である。
ジスタの断面図である。
【図８】強誘電体のＰ−Ｅヒステリシス特性を示す図で
ある。
ある。
【図９】図７のスイッチングトランジスタを利用した不
揮発性記憶装置における書き込み動作を示す回路図であ
る。
揮発性記憶装置における書き込み動作を示す回路図であ
る。
【図１０】図７のスイッチングトランジスタを利用した
不揮発性記憶装置における読み出し動作を示す回路図で
ある。
不揮発性記憶装置における読み出し動作を示す回路図で
ある。
【図１１】図７のスイッチングトランジスタを利用した
不揮発性記憶装置における消去動作を示す回路図であ
る。
不揮発性記憶装置における消去動作を示す回路図であ
る。
【図１２】従来の１トランジスタ／１セル構造を有する
不揮発性記憶装置の回路図である。
不揮発性記憶装置の回路図である。
３０ メモリセルアレイ ３１，３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ・・・ メモリ
セル ３２ 強誘電体ゲート絶縁膜 ３３，３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ・・・ ＭＦＳ
ＦＥＴ ３４，３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ・・・ ショッ
トキーダイオード ３５Ａ，３５Ｂ・・・ ワードライン ３６Ａ，３６Ｂ・・・ データライン ３７Ａ，３７Ｂ・・・ ドレインライン ４０ 半導体基板 ４１ チャネル領域 ４２ ソース領域 ４３ ドレイン領域 ４４ ゲート電極 ４５ バリアメタル ４６ ソース配線層 ４７ ドレイン電極配線層 ４８，４８Ａ，４８Ｂ 層間絶縁膜
セル ３２ 強誘電体ゲート絶縁膜 ３３，３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ・・・ ＭＦＳ
ＦＥＴ ３４，３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ・・・ ショッ
トキーダイオード ３５Ａ，３５Ｂ・・・ ワードライン ３６Ａ，３６Ｂ・・・ データライン ３７Ａ，３７Ｂ・・・ ドレインライン ４０ 半導体基板 ４１ チャネル領域 ４２ ソース領域 ４３ ドレイン領域 ４４ ゲート電極 ４５ バリアメタル ４６ ソース配線層 ４７ ドレイン電極配線層 ４８，４８Ａ，４８Ｂ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】半導体基板にチャネル領域を挟んで形成さ
れたソース領域およびドレイン領域と、チャネル領域上
に電荷を蓄積する強誘電体膜を介して設けられたゲート
電極とを有するスイッチングトランジスタと、 スイッチングトランジスタのソース領域にバリアメタル
を接触させて形成されたショットキーダイオードとを備
えていることを特徴とする不揮発性記憶素子。 - 【請求項２】請求項１記載の不揮発性記憶素子がマトリ
ックス状に配列され、 各スイッチングトランジスタのゲートに、ワードライン
がそれぞれ接続され、 各スイッチングトランジスタのドレインに、データライ
ンがそれぞれ接続され、 各スイッチングトランジスタのソースに、ショットキー
ダイオードを介してソースラインがそれぞれ接続されて
いることを特徴とする不揮発性記憶装置。 - 【請求項３】半導体基板上に、スイッチングトランジス
タの強誘電体膜、ゲート電極を順次形成する工程、 半導体基板に、チャネル領域を挟んでソース領域および
ドレイン領域を形成する工程、 層間絶縁膜を積層した後、エッチングによりソース領域
を露出させる工程、 前記工程にて露出したソース領域に対してバリアメタル
を接触させてショットキーダイオードを形成する工程、 バリアメタル上に、ソース配線層を形成する工程、 ソース配線層上に、層間絶縁膜を積層した後、エッチン
グによりドレイン領域を露出させる工程、ならびに前記
工程にて露出したドレイン領域に接触させてドレイン電
極配線層を形成する工程を含むことを特徴とする不揮発
性記憶素子の製造方法。 - 【請求項４】請求項３記載の製造方法において、高融点
金属を使用して、ショットキーダイオードとソース配線
層とを一度に形成することを特徴とする不揮発性記憶素
子の製造方法。
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- 1992-03-23 JP JP6524592A patent/JP3118063B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-19 US US08/034,699 patent/US5361225A/en not_active Expired - Lifetime
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