JP2003086768A

JP2003086768A - 不揮発性半導体記憶装置

Info

Publication number: JP2003086768A
Application number: JP2001279809A
Authority: JP
Inventors: Takayuki Ogura; 孝之小倉; Akihide Shibata; 晃秀柴田; Hiroshi Iwata; 浩岩田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-09-14
Filing date: 2001-09-14
Publication date: 2003-03-20

Abstract

(57)【要約】【課題】メモリセルの微細化、読み出し書き込みの高
速化、製造工程の簡略化を図る。【解決手段】メモリセル２３は、Ｐ型シリコン基板３
１上に順次積層されたアンチフューズ絶縁膜３５および
ワード線２２となるドープドポリシリコン３７と、Ｐ型
シリコン基板３１中に形成されたビット線２１となるＮ
型不純物領域３３と、Ｐ型シリコン基板３１中における
絶縁膜３５とＮ型不純物領域３３との間に形成されたＰ
型不純物領域３４で構成される。こうして、従来の半導
体製造プロセスを用いて容易に形成することができる。
したがって、製造工程を簡略化して製造コストを削減す
る。また、ダイオードを半導体基板の不純物拡散領域で
構成して、書き込み/読み出しの高速化を行う。また、
ビット線２１部およびダイオード部をシリコン基板３１
中に形成して層間絶縁膜の形成を無くし、メモリセル２
３の微細化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、書き換え不可能
な不揮発性半導体記憶装置に関し、特に絶縁膜を絶縁破
壊することによってディジタル情報を書き込むアンチフ
ューズメモリの改良に関する。

【０００２】

【従来の技術】絶縁破壊によって情報を書き込む不揮発
性半導体記憶装置は、一般にアンチフューズメモリと呼
ばれている。図１１は、従来のアンチフューズメモリの
メモリセルアレイにおける２×２セグメントの回路図を
示す。

【０００３】通常、上記アンチフューズメモリに情報を
書き込む方法としては、絶縁膜に充分な電圧を印加して
ブレークダウンさせる方法を用いる。こうして、ブレー
クダウンされたメモリ素子１は電流を通すことができる
ため、情報「１」が書き込まれる。一方、ブレークダウン
していないメモリ素子１は電流を通さない絶縁体として
働くため、情報「０」を示す。

【０００４】また、読み出しを行う方法としては、ブレ
ークダウンしたメモリ素子１は、単なる抵抗体として働
くために電流を流すことは可能である。つまり、メモリ
素子１をブレークダウンさせ、ワード線３に電圧を印加
して行単位で選択トランジスタ２をオンすることによっ
て、行方向に配列されたメモリ素子１に電圧を印加す
る。そして、各ビット線４でその電圧を検出し、電圧が
検出されたビット線４と当該ワード線３との交差位置に
あるメモリ素子１が保持する情報「１」を読み出すのであ
る。勿論、ブレークダウンされていないメモリ素子１は
電流を通さない絶縁膜として働くため、このメモリ素子
１に接続されたビット線４に選択トランジスタ２を介し
た電流は流れず電圧は掛らない。そこで、電圧が検出さ
れないビット線４と当該ワード線３との交差位置にある
メモリ素子１が保持する情報「０」を読み出すのである。
ここで、選択トランジスタ２は、各メモリ素子１のラン
ダムアクセスを可能にするためと、各メモリ素子１間の
クロストークを避けるために設けられている。以上のよ
うにして、書き換え不可能な、不揮発性メモリを実現す
ることができる。

【０００５】従来、音楽情報やコンピュータの記憶メデ
ィア等の記憶媒体として使われているＭＤ(ミニディス
ク),カセットテープおよびＣＤ(コンパクトディスク)‐
Ｒ/Ｗ等は、１度情報を書き込むと殆ど書き換えること
がない。また、ＣＤ,ＣＤ‐ＲＯＭ(リード・オンリ・メモ
リ)およびＤＶＤ(ディジタル・ビデオ・ディスク)‐ＲＯ
Ｍ等の音楽情報や映画情報を記憶する記憶媒体に至って
は、一度しか情報を書き込むことができない。これら
は、言わば読み出し専用のメモリと言える。このような
使用目的の場合であれば書き換え機能は必要なく、読み
出し専用メモリで充分商品価値を有している。さらに、
上記磁気メディアは、電気的な書き込みを行えるデバイ
スと比較して書き込み時間が非常に遅い。

【０００６】また、電子マネー等で使用されるカードに
内蔵されている記憶素子は、情報の書き換えが行われて
はならない。ところで、１度記憶した情報を書き換える
ことができるフラッシュＥＥＰＲＯＭ(電気的消去書き
込み可能ＰＲＯＭ)に代表される書き換え可能な不揮発
性メモリは書き換えのセキュリティを高めるためには暗
号化処理等の特別な処理を加える必要があり、周辺処理
回路の増大化を招くために当目的には使用が困難であ
る。これに対して、上述のような絶縁破壊によって情報
を書き込むアンチフューズメモリは、物理的に物質を破
壊することによって情報を書き込むために、完全に書き
込まれた情報を消去すことは不可能であり、書き換えは
不可能である。その点において、当目的に使用するにた
めには最適なデバイスであると言える。

【０００７】また、これまで多用されてきたフロッピー
（登録商標）ディスク,ＭＤやカセットテープ,ＣＤ‐Ｒ
ＯＭ,ＤＶＤ‐ＲＯＭ,メモリーカード,メモリースティ
ックまたはハードディスク等の記憶メディアを、事務用
や商取引用や家庭用として情報の保守を必要とするメデ
ィアに使用する場合には、書換え禁止機能等の機能を付
加する必要がある。これに対して、上記アンチフューズ
メモリは、物理的に物質を破壊することによって情報を
書き込むために、完全に書き込まれた情報を消去すこと
は不可能であり、上記記憶メディアに比較して格段の情
報保守能力を有している。

【０００８】但し、従来のアンチフューズメモリにおい
ては、上記したように、各メモリ素子１のランダムアク
セスを可能にするためと、各メモリ素子１間のクロスト
ークを避けるために、選択トランジスタ２が設けられて
いる。そして、上記メモリ素子１には、メタルとポリシ
リコンとの間のコンタクトや、メタルとシリコン基板と
の間のコンタクト等、一定の加工寸法幅を有するコンタ
クトホールを形成する必要がない。そのために、１つの
メモリセルが占める面積に対して、選択トランジスタ２
が占める面積は約２０倍程になる。したがって、選択ト
ランジスタ２を必要とするアンチフューズメモリは、メ
モリの高密度化,高集積化,大容量化に対して不適なデバ
イスであると言える。

【０００９】また、上記選択トランジスタ２において
は、ソース/ドレイン拡散層の容量やゲート容量や配線
容量等の寄生容量が大きく、チャネル抵抗や配線抵抗等
の寄生抵抗が大きい。そのために、選択トランジスタ２
を介して書き込みや読み出し動作を行う場合には、寄生
容量と寄生抵抗とによる遅延時間が大きくなり、読み出
しスピードおよび書き込みスピードが遅くなってしま
う。また、選択トランジスタ２を形成するためには、メ
モリ素子１の形成工程と比較して約２倍の工程数が必要
となり、素子作製コストが高くなる。

【００１０】以上のことにより、書き換えが不可能な不
揮発性のアンチフーズメモリにおいては、メモリセルの
微細化,読み出し書き込みスピードの高速化,素子作製工
程の簡略化が必要である。このような観点から、図１２
に示すようなアンチフューズメモリが提案されている
(特開平７‐２９７２９３号公報)。以下、このアンチフ
ューズメモリについて説明する。

【００１１】図１２(a)は、本アンチフューズメモリに
おけるメモリセルアレイの２×２セグメントの回路図を
示す。また、図１２(b)は、メモリセルの断面図を示
す。図１２(a)において、５はワード線であり、６はワ
ード線５に交差するビット線である。ワード線５とビッ
ト線６との各交差位置には、ビット線６から順にダイオ
ード７とメモリ素子８とワード線５とが接続されてい
る。

【００１２】上記メモリ素子８に情報を書き込む場合に
は、書き込みの対象となるメモリ素子８に係るビット線
６とワード線５との間に書き込み電圧を印加し、ダイオ
ード７を介して対象メモリ素子８の絶縁膜に充分な電圧
を印加してブレークダウンさせる。こうして、メモリ素
子８に情報「１」が書き込まれるのである。

【００１３】また、読み出しを行う方法としては、ワー
ド線５を接地してメモリ素子８を行単位で選択する。そ
して、各ビット線６に電圧を印加し、ダイオード７およ
びメモリ素子８を介して流れる電流を検出し、電流が検
出されたビット線６と当該ワード線５との交差位置にあ
るメモリ素子８が保持する情報「１」を読み出すのであ
る。一方、電流が検出されないビット線６と当該ワード
線５との交差位置にあるメモリ素子８が保持する情報
「０」を読み出すのである。

【００１４】また、図１２(b)において、６はビット線
となる下地配線,９はｐ+層,１０はｎ-層,１１はｎ+層で
あり、ｐ+層９,ｎ-層１０およびｎ+層１１でダイオード
(ｐ+/ｎ-/ｎ+)７を構成している。１２はアモルファス
シリコンとシリサイド化する金属層、１３はアモルファ
スシリコン層、５はワード線となる上部配線である。上
記アモルファスシリコン層１３でメモリ素子８を構成す
る。

【００１５】上記ダイオード７とメモリ素子８とで成る
メモリセルのサンプルを、以下のようにして作製した。
すなわち、先ず絶縁性表面を有する基板上にＡlとＣrと
の積層からなる下地配線用の導電膜６を形成する。そし
て、その上にｐ+型のポリシリコン９,ｎ-型のポリシリ
コン１０,ｎ+型のポリシリコン１１,Ｔi１２およびアモ
ルファスシリコン１３をマルチチャンバシステムによっ
て連続的に成膜する。

【００１６】次に、上記下地配線となるビット線のパタ
ーンに応じて、上記下地配線用導電膜６からアモルファ
スシリコン１３までを反応性イオンエッチングによって
パターニングする。その後、ストライプ状に残った積層
パターンのうち、上記下地配線用導電膜６を除く下部の
ｐ+型ポリシリコン９から上部のアモルファスシリコン
１３までを上記上部配線５のパターンの幅に応じてＣＦ
₄ガスとＯ₂ガスとを用いてエッチング除去して、ｐ+型
ポリシリコン９からアモルファスシリコン１３までの島
状の積層体物を形成する。

【００１７】その後、酸化膜を成膜した後、レジストを
用いたエッチバックを行って、略平坦化された層間絶縁
膜を形成する。

【００１８】そして、上記積層体物における最上層のア
モルファスシリコン層１３を露出させ、窒素雰囲気下で
希フッ酸を用いて自然酸化膜を除去し、次いで超純水に
よって洗浄する。そして、窒素雰囲気下を搬送してメタ
ル成膜チャンバに基板を移して、Ｃｕ配線を形成する。

【００１９】

【発明が解決しようとする課題】しかしながら、上記従
来の特開平７‐２９７２９３号公報に開示されたメモリ
セルのサンプルを上述の方法によって作製した場合に
は、以下のような問題がある。

【００２０】すなわち、上述の方法によって作成された
アンチフューズメモリのメモリ素子８のブレークダウン
に要する電圧は、１７Ｖ以上が必要である。したがっ
て、現在、主流となっている５Ｖ程度の電源電圧の場合
には昇圧回路が必要であり、周辺回路が増大することに
なる。そのため、メモリチップの微細化に不向きである
と言える。また、１７Ｖ以上と言った高電圧での書き込
み動作を行うために消費電力が大きくなり、低消費電力
化に不向きなメモリ素子であると言える。更に、ダイオ
ード７のＰＮ接合が降伏しないように、ダイオード７の
低濃度層を充分厚くする必要がある。例えば、１７Ｖ使
用の場合には０.３μm以上は必要となる。そのために、
微細化が制限されてしまう。また、低濃度層が厚くなる
ことによって、ダイオード７が高抵抗になり、読み出し
/書き込みの駆動速度が遅くなってしまう。

【００２１】さらに、上記ダイオード７の部分がポリシ
リコンの不純物拡散層でできているために高抵抗にな
る。したがって、読み出し時の遅延時間が長くなるた
め、高速の読み出し動作には不向きである。

【００２２】また、上記ダイオード７の部分を構成する
ポリシリコンを成膜する際に、マルチチャンバシステム
を有するＣＶＤ(化学気相成長法)炉内で、ＡlとＣrとの
積層からなる下地配線用の導電膜６を変質させないよう
に充分低温で成膜する必要がある。さらに、ダイオード
７の上部層である金属層のＴi成膜後におけるアモルフ
ァスシリコン１３の成膜時においても同様の問題があ
る。

【００２３】そこで、この発明の目的は、メモリセルの
微細化、読み出し書き込みスピードの高速化、素子作製
工程の簡略化が可能であり、且つ、メモリチップの微細
化および低消費電力化が可能な書き換えが不可能な不揮
発性半導体記憶装置を提供することにある。

【００２４】

【課題を解決するための手段】上記目的を達成するた
め、この発明は、二次元に配列された複数のメモリセル
にディジタル情報を記憶して保持する不揮発性半導体記
憶装置において、上記各メモリセルは、半導体基板上に
順次積層された絶縁膜および導電体膜と、上記半導体基
板中に形成された第１導電型の第１不純物領域と、上記
半導体基板中における上記絶縁膜と第１不純物領域との
間に形成された第２導電型の第２不純物領域で構成され
ており、上記メモリセルへのディジタル情報の記憶保持
は,上記導電体膜と第１不純物領域電極との間に電位差
を発生させて上記絶縁膜を絶縁破壊させることによって
行うことを特徴としている。

【００２５】上記構成によれば、メモリセルにおけるビ
ット線となる第１不純物領域,上記第１不純物領域と第
２不純物領域で成るダイオードおよびアンチフューズ絶
縁膜は、半導体基板に対するイオン注入,フォトリソグ
ラフィおよびドライ酸化等の従来の半導体製造プロセス
を用いて容易に形成することができる。したがって、製
造工程が簡略化されて製造コストの削減が図られる。

【００２６】さらに、上記ダイオードの部分は、上記半
導体基板の不純物拡散領域で構成されているので、上記
特開平７‐２９７２９３号公報のごとくポリシリコンの
不純物拡散層で構成した場合のように高抵抗にはならな
い。したがって、書き込み/読み出し時の遅延時間が短
縮されて、高速で書き込み/読み出しが行われる。

【００２７】さらに、上記ビット線部およびダイオード
部は、上記半導体基板中に形成される。したがって、上
記特開平７‐２９７２９３号公報のごとく層間絶縁膜を
形成して各メモリセル間を絶縁する必要がなく、メモリ
セルの微細化が図られる。

【００２８】また、１実施例では、この発明の不揮発性
半導体記憶装置において、上記絶縁膜は２nm以上且つ５
nm以下の膜厚を有している。

【００２９】この実施例によれば、上記絶縁膜は、例え
ばシリコン酸化膜やシリコン窒化膜等で構成されること
によって、その膜厚が２nm以上であるため絶縁状態が保
たれる。また、上記膜厚は５nm以下であるため５Ｖ程度
の印加電圧で良好に絶縁破壊される。したがって、従来
のアンチフューズメモリにおける１７Ｖに比較して低電
圧での絶縁破壊が可能になり、低消費電力化が可能とな
る。

【００３０】さらに、絶縁破壊電圧が５Ｖ以下になるこ
とによって、現在主流になっている電源電圧５Ｖ以下の
回路に適用する場合でも、絶縁破壊電圧を生成するため
の昇圧回路は必要としない。そのために、メモリチップ
の低消費電力化および小型化が可能となる。

【００３１】また、１実施例では、この発明の不揮発性
半導体記憶装置において、上記半導体基板はシリコンで
構成され、上記絶縁膜は、シリコン酸化膜,シリコン窒
化酸化膜およびシリコン窒化膜のうちの何れか一つで構
成されている。

【００３２】この実施例によれば、シリコン酸化膜,シ
リコン窒化酸化膜およびシリコン窒化膜のうちの何れか
一つで構成された上記絶縁膜はシリコン基板と相性がよ
く、上記絶縁膜の信頼性が向上する。したがって、上記
ディジタル情報の書き込み時における非選択メモリセル
の上記絶縁膜の劣化や、読み出し時における絶縁膜の劣
化が抑制されて、メモリセルの寿命が長くなる。

【００３３】また、１実施例では、この発明の不揮発性
半導体記憶装置において、上記半導体基板はシリコンで
構成され、上記絶縁膜は、熱シリコン酸化膜,熱シリコ
ン窒化酸化膜および熱シリコン窒化膜のうちの何れか一
つで構成されている。

【００３４】この実施例によれば、熱シリコン酸化膜,
熱シリコン窒化酸化膜および熱シリコン窒化膜のうちの
何れか一つで構成された上記絶縁膜はシリコン基板と相
性がよく且つ薄膜で膜圧の均一性がよく、上記絶縁膜の
信頼性が向上する。したがって、上記ディジタル情報の
書き込み時における非選択メモリセルの上記絶縁膜の劣
化や、読み出し時における絶縁膜の劣化が抑制されて、
メモリセルの寿命が長くなる。さらに、読み出し電圧を
印加した際のリーク電流が抑制されて低消費電力化が可
能になる。

【００３５】また、１実施例では、この発明の不揮発性
半導体記憶装置において、上記絶縁膜を絶縁破壊させる
電圧は２Ｖ以上且つ５Ｖ以下である。

【００３６】この実施例によれば、上記ディジタル情報
の記憶保持を行う絶縁膜が、従来のアンチフューズメモ
リにおける１７Ｖに比較して低電圧で絶縁破壊されるた
め、低消費電力化が可能となる。

【００３７】さらに、絶縁破壊電圧が５Ｖ以下になるこ
とによって、現在主流になっている電源電圧５Ｖ以下の
回路に適用する場合でも、絶縁破壊電圧を生成するため
の昇圧回路は必要としない。そのために、メモリチップ
の低消費電力化および小型化が可能となる。

【００３８】また、１実施例では、この発明の不揮発性
半導体記憶装置において、上記第１不純物領域と第２不
純物領域との間に、上記第１不純物領域と同じ導電型で
あって上記第１不純物領域よりも低濃度であるか、また
は、上記第２不純物領域と同じ導電型であって上記第２
不純物領域よりも低濃度である第３不純物領域を備えて
いる。

【００３９】この実施例によれば、上記第１導電型の第
１不純物領域と上記第２導電型の第２不純物領域とで形
成されるＰＮ接合ダイオードの接合部に、上記第１不純
物領域または第２不純物領域よりも低濃度の第３不純物
領域が存在する。そのため、上記第１不純物領域および
第２不純物領域の不純物濃度が顕著に高濃度である場合
に接合部に流れるトンネル電流が抑制される。したがっ
て、リーク電流が少なくなり、低消費電力化が図られ
る。さらに、絶縁破壊電圧が印加された際の誤破壊等の
誤動作が抑制されて、信頼性の高いメモリセルが構成さ
れる。

【００４０】さらに、この実施例の構成を、２Ｖ以上且
つ５Ｖ以下の絶縁破壊電圧で用いることによって、上記
ＰＮ接合ダイオードの低濃度層の薄膜化が可能となり、
ダイオードの低抵抗化による駆動速度の高速化が可能と
なる。

【００４１】また、１実施例では、この発明の不揮発性
半導体記憶装置において、上記メモリセルはマトリック
ス状に配列されており、行方向に配列された各メモリセ
ルにおける上記導電体膜は,互いに接続されて上記行方
向に延在する第１配線を構成し、列方向に配列された各
メモリセルにおける上記第１不純物領域は,互いに接続
されて上記列方向に延在する第２配線を構成している。

【００４２】この実施例によれば、マトリックス状に配
列された各メモリセルに対して、行方向に延在する複数
の第１配線のうちの対応する第１配線を選択し、行方向
に延在する複数の第２配線のうちの対応する第２配線を
選択して、この選択された第１,第２配線に異なる所定
電圧を印加することによって、書き込みおよび読み出し
を行うことができる。したがって、選択トランジスタを
用いることなくランダムアクセスが可能になり、１メモ
リセル当りの占有面積の縮小化が可能であり、メモリセ
ルアレイの小型化,大容量化および安価化が可能とな
る。

【００４３】また、１実施例では、この発明の不揮発性
半導体記憶装置において、上記ディジタル情報の書き込
み時に、選択された第１配線と選択された第２配線とに
接続された選択メモリセルにおける上記導電体膜と第１
不純物領域電極との電位差の絶対値がＶddである場合
に、上記選択第１配線あるいは上記選択第２配線の何れ
か一方にのみ接続されたメモリセルにおける上記導電体
膜と第１不純物領域電極との電位差の絶対値Ｖは、Ｖdd
/３≦Ｖ＜Ｖdd/２である。

【００４４】この実施例によれば、選択メモリセルの上
記絶縁膜に掛る電圧と、非選択メモリセルの上記絶縁膜
に掛る電圧の最大値との比が、２よりも大きく且つ３以
下となる。したがって、ランダムアクセス時の動作マー
ジンが大きくなり、安定したランダムアクセスが行われ
る。

【００４５】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。この発明が、以下の実施の形
態に限定されないことは言うまでもない。

【００４６】先ず、この発明の不揮発性半導体記憶装置
に用いられるアンチフューズ膜として望ましい特性を有
する酸化膜において、絶縁破壊前と絶縁破壊後とに膜を
流れる電流値の膜に掛る電圧依存性を図６に示す。図６
は、ＨＣl酸化による４nmの酸化膜を用いてＭＯＳ(金属
酸化膜半導体)構造を作製し、電流‐電圧特性を測定し
た結果を示す。絶縁破壊前と絶縁破壊後とにおいて、夫
々４種類(０.０９mm²,０.０１mm²，０.０００９mm²，
０.０００１mm²)の異なる酸化膜面積で測定している。

【００４７】絶縁破壊前(つまりデジタル情報「０」保持)
の場合における電流値と、絶縁破壊後(つまりデジタル
情報「１」保持)の場合における電流値との差が大きい方
が望ましく、読み出し時のマージンが大きくなる。ま
た、そうするためには、絶縁膜の面積が小さい方が望ま
しいことが図６より分る。すなわち、絶縁破壊前におけ
るリーク電流は面積の大きい方が大きいのに対して、絶
縁破壊後の電流値には面積依存性はない。したがって、
絶縁破壊前と絶縁破壊後の電流差は、面積の小さい方が
大きいのである。

【００４８】＜第１実施の形態)＞図１は、本実施の形
態の不揮発性半導体記憶装置におけるメモリセルの構成
を示す概念図である。また、図２は、本実施の形態の不
揮発性半導体記憶装置におけるメモリセルアレイの２×
２セグメントの回路図を示す。

【００４９】図１および図２において、２１はビット線
となる配線であり、２２はワード線となる配線であり、
ビット線２１とワード線２２との交差位置の夫々にビッ
ト線２１とワード線２２と挟まれてメモリセル２３が形
成されている。そして、各メモリセル２３は、ワード線
２２とビット線２１との間に直列に接続されたメモリ素
子２４とダイオード２５とで構成されている。本実施の
形態におけるメモリセル２３は構成するビット線にダイ
オード２５のＰＮ接合が含まれることが特徴であり、図
１２に示す従来のメモリセルと異なることを明示するた
めに、図２に示すような記号で表現している。

【００５０】図３は、図２に示すメモリセルアレイにお
ける２×２セグメントの説明図である。図３(a)は平面
図であり、図３(b)は図３(a)におけるＡ‐Ａ'矢視断面
図である。メモリセル２３は、Ｐ型シリコン基板３１上
に形成されたＬＯＣＯＳ(シリコン選択酸化)膜３６によ
る素子分離領域の開口部に形成される。そして、ワード
線２２として用いられる上部電極としてのドープドポリ
シリコン３７と、ビット線２１として用いられる濃度が
５×１０¹⁹cm^-3のＮ型不純物領域３３と、上部電極(ド
ープドポリシリコン)３７およびＮ型不純物領域３３の
間に挟まれたアンチフューズ絶縁膜３５および濃度が１
×１０²⁰cm^-3のＰ型不純物領域３４と、濃度が１×１０
¹⁹cm^-3のＰ型不純物領域３２で概略構成される。尚、Ｐ
型不純物領域３４は、Ｎ型不純物領域３３とＰＮ接合を
形成する。また、Ｐ型不純物領域３２は、Ｎ型不純物領
域３３同士を分離し且つＮ型不純物領域３３同士のパン
チスルーを防ぐ。

【００５１】この場合、上記ビット線２１となるＮ型不
純物領域３３から外側に広がる空乏層は、Ｎ型不純物領
域３３とＰ型不純物領域３４とから成るＰＮ接合に電圧
が掛っていない状態では１１nm、上記ＰＮ接合に５Ｖの
逆バイアス電圧が印加された状態では２６nmである。こ
のことから、１００nmの素子分離幅があれば十分分離で
きることが分る。すなわち、上述の不純物濃度プロファ
イルを有するメモリセルを形成することによって、素子
分離幅を含めて最小線幅が１００nmのアンチフューズメ
モリの設計が可能となり、１メモリセル２３の占有面積
を０.０４μm²にすることができる。したがって、１cm²
当たり２.５ＧＢ(ギガバイト)の高集積,高密度のメモリ
セルアレイを作製することができるのである。

【００５２】尚、本実施の形態においては、上記上部電
極３７としてドープドポリシリコンを用いているが、ア
ンチフューズ絶縁膜３５と反応してメモリ特性を劣化さ
せない材料であれば、通常の電極として用いるＡl,Ｃu,
Ｔi,Ｗ,Ｔa等の金属材料、その組み合わせ材料、その何
れかのシリコンとの混合材料、上記混合材料の組み合わ
せの何れかの材料を用いてもよい。また、基板としてＰ
型シリコン基板３１を用いているが、半導体材料であれ
ば構わない。

【００５３】図４および図５は、図３に示す構成を有す
るメモリセルの製造手順を示す各工程における断面図で
ある。以下、図４および図５を参照して、本実施の形態
におけるメモリセルの製造方法を説明する。

【００５４】先ず、図４(a)に示すように、下地のＰ型
シリコン基板３１の表面にドライ酸化を行って、厚さ２
００Å程度の注入保護酸化膜３８を形成する。次に、Ｐ
型不純物領域３２を形成する。Ｐ型不純物の注入は、ホ
ウ素イオンを、注入エネルギ１５０ｋeＶ程度、注入量
１×１０¹⁵cm^-2程度で注入し、チャネリング防止のため
に７度程度の注入角で回転注入あるいはステップ注入す
ることによって行う。次に、フォトリソグラフィを行っ
てレジストパターン３９を設ける。そして、レジストパ
ターン３９をマスクとしてイオン注入を行って、ビット
線２１となるＮ型不純物領域３３を形成する。このイオ
ン注入は、ヒ素イオンを、注入エネルギ４０ｋeＶ程
度、注入量１×１０¹⁵cm^-2程度で注入し、チャネリング
防止のために７度程度の注入角で回転注入あるいはステ
ップ注入することによって行う。

【００５５】次に、上記レジストパターン３９を除去し
た後、図４(b)に示すように、ＬＰＣＶＤ(減圧化学気相
成長)法によって、ＬＯＣＯＳ膜３６を形成する際の耐
酸化膜として用いるシリコン窒化膜４０を、厚さ１５０
０Å程度で均一に堆積する。このシリコン窒化膜４０の
厚さは、ＬＯＣＯＳ膜３６を形成する際に問題となるバ
ーズビークを抑える観点からは厚くする必要がある反
面、ＬＯＣＯＳ酸化を行う際にＰ型シリコン基板３１に
発生する結晶欠陥を少なくする観点からは薄くする必要
がある。結局、双方のトレードオフを考慮して、このシ
リコン窒化膜４０の厚さは５００Å〜３０００Å程度の
範囲内で、適用する材料にあった最適な厚さを選択すれ
ばよい。

【００５６】次に、フォトリソグラフィを行って、ＬＯ
ＣＯＳ膜３６を形成すべき領域を開口部とするレジスト
(図示せず)を設け、そのレジストをマスクとしてシリコ
ン窒化膜４０に対して異方性の窒化膜エッチングを行
う。こうして、ＬＯＣＯＳ膜３６を形成すべき領域が開
口部となるようにシリコン窒化膜４０をパターン加工す
る。次に、上記レジストを除去した後、ウエット酸化を
行って、図４(c)に示すように、厚さ１５００Å〜４０
００Å程度のＬＯＣＯＳ膜３６を形成する。その後、耐
酸化用のシリコン窒化膜４０を完全に除去する。

【００５７】ここでは、ＬＯＣＯＳ素子分離工程を用い
た場合の説明を行ったが、既知のトレンチ素子分離工程
を用いても同様に素子分離できることは言うまでもな
い。

【００５８】次に、図５(d)に示すように、イオンの注
入を行ってＰ型不純物領域３４を形成する。このイオン
注入は、ホウ素イオンを、注入エネルギ１５ｋeＶ程
度、注入量５×１０¹⁵cm^-2程度で注入し、チャネリング
防止のために７度程度の注入角で回転注入あるいはステ
ップ注入することによって行う。次に、注入保護酸化膜
３８を除去した後、厚さ２０Å〜５０Å程度のアンチフ
ューズ絶縁膜３５を形成する。尚、アンチフューズ絶縁
膜３５の膜質は、シリコン酸化膜,シリコン窒化酸化膜
あるいはシリコン窒化膜を用いてもよく、熱シリコン酸
化膜,熱シリコン窒化酸化膜あるいは熱シリコン窒化膜
を用いれば更によい。

【００５９】尚、上記アンチフューズ絶縁膜３５の膜厚
が２０Åよりも薄い場合には、絶縁状態を保つことが困
難になる。また、５０Åよりも厚い場合には５Ｖ程度の
印加電圧では良好なブレークダウンが得られないのであ
る。

【００６０】ここで、上記アンチフューズ絶縁膜３５の
形成方法としては、Ｏ₂ガスを用いたドライ酸化や、Ｎ₂
Ｏガスを用いたドライ酸化や、ＮＯガスを用いたドライ
酸化や、上記酸化を行った後にアンモニアガス雰囲気中
でアニールを行って酸化膜中により多くの窒素を含む絶
縁膜を形成する方法等があり、何れの方法を用いても良
い。

【００６１】但し、上記アンチフューズ絶縁膜３５の特
性としては、ブレークダウン前においてはトンネル電流
やプール・フレンケル電流等のリーク電流が少なく、耐
圧が高いことが要求される。通常、ＳiＯ₂を代表とする
酸化膜に窒素を添加することによって、リーク電流が抑
えられて耐圧が高くなることが良く知られている。そこ
で、上述したＮ₂Ｏガスを用いたドライ酸化や、ＮＯガ
スを用いたドライ酸化や、上記酸化を行った後にアンモ
ニアガス雰囲気中でアニールを行って酸化膜中により多
くの窒素を含む絶縁膜を形成する方法によってアンチフ
ューズ絶縁膜３５を形成するのが望ましい。つまり、窒
素を含む場合は、読み出し電圧を印加した際の絶縁膜の
絶縁破壊に至る耐圧を上げることができるために素子寿
命が延びる。さらに、読み出し電圧を印加した際のリー
ク電流を抑制できるために低消費電力化が可能になる。
また、ＬＰＣＶＤ炉を用いて形成した窒化膜を用いても
よい。窒化膜を用いた場合も上記窒化酸化膜の場合と同
様の特性向上を得ることができるのである。

【００６２】次に、図５(e)に示すように、上記ＬＰＣ
ＶＤ法によって、不純物を含むドープドポリシリコン３
７を厚さ１０００Å〜４０００Å程度で均一に堆積させ
る。そして、フォトリソグラフィを行って、ワード線２
２を形成すべき領域にパターニングレジスト(図示せず)
を形成する。次に、上記パターニングレジストをマスク
として、開口部のみ異方性ポリシリコンエッチングを行
った後、上記パターニングレジストを除去する。こうし
て、ワード線２２が形成され、アンチフューズのメモリ
セルが完成する。

【００６３】上記構成のメモリセルアレイは、以下のよ
うに動作する。すなわち、上記メモリ素子２４(３５)に
情報を書き込む場合には、書き込みの対象となるメモリ
素子２４に係るワード線２２とビット線２１との間に５
Ｖ程度の書き込み電圧を印加し、ダイオード２５を介し
て対象メモリ素子２４のアンチフューズ絶縁膜３５に充
分な電圧を印加してブレークダウンさせる。こうして、
メモリ素子２４に情報「１」が書き込まれるのである。

【００６４】また、読み出しを行う方法としては、ワー
ド線２２に順次読み出し電圧を印加してメモリセル２３
を行単位で選択する。そして、各ビット線２１で上記読
み出し電圧を検出し、電圧が検出されたビット線２１と
当該ワード線２２との交差位置にあるメモリ素子２４が
保持する情報「１」を読み出すのである。一方、電圧が検
出されないビット線２１と当該ワード線２２との交差位
置にあるメモリ素子２４が保持する情報「０」を読み出す
のである。

【００６５】その場合、上記メモリセル２３は、ビット
線２１部,ダイオード２５部およびアンチフューズ絶縁
膜３５部は、シリコン基板３１に対するイオン注入,フ
ォトリソグラフィおよびドライ酸化によって形成するこ
とができる。したがって、従来の半導体製造プロセスを
用いて容易に形成することができ、製造工程を簡略化し
て製造コスト削減を図ることができる。

【００６６】さらに、上記ダイオード２５の部分は、シ
リコンの不純物拡散層で構成されているので、上記特開
平７‐２９７２９３号公報のごとくポリシリコンの不純
物拡散層で構成した場合のように高抵抗にはならず、書
き込み/読み出し時の遅延時間を短くできる。したがっ
て、高速の書き込み/読み出しを可能にできる。

【００６７】さらに、上記ビット線２１部およびダイオ
ード２５部は、シリコン基板３１中における素子分離領
域の開口部に形成される。したがって、上記特開平７‐
２９７２９３号公報のごとく層間絶縁膜を形成して各メ
モリセル間を絶縁する必要がなく、メモリセルの微細化
が図られる。

【００６８】また、上記アンチフューズ絶縁膜３５は、
シリコン酸化膜,シリコン窒化酸化膜あるいはシリコン
窒化膜で構成されている。したがって、シリコン基板３
１と相性がよく、アンチフューズ絶縁膜３５の信頼性が
向上する。したがって、上記書き込み時における非選択
メモリセルのアンチフューズ絶縁膜３５の劣化や、読み
出し時におけるアンチフューズ絶縁膜３５の劣化を抑制
して、メモリセル２３の寿命を長くすることができる。
さらに、アンチフューズ絶縁膜３５として、熱シリコン
酸化膜,熱シリコン窒化酸化膜あるいは熱シリコン窒化
膜を用いれば、薄膜で膜圧の均一性がよく信頼性を更に
向上させることができる。

【００６９】特に、上記シリコン窒化酸化膜,シリコン
窒化膜,熱シリコン窒化酸化膜あるいは熱シリコン窒化
膜のごとく、より多くの窒素を含む絶縁膜を用いること
によって、読み出し電圧を印加した際のアンチフューズ
絶縁膜３５の耐圧を上げて長寿命化を図ることができ
る。さらに、読み出し電圧を印加した際のリーク電流を
抑制して低消費電力化を図ることができる。

【００７０】さらに、上記アンチフューズ絶縁膜３５
は、２０Å以上且つ５０Åの膜厚で形成されている。し
たがって、５Ｖ程度の印加電圧で良好なブレークダウン
が得られる一方、電圧が印加されていない場合には絶縁
状態を保つことができる。すなわち、上記特開平７‐２
９７２９３号公報における１７Ｖに比較して低電圧での
絶縁破壊が可能になり、低消費電力化が可能となる。

【００７１】尚、上記実施の形態では、上記Ｐ型シリコ
ン基板３１の表面に形成されたＰ型不純物領域３２の表
面において、アンチフューズ絶縁膜３５の直下にはＰ型
不純物領域３４を形成し、このＰ型不純物領域３４の直
下にはビット線２１としてのＮ型不純物領域３３を形成
している。しかしながら、この発明においては、総ての
不純物領域を逆導電型に形成しても差し支えない。

【００７２】＜第２実施の形態＞本実施の形態のメモリ
セルにおけるにおける２×２セグメントの回路図は、上
記第１実施の形態における第２図と同じである。図７
は、上記２×２セグメントの説明図である。尚、図７
(a)は平面図であり、図７(b)は図７(a)におけるＢ‐Ｂ'
矢視断面図であり、図７(c)は図７(a)におけるＣ‐Ｃ'
矢視断面図である。

【００７３】本メモリセルアレイは、Ｐ型シリコン基板
４１上に形成されたＬＯＣＯＳ膜４７による素子分離領
域の開口部に形成される。そして、ワード線２２として
用いられる上部電極としてのドープドポリシリコン４８
と、ビット線２１として用いられるＮ型不純物領域４３
(高濃度部１Ｅ１９cm^-3、低濃度部１Ｅ１８cm^-3)と、上
部電極(ドープドポリシリコン)４８およびＮ型不純物領
域４３の間に挟まれたアンチフューズ絶縁膜４６,濃度
が５Ｅ１８cm^-3のＰ型不純物領域４５および濃度が５Ｅ
１８cm^-3のＮ型不純物領域４４と、濃度が２Ｅ１８cm^-3
のＰ型不純物領域４２で概略構成される。尚、Ｐ型不純
物領域４５は、Ｎ型不純物領域４３とＰＮ接合を形成す
る。また、Ｐ型不純物領域４２は、Ｎ型不純物領域４３
同士を分離し且つＮ型不純物領域４３同士のパンチスル
ーを防ぐ。

【００７４】本実施の形態においては、上記ビット線２
１として用いるＮ型不純物領域４３と、Ｎ型不純物領域
４３とＰＮ接合を形成するＰ型不純物領域４５との間
に、新たにＮ型不純物領域４４を設けて、Ｐ型不純物領
域４５,Ｎ型不純物領域４４およびＮ型不純物領域４３
から成るｎ+ｎ-ｐ+ダイオードを流れるトンネル電流を
抑制するようにしている。

【００７５】この場合、上記ビット線２１となる上記Ｎ
型不純物領域４３から外側に広がる空乏層は、Ｐ型不純
物領域４５,Ｎ型不純物領域４４およびＮ型不純物領域
４３から成る接合に電圧が掛っていない状態では２４n
m、上記接合に５Ｖの逆バイアスが印加された状態では
５７nmである。このことから、１００nmの素子分離幅が
あれば十分分離できることが分る。すなわち、上述の不
純物濃度プロファイルを有するメモリセルを形成するこ
とによって、素子分離幅を含めて最小線幅が１００nmの
アンチフューズメモリの設計が可能となり、１メモリセ
ルの占有面積を０.０４μm²にすることができる。した
がって、１cm²当たり２.５ＧＢの高集積,高密度のメモ
リセルアレイを作製することができるのである。

【００７６】尚、本実施の形態においては、上記上部電
極４８としてドープドポリシリコンを用いているが、ア
ンチフューズ絶縁膜４６と反応してメモリ特性を劣化さ
せない材料であれば、通常の電極として用いるＡl,Ｃu,
Ｔi,Ｗ,Ｔa等の金属材料、その組み合わせ材料、その何
れかのシリコンとの混合材料、上記混合材料の組み合わ
せの何れかの材料を用いてもよい。また、基板としてＰ
型シリコン基板４１を用いているが、半導体材料であれ
ば構わない。

【００７７】図８および図９は、図７に示す構成を有す
るメモリセルの製造手順を示す各工程における断面図で
ある。以下、図８および図９を参照して、本実施の形態
におけるメモリセルの製造方法を説明する。

【００７８】先ず、図８(a)に示すように、下地のＰ型
シリコン基板４１の表面にドライ酸化を行って、厚さ２
００Å程度の注入保護酸化膜４９を形成する。次に、Ｐ
型不純物領域４２を形成する。Ｐ型不純物の注入は、ホ
ウ素イオンを、注入エネルギ１５０ｋeＶ程度、注入量
２×１０¹⁴cm^-2程度で注入し、チャネリング防止のため
に７度程度の注入角で回転注入あるいはステップ注入す
ることによって行う。次に、フォトリソグラフィを行っ
てレジストパターン５０を設ける。そして、レジストパ
ターン５０をマスクとしてイオン注入を行って、ビット
線２１となるＮ型不純物領域４３を形成する。このイオ
ン注入は、ヒ素イオンを、注入エネルギ１００ｋeＶ程
度、注入量１×１０¹⁵cm^-2程度で注入し、チャネリング
防止のために７度程度の注入角で回転注入あるいはステ
ップ注入することによって行う。

【００７９】その後、ＲＴＡ(瞬間熱アニール)処理を行
ってＮ型不純物領域４３を活性化する。このようにＲＴ
Ａ処理を用いることによって、上記ヒ素イオンはＰ型シ
リコン基板４１表面付近までは充分拡散せず、Ｐ型不純
物領域４２中に帯状の高濃度Ｎ型不純物領域４３が形成
される。より詳細には、Ｎ型不純物領域４３は、ピーク
濃度が１×１０¹⁹cm^-3であり、表面付近の低濃度部分は
１×１０¹⁸cm^-3程度となるように形成するのである。そ
うすることによって、後に形成するＮ型不純物領域４４
およびＰ型不純物領域４５を夫々５×１０¹⁸cm^-3程度の
濃度で形成することが可能となり、トンネルリーク電流
が流れないダイオードを形成することができるのであ
る。

【００８０】次に、上記レジストパターン５０を除去し
た後、図８(b)に示すように、ＬＰＣＶＤ法によって、
ＬＯＣＯＳ膜４７を形成する際の耐酸化膜として用いる
シリコン窒化膜５１を、厚さ１５００Å程度で均一に堆
積する。このシリコン窒化膜５１の厚さは、ＬＯＣＯＳ
膜４７を形成する際に問題となるバーズビークを抑える
観点からは厚くする必要がある反面、ＬＯＣＯＳ酸化を
行う際にＰ型シリコン基板４１に発生する結晶欠陥を少
なくする観点からは薄くする必要がある。その結果、双
方のトレードオフを考慮して、このシリコン窒化膜５１
の厚さは５００Å〜３０００Å程度の範囲内で、適用す
る材料にあった最適な厚さを選択すればよい。

【００８１】次に、フォトリソグラフィを行って、ＬＯ
ＣＯＳ膜４７を形成すべき領域を開口部とするレジスト
(図示せず)を設け、そのレジストをマスクとしてシリコ
ン窒化膜５１に対して異方性の窒化膜エッチングを行
う。こうして、ＬＯＣＯＳ膜４７を形成すべき領域が開
口部となるようにシリコン窒化膜５１をパターン加工す
る。次に、上記レジストを除去した後、ウエット酸化を
行って、図８(c)に示すように、厚さ１５００Å〜４０
００Å程度のＬＯＣＯＳ膜４７を形成する。その後、耐
酸化用のシリコン窒化膜５１を完全に除去する。

【００８２】ここでは、ＬＯＣＯＳ素子分離工程を用い
た場合の説明を行ったが、既知のトレンチ素子分離工程
を用いても同様に素子分離できることは言うまでもな
い。

【００８３】次に、図９(d)に示すように、イオン注入
を行ってＮ型不純物領域４４を形成する。このイオン注
入は、ヒ素イオンを、注入エネルギ６０ｋeＶ程度、注
入量５×１０¹⁴cm^-2程度で注入し、チャネリング防止の
ために７度程度の注入角で回転注入またはステップ注入
することによって行う。さらに、イオン注入を行ってＰ
型不純物領域４５を形成する。このイオン注入は、ホウ
素イオンを、注入エネルギ１５ｋeＶ程度、注入量５×
１０¹⁵cm^-2程度で注入し、チャネリング防止のために７
度程度の注入角で回転注入またはステップ注入すること
によって行う。ここまでで、ダイオード(ｐ+ｎ-ｎ+)を
形成している。これによって、トンネル電流が流れずリ
ーク電流の少ない、低消費電力のダイオードを形成する
ことができるのである。

【００８４】次に、上記注入保護酸化膜４９を除去した
後に、厚さ２０Å〜５０Å程度のアンチフューズ絶縁膜
４６を形成する。尚、アンチフューズ絶縁膜４６の膜質
は、シリコン酸化膜,シリコン窒化酸化膜あるいはシリ
コン窒化膜を用いてもよく、熱シリコン酸化膜,熱シリ
コン窒化酸化膜あるいは熱シリコン窒化膜を用いれば更
によい。

【００８５】ここで、上記アンチフューズ絶縁膜４６の
形成方法としては、Ｏ₂ガスを用いたドライ酸化や、Ｎ₂
Ｏガスを用いたドライ酸化や、ＮＯガスを用いたドライ
酸化や、上記酸化を行った後にアンモニアガス雰囲気中
でアニールを行って酸化膜中により多くの窒素を含む絶
縁膜を形成する方法等があり、何れの方法を用いても良
い。

【００８６】但し、上記アンチフューズ絶縁膜４６の特
性としては、ブレークダウン前においてはトンネル電流
やプール・フレンケル電流等のリーク電流が少なく、耐
圧が高いことが要求される。通常、ＳiＯ₂を代表とする
酸化膜に窒素を添加することによって、リーク電流が抑
えられて耐圧が高くなることが良く知られている。そこ
で、上述したＮ₂Ｏガスを用いたドライ酸化や、ＮＯガ
スを用いたドライ酸化や、上記酸化を行った後にアンモ
ニアガス雰囲気中でアニールを行って酸化膜中により多
くの窒素を含む絶縁膜を形成する方法によってアンチフ
ューズ絶縁膜４６を形成するのが望ましい。つまり、窒
素を含む場合は、読み出し電圧を印加した際の絶縁膜の
絶縁破壊に至る耐圧を上げることができるために素子寿
命が延びる。さらに、読み出し電圧を印加した際のリー
ク電流を抑制できるために低消費電力化が可能になる。
また、ＬＰＣＶＤ炉を用いて形成した窒化膜を用いても
よい。窒化膜を用いた場合も上記窒化酸化膜の場合と同
様の特性向上を得ることができるのである。

【００８７】次に、図９(e)に示すように、上記ＬＰＣ
ＶＤ法によって、不純物を含むドープドポリシリコン４
８を厚さ１０００Å〜４０００Å程度で均一に堆積させ
る。そして、フォトリソグラフィを行って、ワード線２
２を形成すべき領域にパターニングレジスト(図示せず)
を形成する。次に、上記パターニングレジストをマスク
として、開口部のみ異方性ポリシリコンエッチングを行
った後、上記パターニングレジストを除去する。こうし
て、ワード線２２が形成され、アンチフューズのメモリ
セルが完成する。

【００８８】上記構成のメモリセルアレイの動作は、上
記第１実施の形態のメモリセルアレイと同様である。

【００８９】このように、本実施の形態においては、Ｐ
Ｎ接合ダイオード２５を形成する上記Ｎ型不純物領域４
３とＰ型不純物領域４５との間に、Ｎ型不純物領域４３
より低濃度のＮ型不純物領域４４を設けている。そのた
めに、上記第１実施の形態の効果に加えて、Ｎ型不純物
領域４３とＮ型不純物領域４４とＰ型不純物領域４５の
接合部に流れるトンネル電流を抑制することができる。
したがって、リーク電流の少ない低消費電力のメモリセ
ルを構成することができる。

【００９０】尚、上記実施の形態では、上記Ｐ型シリコ
ン基板４１の表面に形成されたＰ型不純物領域４２の表
面において、アンチフューズ絶縁膜４６の直下にはＰ型
不純物領域４５を形成し、このＰ型不純物領域４５の下
方にはＮ型不純物領域４４およびビット線２１としての
Ｎ型不純物領域４３を順次形成している。しかしなが
ら、この発明においては、総ての不純物領域を逆導電型
に形成しても差し支えない。

【００９１】＜第３実施の形態＞本実施の形態は、上記
第１実施の形態および第２実施の形態のメモリセルアレ
イにおいて、書き込み時に、選択されたメモリセル２３
のメモリ素子２４に掛る電圧と、非選択のメモリセル２
３のメモリ素子２４に掛る電圧との比を、できる限り大
きくしてランダムアクセスを可能にするメモリセルアレ
イの駆動方法に関する。

【００９２】一般に、メモリセルの書き込み時には、選
択されたメモリセルのメモリ素子に最大の電圧が掛る。
そして、非選択のメモリセルのメモリ素子にもある程度
の電圧が掛ってしまう。したがって、ランダムアクセス
時の誤動作を防ぐためには、選択されたメモリセルのメ
モリ素子に掛る電圧と、非選択のメモリセルのメモリ素
子に掛る電圧の最大値との比を、できるだけ大きくする
のが好ましい。

【００９３】一般的に行われている書き込み方法におい
ては、例えば、選択ワード線の電位をＶddに、選択ビッ
ト線の電位を接地電位に、その他のワード線およびビッ
ト線の電位をＶdd/２にする。その場合、選択されたメ
モリセルのメモリ素子には電圧Ｖddが、非選択のメモリ
セルのメモリ素子には電圧０またはＶdd/２が掛る。こ
のとき、選択されたメモリセルのメモリ素子に掛る電圧
と非選択のメモリセルのメモリ素子に掛る電圧の最大値
との比は「２」である。

【００９４】図１０は、本実施の形態におけるメモリセ
ルアレイの概念図であり、上記第１実施の形態の場合と
同じである。また、表１に、本メモリセルアレイにおけ
る書き込み時の各ワード線２２およびビット線２１への
印加電圧を示す。表１１/３≦Ａ＜１/２

【００９５】図１０および表１に示すように、書き込み
時に、選択ビット線２１aには電位０、非選択ビット線
２１bには電位(１−Ａ)×Ｖdd、選択ワード線２２aには
電位Ｖdd、非選択ワード線２２bには電位Ａ×Ｖddを印
加する。ここで、１/３≦Ａ＜１/２である(Ａ＝１/２の
場合には、上述した一般的に行われている例となる)。
そして、選択メモリセル２３aのメモリ素子２４に掛る
電圧と、非選択メモリセル２３bのメモリ素子２４に掛
る電圧の最大値との比は、Ａ＝１/３の場合に(絶対値
で)最大値「３」となる。したがって、Ａ＝１/３とするの
が最も好ましい。

【００９６】上述のように書き込み時の印加電圧を設定
した場合には、１ビット毎の書き込み動作、すなわちラ
ンダムアクセスが可能となる。尚、電位Ｖddの値は、メ
モリ素子２４を構成するアンチフューズ絶縁膜３５の膜
質や膜構造に応じて最適に決定すればよい。具体的に
は、メモリ素子２４に掛る電圧の絶対値がＶddの場合に
はアンチフューズ絶縁膜３５が絶縁破壊され、メモリ素
子２４に掛る電圧の絶対値がＡ×Ｖddのときにはアンチ
フューズ絶縁膜３５が絶縁破壊されないように設定する
のである。尚、読み出し時には、メモリ素子２４に掛る
電圧がＡ×Ｖdd以下になるようにするのが好ましく、そ
の場合には、読み出しによってアンチフューズ絶縁膜３
５を絶縁破壊することはない。

【００９７】本実施の形態のメモリセルアレイによれ
ば、選択されたメモリセルのメモリ素子２４に掛る電圧
と、非選択のメモリセルのメモリ素子２４に掛る電圧の
最大値との比を大きくすることができ、ランダムアクセ
スが可能で、動作マージンの大きなメモリセルアレイを
実現することが可能となる。

【００９８】

【発明の効果】以上より明らかなように、この発明の不
揮発性半導体記憶装置は、アンチフューズメモリのメモ
リセルを、半導体基板上に順次積層された絶縁膜および
導電体膜と、上記半導体基板中に形成された第１導電型
の第１不純物領域と、上記半導体基板中における上記絶
縁膜と第１不純物領域との間に形成された第２導電型の
第２不純物領域で構成しているので、上記半導体基板に
対するイオン注入,フォトリソグラフィおよびドライ酸
化等の従来の半導体製造プロセスを用いて容易に形成す
ることができる。したがって、製造工程を簡略化して製
造コストを削減することができる。

【００９９】さらに、上記ダイオードの部分を半導体基
板の不純物拡散領域で構成しているので、ポリシリコン
の不純物拡散層で構成する場合に比して高速で書き込み
/読み出しを行うことができる。さらに、上記ビット線
部およびダイオード部を上記半導体基板中に形成するの
で層間絶縁膜を形成して個々のメモリセルを電気的に分
離する必要がなく、メモリセルの微細化を図ることがで
きる。

【０１００】また、１実施例の不揮発性半導体記憶装置
は、上記絶縁膜は２nm以上且つ５nm以下の膜厚を有して
いるので、例えばシリコン酸化膜やシリコン窒化膜等で
構成することによって、通常は絶縁状態を保つと共に、
５Ｖ程度の印加電圧で良好に絶縁破壊することができ
る。したがって、低電圧での絶縁破壊を可能にして、低
消費電力化を図ることができる。

【０１０１】また、１実施例の不揮発性半導体記憶装置
は、上記半導体基板をシリコンで構成し、上記絶縁膜
を、シリコン酸化膜,シリコン窒化酸化膜およびシリコ
ン窒化膜のうちの何れか一つで構成したので、上記絶縁
膜のシリコン基板との相性をよくして、上記絶縁膜の信
頼性を向上することができる。したがって、上記ディジ
タル情報の書き込み時における非選択メモリセルの上記
絶縁膜の劣化や、読み出し時における絶縁膜の劣化を抑
制して、メモリセルの寿命を長くできる。

【０１０２】また、１実施例の不揮発性半導体記憶装置
は、上記半導体基板をシリコンで構成し、上記絶縁膜
を、熱シリコン酸化膜,熱シリコン窒化酸化膜および熱
シリコン窒化膜のうちの何れか一つで構成したので、上
記絶縁膜のシリコン基板との相性をよくし且つ薄膜で膜
圧の均一性をよくして、上記絶縁膜の信頼性を向上でき
る。したがって、メモリセルの寿命を長くできる。さら
に、読み出し電圧を印加した際のリーク電流を抑制して
低消費電力化を図ることができる。

【０１０３】また、１実施例の不揮発性半導体記憶装置
は、上記絶縁膜を絶縁破壊させる電圧が２Ｖ以上且つ５
Ｖ以下であるので、低電圧で絶縁破壊を行うことがで
き、低消費電力化を図ることができる。

【０１０４】また、１実施例の不揮発性半導体記憶装置
は、上記第１不純物領域と第２不純物領域との間に、上
記第１不純物領域あるいは上記第２不純物領域よりも低
濃度の第３不純物領域を設けたので、上記第１不純物領
域と第３不純物領域と第２不純物領域との接合部に流れ
るトンネル電流を抑制できる。したがって、リーク電流
の少ない低消費電力のメモリセルを構成できる。

【０１０５】また、１実施例の不揮発性半導体記憶装置
は、マトリックス状に配列された上記メモリセルのう
ち、行方向に配列された各メモリセルにおける上記導電
体膜を互いに接続して第１配線を構成し、列方向に配列
された各メモリセルにおける上記第１不純物領域を互い
に接続して第２配線を構成したので、上記第１配線と第
２配線とを選択することによって特定のメモリセルを選
択できる。したがって、選択トランジスタを用いること
なくランダムアクセスを可能にでき、１メモリセル当り
の占有面積の縮小化を図ってメモリセルアレイの小型
化,大容量化および安価化を行うことができる。

【０１０６】また、１実施例の不揮発性半導体記憶装置
は、上記ディジタル情報の書き込み時に、選択メモリセ
ルにおける上記導電体膜と第１不純物領域電極との電位
差の絶対値がＶddである場合に、選択第１配線あるいは
選択第２配線の何れか一方にのみ接続されたメモリセル
における上記導電体膜と第１不純物領域電極との電位差
の絶対値Ｖは、Ｖdd/３≦Ｖ＜Ｖdd/２になるようにする
ので、上記選択メモリセルの上記絶縁膜に掛る電圧と非
選択メモリセルの上記絶縁膜に掛る電圧の最大値との比
を、２よりも大きく且つ３以下にできる。したがって、
ランダムアクセス時の動作マージンを大きくして、安定
したランダムアクセスを行うことができる。

【図面の簡単な説明】

【図１】この発明の不揮発性半導体記憶装置における
メモリセルの構成を示す概念図である。

【図２】この発明の不揮発性半導体記憶装置における
メモリセルアレイの２×２セグメントの回路図である。

【図３】図２に示す２×２セグメントの平面図および
断面図である。

【図４】図３に示すメモリセルの製造手順を示す断面
図である。

【図５】図４に続く製造手順を示す断面図である。

【図６】絶縁破壊前と絶縁破壊後とにアンチフューズ
膜を流れる電流値の電圧依存性を示す図である。

【図７】図３とは異なる２×２セグメントの平面図お
よび断面図である。

【図８】図７に示すメモリセルの製造手順を示す断面
図である。

【図９】図８に続く製造手順を示す断面図である。

【図１０】図１に示すメモリセルに対する書き込み時
のワード線およびビット線への印加電圧の説明図であ
る。

【図１１】従来のアンチフューズメモリのメモリセル
アレイにおける２×２セグメントの回路図である。

【図１２】図１１とは異なる従来のアンチフューズメ
モリの回路図および断面図である。

【符号の説明】２１…ビット線、２２…ワード線、２３…メモリセル、２４…メモリ素子、２５…ダイオード、３１,４１…Ｐ型シリコン基板、３２,４２,３４,４５…Ｐ型不純物領域、３３,４３,４４…Ｎ型不純物領域、３５,４６…アンチフューズ絶縁膜、３６,４７…ＬＯＣＯＳ膜、３７,４８…ドープドポリシリコン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩田浩大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内Ｆターム(参考） 5F083 CR14 GA06 GA09 JA36 JA37 JA39 LA12 LA16 PR37

Claims

【特許請求の範囲】

【請求項１】二次元に配列された複数のメモリセルに
ディジタル情報を記憶して保持する不揮発性半導体記憶
装置において、上記各メモリセルは、半導体基板上に順次積層された絶縁膜および導電体膜
と、上記半導体基板中に形成された第１導電型の第１不純物
領域と、上記半導体基板中における上記絶縁膜と第１不純物領域
との間に形成された第２導電型の第２不純物領域で構成
されており、上記メモリセルへのディジタル情報の記憶保持は、上記
導電体膜と第１不純物領域電極との間に電位差を発生さ
せて上記絶縁膜を絶縁破壊させることによって行うこと
を特徴とする不揮発性半導体記憶装置。
【請求項２】請求項１に記載の不揮発性半導体記憶装
置において、上記絶縁膜は、２nm以上且つ５nm以下の膜厚を有するこ
とを特徴とする不揮発性半導体記憶装置。
【請求項３】請求項１あるいは請求項２に記載の不揮
発性半導体記憶装置において、上記半導体基板はシリコンで構成され、上記絶縁膜は、シリコン酸化膜,シリコン窒化酸化膜お
よびシリコン窒化膜のうちの何れか一つで構成されてい
ることを特徴とする不揮発性半導体記憶装置。
【請求項４】請求項１あるいは請求項２に記載の不揮
発性半導体記憶装置において、上記半導体基板はシリコンで構成され、上記絶縁膜は、熱シリコン酸化膜,熱シリコン窒化酸化
膜および熱シリコン窒化膜のうちの何れか一つで構成さ
れていることを特徴とする不揮発性半導体記憶装置。
【請求項５】請求項２乃至請求項４の何れか一つに記
載の不揮発性半導体記憶装置において、上記絶縁膜を絶縁破壊させる電圧は、２Ｖ以上且つ５Ｖ
以下であることを特徴とする不揮発性半導体記憶装置。
【請求項６】請求項１乃至請求項５の何れか一つに記
載の不揮発性半導体記憶装置において、上記第１不純物領域と第２不純物領域との間に、上記第１不純物領域と同じ導電型であって上記第１不純
物領域よりも低濃度であるか、または、上記第２不純物
領域と同じ導電型であって上記第２不純物領域よりも低
濃度である第３不純物領域を備えたことを特徴とする不
揮発性半導体記憶装置。
【請求項７】請求項１乃至請求項６の何れか一つに記
載の不揮発性半導体記憶装置において、上記メモリセルは、マトリックス状に配列されており、行方向に配列された各メモリセルにおける上記導電体膜
は、互いに接続されて上記行方向に延在する第１配線を
構成し、列方向に配列された各メモリセルにおける上記第１不純
物領域は、互いに接続されて上記列方向に延在する第２
配線を構成していることを特徴とする不揮発性半導体記
憶装置。
【請求項８】請求項７に記載の不揮発性半導体記憶装
置において、上記ディジタル情報の書き込み時に、選択された第１配
線と選択された第２配線とに接続された選択メモリセル
における上記導電体膜と第１不純物領域電極との電位差
の絶対値がＶddである場合に、上記選択第１配線あるい
は上記選択第２配線の何れか一方にのみ接続されたメモ
リセルにおける上記導電体膜と第１不純物領域電極との
電位差の絶対値Ｖは、Ｖdd/３≦Ｖ＜Ｖdd/２であること
を特徴とする不揮発性半導体記憶装置。