JP2954764B2 - 電気的に書込および消去可能な半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書込および
消去を行なうことが可能な不揮発性半導体記憶装置およ
びその製造方法に関し、特に書込まれた情報電荷を電気
的に一括消去することが可能なＥＥＰＲＯＭ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄ Ｐｒｏｇｒ
ａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）い
わゆる、フラッシュＥＥＰＲＯＭの構造およびその製造
方法に関するものである。

【０００２】

【従来の技術】データを自由にプログラムすることがで
き、かつ電気的に書込および消去可能な構造のメモリデ
ィバイスとしてＥＥＰＲＯＭは知られている。以下に、
図２８ないし図４５を用いて、１つのトランジスタで構
成され、書込まれた情報電荷を電気的に一括して消去可
能なＥＥＰＲＯＭ、いわゆるフラッシュＥＥＰＲＯＭに
ついて説明する。

【０００３】図２８は、従来のフラッシュＥＥＰＲＯＭ
の一般的な構成を示すブロック図である。図２８に示す
ように、このフラッシュＥＥＰＲＯＭは、行列状に配置
されたメモリセルマトリックス１００と、Ｘアドレスデ
コーダ２００と、Ｙゲートセンスアンプ３００と、アド
レスデコーダ４００と、アドレスバッファ５００と、入
出力バッファ６００と、コントロールロジック７００と
を含んでいる。

【０００４】メモリセルマトリックス１００は、内部に
行列状に配置された複数個のメモリトランジスタを有し
ている。メモリセルマトリックス１００の行および列を
選択するために、Ｘアドレスデコーダ２００と、Ｙゲー
ト，センスアンプ３００とが接続されている。Ｙゲー
ト，センスアンプ３００には、列の選択情報を与えるＹ
アドレスデコーダ４００が接続されている。Ｘアドレス
デコーダ２００とＹアドレスデコーダ４００には、それ
ぞれアドレス情報が一時格納されるアドレスバッファ５
００が接続されている。

【０００５】Ｙゲート，センスアンプ３００には、入出
力データを一時格納する入出力バッファ６００が接続さ
れている。アドレスバッファ５００と入出力バッファ６
００には、フラッシュＥＥＰＲＯＭの動作を制御するた
めのコントロールロジック７００が接続されている。こ
のコントロールロジック７００は、チップイネーブル信
号、アウトプットイネーブル信号およびプログラム信号
に基づいた制御を行なう。

【０００６】図２９は、図２８に示したメモリセルマト
リックス１００の概略構成を示す等価回路図である。図
２９に示すように、行方向に延びる複数本のワード線Ｗ
Ｌ₁ ，ＷＬ₂ ，…ＷＬ_i と、列方向に延びる複数本のビ
ット線ＢＬ₁ ，ＢＬ₂ ，…ＢＬ_i とが互いに直交するよ
うに配置され、マトリックスを構成している。各ワード
線と各ビット線の交点には、それぞれフローティングゲ
ート電極を有するメモリトランジスタＱ₁₁，Ｑ₁₂，…Ｑ
_iiが配設されている。

【０００７】各メモリトランジスタのドレイン拡散領域
は各ビット線に接続されており、メモリセルトランジス
タのコントロールゲート電極は各ワード線に接続されて
いる。メモリトランジスタのソース拡散領域は、各ソー
ス線Ｓ₁ ，Ｓ₂ ，…に接続されている。同一の行に属す
るメモリトランジスタのソース拡散領域は、図に示すよ
うに相互に接続され、両側に配設されたソース線Ｓ₁ ，
Ｓ₂ ，…に接続されている。

【０００８】図３０は、従来のスタックゲート型フラッ
シュＥＥＰＲＯＭと呼ばれるフラッシュＥＥＰＲＯＭを
示す平面概略図である。図３１は、図３０のＡ−Ａ線に
沿って見た断面図である。これらの図を参照して、従来
のフラッシュＥＥＰＲＯＭの構造について説明する。

【０００９】図３０を参照して、コントロールゲート電
極１０６は、相互に接続されて横方向（行方向）に延び
るようにワード線として形成されている。ビット線１１
９は、ワード線１０６と直交するように配置され、縦方
向（列方向）に並ぶドレイン拡散領域１１０を相互に接
続している。ビット線１１９は、ドレインコンタクト１
４０によって、各ドレイン拡散領域１１０に電気的に接
続されている。

【００１０】図３１を参照して、ビット線１１９は、層
間平坦化膜１１４の上にチタン膜１１８を介して形成さ
れている。図３０を参照して、ソース拡散領域１０８
は、ワード線１０６が延びる方向に沿って延在し、ワー
ド線１０６と素子分離酸化膜１０２とに囲まれた領域に
形成されている。各ドレイン拡散領域１１０は、ワード
線１０６と素子分離酸化膜１０２とによって囲まれた領
域に形成されている。

【００１１】次に図３１を参照して、ｐ型シリコン基板
１０１の主表面には、ドレイン拡散領域１１０とソース
拡散領域１０８とが所定間隔を隔てて形成されている。
ドレイン拡散領域１１０は、ｎ⁺ 型不純物拡散領域１１
０ａとｐ⁺ 型不純物拡散領域１１０ｂとで構成されてい
る。また、ソース拡散領域１０８は、ｎ⁺ 型不純物拡散
領域１０８ａとｎ^-型不純物拡散領域１０８ｂとで構成
されている。これらのドレイン拡散領域１１０とソース
拡散領域１０８との間に挟まれた領域には、チャネル領
域が形成されるようにコントロールゲート電極１０６と
フローティングゲート電極１０４とが形成されている。

【００１２】フローティングゲート電極１０４は、ｐ型
シリコン基板１０１の上に膜厚１００Å程度の薄い酸化
膜１０３を介して形成されている。コントロールゲート
電極１０６は、フローティングゲート電極１０４から電
気的に分離されるように、フローティングゲート電極１
０４の上に層間絶縁層１０５を介して形成されている。
フローティングゲート電極１０４とコントロールゲート
電極１０６は、単結晶シリコン層により形成されてい
る。

【００１３】フローティングゲート電極１０４およびコ
ントロールゲート電極１０６の側面には、側壁酸化膜１
１１が形成されている。そして、これらの上には、ドレ
イン拡散領域１１０上の一部を除いて、酸化膜１１２が
形成されている。この酸化膜１１２の上には、窒化膜１
１３が形成されている。この窒化膜１１３の上には、層
間平坦化膜１１４が形成されており、この層間平坦化膜
１１４上には、チタン膜１１８を介してビット線を構成
するアルミニウム配線層１１９ａが形成されている。

【００１４】上記のような構造を有するフラッシュＥＥ
ＰＲＯＭの動作について、以下に説明する。まず書込動
作においては、ドレイン拡散領域１１０に６〜８Ｖ程度
の電圧Ｖ_D 、コントロールゲート電極１０６に１０〜１
５Ｖ程度の電圧Ｖ_G が印加される。この電圧Ｖ_D ，Ｖ_G
の印加により、ドレイン拡散領域１１０と酸化膜１０３
の近傍で高いエネルギを有する電子、いわゆるホットエ
レクトトンが発生する。

【００１５】この電子の一部は、コントロールゲート電
極１０６に印加された電圧Ｖ_G による電界により、フロ
ーティングゲート電極１０４に引寄せられる。このよう
にして、フローティングゲート電極１０４に電子の蓄積
が行なわれると、コントロールゲートトランジスタの閾
値電圧Ｖ_thが高くなる。この閾値電圧Ｖ_thが所定の値よ
りも高くなった状態が書込まれた状態、“０”と呼ばれ
る。

【００１６】次に、消去動作においては、ソース拡散領
域１０８に１０〜１２Ｖ程度の電圧Ｖ_S が印加され、コ
ントロールゲート電極１０６は接地電位、ドレイン拡散
領域１１０はフローティング状態に保持される。ソース
拡散領域１０８に印加された電圧Ｖ_S による電界によ
り、フローティングゲート電極１０４中の電子は、薄い
酸化膜１０３をＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネル現象によって通過する。

【００１７】このようにして、フローティングゲート電
極１０４中の電子が引抜かれることにより、コントロー
ルゲートトランジスタの閾値電圧Ｖ_thが低くなる。この
閾値電圧Ｖ_thが所定の値よりも低い状態が、消去された
状態“１”と呼ばれる。各メモリトランジスタのソース
拡散領域１０８は、図３０に示すように、相互に接続さ
れているので、この消去動作によってすべてのメモリセ
ルの一括消去が行われ得る。

【００１８】さらに、読出動作においては、コントロー
ルゲート電極１０６に５Ｖ程度の電圧Ｖ_G ´、ドレイン
拡散領域１１０に１〜２Ｖ程度の電圧Ｖ_D ´印加され
る。その時、コントロールゲートトランジスタのチャネ
ル領域に電流が流れるかどうか、すなわちコントロール
ゲートトランジスタがＯＮ状態かＯＦＦ状態かによって
上記の“１”，“０”の判定が行なわれる。

【００１９】次にフラッシュＥＥＰＲＯＭの製造工程に
おける第１〜第１４工程について、以下に図３２〜図４
５を用いて説明する。

【００２０】まず、図３２を参照して、ｐ型シリコン基
板１０１に、ボロン（Ｂ）をイオン注入し、その後不純
物ドライブすることによりウェル（図示せず）を形成す
る。そして、図３３に示すように、ｐ型シリコン基板１
０１上に、酸化膜１２０を形成し、この酸化膜１２０の
上にポリシリコン膜１２１を形成する。このポリシリコ
ン膜１２１の上に窒化膜１２２を形成し、この窒化膜１
２２をパターニングすることによって、素子分離領域に
おけるポリシリコン膜１２１を露出させる。その後、素
子形成領域を分離する領域に、分離特性を確保するため
のボロン（Ｂ）を注入する。なお、図３３において、
（Ｉ）図は、図３０におけるＡ−Ａ線に沿ってみた断面
の一部を示しており、（ＩＩ）図は図３０におけるＤ−
Ｄ線に沿ってみた断面図を示している。以下、図３４、
図３５においても同様とする。

【００２１】次に図３４に示すように、パターニングさ
れた窒化膜１２２をマスクとして、素子分離領域に、分
離特性を確保するためにボロン（Ｂ）を８０ＫｅＶ，
２．５×１０¹³／ｃｍ² の条件で注入することによっ
て、チャネルカット領域１２５を形成する。その後、図
３５に示すように、熱酸化処理を施すことによって、素
子分離領域に、素子分離酸化膜１０２を形成する。そし
て、窒化膜１２２、ポリシリコン膜１２１および酸化膜
１２０を除去する。

【００２２】次に、図３６に示すように、ｐ型シリコン
基板１０１上全面に酸化膜１０３を形成し、メモリセル
の閾値電圧Ｖ_thを制御するために、チャネル領域にチャ
ネルドーピングを行なう。そして、酸化膜１０３の上
に、第１のポリシリコン層１０４を形成し、その上にレ
ジスト１０７ａを堆積する。そして、このレジスト１０
７ａを用いて、フォトリソグラフィーと異方性エッチン
グによって、第１のポリシリコン層１０４を一定のピッ
チで縦方向（ビット線方向）にパターニングする。その
後、レジスト１０７ａを除去する。

【００２３】次に、図３７に示すように、第１のポリシ
リコン層１０４上に、層間絶縁層１０５を形成する。そ
して、この層間絶縁層１０５上に、第２のポリシリコン
層１０６を形成し、この第２のポリシリコン層１０６上
にレジスト１０７ｂを堆積する。そして、図３８に示す
ように、フォトリソグラフィーを用いて、横方向に一定
のピッチで線状にレジスト１０７ｂをパターニングした
後、このレジスト１０７ｂをマスクとして、第２のポリ
シリコン層１０６、層間絶縁層１０５および第１のポリ
シリコン層１０４を異方性エッチングする。これによ
り、第１のポリシリコン層１０４によりフローティング
ゲート電極１０４が形成され、第２のポリシリコン層１
０６によりコントロールゲート電極１０６が形成され
る。

【００２４】次に、図３９に示すように、メモリセルに
おけるドレイン拡散領域１１０となる領域をレジスト１
０７ｃで覆う。そして、このレジスト１０７ｃをマスク
として、ソース拡散領域１０８となる領域に、砒素（Ａ
ｓ）を注入し、さらにリン（Ｐ）を注入する。それによ
り、ソース拡散領域１０８を形成する。その結果、ソー
ス拡散領域１０８は、砒素（Ａｓ）の注入によるｎ⁺ 型
不純物拡散領域１０８ａとリン（Ｐ）の注入によるｎ^-
型不純物拡散領域１０８ｂとで構成されていることにな
る。

【００２５】次に、図４０に示すように、メモリセルの
ソース拡散領域１０８をレジスト１０７ｄで覆う。そし
て、ドレイン拡散領域１１０となる領域に、砒素（Ａ
ｓ）を注入し、さらに書込特性改善のためのｐ⁺ 型不純
物拡散領域１１０ｂ形成のためのボロン（Ｂ）を注入す
る。それにより、ドレイン拡散領域１１０を形成する。
その結果、ドレイン拡散領域１１０は、砒素（Ａｓ）注
入によるｎ⁺ 型不純物拡散領域１１０ａとボロン（Ｂ）
注入によるｐ⁺ 型不純物拡散領域１１０ｂとで構成され
ている。

【００２６】次に、図４１を参照して、レジスト１０７
ｅを除去した後、膜厚２５００Å程度の酸化膜を形成
し、異方性エッチングを行なうことにより、フローティ
ングゲート電極１０６およびコントロールゲート電極１
０４の側面に側壁酸化膜１１１を形成する。その後、図
４２に示すように、酸化膜１１２を全面に形成し、さら
にこの酸化膜１１２の上に窒化膜１１３を形成する。

【００２７】その後、図４３に示すように、窒化膜４３
の上に層間平坦化膜１１４を形成し、その上にレジスト
１１５を堆積する。このレジスト１１５をパターニング
することによって、開口部１１６を形成する。そして、
パターニングされたレジスト１１５をマスクとして等方
性エッチングを行なうことにより、テーパ形状の凹部１
１７を有する層間平坦化膜１１４を形成する。その後、
図４４に示すように、レジスト１１５をマスクとして異
方性エッチングを行なうことにより、ドレイン拡散領域
１１０上に開口部を形成する。

【００２８】次に、図４５を参照して、開口したドレイ
ン拡散領域１１０上にチタン膜１１８を形成し、そのチ
タン膜１１８上にアルミニウム合金膜１１９ａを形成す
る。そして、フォトリソグラフィーと化学処理とを用い
て、チタン膜１１８およびアルミニウム合金膜１１９ａ
をパターニングすることにより、ドレイン拡散領域１１
０と電気的に接続されたビット線１１９が形成される。

【００２９】

【発明が解決しようとする課題】しかしながら上記の工
程を経て形成されるフラッシュＥＥＰＲＯＭには、次の
ような問題点があった。図４６は、データの消去時に、
バンド間トンネリングによって発生したホールがフロー
ティングゲート電極１０４に注入されているようすを説
明するための概念図である。図４６に示すように、デー
タの消去時には、ソース拡散領域側にたとえば９Ｖの電
圧が印加され、コントロールゲート電極１０６、ドレイ
ン拡散領域１１０は接地電位に保持される。そして、ソ
ース拡散領域１０８に印加された電圧による電界によ
り、フローティングゲート電極１０４中の電子が引抜か
れる。

【００３０】このときに、ｎ⁺ 型不純物拡散領域１０８
ａのフローティングゲート電極１０４側近傍に、バンド
間トンネリングによりホールが発生し、このホールが上
記の電界の影響でホット化し、酸化膜１０３を通過して
フローティングゲート電極１０４に注入されるといった
現象が起こり得る。酸化膜１０３は、ホールが通過する
ことにより著しく劣化する。そして、酸化膜１０３が劣
化することにより、データの書換え回数が減少するとい
った問題が生じる。

【００３１】上記のような現象は、図４７に示すよう
に、チャネルドープ領域１２６とｎ⁺ 型不純物拡散領域
１０８ａのフローティングゲート電極１０４側とが重な
る領域１２７ａにおいて起こりやすい。また、図４８
は、図３０におけるＤ−Ｄ線に沿ってみた断面図を示し
ており、図に示すように、チャネルストッパ領域１２５
と、ｎ⁺ 型不純物拡散領域１０８ａのフローティングゲ
ート電極１０４側とが重なる領域１２７ｂにおいても、
上記のような現象は起こりやすくなると考えられる。

【００３２】しかし、図４７に示すように、ドレイン拡
散領域１１０側に、ｐ⁺ 型不純物拡散領域１１０ｂを設
けることによって、閾値電圧Ｖ_thを制御することが可能
となるため、チャネルドープ領域１２６を形成する必要
がなくなる。それにより、上記の領域１２７ａは存在し
なくなり、この場合の問題は、解消することになる。

【００３３】しかし、図４８に示すように、チャネルス
トッパ領域１２５とｎ⁺ 型不純物拡散領域１０８ａのフ
ローティングゲート電極１０４側とが重なる領域１２７
ｂは存在するため、この領域においては、上記の問題点
は解消されていない。この領域１２７ｂにおいては、チ
ャネルストッパ領域１２５とｎ^- 型不純物拡散領域１０
８ｂとが重なることにより、チャネルストッパ領域１２
５とｎ⁺ 型不純物拡散領域１０８ａとが接する部分が生
じる。そのため、チャネルストッパ領域１２５とｎ⁺ 型
不純物拡散領域１０８ａとが接する部分において電界集
中が起こりやすくなる。それにより、その部分における
耐圧が下がり、またバンド間トンネリングによって発生
したホールがフローティングゲート電極１０４に注入さ
れ易くなる。

【００３４】それにより、酸化膜１０３は劣化し、メモ
リセルのデータの書換え回数が減少する。図４９は、縦
軸に閾値電圧をとり、横軸に書換え回数をとっている。
図４９に示すように、書込後の閾値電圧Ｖ_thは、書換え
回数が保母１００回を越えると急激にその値が減少して
いるのが分かる。また、消去後の閾値電圧Ｖ_thも、書換
え回数がほぼ１００回を越えた時点から徐々に上昇して
いるのが分かる。このように、閾値電圧Ｖ_thが変化する
ことが、読出時の誤動作を引起こす原因となる。すなわ
ち、正常な状態で書換え可能な回数が減少することとな
る。

【００３５】この発明は上記の課題を解決するためにな
されたものであり、データの書換え回数を向上させ得る
フラッシュＥＥＰＲＯＭおよびその製造方法を提供する
ことを目的とする。

【００３６】

【課題を解決するための手段】この発明に基づく半導体
記憶装置は、電気的に書込および消去可能な半導体記憶
装置を前提としている。この半導体記憶装置は、主表面
を有する第１導電型の半導体基板を備えており、この半
導体基板の主表面上にはメモリセル形成領域を分離する
分離酸化膜が形成されている。分離酸化膜の下からメモ
リセル形成領域下に延在する第１導電型の帯状のチャネ
ルストッパ領域が形成されており、分離酸化膜によって
複数個のメモリセルが相互に分離されている。

【００３７】各々のメモリセルはソース領域とドレイン
領域とを有し、それらは半導体基板の主表面上にチャネ
ル領域を規定するように間隔をあけて形成される。ソー
ス領域は、第２導電型の不純物領域により構成され、ド
レイン領域は第２導電型の不純物領域とそれを取囲む第
１導電型の不純物領域とで構成される。チャネル領域上
には第１の誘電体膜を介在して電荷蓄積電極が形成さ
れ、電荷蓄積電極上には第２の誘電体膜を介在して制御
電極が形成される。そして、チャネルストッパ領域は、
ソース領域と離隔しつつソース領域下に延在する。

【００３８】この発明に基づく半導体記憶装置の製造方
法は、下記の各工程を備える。半導体基板の主表面でメ
モリセル形成領域を分離するように分離酸化膜を形成す
る。分離酸化膜の下からメモリセル形成領域下に延在す
るように第１導電型の帯状のチャネルストッパ領域を形
成し、メモリセル形成領域内でチャネルストッパ領域と
離隔して第２導電型のソース領域を形成する。ソース領
域との間にチャネル領域を規定するように間隔をあけて
第２導電型の不純物領域とそれを取囲む第１導電型の不
純物領域とで構成されるドレイン領域を形成する。チャ
ネル領域上に第１の誘電体膜を介在して電荷蓄積電極を
形成し、電荷蓄積電極上に第２の誘電体膜を介在して制
御電極を形成する。

【００３９】

【作用】この発明に基づいて形成された半導体記憶装置
では、ソース領域とチャネルストッパ領域とが離隔され
ている。そのため、ソース領域とチャネルストッパ領域
とが重なることによってその領域に生じ得る電界集中を
効果的に阻止することができる。それにより、データの
消去時にバンド間トンネリングによるホールの生成量を
低く抑えることができ、電荷蓄積電極および第１の誘電
体膜へのホールの注入量を著しく低減することができ
る。その結果、第１の誘電体膜の劣化を抑制でき、デー
タの書換回数を向上させることができる。

【００４０】

【実施例】以下に、この発明の参考例および実施例につ
いて、図１ないし図２７を用いて説明する。図１は、こ
の発明の参考例の半導体記憶装置におけるメモリセルの
断面図である。なお、この図は、従来例の説明で用いた
図３０におけるＡ−Ａ線に沿って見た断面の一部に相当
しており、参考例および実施例に共通の断面図である。

【００４１】図２は、参考例における半導体記憶装置の
メモリセルの断面図を示しており、図３０におけるＤ−
Ｄ線に沿って見た断面に相当する断面図である。図３
は、この発明の実施例における半導体記憶装置のメモリ
セルの断面図を示しており、図３０におけるＤ−Ｄ線に
沿って見た断面に相当する断面図である。

【００４２】図１に示すように、ｐ型シリコン基板１の
主表面には、チャネル領域を挟んでドレイン拡散領域１
０およびソース拡散領域８が形成されている。ドレイン
拡散領域１０は、ｎ⁺ 型不純物拡散領域１０ａとｐ⁺型
不純物拡散領域１０ｂとで構成されている。また、ドレ
イン拡散領域８は、ｎ⁺ 型不純物拡散領域８ａとｎ^- 型
不純物拡散領域８ｂとで構成されている。チャネル領域
上には、酸化膜３が形成されており、酸化膜３上にはフ
ローティングゲート電極４が形成されている。フローテ
ィングゲート電極４の上には、層間絶縁層５を介してコ
ントロールゲート電極６が形成されている。

【００４３】また、コントロールゲート電極６およびフ
ローティングゲート電極４の側面には、周辺回路形成時
に形成される側壁酸化膜１１が形成されている。ドレイ
ン拡散領域１０上における所定領域を除き、コントロー
ルゲート電極６、側壁酸化膜１１およびソース拡散領域
８上には、酸化膜１２が形成されており、その酸化膜１
２の上には窒化膜１３が形成されている。窒化膜１３上
には、層間平坦化膜１４が形成されている。この層間平
坦化膜１４およびドレイン拡散領域１０上には、チタン
膜１８が形成されている。このチタン膜１８上には、ア
ルミニウム合金膜１９が形成されている。このチタン膜
１８とアルミニウム合金膜１９とでビット線は構成され
ている。

【００４４】次に、図２に示すように、参考例における
ｐ型シリコン基板１の主表面には、所定間隔を隔てて素
子分離酸化膜２が形成されている。この素子分離酸化膜
２に挟まれる領域には、チャネル領域を規定するよう
に、ソース拡散領域８を構成するｎ⁺型不純物拡散領域
８ａおよびｎ^-型不純物拡散領域８ｂと、ドレイン拡散
領域１０を構成するｎ⁺型不純物拡散領域１０ａ（図示
せず）およびｐ⁺型不純物拡散領域１０ｂ（図示せず）
とが形成されている。

【００４５】そして、このチャネル領域上には、酸化膜
３を介してフローティングゲート電極４が形成されてお
り、フローティングゲート電極４上には、層間絶縁層５
を介してコントロールゲート電極６が形成されている。
そして、素子分離酸化膜２の下面には、分離特性を確保
するためのチャネルストッパ領域２５が、上記のｎ⁺ 型
不純物拡散領域８ａおよびｎ^- 型不純物拡散領域８ｂと
離隔して形成されている。

【００４６】図３を参照して、実施例における半導体記
憶装置では、ｐ型シリコン基板１の主表面に、所定間隔
を隔てて素子分離酸化膜２が形成されている。そして、
この素子分離酸化膜２に挟まれた領域に、チャネル領域
を規定するように、ｎ⁺型不純物拡散領域８ａおよびｎ^-
型不純物拡散領域８ｂが形成されている。チャネル領域
の上には、酸化膜３を介してフローティングゲート電極
４が形成されており、このフローティングゲート電極４
の上には、層間絶縁層５を介してコントロールゲート電
極６が形成されている。そして、各素子分離酸化膜２の
下面と接し、チャネル領域下において、ｎ⁺型不純物拡
散領域８ａおよびｎ^-型不純物拡散領域８ｂと離隔され
るように形成された帯状のチャネルストッパ領域２５ａ
が形成されている。

【００４７】次に、上記の参考例および実施例の製造工
程について、順に図を用いて説明する。まず、参考例の
製造工程における第１〜第１７工程について、図４〜図
２０を用いて説明する。

【００４８】まず、図４を参照して、ｐ型シリコン基板
１に、ボロン（Ｂ）を１００ＫｅＶ，１．０×１０¹³／
ｃｍ² の条件で注入する。そして、１１８０℃で６時間
不純物ドライブすることによりウェル（図示せず）を形
成する。次に、図５に示すように、ｐ型シリコン基板１
上に、膜厚３００Å程度の酸化膜２０を形成し、この酸
化膜２０上に、膜厚１０００Å程度のポリシリコン膜２
１を減圧ＣＶＤ法により形成する。

【００４９】そして、このポリシリコン膜２１上に、膜
厚２０００Å程度の窒化膜２２を形成し、この窒化膜２
２上に、膜厚２５００Å程度の酸化膜２３を形成する。
そして、この窒化膜２２および酸化膜２３をパターニン
グすることによって、素子分離領域上におけるポリシリ
コン膜２１を露出させる。なお、図５において、（Ｉ）
図は、図３０におけるＡ−Ａ線に沿って見た断面の一部
に相当する断面図であり、（ＩＩ）図は図３０における
Ｄ−Ｄ線に沿って見た断面図に相当する。また、以下、
図６〜図１０および図２２〜図２５における（Ｉ）図お
よび（ＩＩ）図についても同様とする。

【００５０】次に、図６に示すように、酸化膜２３の上
および露出したポリシリコン膜２１の上に、ＣＶＤ法を
用いて、膜厚１０００Å程度の酸化膜２４を形成する。
そして、異方性エッチングを行なうことにより、図７に
示すように、側壁酸化膜２４ａを形成する。このとき、
側壁酸化膜２４ａの膜厚ｔは、約１０００Å程度のもの
となっている。次に、図８に示すように、酸化膜２３、
側壁酸化膜２４ａおよび窒化膜２１をマスクとして、ボ
ロン（Ｂ）を８０ＫｅＶ，２．５×１０¹³／ｃｍ² の条
件で注入することによって、チャネルストッパ領域２５
を形成する。このとき、チャネルストッパ領域２５の幅
Ｗは、サイドウォール２４ａを用いずにチャネルストッ
パ領域を形成した場合に比べて、小さいものとなってい
る。

【００５１】次に、図９に示すように、フッ化水素（Ｈ
Ｆ）を用いてエッチングを行なうことによって、酸化膜
２３および側壁酸化膜２４ａを除去する。その後、図１
０に示すように、熱酸化処理を施すことによって、膜厚
７５００Å程度の素子分離酸化膜２を形成し、窒化膜２
２、ポリシリコン膜２１および酸化膜２０を除去する。
その結果、素子分離酸化膜２の下に形成されているチャ
ネルストッパ領域２５の幅Ｗ２は、素子分離酸化膜２の
幅Ｗ１よりも小さいものとなっている。

【００５２】それにより、チャネルストッパ領域２５
と、後の工程で形成されるｎ⁺ 型不純物拡散領域８ａお
よびｐ⁺ 型不純物拡散領域８ｂとを離隔して形成するこ
とが可能となる。なお、上記Ｗ２は熱酸化処理を施され
た後のチャネルストッパ領域２５の幅であり、前記のＷ
よりも大きいものとなっている。

【００５３】次に、図１１に示すように、ｐ型シリコン
基板１上全面に１００Å程度の酸化膜３を形成し、メモ
リセルの閾値電圧Ｖ_thを制御するために、チャネル領域
にチャネルドーピングを行なう。そして、酸化膜３上
に、厚さ１０００Å程度の第１のポリシリコン層４を形
成し、その上にレジスト７ａを堆積する。そして、この
レジスト７ａを用いて、フォトリソグラフィーと異方性
エッチングによって、第１のポリシリコン層４を一定の
ピッチでビット線方向（縦方向）にパターニングする。
その後、レジスト７ａを除去する。

【００５４】次に、図１２を参照して、第１のポリシリ
コン層４上に、ＣＶＤ法を用いて膜厚１００Å程度の酸
化膜を形成し、その上にＣＶＤ法を用いて膜厚１００Å
程度の窒化膜を形成し、さらにその上にＣＶＤ法を用い
て膜厚１００Å程度の酸化膜を形成する。これらによ
り、第１のポリシリコン層４上に、層間絶縁層５が形成
される。そして、この層間絶縁層５上に、厚さ２５００
Å程度の第２のポリシリコン層６を形成し、この第２の
ポリシリコン層６上にレジスト７ｂを堆積する。

【００５５】そして、図１３に示すように、フォトリソ
グラフィーを用いて、横方向に一定のピッチで線状にレ
ジスト７ｂをパターニングし、このレジスト７ｂをマス
クとして、第２のポリシリコン層６、その下の層間絶縁
層５および第１のポリシリコン層４を異方性エッチング
する。その結果、第１のポリシリコン層４によりフロー
ティングゲート電極４が形成され、第２のポリシリコン
層６によりコントロールゲート電極６が形成される。次
に、図１４に示すように、メモリセルにおけるドレイン
拡散領域１０となる領域をレジスト７ｃで覆う。

【００５６】そして、このレジスト７ｃをマスクとし
て、ソース拡散領域８となる領域に、砒素（Ａｓ）を３
５ＫｅＶ，１．０×１０¹⁶／ｃｍ² の条件で注入し、さ
らにリン（Ｐ）を５０ＫｅＶ，５．０×１０¹⁴／ｃｍ²
の条件で注入する。それにより、ソース拡散領域８を形
成する。したがって、ソース拡散領域８は、砒素（Ａ
ｓ）の注入によるｎ⁺ 型不純物拡散領域８ａとリン
（Ｐ）の注入によるｎ^- 型不純物拡散領域８ｂとで構成
されていることになる。

【００５７】次に、図１５に示すように、メモリセルの
ソース拡散領域８をレジスト７ｅで覆う。そして、ドレ
イン拡散領域１０となる領域に、砒素（Ａｓ）を３５Ｋ
ｅＶ，５．０×１０¹⁴／ｃｍ² の条件で注入し、さらに
書込特性改善のための埋込ｐ ⁺ 型不純物拡散領域１０ｂ
の形成のためのボロン（Ｂ）を、４５度の斜め回転イオ
ン注入法を用いて、５０ＫｅＶ，３．０×１０¹³／ｃｍ
² の条件で注入する。それにより、ドレイン拡散領域１
０を形成する。したがって、ドレイン拡散領域１０は、
砒素（Ａｓ）注入によるｎ⁺ 型不純物拡散領域１０ａと
ボロン（Ｂ）注入によるｐ⁺ 型不純物拡散領域１０ｂと
で構成されている。

【００５８】次に、図１６に示すように、レジスト７ｅ
を除去し、その後、ＣＶＤ法を用いて、膜厚２５００Å
程度の酸化膜を形成し、異方性エッチングを行なうこと
により、フローティングゲート電極４およびコントロー
ルゲート電極６の側面に側壁酸化膜１１を形成する。そ
の後、図１７に示すように、膜厚１５００Å程度の酸化
膜１２を全面に形成し、さらに膜厚５００Å程度の窒化
膜１３を形成する。

【００５９】次に、図１８に示すように、窒化膜１３上
に層間平坦化膜１４を形成し、その上にレジスト１５を
堆積する。このレジスト１５をパターニングすることに
よって、開口部１６を形成する。そして、パターニング
されたレジスト１５をマスクとして等方性エッチングを
行なうことにより、テーパ形状の凹部１７を有する層間
平坦化膜１４を形成する。その後、図１９に示すよう
に、レジスト１５をマスクとして異方性エッチングを行
なうことにより、ドレイン拡散領域１０上に開口部を形
成する。

【００６０】次に、図２０を参照して、上記の開口した
ドレイン拡散領域１０上に、膜厚５００Å程度のチタン
膜１８を形成し、その上に膜厚５０００Å程度のアルミ
ニウム合金膜１９をスパッタリング法を用いて形成す
る。そして、フォトリソグラフィーと化学処理とを用い
て、チタン膜１８およびアルミニウム合金膜をパターニ
ングすることにより、ドレイン拡散領域１０と電気的に
接続されたビット線１９が形成される。

【００６１】以上の工程を経て形成されたフラッシュＥ
ＥＰＲＯＭのメモリセルにおけるチャネルストッパ領域
２５は、図２を参照して、ｎ⁺ 型不純物拡散領域８ａお
よびｐ⁺ 型不純物拡散領域８ｂと離隔されて形成されて
いる。それにより、耐圧の低下、電界集中等が生じやす
いといった問題点が解消され、消去時にバンド間トンネ
リングによって発生したホールがホット化されてフロー
ティングゲート電極４および酸化膜３へ注入されるとい
った現象が起こりにくくなる。

【００６２】それにより、酸化膜３の劣化が軽減され、
データの書換え回数が増加する。このことについて、図
２６を用いて、より具体的に説明する。図２６は、縦軸
に閾値電圧Ｖ_thをとり、横軸にデータの書換え回数をと
っている。また、この図は、従来例の説明で用いた図４
９に対応する図である。図２６に示すように、データの
書込後においても、データの消去後においても、閾値電
圧Ｖ_thの値は、従来に比べ、データの書換え回数が増加
してもあまり変化していないことが分かる。すなわち、
正常な状態でデータの書込および消去が行なえる回数が
増加していることになる。

【００６３】次に、この発明の実施例の製造工程の第１
〜第１５工程について説明する。

【００６４】図２１に示すように、ｐ型シリコン基板１
に、ボロン（Ｂ）を１００ＫｅＶ，１．０×１０¹³／ｃ
ｍ² の条件で注入する。そして、１１８０℃で６時間不
純物ドライブすることによりウェル（図示せず）を形成
する。次に、図２２に示すように、ｐ型シリコン基板１
上に、膜厚３００Å程度の酸化膜２０を形成し、その酸
化膜２０の上に膜厚１０００Å程度のポリシリコン膜２
１を減圧ＣＶＤ法により形成する。そして、このポリシ
リコン膜２１上に、膜厚２０００Å程度の窒化膜２２を
形成し、その窒化膜２２をパターニングすることによっ
て、素子分離領域におけるポリシリコン膜２１を露出さ
せる。

【００６５】その後、図２３に示すように、熱酸化処理
を施すことによって、素子分離領域に膜厚７５００Å程
度の素子分離酸化膜２を形成する。そして、図２４に示
すように、窒化膜２２、ポリシリコン膜２１および酸化
膜２０を除去する。そして、図２５に示すように、素子
分離酸化膜２をマスクとして、ボロン（Ｂ）を３００Ｋ
ｅＶ，４．０×１０¹²／ｃｍ² の条件で注入することに
よって、チャネルストッパ領域２５ａを形成する。それ
により、各々の素子分離酸化膜２の下面と接し、素子分
離酸化膜２の上面とｐ型シリコン基板１の主表面１ａと
で構成される形状を反映した上面を有する帯状のチャネ
ルストッパ領域２５ａが形成されることになる。なお、
図２５は、図３の一部断面図を示す図である。

【００６６】その後、前述の参考例と同様の工程を経
て、図１および図３に示す断面を有するフラッシュＥＥ
ＰＲＯＭが形成されることになる。その結果、図３に示
すように、この実施例で形成されたチャネルストッパ領
域２５ａは、ｎ⁺型不純物拡散領域８ａおよびｎ^-型不純
物拡散領域８ｂと離隔して形成されることになる。それ
により、図２７に示すように、書込後の閾値電圧Ｖｔｈ
も消去後の閾値電圧Ｖｔｈもデータの書換え回数による
値の変化は従来に比して小さいものとなっている。すな
わち、正常な状態で書換え可能な回数が従来に比して増
加しているといえる。

【００６７】

【発明の効果】この発明によれば、ソース領域とチャネ
ルストッパ領域とが離隔して形成されるので、データの
消去時にバンド間トンネリングによるホールの発生を抑
制でき、第１の誘電体膜の劣化を軽減できる。その結
果、データの書換回数を向上させることができ、高性能
かつ高信頼性のフラッシュＥＥＰＲＯＭを提供すること
ができる。

【図面の簡単な説明】

【図１】 参考例および実施例におけるメモリセルに共
通の断面図であり、図３０におけるＡ−Ａ線に沿う断面
に相当する図である。

【図２】 参考例におけるメモリセルの断面図であり、
図３０におけるＤ−Ｄ線に沿う断面に相当する図であ
る。

【図３】 この発明の実施例におけるメモリセルの断面
図であり、図３０におけるＤ−Ｄ線に沿う断面に相当す
る図である。

【図４】 参考例の製造工程の第１工程を示す断面図で
ある。

【図５】 参考例の製造工程の第２工程を示す断面図
（Ｉ）、（ＩＩ）である。

【図６】 参考例の製造工程の第３工程を示す断面図
（Ｉ）、（ＩＩ）である。

【図７】 参考例の製造工程の第４工程を示す断面図
（Ｉ）、（ＩＩ）である。

【図８】 参考例の製造工程の第５工程を示す断面図
（Ｉ）、（ＩＩ）である。

【図９】 参考例の製造工程の第６工程を示す断面図
（Ｉ）、（ＩＩ）である。

【図１０】 参考例の製造工程の第７工程を示す断面図
（Ｉ）、（ＩＩ）である。

【図１１】 参考例の製造工程の第８工程を示す断面図
である。

【図１２】 参考例の製造工程の第９工程を示す断面図
である。

【図１３】 参考例の製造工程の第１０工程を示す断面
図である。

【図１４】 参考例の製造工程の第１１工程を示す断面
図である。

【図１５】 参考例の製造工程の第１２工程を示す断面
図である。

【図１６】 参考例の製造工程の第１３工程を示す断面
図である。

【図１７】 参考例の製造工程の第１４工程を示す断面
図である。

【図１８】 参考例の製造工程の第１５工程を示す断面
図である。

【図１９】 参考例の製造工程の第１６工程を示す断面
図である。

【図２０】 参考例の製造工程の第１７工程を示す断面
図である。

【図２１】 この発明の実施例の製造工程の第１工程を
示す断面図である。

【図２２】 この発明の実施例の製造工程の第２工程を
示す断面図（Ｉ）、（ＩＩ）である。

【図２３】 この発明の実施例の製造工程の第３工程を
示す断面図（Ｉ）、（ＩＩ）である。

【図２４】 この発明の実施例の製造工程の第４工程を
示す断面図（Ｉ）、（ＩＩ）である。

【図２５】 この発明の実施例の製造工程の第５工程を
示す断面図（Ｉ）、（ＩＩ）である。

【図２６】 参考例におけるデータの書込後および消去
後の閾値電圧Ｖｔｈとデータの書換え回数との関係を示
す図である。

【図２７】 この発明の実施例におけるデータの書込後
および消去後の閾値電圧Ｖｔｈとデータの書換え回数と
の関係を示す図である。

【図２８】 従来のフラッシュＥＥＰＲＯＭの一般的な
構成を示すブロック図である。

【図２９】 図２８に示すメモリセルマトリックス１０
０の概略構成を示す等価回路図である。

【図３０】 従来のフラッシュＥＥＰＲＯＭを示す平面
概略図である。

【図３１】 図３０におけるＡ−Ａ線に沿って見た断面
図である。

【図３２】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第１工程を示す断面図である。

【図３３】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第２工程を示す断面図（Ｉ）、（ＩＩ）であ
る。

【図３４】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第３工程を示す断面図（Ｉ）、（ＩＩ）であ
る。

【図３５】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第４工程を示す断面図（Ｉ）、（ＩＩ）であ
る。

【図３６】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第５工程を示す断面図である。

【図３７】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第６工程を示す断面図である。

【図３８】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第７工程を示す断面図である。

【図３９】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第８工程を示す断面図である。

【図４０】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第９工程を示す断面図である。

【図４１】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第１０工程を示す断面図である。

【図４２】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第１１工程を示す断面図である。

【図４３】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第１２工程を示す断面図である。

【図４４】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第１３工程を示す断面図である。

【図４５】 従来のフラッシュＥＥＰＲＯＭの製造工程
における第１４工程を示す断面図である。

【図４６】 消去時にバンド間トンネリングによって発
生したホールが酸化膜１０３およびフローティングゲー
ト電極１０４に注入されている様子を示す概念図であ
る。

【図４７】 従来のフラッシュＥＥＰＲＯＭにおいて消
去時に問題とされていた領域を示す断面図である。

【図４８】 従来のフラッシュＥＥＰＲＯＭにおいて消
去時に問題とされていた領域を示す断面図であり、図２
および図３に相当する図である。

【図４９】 従来のフラッシュＥＥＰＲＯＭにおけるデ
ータの書込後および消去後の閾値電圧Ｖｔｈとデータの
書換え回数の関係を示す図である。

【符号の説明】

１ １０１ ｐ型シリコン基板、２ １０２ 素子分離
酸化膜、３，１２，２０，１０３，１１２，１２０ 酸
化膜、４，１０４ フローティングゲート電極、５，１
０５ 層間絶縁層、６，１０６ コントロールゲート電
極、８，１０８ソース拡散領域、８ａ，１０ａ，１０８
ａ，１１０ａ ｎ⁺型不純物拡散領域、１０８ｂ ｎ ^- 型
不純物拡散領域、１１０ ドレイン拡散領域、１１０ｂ
ｐ⁺型不純物拡散領域、１１，２４ａ，１１１ 側壁
酸化膜、１３，２２，１１３，１２２ 窒化膜、２５，
２５ａ，１２５ チャネルストッパ領域、１２６ チャ
ネルドープ領域。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−225861（ＪＰ，Ａ) 特開 昭63−197378（ＪＰ，Ａ) 特開 平２−97038（ＪＰ，Ａ) 特開 平３−200351（ＪＰ，Ａ) 特開 平３−283569（ＪＰ，Ａ) 特開 平２−129968（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 電気的に書込および消去が可能な半導体
   記憶装置であって、主表面を有する第１導電型の半導体
   基板と、 前記半導体基板の主表面に形成され、メモリセル形成領
   域を分離する分離酸化膜と、 前記分離酸化膜の下から前記メモリセル形成領域下に延
   在する第１導電型の帯状のチャネルストッパ領域と、 前記分離酸化膜によって相互に分離された複数個のメモ
   リセルとを備え、 前記メモリセルの各々は、 前記半導体基板の主表面に形成された第２導電型の不純
   物領域で構成されるソース領域と、 前記ソース領域との間にチャネル領域を規定するように
   間隔をあけて前記主表面に形成され、第２導電型の不純
   物領域と該第２導電型の不純物領域を取囲む第１導電型
   の不純物領域とで構成されるドレイン領域と、 前記チャネル領域上に第１の誘電体膜を介在して形成さ
   れた電荷蓄積電極と、前記電荷蓄積電極上に第２の誘電
   体膜を介在して形成された制御電極とを含み、前 記チャネルストッパ領域は、前記ソース領域と離隔し
   つつ前記ソース領域下に延在する、電気的に書込および
   消去可能な半導体記憶装置。
2. 【請求項２】 電気的に書込および消去が可能な半導体
   記憶装置の製造方法であって、 半導体基板の主表面でメモリセル形成領域を分離するよ
   うに分離酸化膜を形成する工程と、 前記分離酸化膜の下から前記メモリセル形成領域下に延
   在するように第１導電型の帯状のチャネルストッパ領域
   を形成する工程と、 前記メモリセル形成領域内で前記主表面に前記チャネル
   ストッパ領域と離隔するように第２導電型のソース領域
   を形成する工程と、 前記ソース領域との間にチャネル領域を規定するように
   間隔をあけて第２導電型の不純物領域とそれを取囲む第
   １導電型の不純物領域とで構成されるドレイン領域を形
   成する工程と、前記チャネル領域上に第１の誘電体膜を
   介在して電荷蓄積電極を形成する工程と、前記電荷蓄積
   電極上に第２の誘電体膜を介在して制御電極を形成する
   工程と、を備えた電気的に書込および消去可能な半導体
   記憶装置の製造方法。