JPH0855922A - フラッシュメモリセルおよびその製造方法 - Google Patents
フラッシュメモリセルおよびその製造方法Info
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- JPH0855922A JPH0855922A JP17116395A JP17116395A JPH0855922A JP H0855922 A JPH0855922 A JP H0855922A JP 17116395 A JP17116395 A JP 17116395A JP 17116395 A JP17116395 A JP 17116395A JP H0855922 A JPH0855922 A JP H0855922A
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- Japan
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- insulating film
- flash memory
- program
- film
- memory cell
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/954—Making oxide-nitride-oxide device
Abstract
(57)【要約】
【目的】 プログラマブルメモリにおいて、低電圧で動
作し、書換え可能回数を増加させる。 【構成】 フラッシュメモリセルを、基板上に所定の
サイズに形成されて電荷が捕捉および解放される複合構
造絶縁膜と、上記複合構造絶縁膜の一側端近傍の基板部
分に形成されたドレインと、上記複合構造絶縁膜の他側
端から所定間隔離れた基板部分に形成されたソースと、
上記複合構造絶縁膜の上に形成されたプログラム／消去
制御ゲートと、上記プログラム／消去制御ゲート、上記
ソースおよび上記ドレインを覆う層間絶縁膜と、上記層
間絶縁膜上に形成される選択ゲートとを含んで構成す
る。メモリセルを複数配列して、アレイを形成する。
作し、書換え可能回数を増加させる。 【構成】 フラッシュメモリセルを、基板上に所定の
サイズに形成されて電荷が捕捉および解放される複合構
造絶縁膜と、上記複合構造絶縁膜の一側端近傍の基板部
分に形成されたドレインと、上記複合構造絶縁膜の他側
端から所定間隔離れた基板部分に形成されたソースと、
上記複合構造絶縁膜の上に形成されたプログラム／消去
制御ゲートと、上記プログラム／消去制御ゲート、上記
ソースおよび上記ドレインを覆う層間絶縁膜と、上記層
間絶縁膜上に形成される選択ゲートとを含んで構成す
る。メモリセルを複数配列して、アレイを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的に情報の
書換えが可能な不揮発性記憶素子であるフラッシュメモ
リセルおよびその製造方法に関する。
書換えが可能な不揮発性記憶素子であるフラッシュメモ
リセルおよびその製造方法に関する。
【０００２】
【従来の技術】フラッシュメモリは、大容量かつ書換え
可能回数の多い不揮発性メモリで、ＥＰＲＯＭの低コス
トと大容量性能にＥＥＰＲＯＭのオンボードでの電気的
書換え機能を併せ持ったものである。従来のフラッシュ
メモリセルを図１５および図１６を参照して考察してみ
れば、まず、図１５は、積層型ゲート（stack gate）構
造を有するフラッシュメモリのセルを示し、ソース１
１、ドレイン１２、絶縁膜１３、フローティングゲート
１４、およびコントロールゲート１５を備えて成ってい
る。積層構造のフラッシュメモリセルは、図面のよう
に、フローティングゲート１４とコントロールゲート１
５が絶縁膜１３を挟んで積層されており、ソース１１お
よびドレイン１２は、フローティングゲート１４とコン
トロールゲート１５の両側壁の下方からそれぞれ外側に
延びて形成される。
可能回数の多い不揮発性メモリで、ＥＰＲＯＭの低コス
トと大容量性能にＥＥＰＲＯＭのオンボードでの電気的
書換え機能を併せ持ったものである。従来のフラッシュ
メモリセルを図１５および図１６を参照して考察してみ
れば、まず、図１５は、積層型ゲート（stack gate）構
造を有するフラッシュメモリのセルを示し、ソース１
１、ドレイン１２、絶縁膜１３、フローティングゲート
１４、およびコントロールゲート１５を備えて成ってい
る。積層構造のフラッシュメモリセルは、図面のよう
に、フローティングゲート１４とコントロールゲート１
５が絶縁膜１３を挟んで積層されており、ソース１１お
よびドレイン１２は、フローティングゲート１４とコン
トロールゲート１５の両側壁の下方からそれぞれ外側に
延びて形成される。
【０００３】このように構成された積層構造のフラッシ
ュメモリセルは、プログラム時（つまり、情報の書き込
み時）にドレイン１２に約５〜７Ｖを印加し、コントロ
ールゲート１５に１２Ｖの高電圧を印加して、ドレイン
１２付近に発生するチャンネルホット電子（channel ho
t electron）をフローティングゲートに貯蔵する。この
ようにして貯蔵された電子を消去するためには、ドレイ
ン１２をフローティングさせ、コントロールゲート１５
を接地させ、ソース１１に１２Ｖ以上の高電圧を印加し
て電子を消去する。
ュメモリセルは、プログラム時（つまり、情報の書き込
み時）にドレイン１２に約５〜７Ｖを印加し、コントロ
ールゲート１５に１２Ｖの高電圧を印加して、ドレイン
１２付近に発生するチャンネルホット電子（channel ho
t electron）をフローティングゲートに貯蔵する。この
ようにして貯蔵された電子を消去するためには、ドレイ
ン１２をフローティングさせ、コントロールゲート１５
を接地させ、ソース１１に１２Ｖ以上の高電圧を印加し
て電子を消去する。
【０００４】しかし、上記の積層型フラッシュメモリセ
ルは、基板表面に積層構造を有するため、ソースとドレ
インの非対称構造によるセル面積の増大と、過消去（ov
er erace）が発生する問題を内包し、複雑なアルゴリズ
ムの適用が必要であり、したがって、消去速度が遅くな
る問題点がある。
ルは、基板表面に積層構造を有するため、ソースとドレ
インの非対称構造によるセル面積の増大と、過消去（ov
er erace）が発生する問題を内包し、複雑なアルゴリズ
ムの適用が必要であり、したがって、消去速度が遅くな
る問題点がある。
【０００５】次に、図１６は、従来のスプリットゲート
（split gate）構造のフラッシュメモリのセルの断面図
であって、ソース２１、ドレイン２２、フローティング
ゲート２３、コントロールゲート２４、選択ゲート２
５、および絶縁膜２６をそれぞれを有している。
（split gate）構造のフラッシュメモリのセルの断面図
であって、ソース２１、ドレイン２２、フローティング
ゲート２３、コントロールゲート２４、選択ゲート２
５、および絶縁膜２６をそれぞれを有している。
【０００６】従来のスプリットゲート構造に係るフラッ
シュメモリセルは、選択ゲート２５により制御されるチ
ャンネル領域がソース２１側に存在することにより、過
消去の問題点を解決したのである。
シュメモリセルは、選択ゲート２５により制御されるチ
ャンネル領域がソース２１側に存在することにより、過
消去の問題点を解決したのである。
【０００７】しかし、前述の積層構造のフラッシュメモ
リセルと比較すると、セルの過消去の問題は克服するこ
とができたものの、相対的にセルの面積が増大し、プロ
グラム時および消去時に全て高電圧を利用するため、信
頼性が低いし、３層のポリシリコン膜を用いるため、断
層差が大きいので、プロセスの面で難しいという問題点
を有している。
リセルと比較すると、セルの過消去の問題は克服するこ
とができたものの、相対的にセルの面積が増大し、プロ
グラム時および消去時に全て高電圧を利用するため、信
頼性が低いし、３層のポリシリコン膜を用いるため、断
層差が大きいので、プロセスの面で難しいという問題点
を有している。
【０００８】
【発明が解決しようとする課題】したがって、この発明
は、過消去により発生する誤動作を除去するために、従
来とは異なる形態のコントロールゲートを適用し、プロ
グラム時および消去時に動作電圧を低めるために、既存
のフローティングゲートの代わりにＯＮＯ（oxide-nitr
ide-oxide）構造を利用し、通常のソース消去の代わり
にバルク（bulk）消去方式を用いるフラッシュメモリセ
ルおよびそのアレイ構造、並びにその製造方法を提供す
ることを目的とする。
は、過消去により発生する誤動作を除去するために、従
来とは異なる形態のコントロールゲートを適用し、プロ
グラム時および消去時に動作電圧を低めるために、既存
のフローティングゲートの代わりにＯＮＯ（oxide-nitr
ide-oxide）構造を利用し、通常のソース消去の代わり
にバルク（bulk）消去方式を用いるフラッシュメモリセ
ルおよびそのアレイ構造、並びにその製造方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
のこの発明のフラッシュメモリセルは、基板上に所定の
サイズに形成されて電荷が捕捉および解放される複合構
造絶縁膜と、上記複合構造絶縁膜の一側端近傍の基板部
分に形成されたドレインと、上記複合構造絶縁膜の他側
端から所定間隔離れた基板部分に形成されたソースと、
上記複合構造絶縁膜の上に形成されたプログラム／消去
制御ゲートと、上記プログラム／消去制御ゲート、上記
ソースおよび上記ドレインを覆う層間絶縁膜と、上記層
間絶縁膜上に形成される選択ゲートとを含んで成ること
を特徴とする。
のこの発明のフラッシュメモリセルは、基板上に所定の
サイズに形成されて電荷が捕捉および解放される複合構
造絶縁膜と、上記複合構造絶縁膜の一側端近傍の基板部
分に形成されたドレインと、上記複合構造絶縁膜の他側
端から所定間隔離れた基板部分に形成されたソースと、
上記複合構造絶縁膜の上に形成されたプログラム／消去
制御ゲートと、上記プログラム／消去制御ゲート、上記
ソースおよび上記ドレインを覆う層間絶縁膜と、上記層
間絶縁膜上に形成される選択ゲートとを含んで成ること
を特徴とする。
【００１０】更に、この発明は、基板上に所定のサイズ
に形成されて電荷が捕捉および解放される複合構造絶縁
膜と、上記複合構造絶縁膜の一側端近傍の基板部分に形
成されたドレインと、上記複合構造絶縁膜の他側端から
所定間隔離れた基板部分に形成されたソースと、上記複
合構造絶縁膜の上に形成されたプログラム／消去制御ゲ
ートと、上記プログラム／消去制御ゲート、上記ソース
および上記ドレインを覆う層間絶縁膜と、上記層間絶縁
膜上に形成される選択ゲートとを含んでなるフラッシュ
メモリセルを複数個配列してアレイを構成し、上記ドレ
インが複数のメモリセルに亘ってライン状でビットライ
ンを形成し、上記ビットラインに平行な方向に上記ソー
スおよびプログラム／消去制御ゲートが複数のメモリセ
ルに亘ってそれぞれライン状でそれぞれソースラインお
よびプログラム／消去ゲートラインを形成し、上記プロ
グラム／消去制御ゲートラインの下部にセルごとに断絶
された上記複合構造絶縁膜を形成し、上記選択ゲートが
複数のセルに亘ってライン状でワードラインで形成して
なることを特徴とする。
に形成されて電荷が捕捉および解放される複合構造絶縁
膜と、上記複合構造絶縁膜の一側端近傍の基板部分に形
成されたドレインと、上記複合構造絶縁膜の他側端から
所定間隔離れた基板部分に形成されたソースと、上記複
合構造絶縁膜の上に形成されたプログラム／消去制御ゲ
ートと、上記プログラム／消去制御ゲート、上記ソース
および上記ドレインを覆う層間絶縁膜と、上記層間絶縁
膜上に形成される選択ゲートとを含んでなるフラッシュ
メモリセルを複数個配列してアレイを構成し、上記ドレ
インが複数のメモリセルに亘ってライン状でビットライ
ンを形成し、上記ビットラインに平行な方向に上記ソー
スおよびプログラム／消去制御ゲートが複数のメモリセ
ルに亘ってそれぞれライン状でそれぞれソースラインお
よびプログラム／消去ゲートラインを形成し、上記プロ
グラム／消去制御ゲートラインの下部にセルごとに断絶
された上記複合構造絶縁膜を形成し、上記選択ゲートが
複数のセルに亘ってライン状でワードラインで形成して
なることを特徴とする。
【００１１】更に、この発明に係るフラッシュメモリセ
ルの製造方法は、基板上に複合構造絶縁膜をパターニン
グする段階と、上記複合構造絶縁膜の上に第一導電膜を
パターニングする段階と、上記複合構造絶縁膜の一側端
近傍の基板部分および上記複合構造絶縁膜の他側端から
所定間隔離れた基板部分に高濃度不純物イオン注入領域
を形成する段階と、以上の全体構造の上に層間絶縁膜を
形成する段階と、上記層間絶縁膜の上に第二導電膜をパ
ターニングする段階とを含んで成ることを特徴とする。
ルの製造方法は、基板上に複合構造絶縁膜をパターニン
グする段階と、上記複合構造絶縁膜の上に第一導電膜を
パターニングする段階と、上記複合構造絶縁膜の一側端
近傍の基板部分および上記複合構造絶縁膜の他側端から
所定間隔離れた基板部分に高濃度不純物イオン注入領域
を形成する段階と、以上の全体構造の上に層間絶縁膜を
形成する段階と、上記層間絶縁膜の上に第二導電膜をパ
ターニングする段階とを含んで成ることを特徴とする。
【００１２】
【発明の実施の形態】以下、添付した図面の図１〜図１
４を参照してこの発明を詳細に説明する。
４を参照してこの発明を詳細に説明する。
【００１３】この発明のフラッシュメモリセルの構造
は、図１に示されるように、Ｎ型シリコン基板（図示せ
ず）にＰ型ウエル３１を形成して、その上に２層のポリ
シリコン３５，３７を用いるものであって、第１番目の
層のポリシリコン膜は、プログラム（情報の書き込み）
時および消去時に主ゲートとして用いられるプログラム
／消去ゲート３５であり、第２番目の層のポリシリコン
膜は、プログラムしようとするセルまたは読もうとする
セルとその他のセルとを効果的に分離させるのに用いら
れる選択ゲート３７である。
は、図１に示されるように、Ｎ型シリコン基板（図示せ
ず）にＰ型ウエル３１を形成して、その上に２層のポリ
シリコン３５，３７を用いるものであって、第１番目の
層のポリシリコン膜は、プログラム（情報の書き込み）
時および消去時に主ゲートとして用いられるプログラム
／消去ゲート３５であり、第２番目の層のポリシリコン
膜は、プログラムしようとするセルまたは読もうとする
セルとその他のセルとを効果的に分離させるのに用いら
れる選択ゲート３７である。
【００１４】プログラム／消去ゲート３５の下方の絶縁
膜３４は、ＯＮＯ（oxide-nitride-oxide）層、すなわ
ち、複合構造の絶縁膜で形成され、酸化膜と窒化膜の界
面にキャリアが捕捉（trap）または解放（detrap）され
ることにより、プログラム状態および消去状態を引き起
こさせることができる。
膜３４は、ＯＮＯ（oxide-nitride-oxide）層、すなわ
ち、複合構造の絶縁膜で形成され、酸化膜と窒化膜の界
面にキャリアが捕捉（trap）または解放（detrap）され
ることにより、プログラム状態および消去状態を引き起
こさせることができる。
【００１５】選択ゲート３７の下部の絶縁膜は、通常の
シリコン酸化膜（ＳｉＯ2）３６の層で形成され、その
厚さは約１０Ｖ程の電圧に耐えることができる程度であ
れば良い。
シリコン酸化膜（ＳｉＯ2）３６の層で形成され、その
厚さは約１０Ｖ程の電圧に耐えることができる程度であ
れば良い。
【００１６】セルのプログラムは、プログラム／消去ゲ
ート３５に陽電圧（＋Ｖｃｃ）を加え、ウエル３１とソ
ース３２、ドレイン３３に陰電圧（−Ｖｃｃ）を加える
と、ＯＮＯ層３４を通じてトンネリング（tunneling）
が発生し、この過程で陰電荷キャリアがＯＮＯ層３４の
酸化膜と窒化膜の界面で捕捉されることにより、閾電圧
（Ｖｔ）が上昇する。一方、消去は、逆にプログラム／
消去ゲート３５に陰電圧を加え、ウエルおよびソース、
ドレインに陽電圧を加えると、捕捉された陰電荷が抜け
出し、トンネリング時に陽電荷キャリアがＯＮＯ層３４
の酸化膜と窒化膜の界面に捕捉されて閾電圧が低まるこ
とにより行われる。
ート３５に陽電圧（＋Ｖｃｃ）を加え、ウエル３１とソ
ース３２、ドレイン３３に陰電圧（−Ｖｃｃ）を加える
と、ＯＮＯ層３４を通じてトンネリング（tunneling）
が発生し、この過程で陰電荷キャリアがＯＮＯ層３４の
酸化膜と窒化膜の界面で捕捉されることにより、閾電圧
（Ｖｔ）が上昇する。一方、消去は、逆にプログラム／
消去ゲート３５に陰電圧を加え、ウエルおよびソース、
ドレインに陽電圧を加えると、捕捉された陰電荷が抜け
出し、トンネリング時に陽電荷キャリアがＯＮＯ層３４
の酸化膜と窒化膜の界面に捕捉されて閾電圧が低まるこ
とにより行われる。
【００１７】図２は、上記のこの発明のフラッシュメモ
リセルを利用したセルアレイ構成を示し、セルアレイの
面積を効果的に活用するために、ドレイン４３が複数の
セルに亘ってライン状の拡散層を成し、ビットラインと
して形成した。
リセルを利用したセルアレイ構成を示し、セルアレイの
面積を効果的に活用するために、ドレイン４３が複数の
セルに亘ってライン状の拡散層を成し、ビットラインと
して形成した。
【００１８】そして、ソース４２ラインおよびドレイン
４３ライン方向へ、すなわち、ビットライン方向へプロ
グラム／消去ゲート用ポリシリコン層４５が形成される
ようにした。そして、プログラム／消去ゲート用ポリシ
リコン層４５の下には、ＯＮＯ層４４がセルごとに断絶
されて形成されており、通常のワードライン方向には選
択ゲート用ポリシリコン層４７であるワードラインを形
成した。
４３ライン方向へ、すなわち、ビットライン方向へプロ
グラム／消去ゲート用ポリシリコン層４５が形成される
ようにした。そして、プログラム／消去ゲート用ポリシ
リコン層４５の下には、ＯＮＯ層４４がセルごとに断絶
されて形成されており、通常のワードライン方向には選
択ゲート用ポリシリコン層４７であるワードラインを形
成した。
【００１９】図３は、上記図２のセルアレイを等価的に
示す回路図であって、各記憶素子を二つのトランジスタ
ー（図面のａ）モデルで等価化した。図面においてＷＬ
１およびＷＬ２は二番目のポリシリコン層であるワード
ライン（選択ゲートライン）、Ｐ／Ｅ０とＰ／Ｅ１およ
びＰ／Ｅ２は一番目のポリシリコン層であるプログラム
／消去ゲートライン、Ｓ０およびＳ１はソースライン、
ＢＬ１およびＢＬ２はドレインラインすなわちビットラ
インをそれぞれに示す。注目すべきことは、上記のセル
アレイ構造は、通常のビットラインコンタクトがない構
造で、アレイ面積を最小化するのに極めて有利であると
いう点である。
示す回路図であって、各記憶素子を二つのトランジスタ
ー（図面のａ）モデルで等価化した。図面においてＷＬ
１およびＷＬ２は二番目のポリシリコン層であるワード
ライン（選択ゲートライン）、Ｐ／Ｅ０とＰ／Ｅ１およ
びＰ／Ｅ２は一番目のポリシリコン層であるプログラム
／消去ゲートライン、Ｓ０およびＳ１はソースライン、
ＢＬ１およびＢＬ２はドレインラインすなわちビットラ
インをそれぞれに示す。注目すべきことは、上記のセル
アレイ構造は、通常のビットラインコンタクトがない構
造で、アレイ面積を最小化するのに極めて有利であると
いう点である。
【００２０】図４は、上記図３のような回路の動作にお
ける電圧印加の一実施例を示し、先ず、プログラム動作
時に望む番地のセルのワードライン（ＷＬ１）をＶｃｃ
（５Ｖ）にし、その他のワードライン（ＷＬ２）は接地
レベルに置く。このとき、選択ゲートはオン（ＯＮ）状
態になる。この状態で、望むセルのビットライン（ＢＬ
１）とソースライン（Ｓ１）そしてＰウエルに−Ｖｃｃ
（−５Ｖ）程の電圧を加え、望むプログラムライン（Ｐ
／Ｅ１）にＶｃｃ（５Ｖ）程の電圧を加えると、プログ
ラム（書き込み）が起る。反面、同じワードラインにあ
る望まないセルがプログラムされるのを防止するため
に、望まないセルのビットライン（ＢＬ２）、ソースラ
イン（Ｓ２）およびプログラムライン（Ｐ１Ｅ２）の電
圧を接地レベルに置く。ここで注目すべきことは、Ｐウ
エルは−Ｖｃｃでバイアスされているという点である。
ける電圧印加の一実施例を示し、先ず、プログラム動作
時に望む番地のセルのワードライン（ＷＬ１）をＶｃｃ
（５Ｖ）にし、その他のワードライン（ＷＬ２）は接地
レベルに置く。このとき、選択ゲートはオン（ＯＮ）状
態になる。この状態で、望むセルのビットライン（ＢＬ
１）とソースライン（Ｓ１）そしてＰウエルに−Ｖｃｃ
（−５Ｖ）程の電圧を加え、望むプログラムライン（Ｐ
／Ｅ１）にＶｃｃ（５Ｖ）程の電圧を加えると、プログ
ラム（書き込み）が起る。反面、同じワードラインにあ
る望まないセルがプログラムされるのを防止するため
に、望まないセルのビットライン（ＢＬ２）、ソースラ
イン（Ｓ２）およびプログラムライン（Ｐ１Ｅ２）の電
圧を接地レベルに置く。ここで注目すべきことは、Ｐウ
エルは−Ｖｃｃでバイアスされているという点である。
【００２１】消去時には、望むセルがあるセクター内の
ワードラインをＶｃｃに置き、選択されたビットライン
（ＢＬ１）、ソースライン（Ｓ１）およびＰウエルにＶ
ｃｃを印加する。この状態で、選択されたプログラム／
消去ゲートライン（Ｐ／Ｅ１）に−Ｖｃｃを加えると、
選択されたセクター内の全てのセルが消去状態に入る。
反面、非選択のセルは、プログラム／消去ゲートライン
（Ｐ／Ｅ２）と同様にビットライン（ＢＬ２）とソース
ライン（Ｓ２）を接地レベルに持って行く。
ワードラインをＶｃｃに置き、選択されたビットライン
（ＢＬ１）、ソースライン（Ｓ１）およびＰウエルにＶ
ｃｃを印加する。この状態で、選択されたプログラム／
消去ゲートライン（Ｐ／Ｅ１）に−Ｖｃｃを加えると、
選択されたセクター内の全てのセルが消去状態に入る。
反面、非選択のセルは、プログラム／消去ゲートライン
（Ｐ／Ｅ２）と同様にビットライン（ＢＬ２）とソース
ライン（Ｓ２）を接地レベルに持って行く。
【００２２】読出し時の動作は、選択されたワードライ
ン（ＷＬ１）をＶｃｃ程に印加し、併せて選択されたプ
ログラム／消去ゲートライン（Ｐ／Ｅ１）もＶｃｃ程度
に印加する。この状態で、選択されたソースライン（Ｓ
１）に１〜２Ｖの電圧を加え、ビットライン（ＢＬ１）
は接地レベルに持って行く。この状態で、選択されたセ
ルの導電程度を通常の感知回路を連結して分別すること
により、貯蔵された情報を読み出すことができる。非選
択セルは、ワードライン、ビットラインおよびソースラ
イン、プログラム／消去ゲートラインが接地状態に置か
れるため、非動作状態に持って行くことができる。ただ
し、選択されたソースラインの右側にあるセルのビット
ラインはフローティング状態に置くか適当なバイアスを
加えることにより、選択されたセルに対する感知能力を
最大化する必要がある。
ン（ＷＬ１）をＶｃｃ程に印加し、併せて選択されたプ
ログラム／消去ゲートライン（Ｐ／Ｅ１）もＶｃｃ程度
に印加する。この状態で、選択されたソースライン（Ｓ
１）に１〜２Ｖの電圧を加え、ビットライン（ＢＬ１）
は接地レベルに持って行く。この状態で、選択されたセ
ルの導電程度を通常の感知回路を連結して分別すること
により、貯蔵された情報を読み出すことができる。非選
択セルは、ワードライン、ビットラインおよびソースラ
イン、プログラム／消去ゲートラインが接地状態に置か
れるため、非動作状態に持って行くことができる。ただ
し、選択されたソースラインの右側にあるセルのビット
ラインはフローティング状態に置くか適当なバイアスを
加えることにより、選択されたセルに対する感知能力を
最大化する必要がある。
【００２３】図５〜９および図１０〜１４は、この発明
に係るフラッシュメモリセルの製造工程の各段階におけ
るワードライン方向およびビットライン方向の断面図で
ある。
に係るフラッシュメモリセルの製造工程の各段階におけ
るワードライン方向およびビットライン方向の断面図で
ある。
【００２４】図５および図１０は、半導体基板上にＰ−
ウエル７１、８１とフィールド酸化膜８２を形成した状
態である、図６および図１１は、ＯＮＯ膜７３，８３を
形成してパターニングした状態である。
ウエル７１、８１とフィールド酸化膜８２を形成した状
態である、図６および図１１は、ＯＮＯ膜７３，８３を
形成してパターニングした状態である。
【００２５】次いで、図７および図１２のとおり、以上
の全体構造の上にプログラム／消去ゲート用の第１ポリ
シリコン膜７４、８４を形成して、パターニングする。
続いて、図８および図１３は、ソースおよびドレイン領
域を形成するために、以上の全体構造の上にホトリソグ
ラフィ工程により、感光膜７５、８５パターンを形成
し、Ｐウエル上にイオン注入を施し、高濃度不純物イオ
ン注入領域である埋め込まれたＮ+ 領域７６を形成す
る。
の全体構造の上にプログラム／消去ゲート用の第１ポリ
シリコン膜７４、８４を形成して、パターニングする。
続いて、図８および図１３は、ソースおよびドレイン領
域を形成するために、以上の全体構造の上にホトリソグ
ラフィ工程により、感光膜７５、８５パターンを形成
し、Ｐウエル上にイオン注入を施し、高濃度不純物イオ
ン注入領域である埋め込まれたＮ+ 領域７６を形成す
る。
【００２６】最後に、図９および図１４のとおり、以上
の全体構造の上に層間絶縁膜であるシリコン酸化膜７
７、８７とワードライン選択ゲート用の第２ポリシリコ
ン膜７８、８８を順次に形成してパターニングする。
の全体構造の上に層間絶縁膜であるシリコン酸化膜７
７、８７とワードライン選択ゲート用の第２ポリシリコ
ン膜７８、８８を順次に形成してパターニングする。
【００２７】以後に通常のソース／ドレイン形成等の工
程を施す。
程を施す。
【００２８】
【発明の効果】以上、上記説明のとおりから成るこの発
明は、低電圧でプログラムおよび消去が可能であり、低
電力を必要とするため、単一電源化および低電力化が容
易であり、低電圧とチャンネル消去方式を活用するた
め、プログラムおよび消去の繰り返し回数（書換え可能
回数）を著しく増加させる効果がある。さらに、過消去
の問題がないので、消去速度が早く、製造時に段差が低
いため、工程難易度が少なく、低電圧を用いるため、周
辺回路の設計が簡便になり、チップサイズを小さくする
効果がある。
明は、低電圧でプログラムおよび消去が可能であり、低
電力を必要とするため、単一電源化および低電力化が容
易であり、低電圧とチャンネル消去方式を活用するた
め、プログラムおよび消去の繰り返し回数（書換え可能
回数）を著しく増加させる効果がある。さらに、過消去
の問題がないので、消去速度が早く、製造時に段差が低
いため、工程難易度が少なく、低電圧を用いるため、周
辺回路の設計が簡便になり、チップサイズを小さくする
効果がある。
【図面の簡単な説明】
【図１】 この発明のフラッシュメモリセルの断面図で
ある。
ある。
【図２】 この発明のフラッシュメモリセルを利用した
セルアレイの構成レイアウト図である。
セルアレイの構成レイアウト図である。
【図３】 図２のセルアレイの等価回路図である。
【図４】 図３の回路について動作と各ラインへの印加
電圧の関係を示す対比図である。
電圧の関係を示す対比図である。
【図５】 この発明のフラッシュメモリセルの製造過程
におけるワードライン方向の断面図である。
におけるワードライン方向の断面図である。
【図６】 この発明のフラッシュメモリセルの製造過程
におけるワードライン方向の断面図である。
におけるワードライン方向の断面図である。
【図７】 この発明のフラッシュメモリセルの製造過程
におけるワードライン方向の断面図である。
におけるワードライン方向の断面図である。
【図８】 この発明のフラッシュメモリセルの製造過程
におけるワードライン方向の断面図である。
におけるワードライン方向の断面図である。
【図９】 この発明のフラッシュメモリセルの製造過程
におけるワードライン方向の断面図である。
におけるワードライン方向の断面図である。
【図１０】 この発明のフラッシュメモリセルの製造過
程におけるビットライン方向の断面図である。
程におけるビットライン方向の断面図である。
【図１１】 この発明のフラッシュメモリセルの製造過
程におけるビットライン方向の断面図である。
程におけるビットライン方向の断面図である。
【図１２】 この発明のフラッシュメモリセルの製造過
程におけるビットライン方向の断面図である。
程におけるビットライン方向の断面図である。
【図１３】 この発明のフラッシュメモリセルの製造過
程におけるビットライン方向の断面図である。
程におけるビットライン方向の断面図である。
【図１４】 この発明のフラッシュメモリセルの製造過
程におけるビットライン方向の断面図である。
程におけるビットライン方向の断面図である。
【図１５】 従来の積層型ゲート構造を有するフラッシ
ュメモリセルの断面図である。
ュメモリセルの断面図である。
【図１６】 従来のスプリットゲート構造を有するフラ
ッシュメモリセルの断面図である。
ッシュメモリセルの断面図である。
１１…ソース、１２…ドレイン、１３…絶縁膜、１４…
フローティングゲート、１５…コントロールゲート、２
１…ソース、２２…ドレイン、２３…フローティングゲ
ート、２４…コントロールゲート、２５…選択ゲート、
２６…絶縁膜、３１…Ｐ型ウェル、３２…ソース、３３
…ドレイン、３４…ＯＮＯ層、３５…プログラム／消去
ゲート、３６…シリコン酸化膜、３７…選択ゲート、４
２…ソースライン、４３…ドレインライン、４４…ＯＮ
Ｏ層、４５…プログラム／消去ゲート層、４７…選択ゲ
ート層、７１…Ｐ型ウェル、７３…ＯＮＯ膜、７４…ポ
リシリコン膜、７５…感光膜、７６…埋込Ｎ+ 領域、７
７…シリコン窒化膜、７８…ポリシリコン膜、８１…Ｐ
型ウェル、８２…フィールド酸化膜、８３…ＯＮＯ膜、
８４…ポリシリコン膜、８５…感光膜、８７…シリコン
窒化膜、８８…ポリシリコン膜
フローティングゲート、１５…コントロールゲート、２
１…ソース、２２…ドレイン、２３…フローティングゲ
ート、２４…コントロールゲート、２５…選択ゲート、
２６…絶縁膜、３１…Ｐ型ウェル、３２…ソース、３３
…ドレイン、３４…ＯＮＯ層、３５…プログラム／消去
ゲート、３６…シリコン酸化膜、３７…選択ゲート、４
２…ソースライン、４３…ドレインライン、４４…ＯＮ
Ｏ層、４５…プログラム／消去ゲート層、４７…選択ゲ
ート層、７１…Ｐ型ウェル、７３…ＯＮＯ膜、７４…ポ
リシリコン膜、７５…感光膜、７６…埋込Ｎ+ 領域、７
７…シリコン窒化膜、７８…ポリシリコン膜、８１…Ｐ
型ウェル、８２…フィールド酸化膜、８３…ＯＮＯ膜、
８４…ポリシリコン膜、８５…感光膜、８７…シリコン
窒化膜、８８…ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02 Ｈ０１Ｌ 21/318 Ｃ 27/115 Ｈ０１Ｌ 27/10 ４３４
Claims (7)
- 【請求項１】 基板上に所定のサイズに形成されて電荷
が捕捉および解放される複合構造絶縁膜と、 上記複合構造絶縁膜の一側端近傍の基板部分に形成され
たドレインと、 上記複合構造絶縁膜の他側端から所定間隔離れた基板部
分に形成されたソースと、 上記複合構造絶縁膜の上に形成されたプログラム／消去
制御ゲートと、 上記プログラム／消去制御ゲート、上記ソースおよび上
記ドレインを覆う層間絶縁膜と、 上記層間絶縁膜上に形成される選択ゲートとを含んで成
るフラッシュメモリセル。 - 【請求項２】 請求項１に記載のフラッシュメモリセル
であって、 上記複合構造絶縁膜は、ＯＮＯ（Oxide-Nitride-Oxid
e）膜であることを特徴とするもの。 - 【請求項３】 基板上に所定のサイズに形成されて電荷
が捕捉および解放される複合構造絶縁膜と、 上記複合構造絶縁膜の一側端近傍の基板部分に形成され
たドレインと、 上記複合構造絶縁膜の他側端から所定間隔離れた基板部
分に形成されたソースと、 上記複合構造絶縁膜の上に形成されたプログラム／消去
制御ゲートと、 上記プログラム／消去制御ゲート、上記ソースおよび上
記ドレインを覆う層間絶縁膜と、 上記層間絶縁膜上に形成される選択ゲートとを含んでな
るフラッシュメモリセルを複数個配列して成るアレイで
あって、 上記ドレインが複数のメモリセルに亘ってライン状でビ
ットラインを形成し、 上記ビットラインに平行な方向に上記ソースおよびプロ
グラム／消去制御ゲートが複数のメモリセルに亘ってそ
れぞれライン状でそれぞれソースラインおよびプログラ
ム／消去ゲートラインを形成し、 上記プログラム／消去制御ゲートラインの下部にセルご
とに断絶された上記複合構造絶縁膜を形成し、 上記選択ゲートが複数のセルに亘ってライン状でワード
ラインで形成してなることを特徴とするフラッシュメモ
リセルアレイ。 - 【請求項４】 基板上に複合構造絶縁膜をパターニング
する段階と、 上記複合構造絶縁膜の上に第一導電膜をパターニングす
る段階と、 上記複合構造絶縁膜の一側端近傍の基板部分および上記
複合構造絶縁膜の他側端から所定間隔離れた基板部分に
高濃度不純物イオン注入領域を形成する段階と、 以上の全体構造の上に層間絶縁膜を形成する段階と、 上記層間絶縁膜の上に第二導電膜をパターニングする段
階とを含んで成るフラッシュメモリセルの製造方法。 - 【請求項５】 請求項４に記載のフラッシュメモリセル
の製造方法であって、 上記複合構造絶縁膜をＯＮＯ（Oxide-Nitride-Oxide）
膜で形成することを特徴とする方法。 - 【請求項６】 請求項４に記載のフラッシュメモリセル
の製造方法であって、 上記第一導電膜と第二導電膜は、それぞれにポリシリコ
ン膜で形成することを特徴とする方法。 - 【請求項７】 請求項４に記載のフラッシュメモリセル
の製造方法であって、 上記層間絶縁膜を１０Ｖに対して絶縁特性を維持する厚
さに形成することを特徴とする方法。
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|---|---|---|---|
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| KR1994-16141 | 1994-07-06 |
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| Publication Number | Publication Date |
|---|---|
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| JP2989760B2 JP2989760B2 (ja) | 1999-12-13 |
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-
1995
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- 1995-07-06 JP JP17116395A patent/JP2989760B2/ja not_active Expired - Fee Related
- 1995-07-06 DE DE19524665A patent/DE19524665C2/de not_active Expired - Fee Related
- 1995-07-06 US US08/499,082 patent/US5763308A/en not_active Expired - Lifetime
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Also Published As
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| KR960006097A (ko) | 1996-02-23 |
| CN1115098A (zh) | 1996-01-17 |
| US5763308A (en) | 1998-06-09 |
| JP2989760B2 (ja) | 1999-12-13 |
| CN1116681C (zh) | 2003-07-30 |
| DE19524665A1 (de) | 1996-01-11 |
| DE19524665C2 (de) | 2002-06-13 |
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