WO2004023385A1 - 半導体処理装置及びｉｃカード - Google Patents

半導体処理装置及びｉｃカード Download PDF

Info

Publication number
WO2004023385A1
WO2004023385A1 PCT/JP2002/008757 JP0208757W WO2004023385A1 WO 2004023385 A1 WO2004023385 A1 WO 2004023385A1 JP 0208757 W JP0208757 W JP 0208757W WO 2004023385 A1 WO2004023385 A1 WO 2004023385A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory
data
nonvolatile memory
memory cell
data length
Prior art date
Application number
PCT/JP2002/008757
Other languages
English (en)
French (fr)
Inventor
Masatoshi Takahashi
Takanori Yamazoe
Kozo Katayama
Toshihiro Tanaka
Yutaka Shinagawa
Hiroshi Watase
Takeo Kanai
Nobutaka Nagasaki
Original Assignee
Renesas Technology Corp.
Hitachi Ulsi Systems Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp., Hitachi Ulsi Systems Co., Ltd. filed Critical Renesas Technology Corp.
Priority to PCT/JP2002/008757 priority Critical patent/WO2004023385A1/ja
Priority to JP2004534032A priority patent/JP4177329B2/ja
Priority to US10/521,553 priority patent/US8050085B2/en
Priority to TW091122769A priority patent/TW594724B/zh
Publication of WO2004023385A1 publication Critical patent/WO2004023385A1/ja

Links

Classifications

    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
    • G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q20/00—Payment architectures, schemes or protocols
    • G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
    • G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
    • G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q20/00—Payment architectures, schemes or protocols
    • G06Q20/38—Payment protocols; Details thereof
    • G06Q20/40—Authorisation, e.g. identification of payer or payee, verification of customer or shop credentials; Review and approval of payers, e.g. check credit lines or negative lists
    • G06Q20/409—Device specific authentication in transaction processing
    • G06Q20/4097—Device specific authentication in transaction processing using mutual authentication between devices and transaction partners
    • G06Q20/40975—Device specific authentication in transaction processing using mutual authentication between devices and transaction partners using encryption therefor
    • G—PHYSICS
    • G07—CHECKING-DEVICES
    • G07F—COIN-FREED OR LIKE APPARATUS
    • G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
    • G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/0806—Details of the card
    • G07F7/0833—Card having specific functional components
    • G07F7/084—Additional components relating to data transfer and storing, e.g. error detection, self-diagnosis
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Definitions

  • the present invention relates to a semiconductor processing device and an IC card, such as an IC power microcomputer, and is effective when applied to, for example, an IC power microcomputer having an electrically rewritable nonvolatile memory.
  • an IC power microcomputer having an electrically rewritable nonvolatile memory.
  • a so-called flash memory or CPU that enables writing and erasing in relatively large units, such as batch erasing in units of memory blocks and page writing in units of lead lines.
  • An EEPROM Electrically Erasable and Programmable Read Only Memory
  • a microcomputer for on-chip the EEPROM and a microcomputer for on-chip the flash memory are provided.
  • Japanese Patent Publication No. Sho 63-2666698 is an example of a literature describing the former microcomputer.
  • Japanese Patent Publication No. 05-2666219 is disclosed.
  • the operation program of the CPU is provided by an on-chip mask ROM, and when a new program is developed, it is provided by a mask ROM. It takes time for system debugging of the program to be performed, which prevents TAT (Turn Around Time) from being shortened.
  • the unit of the erasing process does not match the data processing unit of the CPU. For example, it is difficult to rewrite data by transferring data in units of flash memory to the flash memory using a data transfer instruction of CPU.
  • An object of the present invention is to provide a semiconductor processing device capable of realizing a large capacity and a small size of an on-chip nonvolatile memory used for data storage and programs, and further provide an IC card.
  • Another object of the present invention is to improve the reliability of information storage for required information when using an on-chip nonvolatile memory for storing data and programs, and to realize a miniaturized semiconductor processing apparatus. To provide an IC card.
  • the semiconductor processing device has a first nonvolatile memory in which storage information is erased in a first data length unit and a second nonvolatile memory in which storage information is erased in a second data length unit. It has a nonvolatile memory and a central processing unit, and can input and output encrypted data with the outside.
  • the first non-volatile memory is used for storing an encryption key used for the encryption of the data.
  • the second non-volatile memory is used for storing a program to be processed by the central processing unit.
  • the non-volatile memory used for storing the program and the storage of the encryption key are separated, and the length of time for erasing the storage information for each non-volatile memory is specified separately.
  • the stored information can be erased in accordance with the required processing unit data length (for example, 8 bits). Erasing can be performed.
  • a switch element for separating a memory cell for each data length of the processing unit is unnecessary for the second nonvolatile memory for storing a program.
  • the circuit scale of the second non-volatile memory requiring a large capacity for storing programs can be reduced.
  • the non-volatile memory on-chip in the semiconductor processing device can be made smaller and the storage capacity can be increased accordingly.
  • the first non-volatile memory can be used for storing information of a first data length used for further specifying an individual.
  • the first data length is shorter than the second data length.
  • the semiconductor processing apparatus has a terminal used for input / output with an external device, and the program is connected to the external device via the terminal. And stored in the second nonvolatile memory. The program can be easily stored through the terminal.
  • the central processing unit can access the first nonvolatile memory and the second nonvolatile memory in parallel.
  • the first nonvolatile memory has a memory array unit composed of a plurality of memory cells and a control unit that controls access to a selected memory cell
  • the second nonvolatile memory includes a plurality of memory cells.
  • a control unit for controlling access to a selected memory cell wherein the control unit controls the first nonvolatile memory and the second nonvolatile memory. Should be common at least in some parts.
  • a part of the common control unit is an amplifier circuit used to amplify a read signal when reading data from a memory cell. Also, a part of the common control unit is a voltage generation circuit that generates a voltage applied to the memory cell when accessing the memory cell. A part of the common control unit is a decoder circuit that selects a memory cell when accessing the memory cell. When a common decoder circuit is used, it is desirable that the memory cells in both nonvolatile memories have the same circuit configuration. The pitch of the memory cells becomes equal, and the wiring pitch of the signal lines for selecting the memory cells can be made the same between both nonvolatile memories.
  • the IC card according to the present invention includes a first nonvolatile memory in which storage information is erased in a first data length unit, and a storage information in a second data length unit.
  • a second nonvolatile memory to be erased, a central processing unit, and terminals for performing input and output of data with the outside are sealed in a synthetic resin. Input / output of encrypted data is performed with the external unit.
  • the first nonvolatile memory is used for storing an encryption key used for encrypting the data.
  • the second nonvolatile memory is used to store a program to be processed by the central processing unit.
  • the nonvolatile memory on-chip in the semiconductor processing device can be downsized, and the storage capacity can be increased accordingly. Becomes possible.
  • an antenna for input / output between the outside and the outside may be mounted on the IC card.
  • the central processing unit, the first nonvolatile memory, and the second nonvolatile memory may be formed on a single semiconductor substrate. Further, the central processing unit and the first nonvolatile memory may be formed on a first semiconductor substrate, and the second nonvolatile memory may be formed on a second semiconductor substrate.
  • a nitride film may be used for a memory cell for storing data.
  • the nitride film is an insulating film having a property of trapping electric charge, and has an excellent retention performance of stored information as compared with a case where a conductor floating gate is used. It does not prevent using a floating gate for the memory cell of the nonvolatile memory.
  • a semiconductor processing device includes a first nonvolatile memory in which storage information is erased in a first data length unit and a storage information erase in a second data length unit.
  • Each of the first nonvolatile memory and the second nonvolatile memory has a plurality of memory cells. Each memory cell has a source region, a drain region, and a channel region between the source region and the drain region.
  • a data storage insulating layer and a first gate are disposed above the channel region via an insulating layer. And a second gate on the top of the overnight storage insulating layer.
  • Each of the first nonvolatile memory and the second nonvolatile memory has a plurality of first lead lines, and the first nonvolatile memory is used to erase stored information in the first nonvolatile memory.
  • the corresponding memory cell is connected to the first non-volatile memory, and when the stored information is erased in the second nonvolatile memory, the corresponding memory cell is connected to the first non-volatile memory.
  • the number of memory cells connected to the first word line is smaller than the number of memory cells connected to the first word line in the second nonvolatile memory. According to this, the data length of the erase unit of the stored information for the first nonvolatile memory is shorter than the data length of the erase unit of the stored information for the second nonvolatile memory.
  • the nonvolatile memory used to store the program and the data to be stored is separated, and the unit data length for erasing the stored information in each nonvolatile memory is separately specified.
  • the efficiency of erasing stored information before writing data can be made more efficient, and the erasing of stored information can be performed in accordance with the required processing unit data length in the processing of writing the encryption key used in the arithmetic processing of the CPU. Can do it.
  • a switch element that separates memory cells for each data length of the required processing unit is not required for the second nonvolatile memory for storing programs. In this regard, the circuit scale of the second non-volatile memory which requires a large capacity for storing programs can be reduced.
  • the size of the nonvolatile memory on-chip in the semiconductor processing device can be reduced.
  • the storage capacity can be increased.
  • the data storage insulating layer is used for the memory cells of both nonvolatile memories, the storage information retention performance is excellent, and the hot electrons generated by the current controlled by the first gate are provided in the data storage insulating layer.
  • Writing can also be performed by implantation.
  • the semiconductor device has the same number of second gate lines as the first gate line, and the first gate line is connected to the second gate of each memory cell, and The 2nd line is connected to the first gate of each memory cell.
  • a switch element for enabling connection of a second gate of some memory cells to be erased of stored information to a first word line. Having.
  • This switch element realizes a switch for separating memory cells in units of data length for erasing stored information.
  • the switch element is a MOS transistor of the same conductivity type as the nonvolatile memory cell. If the conductivity type is different, the switch element must be formed in the cell region, so that the area occupied by the chip increases.
  • the semiconductor processing apparatus of the present invention includes a first nonvolatile memory in which storage information is erased in units of a first data length, and an erasure of storage information in units of a second data length. It has a second non-volatile memory to be performed, a central processing unit, and an external interface circuit.
  • the first non-volatile memory is used for storing data
  • the second non-volatile memory is used for storing a program to be processed by the central processing unit
  • the first data length is used for storing the first data. Less than 2 data lengths.
  • the nonvolatile memory that is on-chip in the semiconductor processing device can be downsized. The storage capacity can be increased.
  • the nonvolatile memory cell includes a semiconductor substrate having a source region, a drain region, and a channel region sandwiched between the source region and the drain region.
  • a control gate electrode disposed via a first insulating film and a memory gate electrode disposed via a second insulating film and a charge storage insulating film and electrically separated from the control gate electrode.
  • a gate withstand voltage of the control gate electrode is lower than a gate withstand voltage of the memory gate electrode.
  • the gate breakdown voltage of the control gate electrode is equal to the gate breakdown voltage of the MOS transistor included in the CPU.
  • Gm mutant conductance
  • a relatively high threshold voltage as viewed from the memory gate of the nonvolatile memory cell, for example, a high voltage is applied to the memory gate electrode, the control gate electrode side is turned on, and the source line is connected to the bit line. A current may be caused to flow, and the electron generated near the charge storage region on the control gate electrode side may be held in the charge storage region.
  • a relatively low threshold voltage for example, apply a high voltage to the memory gate electrode, turn on the control gate electrode side, and connect the bit line connection electrode and source line connection electrode to the circuit. Electrons held in the charge storage region may be discharged to the memory gate electrode with the ground potential.
  • an operation of setting a relatively low threshold voltage or a relatively high threshold voltage to the nonvolatile memory cell does not apply a high voltage to the control gate control line / the bit line. It is possible to realize it. This ensures that the gate breakdown voltage on the control gate electrode side can be relatively low.
  • the first non-volatile memory retains information in memory cells in which storage information has been erased in first data length units in first data length units.
  • the second non-volatile memory retains information in memory cells in which storage information has been erased in units of the second data length, in units shorter than the second data length.
  • an IC card including a first non-volatile memory in which storage information is erased in units of a first data length and an erasure of storage information in units of a second data length.
  • the first nonvolatile memory is used for storing data.
  • the second nonvolatile memory is used for storing a program to be processed by the central processing unit.
  • the first data length is shorter than the second data length.
  • An antenna for inputting / outputting data to / from the outside may be provided together with or instead of the terminal for inputting / outputting data to / from the outside.
  • a memory cell structure including the selection transistor section and the memory cell transistor section and having a withstand voltage of the select transistor section lower than that of the memory cell transistor section may be adopted.
  • a semiconductor processing apparatus is configured in the same manner as described above mainly with the first nonvolatile memory and the second nonvolatile memory omitting the CPU.
  • FIG. 1 shows a microcombination which is an example of a semiconductor processing apparatus according to the present invention.
  • FIG. 3 is a block diagram of the evening.
  • FIG. 2 is a block diagram showing another example of a microcomputer.
  • FIG. 3 is a vertical cross-sectional view illustrating the structure of a nonvolatile memory cell employed in the EEPROM and flash memory.
  • FIG. 4 is an explanatory diagram exemplifying a voltage application mode in a memory cell read, write, and erase process.
  • FIG. 5 is an explanatory diagram illustrating threshold voltage characteristics of a memory cell.
  • FIG. 6 is a circuit diagram showing an example of an erase processing state of a memory array when byte division is not employed unlike a flash memory.
  • FIG. 7 is a circuit diagram showing an example of a write processing state in the memory array of FIG.
  • FIG. 8 is a circuit diagram showing an example of an erase processing state of a memory array when byte division is adopted as in EEPROM.
  • FIG. 9 is a circuit diagram showing an example of a write processing state in the memory array of FIG.
  • FIG. 10 is a circuit diagram illustrating a read operation state in the memory array of FIG.
  • FIG. 11 is a plan layout diagram of a device structure at a byte boundary where a byte selection transistor is arranged in a memory array using a pMOS transistor as the byte selection transistor Tij described in FIG. o
  • FIG. 12 is a sectional view taken along the line AA ′ of FIG.
  • FIG. 13 is a circuit diagram showing an example of an erase processing state of a memory array when an nMOS transistor is employed as a byte selection transistor.
  • Fig. 14 shows an example of the write processing state in the memory array of Fig. 13. It is a circuit diagram shown.
  • FIG. 15 is a circuit diagram illustrating a read operation state in the memory array of FIG.
  • FIG. 16 is a circuit diagram showing an example of a state of a memory array when a byte select transistor is provided on a source line side, in an erase processing state.
  • FIG. 17 is a circuit diagram illustrating a write processing state in the memory array of FIG.
  • FIG. 18 is a circuit diagram showing a read operation state in the memory array of FIG.
  • FIG. 19 is a plane layout diagram of a device structure at a byte boundary where a byte selection transistor is arranged in the memory array of FIG.
  • FIG. 20 is a circuit diagram showing an example of an erase operation state of a memory array in which a select transistor is provided on a common source line side of all memory cells.
  • FIG. 21 is a circuit diagram illustrating a write processing state in byte units in the memory array of FIG.
  • FIG. 22 is a circuit diagram illustrating a read operation state in units of bits in the memory array of FIG.
  • FIG. 23 is a plane layout diagram of a device structure in the memory array of FIG.
  • FIG. 24 is a block diagram of a nonvolatile memory module.
  • FIG. 25 is a block diagram illustrating a flash memory.
  • FIG. 26 is a block diagram illustrating EEPPR0M.
  • FIG. 27 is a block diagram illustrating a write / read circuit.
  • FIG. 28 is a circuit diagram showing an example of a sense amplifier and a write current source. is there.
  • FIG. 29 is a circuit diagram showing another example of the sense amplifier and the write current source.
  • FIG. 30 is a flowchart showing a parallel writing process of the flash memory and the EEPROM.
  • FIG. 31 is a flowchart showing the parallel write processing and read operation of the flash memory and the EEPROM.
  • FIG. 32 is a flowchart showing a parallel erase process and read operation of the flash memory and the EEPROM.
  • FIG. 33 is an explanatory diagram exemplifying the main access specifications of the flash memory and the EEPROM in the processing of the flowcharts of FIGS. 30 to 32.
  • FIG. 34 is a circuit diagram showing another example of the write / read circuit.
  • FIG. 35 is a circuit diagram showing still another example of the write / read circuit.
  • FIG. 36 is a circuit diagram showing an example of a memory cell selection method in the flash memory having the folded bit line structure of FIG.
  • FIG. 37 is a block diagram showing another example of the nonvolatile memory module.
  • FIG. 38 is an explanatory diagram exemplifying the matching of the EEPROM and flash memory in the address space of the CPU.
  • FIG. 39 is an explanatory diagram showing a first example of an erasing method by a CPU.
  • FIG. 40 is an explanatory diagram showing a second example of the erasing method by the CPU.
  • FIG. 41 is an explanatory diagram showing a third example of the erasing method by the CPU.
  • FIG. 42 is an explanatory diagram showing a first example of a writing method by the CPU.
  • FIG. 43 is an explanatory diagram showing a second example of the writing method by the CPU. ⁇
  • FIG. 44 is an explanatory diagram showing a third example of the writing method by the CPU.
  • FIG. 45 is a plan view illustrating the appearance of an IC card of a contact interface type.
  • FIG. 46 is a plan view showing an example of the appearance of an IC card of a non-contact interface type.
  • FIG. 1 illustrates a micro computer as an example of a semiconductor processing apparatus according to the present invention.
  • the microcomputer 1 shown in FIG. 1 is a micro-computer called a so-called IC card microcomputer.
  • the microcomputer 1 shown in FIG. 1 is formed on a single semiconductor substrate or semiconductor chip such as a single crystal silicon by a semiconductor integrated circuit manufacturing technique such as CMS.
  • Microcomputer 1 CPU 2, RAM (random access memory) 4, memory 5, nonvolatile memory module 6, coprocessor 7, clock generation circuit 9, system control logic 11, input / output ports It has a port (I / O port) 12, a data bus 13 and an address bus 14.
  • the nonvolatile memory module 6 is used to store an operation program of the CPU 2 and data.
  • the RAM 4 is used as a temporary storage area or a temporary storage area for the CPU 2 and is composed of, for example, an SRAM (a static random access memory) or a DRAM (a dynamic random access memory). .
  • the CPU 2 is a non-volatile memory
  • the instruction is fetched from the module 6, the fetched instruction is decoded, and the operand fetch data is calculated based on the decoded result.
  • the coprocessor 7 is a processor unit that performs, for example, the RSA or the remainder multiplication process in the elliptic curve cryptographic operation in place of the CPU 2.
  • the I / O port 12 has 2-bit input / output pins I / O 1 and I / O 2, and is used for both input / output and external interrupt signal input.
  • I / O port 12 is coupled to bus 13 Isseki de, the CPU 2 to Isseki de bus 13, RAM 4, timer 5, c micro nonvolatile memory module 6, ⁇ Pi coprocessor 7 is connected
  • the CPU 2 is a bus master module, and can output an address signal to an address bus 14 connected to the RAM 4, the timer 5, the nonvolatile memory module 6, and the coprocessor 7.
  • the system control logic 11 controls the operation mode of the microcomputer unit 1 and interrupts, and has a random number generation logic used for generating an encryption key.
  • RES / is a reset signal for micro combination 1.
  • the microcomputer 1 When the reset operation is instructed by the reset signal RES /, the microcomputer 1 is internally initialized, and the CPU 2 starts executing instructions from the start address of the program of the nonvolatile memory module 6.
  • the clock generation circuit 9 receives the external clock signal CLK and generates an internal clock signal CK.
  • the microcomputer 1 operates synchronously with the internal clock signal CK.
  • the CPU 2 is a so-called 32-bit CPU, which is capable of performing arithmetic processing in 32-bit (word) units. Although not shown, a 32-bit general-purpose register and a 32-bit register are used.
  • the data bus 13 is a 32-bit arithmetic logic unit. Therefore, most of the data transfer instructions and operation instructions included in the instruction set of CPU2 can process data in 32-bit units. .
  • the non-volatile memory module 6 includes, but is not limited to, an EEPROM 21 and a flash memory 22 which can be electrically erased and written, respectively.
  • the erasing process is one method of erasing stored information held by a memory cell, and means, for example, a process of lowering a threshold voltage of a memory cell.
  • a state in which the threshold voltage of the memory cell realized by this processing is low is called an erased state.
  • the writing process is one method for holding information in a memory cell, and means, for example, a process of increasing a threshold voltage of a memory cell.
  • a state in which the threshold voltage of the memory cell realized by this processing is high is called a write state.
  • EEPR 0 M 21 is an example of a first nonvolatile memory in which stored information is erased in units of a first data length.Erase processing is enabled in units of 8 bits, for example, and writing and reading are performed in units of 8 bits.
  • the flash memory 22 is an example of a second nonvolatile memory in which stored information is erased in units of a second data length, and writing is performed in units of a pad line such as 124 bits. In other words, page erasing is performed in units of blocks using one or more read lines, and reading is performed in units of 32 bits.
  • the EEPROM 21 is used as an area for storing data of a predetermined arithmetic processing unit, such as an encryption key used for encrypting input / output data and ID information used for identifying an individual.
  • the predetermined arithmetic processing unit is, for example, 8 bits (1 byte).
  • the flash memory 22 is used for storing programs to be processed by the CPU 2. For example, it stores virtual machine language programs, encryption programs, and decryption programs.
  • Non-volatile memory used to store programs and data such as encryption keys is divided into EEPROM 21 and flash memory 22, and the data length of the unit of erasure of stored information for each non-volatile memory is specified separately. Erasure of stored information prior to program write processing In the process of writing the encryption key and the like used in the arithmetic processing of the CPU 2, the stored information can be erased in accordance with the required data processing unit data length (for example, 8 bits).
  • the switch element for separating the memory cells for every eight-bit data length is unnecessary in the flash memory 22 for storing the program. In this regard, the circuit size of the flash memory 22 requiring a large capacity for storing programs can be reduced.
  • the nonvolatile memory module 6 on-chip in the microcomputer can be downsized, and the storage capacity can be increased accordingly.
  • information input / output with the outside and the operation power supply are performed through external terminals such as electrode pads (not shown).
  • Fig. 2 shows another example of Microcomputer Night1.
  • the microcomputer 1 shown in the figure differs from the microcomputer shown in FIG. 1 in the external interface means. That is, the microcomputer of FIG. 2 includes a high-frequency unit 15 having antenna terminals TML 1 and TML 2 connectable to an antenna not shown.
  • the high-frequency unit 15 outputs a power supply voltage Vcc using an induction current generated by the antenna traversing a predetermined radio wave (for example, a microwave) as an operation power supply, generates a reset signal RES and a quick signal CK, Information is input and output from the antenna in a non-contact manner.
  • a predetermined radio wave for example, a microwave
  • the I / O port exchanges information to be input and output with the RF unit 15.
  • Non-volatile memory cell >>
  • FIG. 3 illustrates the structure of a nonvolatile memory cell employed in the EE PROM 21 and the flash memory 22 by a vertical cross section.
  • the same nonvolatile memory cell is used for the EEPROM 21 and the flash memory 22.
  • Non-volatile memory cell exemplified in Fig. 3 (also simply referred to as memory cell)
  • the MC has, in a p-type cell region 25 provided on a silicon substrate, a MOS-type memory transistor section 26 for storing information and a MOS-type select transistor section 27 for selecting the memory transistor section 26.
  • the memory transistor section 26 includes an n-type diffusion layer (n-type impurity region) 30 as a source line connection electrode connected to the source line, a charge storage insulating film (for example, a silicon nitride film) 31, a charge storage insulating film 31 It has insulating films (for example, silicon oxide films) 32 and 33 disposed above and below, and a memory gate electrode (for example, an n-type polysilicon layer) 34 for applying a high voltage at the time of writing processing and erasing processing.
  • n-type diffusion layer for example, a silicon nitride film
  • a charge storage insulating film 31 It has insulating films (for example, silicon oxide films) 32 and 33 disposed above and below, and a memory gate electrode (for example, an n-type polysilicon layer) 34 for applying a high voltage at the time of writing processing and erasing processing.
  • the select transistor section 27 includes an n-type diffusion layer (n-type impurity region) 35 as a bit line connection electrode connected to a bit line, a gate insulating film (for example, a silicon oxide film) 36, and a control gate electrode (eg, For example, an n-type polysilicon layer) 37 and an insulating film (for example, a silicon oxide film) 38 for insulating the control gate electrode 37 and the memory gate electrode 14 are provided.
  • the charge storage insulating film 31 of the memory transistor unit 26, the insulating films 32 and 33 disposed on the front and back surfaces thereof (together, a memory gate insulating film having an ONO (oxide film / nitride film-oxide film) structure) and Tm, the thickness of the gate insulating film 36 of the control gate electrode 37 is tc, and the thickness of the insulating film 38 between the control gate electrode 37 and the charge storage insulating film 31 is ti. Then, the relationship of tc and tm ⁇ ti is realized. From this relationship of the insulating film thickness, the gate withstand voltage of the selection transistor section 27 is made lower than the gate withstand voltage of the memory transistor section 26.
  • ONO oxide film / nitride film-oxide film
  • the diffusion layer 35 The word “source” described in the portion of the diffusion layer 30 that functions as an electrode means that the diffusion layer 30 functions as a source electrode of a transistor in a data read operation. In the erasing process and the writing process, the functions of the drain electrode and the source electrode may be interchanged with the notation of drain (source) and source (source).
  • FIG. 4 exemplifies voltage application modes in the read, write and erase processes of the memory cell MC.
  • the example shown here is for a memory cell manufactured with the 0.18 m process rule.
  • the memory gate voltage VMG is set to 10 V
  • the source line voltage VS is set to 6 V
  • the control gate voltage VCG is set to 1.5 V.
  • the write state selection bit line potential is set to 0.
  • the diffusion layer 30 functions as a drain and the diffusion layer 35 functions as a source for the n-channel type memory cell.
  • This writing process is a source injection of hot electrons.
  • the channel located immediately below the charge storage insulating film 31 is near the control gate electrode 37. Up to 6 V, whereas the channel immediately below the control gate electrode 37 is about 0.8 V. This allows the charge accumulation on the boundary between both channels, that is, the control gate electrode 37 side. A sharp electric field (sudden electric field) is formed immediately below the conductive insulating film 31. A hot electron is generated by this sudden electric field and is stored in the charge storage insulating film 31. Since the channel immediately below the control gate electrode 37 is about 0.8 V, the insulating film 32 of the control gate electrode 37 can be used with most MOS transistors for logic operation that do not require high withstand voltage such as logic circuits. The same or similar thin film is acceptable.
  • the channel immediately below the control gate electrode 37 does not become 6 V in the write process is that the high concentration impurity region, for example, between the bit line connection electrode 35 and the source line connection electrode 30 formed in the cell region 25. This is because no diffusion layer is formed.
  • the series connection node of both transistors is a diffusion region (source / drain region) common to both.
  • a high voltage of 12 V is applied to the memory gate voltage VMG and the charge is stored in the charge storage insulating film 31 Electrons are tunneled to the memory gate electrode 34. At this time, the diffusion layer 30 Set to the circuit ground potential (0 V). At this time, the selection transistor section 27 may be turned on.
  • the voltage VCG of the control gate 37 and the voltage VD of the bit line do not need to be high. This guarantees that the gate breakdown voltage of the selection transistor section 37 may be relatively low.
  • the memory transistor section 26 in the erased state where the threshold voltage is lowered is a depression type
  • the memory transistor section 2 in the written state where the threshold voltage is raised. 7 is considered to be the Enhancement type.
  • the memory gate electrode 34 in the read operation may be set to the circuit ground voltage (0 V).
  • a power supply voltage 1.5 V
  • the power supply voltage is applied to the memory gate electrode 34 during the read operation.
  • the source line voltage VS and the memory gate voltage VMG are set to 0 V, and the control gate voltage V cg of the memory cell to be read selected is set.
  • the selection level should be 1.5 V.
  • the initial state of the bit line potential VD is a precharge level of 1.5 V.
  • FIG. 6 shows an example of the state of the memory array when the byte division is not adopted unlike the flash memory, with the erase processing state as an example.
  • the memory gate electrode (34) of the memory cell MC is connected to the memory gate control lines MG0 and MG1 in units of rows, and the control gate electrode (37) of the memory cell MC is connected to the control gate control lines CG0 and CGI in units of rows. Connected to.
  • the source line connection electrodes (30) of the memory cells MC for two rows are connected to the common source line SL0, and the bit line connection electrodes (35) of the memory cells MC correspond to the corresponding bit lines b0 to b0 for each column. b Connect to 3.
  • the memory cell MC has a memory gate electrode (34) on the common source line SL0 side and a control gate electrode (37) on the bit lines b0 to b3 side.
  • a high voltage (12 V) is applied to the memory gate control line MG1
  • the bit lines b0 to b3 are set to the circuit ground potential (0 V)
  • the electrons stored in the storage insulating film (silicon nitride film) 31 are drawn out to the memory gate electrode MG1.
  • the erasing process can be performed for each memory gate control line.
  • one row of memory cells sharing the memory gate control line MG1 is erased collectively.
  • a high voltage (10 V) is applied to the memory gate control line MG 1 to make the selection transistor section (27) conductive (control gate control line CG 1 -select level (1. 5 V)), and then apply a high voltage (6 V) to the common source line SL0.
  • a predetermined channel current flows from the write current source to the write state select bit line, and the source side hot-elect port A write state is achieved by ion implantation. Apply 1.5 V to the write state unselected bit line to prevent transition to the write state.
  • the write current source is shown as Is.
  • the oxide film thickness of the control gate electrode can be reduced, and the current drive capability can be increased. Therefore, the read operation is sped up.
  • FIG. 8 shows an example of the state of the memory array when the byte division is adopted as in the case of the EE PROM, with the erase processing state as an example.
  • the basic configuration of the memory array is the same as in Fig. 6.
  • the memory gate electrode (34) of the memory cell MC is connected to the memory gate control line MGi via the byte selection transistor T ij (i, j are integers) for each byte.
  • the difference is that they are configured to connect.
  • the switch control signal of the byte selection transistor T ij is given by a byte selection control line B Sj for each byte column of the memory cell.
  • a p-channel MOS transistor (pM) is connected to the memory gate control line MG i so that the positive voltage applied to the memory gate control line MG i does not cause a voltage drop at the byte select transistor T ij. ⁇ S transistor).
  • the two memory cells are one-byte memory cells.
  • the bit lines are shown as b j0 and b j1.
  • the erasing process is performed in byte units. For example, one byte selected by the byte selection transistor T10 is to be erased. At this time, The byte selection control line BS0 of the selected byte is set to 0 V, and the byte selection control line BS1 of the unselected byte is set to 12 V. The memory gate control line MG0 of the unselected word is set to 0 V, and the memory gate control line MG1 of the selected word is set to 12 V. As a result, the byte select transistor T10 is turned on, an erase voltage of 12 V is applied to the memory gate electrode (34) of the memory cell of the selected byte, and the threshold voltage of the memory cell of the selected byte is lowered. , It is erased.
  • FIG. 9 illustrates a write processing state in the memory array employing the byte division shown in FIG.
  • one byte selected by the byte selection transistor T10 is shown as a write processing target.
  • the byte selection control line BS 0 of the selected byte is set to 0 V
  • the byte selection control line BS 1 of the non-selected byte is set to 10 V.
  • the memory gate control line MG0 of the unselected word is set to 0 V and the memory gate control line MG1 of the selected word is set to 10 V
  • the byte selection transistor T10 conducts, and the memory cell of the selected byte is turned on. 10 V is applied to the memory gate electrode (34).
  • 0 V is applied to the control gate control line CG0 of the non-selected mode
  • 1.5 V is applied to the control gate control line CG1 of the selected mode
  • 6 V is applied to the source line SL0 of the selected word.
  • the current source Is is connected to the bit line bOO of the write state selection bit
  • 1.5 V is applied to the bit line b01 of the write state non-selection bit.
  • the selection transistor section 27 of the write state selection bit (write selection memory cell) is turned on, and the channel current flows through the constant current source Is, and the charge is supplied from the source side (the bit line connection electrode 35 side). Hot carriers are injected into the storable insulating film 31 to increase the threshold value of the write state selection memory cell, and the write state is set.
  • the source line connection electrode of the write state unselected byte is Is applied with a higher voltage (6 V) than the source line SL 0, but the stored charge in the memory cell is in the charge storage insulating film (silicon nitride film) 31 on the control gate electrode 37 side, so the disturbance Can be suppressed.
  • FIG. 10 illustrates a read operation state in the memory array employing the byte division shown in FIG.
  • one byte selected by the byte selection transistor T10 is shown as a read target.
  • the bit lines bOO and bOL of the read select byte are precharged to 1.5 V, and the control gate control line CG1 of the selected word is set to 1.5 V, and the read select byte
  • the selected transistor 27 in the memory cell is turned on.
  • the potential of the bit line is detected by a sense amplifier (not shown).
  • the memory gate electrode (34) extending in the word line direction is connected to the byte selection transistor T ij ( (i, j are integers) to connect to the memory gate control line MGi, and apply a high write voltage or a high erase voltage to the memory gate electrode (34) via the byte select transistor T ij.
  • the erasing process and the writing process can be performed in byte units.
  • a high writing voltage or a high erasing voltage is applied only to the memory gate electrode (34) of the selected byte, so that no disturb is applied to the non-selected bytes.
  • the byte selection transistor T ij described in FIG. FIG. 12 shows a plane layout of a device structure at a byte boundary where a byte selection transistor is arranged in a memory array using MOS transistors.
  • FIG. 12 shows a cross section taken along line AA of FIG. It is.
  • the byte select transistor T ij is a pMOS transistor and is not connected to a memory cell. Since the electric types are different, they are formed in an n-type well region (N we 11). The memory cell is formed in the p-type well region (P we 11), and both regions must be electrically separated from each other by the isolation region, and the n-type well region (N we 11). Requires a relatively large area.
  • FIG. 13 shows an example of the state of the memory array when the n-channel MOS transistor (nMOS transistor) is used for the byte selection transistor, with the erase processing state as an example.
  • the basic configuration of the memory array is the same as that of FIG. 8, except that an nMOS transistor is used as the byte selection transistor Tij.
  • FIG. 14 illustrates a write processing state in a memory array employing the byte division shown in FIG.
  • FIG. 15 illustrates a read operation state in the memory array adopting the byte division of FIG.
  • the operation target is, for example, one byte selected by the byte selection transistor T10.
  • a high voltage (boosted voltage) at the time of erasing processing and writing processing is set high in order to compensate for a voltage drop due to the transistor Tij.
  • the voltage applied to the memory gate control line MG1 is set as high as 13 V as illustrated in FIG. 13, and accordingly, the voltage applied to the byte selection control line BS0 is The voltage is also set high at 13V.
  • the voltage applied to the memory gate control line MG1 is set as high as 11 V as illustrated in FIG. 14, and the voltage applied to the byte selection control line BS0 is correspondingly set. Is also set high to 11 V.
  • the voltage applied to the memory gate electrode of the memory cell can be easily reduced to 0 V by turning on the byte selection transistor Tij.
  • the voltage applied to the selected byte on the byte selection control line BS0 only needs to be a power supply voltage such as 1.5 V.
  • the byte selection transistor T ij is an nMOS transistor, it is not necessary to form an N-pole region in the byte boundary region. This makes it possible to reduce the size of the memory array.
  • FIG. 16 shows an example of the state of the memory array when the byte select transistor is provided on the source line side, in an erasing state. While the above-described byte division has a configuration in which the memory gate electrode is separated from the memory gate control line for each byte, here, the source line connection electrode can be separated from the source line for each byte.
  • a source line SLj is provided for each byte column of the memory cell, and a byte is provided between the source line connection electrode (30) of the memory cell and the corresponding source line for each byte.
  • the selection transistor T ij is inserted.
  • the switch control signal of the byte selection transistor T ij is given on a byte-based byte selection control line B Si.
  • the erasing process is performed in byte units. For example, one byte selected by the byte selection transistor T10 is to be erased. At this time, the memory gate control line MG 1 of the selected mode is set to 12 V, and the memory gate control line MG 0 of the non-selected mode is set to 0 V. The byte select control line BS 1 of the selected word is set to 12 V to turn on the byte select transistor T 1 j, and the byte select control line BS 0 of the non-selected mode is set to 12 V for the byte select transistor T 0. Make j non-conductive.
  • the ground voltage OV of the circuit is applied to the source line SL 0 and the bit line b 0 j of the selected byte, and the erasure suppression voltage 12 V is applied to the source line SL 1 and the bit line b 1 j of the non-selected byte. Is applied.
  • the memory cell of the selected byte of the selected word is erased by applying a high voltage between the gate and the substrate. Unselected memory cells on the selected word do not have a high voltage applied between the gate and the substrate and are not erased.
  • Figure 17 shows a memory with a byte selection transistor on the source line side.
  • a write processing state in the array is illustrated.
  • one byte selected by the byte selection transistor T10 is shown as a write processing target.
  • the memory gate control line MG 1 of the selected word is set to 10 V
  • the memory gate control line MG 0 of the unselected word is set to 0 V.
  • the byte select control line BS 1 of the selected mode is set to 10 V
  • the byte select transistor T 10 is turned on, and the write inhibit voltage 10 V is applied to the source line SL 1 of the non-selected byte. .
  • FIG. 18 illustrates a read operation state in a memory array in which a byte select transistor is provided on the source line side.
  • the read target is shown as one byte selected by the byte selection transistor T10 for convenience.
  • the control gate control line CG1 of the selected byte and the byte selection control line BS1 are set to the selection level of 3 V, and the bit lines b0 0 and b01 of the selected byte are set to 1.5.
  • V By precharging to V, it is possible to read from the memory cell of the selected byte.
  • two n-channel MOS transistors of the selection transistor section 27 and the byte selection transistor Tij are arranged in series with respect to the memory transistor 26. 15 Compared to the example in Figure 5, the difference is that the selection level of CG 1 and BS 1 is 3 V boost voltage. Is done.
  • FIG. 19 shows a device structure plane layout at a byte boundary where the byte selection transistor is arranged in the memory array in which the byte selection transistor described in FIG. 16 is provided on the source line side. Since the byte selection transistor T ij is the same n-channel type as the memory cell, it can be formed in the same P-type well region.
  • FIG. 20 shows an example of an erase operation state of a memory array in which a selection transistor is provided on the common source line side of all memory cells.
  • the source line is separated for each byte, and a byte selection transistor is added.
  • the memory transistor section 26 to which the selection transistor section 27 is connected is connected to the other side.
  • a select transistor section 27a is formed, and a memory cell MCa having a triple gate structure is employed.
  • this memory cell MCa forms a diffusion region and a control gate electrode symmetrically with respect to the memory transistor section 26 in the cross-sectional structure of FIG. 3, and one of the diffusion regions is a bit line.
  • the connection electrode and the other diffusion region may be used as a source line connection electrode.
  • control gate electrodes are arranged on both sides of the memory gate electrode.
  • a control gate control line CG ia (i is an integer) controls a control gate of a selection transistor section connected to bit lines bj 0 and bj 1 (j is an integer), and a control gate control line CG ib controls the control gate of the selection transistor section connected to the source line SLj.
  • the control gate control lines CG0b and CG1b correspond to the byte selection control lines BS0 and BS1 in the memory array of FIG. In the memory array shown in FIG. 20, the erasing processing in byte units, the writing processing in byte units shown in FIG. 21, and the reading operation in byte units shown in FIG.
  • FIG. 23 shows a device structure plane layout in a memory array in which a selection transistor is provided on the common source line side of the memory cell described in FIG.
  • the selection transistor section 27a forms a part of the memory cell MCa, and is arranged regularly for all the memory cells MCa.
  • the chip area is increased in both the vertical and horizontal directions in order to arrange the byte selection transistors Tij.
  • the number of the selection transistor sections 27a is large, it fits in the memory cell array, so the horizontal dimension does not increase even if the vertical dimension increases.
  • the area of the byte boundary region can be smaller than that of the example of FIG.
  • FIG. 24 illustrates a block diagram of the nonvolatile memory module 6.
  • the non-volatile memory module 6 has an EEPROM memory array 40, a bit decoder / dryno, '41, and a code decoder / driver 42 as circuits dedicated to the EE PROM 21 and a circuit dedicated to the flash memory 22. It has a memory array 43 for flash memory, a bit decoder / driver 44, and a code decoder / driver 45.
  • FIG. 25 shows an example of the flash memory 22.
  • the memory array 43 has the basic configuration described in FIG.
  • the memory array 43 is divided into a plurality of erase blocks BLK0 to BLKn, and the source is provided in block units. Lines SL0 to SLn are provided. Erasure blocks BLK 0-: The size of BLK n may be the same among blocks, or may be entirely or partially different.
  • the bit lines b0 to bn are shared by the erase blocks BLK0 to BLKn.
  • the control gate control line CG and the memory gate control line MG are in units of words (in the memory cell array direction crossing the bit lines).
  • the erase gate BLK0 has control gate control lines CG0 to CGn and memory gates. Control lines MG0 to MGn are assigned.
  • the bit decoder / driver 44 decodes the address signal and drives the bit line according to the decoding result and the operation mode.
  • the decoder-driver 45 decodes the address signal, and drives the control gate control line CG and the memory gate control line MG according to the decoding result and the operation mode.
  • a word decoder / driver 45 is also used.
  • the write / read circuit 47 amplifies and outputs data read from the memory array in a read operation, and supplies a write current to a write state selection bit line in a write process.
  • the memory control circuit 48 inputs an address signal, data, and a control signal, and an erasing process, a writing process, or a reading operation is instructed by the control signal. According to the instruction, the bit decoder 'driver 44 and the auto decoder are operated. A necessary address signal is supplied to the driver 45, and a necessary decoding operation is performed to drive a control gate control line, a memory gate control line, and the like.
  • the power supply circuit 46 boosts the power supply voltage Vcc to form the high voltage necessary for the operation, and supplies the high voltage to the necessary circuits.
  • the erasing process controlled in this manner is performed in units of blocks BLK ⁇ to: BLKn, and the erasing process uses predetermined upper bits of an address signal or erases an erasing command. It is specified using the last block specified data.
  • the write process is not particularly limited, but is a page write in units of 4 bytes (32 bits). In the write processing, it is necessary to supply a write current to the write selection bit line, and in consideration of the case where the current supply capability of the power supply circuit 46 is small, the write processing of one page is serially performed in 4-byte units. Perform write processing.
  • the read operation is not particularly limited, but is performed in 32-bit units specified by the address signal according to the relationship with the data bus size.
  • FIG. 26 shows an example of the EE PROM 21.
  • the memory array 40 has the basic configuration described with reference to FIG.
  • the memory array 40 is divided into a plurality of byte units 8 ⁇ 110 to 8 ⁇ 11; 1, and source lines SL0 to SLn are provided in units of units.
  • the control gate control lines CG0 to CGn and the memory gate control lines MG0 to MGn are in units of words (in the memory cell array direction crossing the bit lines), and are shared by the byte units BYU0 to: BYUi. You.
  • Byte units BYU0 to: BYUi has the byte selection transistors T00 to Tn0 for each of the control gate control lines CGO to CGn, and is unique to the byte units BYU0 to BYUi.
  • the byte units BYU0 to BYUi have eight bit lines bi0 to bi7, respectively.
  • the bit decoder / driver 41 decodes the address signal, and drives the bit line according to the decoding result and the operation mode.
  • the decoder 42 decodes the address signal and drives the control gate control lines CG0 to CGn and the memory gate control lines MG0 to MGn according to the decoding result and the operation mode.
  • the drive of the source lines SL 0 to S Ln in the erase process is not particularly limited, but the bit decoder / driver 41 is also used.
  • Write / read circuit 47 Amplifies and outputs the data read from the memory array 40 in a read operation, and supplies a write current to a write state selection bit line in a write process.
  • the memory control circuit 48 receives an address signal, data, and a control signal, and an erasing process, a writing process, or a reading operation is instructed by the control signal, and the bit decoder / driver 41 and the word decoder * are in accordance with the instruction.
  • a necessary address signal is supplied to the driver 42, and a necessary decoding operation is performed to drive a control gate control line, a memory gate control line, and the like.
  • the high voltage required for the operation is formed by boosting the power supply voltage V cc by the power supply circuit 46, and is supplied to the necessary circuit.
  • the erasing, writing and reading processes controlled in this manner are performed in units of bytes as described with reference to FIGS. 13 to 15.
  • write processing and the read processing may be performed in units of 32 bits, for example, in accordance with the data bus width.
  • Write processing and read are performed in 32-bit units according to the bus width.
  • FIG. 27 shows an example of the write / read circuit 27.
  • the sense amplifier required for reading is not arranged for each bit line, and the upper interface with the CPU or the like is generally byte-unit or multiple-byte (nx-byte) unit access. From the viewpoint of reducing the circuit scale, a sense amplifier required for reading and a constant current source circuit required for writing are arranged in nx bytes accordingly.
  • the bit lines of the EEPROM 21 are b0-0 to b31-31.
  • the block selection signals SblkO to Sblk31 enable 32 blocks in block units. Are selected by switches SWe O to SWe 31.
  • the 32 bit lines on one side are connected to corresponding sense amplifiers and write current sources S A'WC 0 to S A ⁇ WC 31 via selection transistors Me s O to Me s 31.
  • the 32 bit lines on the flash memory 22 side selected via the switches SWfO to SWf31 correspond to the corresponding sense amplifiers and write circuits via the selection transistors MfsO to Mfs31.
  • the selection transistors Mes0 to Mes31 are switch-controlled by the EEPROM selection signal Sep, and the selection transistors Mfs0 to Mfs31 are switch-controlled by the flash memory selection signal Sfls.
  • the bit line selection signals SbitO to Sbit31 and the block selection signals SblkO to Sblk31 are generated by decoding the address signals by the bit decoder 'drivers 44 and 41.
  • the memory control unit 48 generates the flash memory selection signal Sf1s and the EEPROM selection signal Seep in accordance with the access address signal and the operation mode. In the example of FIG. 27, when a write process or a read operation is instructed to the flash memory 22, the flash memory selection signal S f 1 s is set to the selection level, and the EEP When a write process or a read operation is instructed to R0M21, the EEPROM selection signal S6ep is set to the selection level.
  • FIG. 28 shows an example of the sense amplifier and the write current source S A 'WC0.
  • the sense amplifier SA is mainly composed of a p-channel type MOS transistor Mpl, Mp2 and an n-channel type MOS transistor Mnl: Mn2. Even: Mp3, Mp4 and n-channel MOS transistor Mn3.
  • the input / output node of the sense amplifier SA is precharged to the power supply voltage V cc by the precharge MOS transistor Mp 4. Thereafter, the MOS transistors Mp3 and Mn3 are turned on, and the sense amplifier SA is enabled to perform an amplifying operation.
  • the write current source WC has an n-channel type constant current source MOS transistor Mn4 and an n-channel type gate MOS transistor Mn5 connected in series between the input / output node of the sense amplifier SA and the ground terminal of the circuit. Be composed.
  • the bias voltage for determining the constant current is applied to the gate of the constant current source MOS transistor Mn4.
  • the gate MOS transistor Mn5 is switch-controlled based on the latch data of the latch circuit (LAT) 50.
  • the latch operation of the latch circuit is controlled by a latch clock and a latch enable signal.
  • the latch circuit 50 latches the write data supplied from the memory control unit 48 in the writing process.
  • the logical value "1" of the latched write data selects the write state in the write processing, and the logical value "0" of the write data in the write processing deselects the write state in the write processing.
  • the sense amplifier SA and the write constant current source WC are commonly connected to the connection node between the selected MOS transistor MfsO and MesO, so that either the flash memory 22 or the EEPROM 21 is used.
  • the erasing process can be performed in parallel with it, but the writing process cannot be parallelized.
  • the other sense amplifiers and write current sources SA.WC1 to SA.WC31 are similarly configured.
  • FIG. 29 shows another example of the sense amplifier and the write current source S A ⁇ W C0. This example is different from FIG. 28 in the configuration in which the write current source WC is separately arranged for each of the bit line of the flash memory 22 and the bit line of EPR0M21.
  • the latch input of the write data to the latch circuit 50 is directly connected to both coupling nodes without passing through the selection MOS transistors MfsO and Mes0.
  • the other when one of the flash memory 22 and the EEPROM 21 is performing a read operation, the other can perform a write process in parallel. Further, the flash memory 22 and the EEPROM 21 can perform write processing in parallel.
  • the fact that the flash memory 22 and the EEPROM 21 can perform the erasing process in parallel and that the reading process and the erasing process can be performed in parallel are the same as those in FIG.
  • FIGS. 30 to 32 show the parallel access processing flow of the flash memory 22 and the EEPROM 21 when the circuit configuration of FIG. 29 is adopted.
  • the main access specifications of the flash memory 22 and ⁇ ? 110] ⁇ [21 are as shown in FIG. 33, for example.
  • FIG. 30 shows a parallel write processing flow of the flash memory 22 and the EEPROM 21.
  • the selected MOS transistors MfsO to Mfs31 and MesO to Mes31 are both turned off (S1), and the 32-bit write data to the flash memory 22 is sent from the memory control circuit 48 to the flash memory.
  • the 32-bit write data to the EE PROM 21 is set from the memory control circuit 48 to the latch circuit 50 on the EEPR0M21 side (S3).
  • the write processing method for the flash memory 22 and the EEPROM 21 is a photoelectron method.
  • a write processing high voltage for generating hot electrons is applied to both memories 21 and 22, and the flash memory 22 and the EEPROM 21 are applied to the flash memory 22 and the EEPROM 21.
  • a constant current bias is applied to the write state selection bit (S4).
  • the voltage application state of this writing process is maintained, for example, at 10 zs (microsecond) (S5). Since the time of 10 ⁇ s varies depending on the manufacturing process, etc., the necessary time may be set according to the process. Thereafter, the voltage application in the writing process is canceled (S6), and if the writing process remains, the process returns to step S2 to continue the process.
  • the processing time can be reduced to approximately half as compared with the case where the processes are performed separately.
  • FIG. 31 shows a flow of a parallel write process and a read operation of the flash memory 22 and the EEPROM 21.
  • the selected MOS transistors MfsO to Mfs31 and MesO to Mes31 are all turned off (S11), and one of the flash memory 22 or the EEPROM 21 is subjected to a write process, and a 32-bit write data is processed.
  • One night is set from the memory control circuit 48 to the latch circuit 50 on the write processing target side (S12).
  • the write processing method for the flash memory 22 and the EEPROM 21 is the hot electron method, in which a write processing high voltage for generating a hot electron is applied to a write processing target, and according to the set write data, A constant current bias is applied to the write state selection bit (S13).
  • the CPU 2 executes the application program or the like while the EE PROM 21 is executing the write processing. This can contribute to an increase in software processing speed or program execution processing speed.
  • FIG. 32 shows a flow of a parallel erasing process and a reading operation of the flash memory 22 and the EEPR0M21.
  • Selected MOS transistors Mfs0 to Mfs31, MesO to Mes31 are all turned off (S21), and either flash memory 22 or EEPROM 21 is targeted for erasing and targeted for erasing
  • a high voltage required for the erasing process is applied (S22).
  • the voltage application state of this erasing process is maintained at 100 ms (millisecond) in the case of the flash memory 22 and 1 ms in the case of the EEPROM 21 (S23).
  • the selected MOS transistor is turned on for the other read target (S24), and the read operation is performed (S25). Thereafter, the voltage application in the erasing process is released (S26), and if the writing process remains, the process returns to step S21 to continue the process.
  • the read operation can be performed on the flash memory 22 for 1 ms while the EEPROM 21 is executing the normal erasing processing.
  • the read operation can be performed on the EEPROM 21 for 100 ms while the flash memory 22 is executing the normal erase processing.
  • flash memory 22 When the EE PROM 21 is executing the erasing process when the sill software is stored, the CPU 2 can cause the CPU 2 to execute the application software, and the speed of the software execution process can be increased.
  • the erasing process time is set in consideration of the influence. Although not particularly shown, parallel erasure processing and parallelization of erasure processing and writing processing can be easily performed.
  • FIG. 34 shows another example of the write / read circuit 27.
  • the sense amplifier SA is configured by using the static latch in a single-end manner, but in FIG. 34, the sense amplifier SA included in the sense amplifier and the write current sources SA'WC0 to SA'WC31 is of a differential type.
  • an open-bit-line architecture is used. Therefore, when the flash memory 22 is read out, the bit line potential (reference potential) of the sense amplifier uses the bit line of the EEPROM 21. Conversely, when a read operation is performed on the EEPROM 21, a bit line potential (reference potential) serving as a reference in the sense amplifier uses a bit line of the flash memory 22.
  • the reference bit line potential or the reference potential can be set using a bit line precharge operation or the like.
  • This method can be expected to achieve higher read operation speed than the single-ended sense amplifier configuration of FIG. 27 by using a differential sense amplifier.
  • the reference bit line potential is set from the bit line of the memory other than the memory to be read, it is necessary to lay out so that the bit line capacity and resistance of both memories 21 and 22 are equal. There is.
  • the flash memory 22 and EEPR 0 Because both M21 use bit lines, while one is performing the read operation, the other cannot perform the erasing or writing processing in parallel.
  • FIG. 35 shows still another example of the write / read circuit 27.
  • a folded-bit-line architecture using a differential sense amplifier is adopted.
  • a reference bit line for providing a reference potential uses a bit line in the same memory (a memory bit line of the same type).
  • the lower 32 groups are assigned to one differential input / output and the upper 32 groups are assigned to the other differential input / output for every 64 bit line blocks.
  • each of the bit lines b 0-0 to b 31-31 is converted into a complementary signal and can be connected to the differential input / output terminals of the sense amplifier.
  • the conversion to the complementary signal is not particularly limited, but is performed together with the selection operation by the switch SW.
  • the configuration shown in FIG. 35 it is possible to eliminate the inconvenience of the open bit line architecture shown in FIG. That is, since the reference bit line potential is set from the same type of memory (memory to be read), the bit line capacity and resistance may differ between the flash memory 22 and the EEPR0M21. You don't have to worry about module layout. In addition, since only the bit line of the memory to be read is used in the read operation, the erasing process and the writing process can be performed in parallel with the read operation.
  • FIG. 36 shows an example of a memory cell selection method in the flash memory 22 having the folded bit line structure shown in FIG.
  • the main / sub bit line structure is adopted, and the sub bit lines SBIT 1 and SBIT 2 are selectively selected by the main MOS line M1 and ⁇ 2.
  • the selection MOS transistor Ml, # 2 is selected by the non-inversion and inversion signals of the sub-bit line selection signal SBS.
  • the signal lines of the non-inverted signal and the inverted signal of the sub-bit line selection signal SBS are crossed on the way, and the selection of the main bit line to the switches SW0 to SW31 is performed.
  • the switch states for the main bit lines M1 and M2 of the switches SW0 to SW31 are reversed.
  • FIG. 37 shows another example of the nonvolatile memory module.
  • a common circuit between the flash memory 22 and the EEPROM 21 is a read decoder / driver 50, a memory control unit 48, and a power supply unit 46.
  • Reference numerals 51 and 52 denote write / read circuits individually used for the EEPROM 21 and the flash memory 22, respectively.
  • the shared decoder / driver 50 is used in common, the write / read circuits 51 and 52 can be individualized, and a unique sense amplifier can be employed for each of the EE PROM 21 and the flash memory 22. .
  • the EE PROM 21 is suitable for use as an area for storing small-sized data that needs to be retained for a long time, such as an encryption key and personal information of a user.
  • Flash memory 22 It is suitable for storing information such as gram.
  • the memory cells used for both the EPREOM 21 and the flash memory 22 are preferably of the same process. This is because the number of masks can be reduced by using the common process.
  • the power supply circuit 46, the word decoder 'driver 50, the write / read circuit 47, and the like the module area can be reduced. Also, by sharing the bus interface, chip design can be simplified.
  • the nonvolatile memory module 6 When the nonvolatile memory module 6 is mounted on a SOC (system 'on' chip) equipped with a CPU, as typified by a microcomputer for an IC card, the use of the information stored in the flash memory 22 and the EEPROM 21 is limited. Distinguish.
  • the flash memory 22 is used for storing a program in a virtual machine language by utilizing the feature of large capacity.
  • the EE PROM 21 is used for storing authentication data, personal information, etc., taking advantage of the feature of high reliability of data retention.
  • FIG. 38 shows the EEPROM 21 and the flash memory 22 in the CPU 2 address space. A mapping example is shown.
  • the flash memory 22 is mapped to an address area E1 (for example, 256 KB (kilobytes)), and the EPROM0M21 is mapped to a different address area E2 (for example, 64 KB).
  • E1 for example, 256 KB (kilobytes)
  • E2 for example, 64 KB
  • the lower 16 bits of the address signals in the address areas E1: E2 are shared.
  • FIG. 39 shows a first example of the erasing method by the CPU 2.
  • CPU 2 issues an erasure-only command. Instructions for erasure are given by command codes.
  • the area to be erased for example, the page to be erased in the flash memory, or the byte to be erased in EEPR0M is specified as a command operand.
  • the address to be erased for example, if one page is 64 KB from h '000000 to h' 00 FFFF
  • the address to be specified when erasing this page either the top address (h, 000000) of the page or any address (h, 000000 to h, 00FFFF) in the specified page is specified. If priority is given to preventing malfunctions, use the designation method using the head address. If the convenience of the user is prioritized, a specification method using an arbitrary address in the specified page is adopted.
  • FIG. 40 shows a second example of the erasing method by the CPU 2.
  • the block transfer instruction included in the instruction set of CPU 2 is used.
  • a write process is instructed to the flash memory 22 or the EEPROM 21 using the data of the logical value corresponding to the erased state.
  • the transfer destination address is the address to be erased.
  • logical value data corresponding to the erased state is read from RAM 4 and transferred.
  • the erasing operation of the memory cell at the transfer destination address is automatically performed.
  • the data stored in the memory cell is erased, and the data to be newly written is logical value data corresponding to the erased state.
  • the data is not written from the erased state to the memory cell. Erase of the memory cell is performed.
  • FIG. 41 shows a third example of the erasing method by CPU2.
  • the address to be erased is designated for the flash memory 22 and the EEPROM 21 via the control register.
  • the control register is mapped in the address space of CPU 2 and is built in the memory control unit 48, for example.
  • the CPU 2 specifies a page to be erased in the control register using a data write command such as the MOV command.
  • the erase operation is instructed by CPU 2 issuing a MOV instruction instructing the writing of data corresponding to the erased state.
  • FIG. 42 shows a first example of a writing method by CPU2.
  • C Use the block transfer instruction included in the instruction set of PU 2 to instruct write processing. Specify the address where the write data is stored as the transfer source of the block transfer, and specify the address of the flash memory (FLASH) 22 or EE PROM 21 as the transfer destination.
  • a write processing command is placed at the beginning of the work transfer.
  • the flash memory 22 or the EEPROM 21 starts the write process using the transferred write process command and write data.
  • the operation may be such that the erasing process for the write processing area is performed before the writing process in addition to the writing process. In this case, after erasing the corresponding page, write only to the area specified by block transfer.
  • the write operation is performed via the control register held by the memory control unit 48 of the flash memory 22 or the EEPROM 21.
  • the CPU 2 writes data to the flash memory 22 or EE PROM 21 in advance by using a data write instruction or a block transfer instruction (1).
  • the write is not written to the memory mat, but is written to a buffer such as a flip-flop for one page to temporarily store the data.
  • the write processing (3) for the flash memory 22 or the EEPROM 21 is started.
  • FIG. 44 shows a third example of the writing method by the CPU 2.
  • the CPU 2 performs a write process by issuing a MOV instruction or the like with the flash memory 22 as a gate overnight.
  • write processing is performed by the same access method as that for volatile memory such as RAM, as much as the data size to be written.
  • From CPU 2 to flash memory 22 or EE PROM 21 Each time the data write is performed, a write operation is started in the flash memory 22 or the EEPROM 21.
  • the memory control unit 48 must have an interface function to support it.
  • Fig. 45 shows an example of the appearance of a contact card face-type IC card 6 OA.
  • a terminal 62 formed by an electrode pattern is exposed on the surface of the force substrate 61 made of a synthetic resin, and the microcomputer 1 is embedded therein.
  • the microcomputer 1 has the configuration illustrated in FIG. A corresponding external terminal of the microcomputer 1 is coupled to the electrode pattern.
  • FIG. 46 shows an example of the external appearance of the IC card 60B of the non-contact interface type.
  • the force one de substrate 60 made of synthetic resin has a configuration illustrated in FIG. 2 c microcomputer 1 being particularly restricted, such bur, the antenna 63 microcomputing evening 1 embedded antenna terminal
  • the antenna 63 is coupled to TML 1 and TML 2.
  • the amount of money, password, and the like are stored in the EEPROM 21 in an encrypted form.
  • the decrypted information is used to determine whether or not the usage is legitimate, and the necessary amount is remitted to the bank or the required amount is transferred to another IC force.
  • a program for controlling the encryption / decryption processing, the host interface function, the rewriting processing for the EE PROM 21, and the like are stored in the flash memory 22.
  • the program of the flash memory 22 is rewritten as needed, such as a version update.
  • the IC card 6 OA, 60 B is used by being attached to a mobile phone.
  • the user's telephone number, ID number, billing information, and the like are stored in an encrypted form in the EE PROM 21, and when the telephone is used, the information is decrypted. It is determined whether or not the account is used, the billing information is updated according to the number of uses, and encryption is performed again.
  • Such a processing program is stored in the flash memory 22.
  • the flash memory 22 as a large-capacity non-volatile memory can be provided as a product open to the user.
  • the EE PROM 21 is also mounted, high reliability for data retention can be realized.
  • the use of the flash memory 22 makes it possible to cope with large-capacity data.
  • the use of EEPROM 21 improves the reliability of light data overnight. It can be used for large-scale applications and overnight. For example, it can be applied to applications that need to store and process large-scale data, such as biometric authentication using fingerprints and retinal shapes. Since the constituent circuits can be shared between the flash memory 22 and the EEPROM 21, the area of the memory module 6 can be reduced. By sharing the non-volatile memory cell between the flash memory 22 and the EEPROM 21, the number of masks used in the manufacturing process can be reduced.
  • the pitch of the memory cells in both memory arrays becomes equal, and the wiring pitch of the signal for selecting the memory cells and the like are set in both memories 21, 22. Can be shared. This makes it easy to use a common word driver and the like for both memories 21 and 22.
  • the nonvolatile memory cell is not limited to a MONOS type of a separate gate, and may be a memory using a floating gate.
  • the microcomputer of the present invention is not only mounted as a SOC for an IC card, but also has a memory module in which a flash memory and an EE PHOM are mixedly installed on the reader / writer side of the IC card.
  • a configuration is also possible in which a connection to an IC-powered microcomputer is made via a link.
  • an external memory module containing both flash memory and EEPROM may be made accessible to the macro computer.
  • the CPU and flash memory are formed on one chip, and the EE PR
  • the OM may be formed on another chip and applied to the IC force.
  • the nonvolatile memory is not limited to the one that stores information in two values, and may be one that stores information in multiple values such as four values in one memory cell.
  • the charge storage insulating film is not limited to a nitride film, and may be an insulating film in which charge trapping particles are dispersed.
  • the first data length is not limited to a byte, but may be a word (32 bits) or a long word (64 bits).
  • the length of the second day is not limited to 1024 bits.
  • the present invention can be widely applied to microcomputers, IC cards, and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Business, Economics & Management (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Accounting & Taxation (AREA)
  • Strategic Management (AREA)
  • General Business, Economics & Management (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Security & Cryptography (AREA)
  • Finance (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

明 細 書 半導体処理装置及び I Cカード 技術分野
本発明は、 I C力一ド用マイクロコンピュー夕などの半導体処理装置 及び I Cカードに関し、例えば電気的に書き換え可能な不揮発性メモリ を有する I C力一ド用マイクロコンピュ一夕に適用して有効な技術に 関する。 背景技術
電気的に書き換え可能な不揮発性メモリとしてメモリプロック単位 の一括消去処理及びヮード線単位のページ書き込み処理などのように 比較的大きな単位による書き込み処理及び消去処理を可能にするいわ ゆるフラッシュメモリ、或いは C P Uによる演算処理単位であるバイ ト 或いはヮ一ドなどの単位で書き込み処理や消去処理を行うことが可能 な E E P R O M (Electrically Erasable and Programmable Read Only Memory)などが提供されている。前記 E E P R 0 Mをオンチヅプするマ ィクロコンピュー夕、前記フラヅシュメモリをオンチップするマイクロ コンピュータが夫々提供されている。前者のマイクロコンピュー夕につ いて記載された文献の例として特閧昭 6 3 - 2 6 6 6 9 8号公報が有 る。後者のマイクロコンピュー夕について記載された文献の例として特 開平 0 5— 2 6 6 2 1 9号公報が有る。
しかしながら、前記 E E P R O Mをオンチップするマイクロコンピュ —夕にあっては、 C P Uの動作プログラムはオンチヅプのマスク R O M で提供され、新たなプログラムを開発するときはマスク R O Mで提供す べきプログラムに対するシステムデバヅグなどに時間を要し、 T A T (Turn Around Time) の短縮が阻まれる。
また、フラヅシュメモリをオンチヅプするマイクロコンピュー夕にあ つては当該フラヅシュメモリを C P Uのワーク領域のように利用しよ うとすると、消去処理の単位が C P Uのデータ処理単位とは整合しない。 例えば C P Uのデ一夕転送命令でフラッシュメモリにヮ一ド単位のデ 一夕を転送して書換えを行なうことは難しい。
また、仮想マシン言語プログラムなどを用いる場合にはプログラムメ モリの大容量化が必要になり、チップ占有面積の増大が余儀なくされる バイ ト或いはワードなどの単位でデ一夕の書き込み処理や消去処理を 行うことが可能な E E P R O Mにおいてはバイ ト或いはヮ一ドなどの 単位でメモリセルを選択するためのスイツチ素子が必要になるから、そ の分だけフラッシュメモリに比べてチップ占有面積が大きくなる。この ようなチップ占有面積増大の要因は、 例えば、 曲げに対する強度などの 要請からチップ面積が制限される I Cカード用途では無視し難い。 本発明の目的は、デ一夕及びプログラムの格納に利用するオンチップ 不揮発性メモリの大容量化と小型化を実現できる半導体処理装置、さら には I Cカードを提供することにある。
本発明の別の目的は、データ及びプログラムの格納にオンチップ不揮 発性メモリを利用するとき所要の情報に対する情報記憶の信頼性を向 上させて小型化を実現できる半導体処理装置、さらには I Cカードを提 供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の 記述と添付図面から明らかにされるであろう。 発明の開示
〔 1〕本発明に係る半導体処理装置は、第 1データ長単位に記憶情報 の消去が行われる第 1の不揮発性メモリと、第 2データ長単位に記憶情 報の消去が行われる第 2の不揮発性メモリと、中央処理装置とを有し、 外部と暗号化したデータの入出力が可能である。前記第 1の不揮発性メ モリは前記デ一夕の暗号化に使用する暗号化鍵の格納に使用される。前 記第 2の不揮発性メモリは前記中央処理装置が処理すべきプログラム の格納に使用される。プログラムの格納と暗号鍵の格納に利用する不揮 発性メモリを分け、夫々の不揮発性メ乇リに対する記憶情報の消去単位 のデ一夕長が別々に規定されるから、プログラムの書き込み処理を行な う前の記憶情報の消去を効率化でき、 C P Uの演算処理で利用する暗号 鍵等の書き込みにおいては必要な処理単位のデ一夕長 （例えば 8 ビヅ ト） に合わせて記憶情報の消去を行なうことができる。前記処理単位の データ長毎にメモリセルを分離するスィツチ素子はプログラム格納用 の第 2の不揮性メモリには不要である。 この点において、 プログラムを 格納するような大容量を要する第 2の不揮性メモリの回路規模の縮小 が実現される。第 1の不揮発性メモリにプログラムとデータの双方を格 納する場合に比べて、半導体処理装置にオンチップされる不揮発性メモ リの小型化を達成でき、 その分記憶容量を増やすことが可能になる。 本発明の具体的な態様として、前記第 1の不揮発性メモリは更に個人 を特定するために用いられる第 1デ一夕長の情報の格納に使用するこ とができる。
本発明の望ましい形態では、 上記より明らかなように、前記第 1デ一 夕長は前記第 2データ長よりも短い方がよい。
本発明の更に具体的な態様として、前記半導体処理装置は外部との入 出力に用いられる端子を有し、前記プログラムは前記端子を介して外部 から供給され前記第 2の不揮発性メモリに格納されるようにするのが 望ましい。前記端子を介して容易にプログラムを格納することが可能に なる。
データ処理の効率化を考慮すれば、前記中央処理装置は前記第 1の不 揮発性メモリと前記第 2の不揮発性メモリとを並行してアクセス処理 可能であるのがよい。
不揮発性メモリによるチップ占有面積面を更に低減することを考慮 する。 すなわち、前記第 1の不揮発性メモリは複数のメモリセルから成 るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう 制御部とを有し、前記第 2の不揮発性メモリは複数のメモリセルから成 るメモリアレイ部と選択されたメモリセルへのアクセス制御を行なう 制御部とを有し、 このとき、前記第 1の不揮発性メモリの制御部と前記 第 2の不揮発性メモリの制御部は少なく とも一部において共通である のがよい。
具体的な態様として、 前記共通とされる制御部の一部は、 メモリセル からデータを読み出す際の読み出し信号を増幅するために用いられる アンプ回路である。 また、 前記共通とされる制御部の一部は、 メモリセ ルにアクセスする際にメモリセルに印加する電圧を発生させる電圧発 生回路である。 また、 前記共通とされる制御部の一部は、 メモリセルに アクセスする際にメモリセルを選択するデコーダ回路である。デコーダ 回路を共通化する場合には、双方の不揮発性メモリにおけるメモリセル は回路構成が同一であることが望ましい。メモリセルのピッチが等しく なり、メモリセルを選択する信号線の配線ピッチ等を双方の不揮発性メ モリ間で同じにできる。
〔2〕本発明に係る I Cカードは、 第 1データ長単位に記憶情報の消 去が行われる第 1の不揮発性メモリと、第 2データ長単位に記憶情報の 消去が行われる第 2の不揮発性メモリと、 中央処理装置と、外部とデ一 夕の入出力を行なうための端子とを合成樹脂に封入して備える。前記外 部とは暗号化したデータの入出力が行われる。前記第 1の不揮発性メモ リは前記データの暗号化に使用する暗号化鍵の格納に使用される。前記 第 2の不揮発性メモリは前記中央処理装置が処理すベきプログラムの 格納に使用される。上記半導体処理装置と同様に、 プログラムの書き込 み処理を行なう前の記憶情報の消去を効率化でき、 C P Uの演算処理で 利用する暗号鍵等の書き込みにおいては必要な処理単位のデ一夕長に 合わせて記憶情報の消去を行なうことができる。 また、第 1の不揮発性 メモリにプログラムとデ一夕の双方を格納する場合に比べて、半導体処 理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分 記憶容量を増やすことが可能になる。
外部と非接触イン夕フェースを行なう場合には外部とデ一夕の入出 力を行なうためのアンテナを I Cカードに搭載すればよい。
前記中央処理装置、第 1の不揮発性メモリ及び第 2の不揮発性メモリ は単一の半導体基板に形成してよい。更には、前記中央処理装置と第 1 の不揮発性メモリを第 1の半導体基板上に形成し、前記第 2の不揮発性 メモリは第 2の半導体基板上に形成してよい。前記第 1の不揮発性メモ リにはデ一夕を格納するためにメモリセルに窒化膜を用いてもよい。窒 化膜は電荷をトラップする性質を有する絶縁膜であり、導体のフローテ ィングゲートを用いる場合に比べて記憶情報の保持性能に優れる。不揮 発性メモリのメモリセルにフロ一ティングゲ一トを用いることは妨げ ない。
〔 3〕別の観点による本発明の半導体処理装置は、第 1データ長単位 に記憶情報の消去が行われる第 1の不揮発性メモリと、第 2デ一夕長単 位に記憶情報の消去が行われる第 2の不揮発性メモリと、中央処理装置 とを有し、外部とは暗号化したデータの入出力が可能である。前記第 1 の不揮発性メモリと第 2の不揮発性メモリは夫々複数のメモリセルを 有する。 夫々のメモリセルはソ一ス領域、 ドレイン領域、 及び前記ソー ス領域とドレイン領域の間のチャネル領域を有し、前記チャネル領域上 部に絶縁層を介してデータ蓄積性絶縁層と第 1ゲートとを有し、前記デ 一夕蓄積性絶縁層上部に第 2ゲ一トを有する。前記第 1の不揮発性メモ リと第 2の不揮発性メモリはそれそれ複数の第 1ヮ一ド線を有し、第 1 の不揮発性メモリで記憶情報の消去が行われるとき上記第 1ヮ一ド線 に、対応するメモリセルが接続され、第 2の不揮発性メモリで記憶情報 の消去が行われるとき上記第 1ヮード線に、対応するメモリセルが接続 され、第 1の不揮発性メモリにおいて上記第 1ヮード線に接続されるメ モリセルの数は、第 2の不揮発性メモリにおいて上記第 1ヮ一ド線に接 続されるメモリセルの数よりも少ない。 これによれば、第 1不揮発性メ モリに対する記憶情報の消去単位のデ一夕長は第 2不揮発性メモリに 対する記憶情報の消去単位のデータ長よりも短い。 したがって、 プログ ラムの格納とデ一夕の格納に利用する不揮発性メモリを分け、夫々の不 揮発性メモリに対して記憶情報の消去を行なうときの単位データ長が 別々に規定されるから、プログラムの書き込み処理を行なう前の記憶情 報の消去を効率化でき、 C P Uの演算処理で利用する暗号鍵などの書き 込み処理においては必要な処理単位のデ一夕長に合わせて記憶情報の 消去を行なうことができる。必要な処理単位のデータ長毎にメモリセル を分離するスィツチ素子はプログラム格納用の第 2の不揮性メモリに は不要である。 この点において、 プログラムを格納するような大容量を 要する第 2の不揮性メモリの回路規模の縮小が実現される。第 1の不揮 発性メモリにプログラムとデ一夕の双方を格納する場合に比べて、半導 体処理装置にオンチップされる不揮発性メモリの小型化を達成でき、そ の分記憶容量を増やすことが可能になる。更に双方の不揮発性メモリの メモリセルにはデータ蓄積性絶縁層を採用するから記憶情報の保持性 能に優れ、 また、 データ蓄積性絶縁層には第 1ゲートで制御される電流 によるホットエレクトロンの注入で書込みを行なうことも可能になる。 本発明の具体的な態様として、前記第 1ヮ一ド線と同数の第 2ヮ一ド 線を有し、前記第 1ヮード線は夫々のメモリセルの第 2ゲートに接続さ れ、前記第 2ヮ一ド線は夫々のメモリセルの第 1ゲートに接続される。 また、 前記第 1の不揮発性メモリにおいて、記憶情報の消去が行われる とき、記憶情報の消去対象とする一部のメモリセルの第 2ゲ一トを第 1 ヮード線に接続可能にするスィツチ素子を有する。このスィツチ素子が 記憶情報消去のデータ長単位に モリセルを分離するスィッチを実現 する。前記スィツチ素子は不揮発性メモリセルと同一導電型の M O S ト ランジス夕である。導電型が異なる場合にはゥヱル領域に前記スィヅチ 素子を形成しなければならないからチップ占有面積が増大する。
〔 4〕更に別の観点による本発明の半導体処理装置は、第 1データ長 単位に記憶情報の消去が行われる第 1の不揮発性メモリと、第 2デ一夕 長単位に記憶情報の消去が行われる第 2の不揮発性メモリと、中央処理 装置と、外部ィン夕フェース回路とを有する。前記第 1の不揮発性メモ リはデータの格納に使用され、前記第 2の不揮発性メモリは前記中央処 理装置が処理すべきプログラムの格納に使用され、前記第 1デ一夕長は 前記第 2データ長よりも短い。上記同様に、 プログラムの書き込み処理 を行なう前の記憶情報の消去を効率化でき、 C P Uの演算処理で利用す る暗号鍵などの書き込み処理においては必要な処理単位のデ一夕長に 合わせて記憶情報の消去を行なうことができる。 また、第 1の不揮発性 メモリにプログラムとデータの双方を格納する場合に比べて、半導体処 理装置にオンチップされる不揮発性メモリの小型化を達成でき、その分 記憶容量を増やすことが可能になる。
本発明の具体的な態様として、前記不揮発性メモリセルは、半導体基 板に、 ソース領域、 ドレイン領域、 及び前記ソース領域とドレイン領域 に挟まれたチャンネル領域とを有し、前記チャネル領域上には、第 1絶 縁膜を介して配置されたコントロールゲート電極と、第 2絶縁膜及び電 荷蓄積性絶縁膜を介して配置され前記コントロールゲート電極と電気 的に分離されたメモリゲート電極とを有し、前記コントロールゲート鼋 極のゲート耐圧は前記メモリゲート電極のゲート耐圧よりも低い。例え ば、前記コントロールゲート電極のゲート耐圧は前記 C P Uに含まれる M O S トランジスタのゲート耐圧に等しい。
前記コント口一ルゲ一ト電極を有する選択用の M O S トランジスタ 部に対しては、相対的に低い絶縁耐圧故に、比較的低いゲート電圧で比 較的大きな G m (相互コンダクタンス） を得ることが容易になり、 不揮 発性メモリセルからの読み出し電流に対して G mを相対的に大きくす る事ができ、 読み出し速度の高速化に寄与する。
不揮発性メモリセルの前記メモリゲートから見た閾値電圧を比較的 高く設定するには、例えばメモリゲート電極に高電圧を印加し、 コント ロールゲート電極側をオン状態にしてソース線からビッ ト線に電流を 流し、コントロールゲート電極側の電荷蓄積領域近傍で発生したエレク トロンを電荷蓄積領域に保持させればよい。逆に比較的低い閾値電圧を 設定するには、 例えば、 メモリゲート電極に高電圧を印加し、 コント口 一ルゲート電極側をオン状態にしてビッ ト線接続電極及びソース線接 続電極を回路の接地電位とし、電荷蓄積領域に保持されているエレクト ロンをメモリゲート電極に放出させればよい。 したがって、不揮発性メ モリセルに比較的低い閾値電圧又は比較的高い閾値電圧を設定する動 作は、コントロールゲート制御線ゃビット線に高電圧を印加することな く実現することが可能である。 このことは、 コントロールゲート電極側 のゲート耐圧が比較的低くてよいことを保証する。
本発明の具体的な態様として、第 1の不揮発性メモリは第 1データ長 単位に記憶情報の消去が行なわれたメモリセルに対する情報保持を第 1デ一夕長単位に行なう。第 2の不揮発性メモリは第 2データ長単位に 記憶情報の消去が行なわれたメモリセルに対する情報保持を第 2デー 夕長よりも短い単位で行なう。
〔5〕更に別の観点による本発明の I Cカードは、第 1データ長単位 に記憶情報の消去が行われる第 1の不揮発性メモリと、第 2デ一夕長単 位に記憶倩報の消去が行われる第 2の不揮発性メモリと、中央処理装置 と、外部とデータの入出力を行うための端子とを合成樹脂に封入して備 える。前記第 1の不揮発性メモリはデータの格納に使用される。前記第
2の不揮発性メモリは前記中央処理装置が処理すべきプログラムの格 納に使用される。前記第 1データ長は前記第 2データ長よりも短い。前 記外部とデータの入出力を行うための端子と共に、或は前記端子に代え て、 外部とデータの入出力を行なうためのアンテナを備えて良い。 不揮発性メモリセルとして前記選択トランジスタ部とメモリセルト ランジス夕部から成り選択トランジス夕部の絶縁耐圧がメモリセルト ランジス夕部の絶縁耐圧よりも低くされたメモリセル構造を採用して よい。
〔6〕更に別の観点による本発明の半導体処理装置は、 前記 C P Uを 省いて第 1の不揮発性メモリと第 2の不揮発性メモリとを主体に上述 同様に構成される。 図面の簡単な説明
第 1図は本発明に係る半導体処理装置の一例であるマイクロコンビ ュ一夕のブロック図である。
第 2図はマイクロコンピュー夕の別の例を示すプロヅク図である。 第 3図は E E P R 0 M及びフラヅシュメモリに採用されている不揮 発性メモリセルの構造を例示する縦断面図である。
第 4図はメモリセルの読み出し、書込み処理、消去処理における電圧 印加態様を例示する説明図である。
第 5図はメモリセルの閾値電圧特性を例示する説明図である。
第 6図はフラッシュメモリのようにバイ ト分割を採用しないときの メモリアレイの様子を消去処理状態を一例に示す回路図である。
第 7図は第 6図のメモリアレイにおける書き込み処理状態を例示す る回路図である。
第 8図は E E P R O Mのようにバイ ト分割を採用したときのメモリ アレイの様子を消去処理状態を一例に示す回路図である。
第 9図は第 8図のメモリアレイにおける書き込み処理状態を例示す る回路図である。
第 1 0図は第 8図のメモリアレイにおける読み出し動作状態を例示 する回路図である。
第 1 1図は第 8図で説明したバイ ト選択トランジスタ T i jに p M O S トランジスタを用いたメモリアレイにおけるバイ ト選択トランジ ス夕が配置されたバイ ト境界部分のデバイス構造平面レイァゥト図で あ^ o
第 1 2図は第 1 1図の A— A ' 断面図である。
図 1 3はバイ ト選択トランジスタに n M O S トランジスタを採用し たときのメモリアレイの様子が消去処理状態を一例に示される回路図 である。
第 1 4図は第 1 3図のメモリアレイにおける書き込み処理状態を例 示する回路図である。
第 1 5図は第 1 3図のメモリアレイにおける読み出し動作状態を例 示する回路図である。
第 1 6図はバイ ト選択トランジスタをソース線側に設けたときのメ モリアレイの様子を消去処理状態を一例に示す回路図である。
第 1 7図は第 1 6図のメモリアレイにおける書き込み処理状態を例 示する回路図である。
第 1 8図は第 1 6図のメモリアレイにおける読み出し動作状態を例 示する回路図である。
第 1 9図は第 1 6図のメモリアレイにおけるバイ ト選択トランジス 夕が配置されたバイ ト境界部分のデバイス構造平面レイァゥト図であ る。
第 2 0図は全てのメモリセルの共通ソース線側に選択トランジスタ を設けたメモリアレイの様子を消去動作状態を一例に示す回路図であ る。
第 2 1図は第 2 0図のメモリアレイにおけるバイ ト単位の書き込み 処理状態を例示する回路図である。
第 2 2図は第 2 0図のメモリアレイにおけるパイ ト単位の読み出し 動作状態を例示する回路図である。
第 2 3図は第 2 0図のメモリアレイにおけるデバイス構造平面レイ アウト図である。
第 2 4図は不揮発性メモリモジュールのブロック図である。
第 2 5図はフラッシュメモリを例示するプロック図である。
第 2 6図は E E P R 0 Mを例示するブロック図である。
第 2 7図は書き込み読み出し回路を例示するプロック図である。 第 2 8図はセンスアンプ及び書き込み電流源の一例を示す回路図で ある。
第 2 9図はセンスアンプ及び書き込み電流源の別の例を示す回路図 である。
第 30図はフラッシュメモリと E E PROMの並列書き込み処理を 示すフローチャートである。
第 3 1図はフラッシュメモリと E E PROMの並列的な書き込み処 理及び読み出し動作を示すフローチャートである。
第 32図はフラッシュメモリと E E PROMの並列的な消去処理及 び読み出し動作示すフローチャートである。
第 33図は第 30図乃至第 3 2図のフローチヤ一トの処理に係るフ ラッシュメモリと E E P R OMの主なアクセス仕様を例示する説明図 である。
第 34図は書き込み読み出し回路の別の例を示す回路図である。 第 35図は書き込み読み出し回路の更に別の例を示す回路図である。 第 3 6図は第 3 5図の折り返しビッ ト線構造のフラッシュメモリに おけるメモリセルの選択手法の一例を示す回路図である。
第 37図は不揮発性メモリモジュールの別の例を示すプロック図で ある。
第 38図は CPUのァドレス空間における E E P R OMとフラヅシ ュメモリのマツビングを例示する説明図である。
第 39図は CPUによる消去方法の第 1の例を示す説明図である。 第 40図は CPUによる消去方法の第 2の例を示す説明図である。 第 4 1図は CPUによる消去方法の第 3の例を示す説明図である。 第 42図は CPUによる書き込み方法の第 1の例を示す説明図であ る。
第 43図は CPUによる書き込み方法の第 2の例を示す説明図であ る ο
第 44図は CPUによる書き込み方法の第 3の例を示す説明図であ る。
第 45図は接触ィン夕フェース形式の I Cカードの外観を例示する 平面図である。
第 46図は非接触イン夕フェース形式の I Cカードの外観を例示す る平面図である。 発明を実施するための最良の形態
《マイクロコンピュータ》
第 1図には本発明に係る半導体処理装置の一例としてマイクロコン ピュー夕が例示される。 同図に示されるマイクロコンピュータ 1は、 特 に制限されないが、所謂 I Cカードマイコンと称されるマイクロコンビ ユー夕である。 同図に示されるマイクロコンピュータ 1は、 単結晶シリ コンなどの 1個の半導体基板若しくは半導体チップに C M 0 Sなどの 半導体集積回路製造技術によって形成される。
マイクロコンピュー夕 1は、 CPU 2、 RAM (ランダム 'アクセス · メモリ） 4、 夕イマ 5、 不揮発性メモリモジュール 6、 コプロセッサ 7、 クロヅク生成回路 9、 システムコントロ一ルロジヅク 1 1、 入出力ポ一 ト ( I/Oポ一ト） 12、 デ一夕バス 13、 及びァドレスバス 14を有 する。
前記不揮発性メモリモジュール 6は CPU 2の動作プログラム及び データなどを格納するのに利用される。前記 RAM 4は CPU 2のヮー ク領域又はデ一夕の一時記憶領域とされ、 例えば SRAM (ス夕ティ ヅ ク'ランダム'アクセス ·メモリ）若しくは DRAM (ダイナミック 'ラン ダム · アクセス 'メモリ） から成る。 前記 CPU 2は、 不揮発性メモリ モジュール 6から命令をフエヅチし、フエツチした命令をデコードし、 デコード結果に基づいてオペランドフェッチゃデ一夕演算を行う。コプ 口セッサ 7は R S Aや楕円曲線暗号演算における剰余乗算処理などを CPU 2に代わって行うプロセッサュニヅ トとされる。 I/Oポート 1 2は 2ビッ トの入出力端子 I/O 1 , I/O 2を有し、 デ一夕の入出力 と外部割り込み信号の入力に兼用される。 I/Oポート 12はデ一夕バ ス 13に結合され、 デ一夕バス 13には前記 CPU 2、 RAM4、 タイ マ 5、 不揮発性メモリモジュール 6、 及ぴコプロセッサ 7が接続される c マイクロコンピュータ 1において CPU2がバスマス夕モジュールと され、 前記 RAM 4、 夕イマ 5、 不揮発性メモリモジュール 6、 及びコ プロセッサ 7に接続されるァドレスバス 14にァドレス信号を出力可 能にされる。システムコントロールロジヅク 1 1はマイクロコンビュ一 夕 1の動作モードの制御及び割り込み制御を行い、更に暗号鍵の生成に 利用する乱数発生ロジックを有する。 RE S/はマイクロコンビユー夕 1に対するリセッ ト信号である。マイクロコンピュ一夕 1はリセヅ ト信 号 RE S/によってリセッ ト動作が指示されると、内部が初期化され、 CPU 2は不揮発性メモリモジュール 6のプログラムの先頭番地から 命令実行を開始する。ク口ック生成回路 9は外部クロック信号 C L Kを 受けて内部クロック信号 CKを生成する。マイクロコンピュー夕 1は内 部クロック信号 CKに同期動作される。
特に制限されないが、前記 CPU 2は所謂 32ビッ ト CPUであり、 32ビッ ト （ワード） 単位で演算処理が可能にされ、 図示はしないが、 32ビヅ トの汎用レジス夕、 32ビヅ トの算術論理演算器などを有し、 前記デ一夕バス 13は 32ビヅ トとされる。 したがって、 CPU2の命 令セッ トに含まれるデータ転送命令や、 演算命令は、 ほとんどが 32ビ ッ ト単位でデータを処理することができる。 . 前記不揮発性メモリモジュール 6は、 特に制限されないが、 夫々電気 的に消去処理及び書込み処理が可能にされる E E P R O M 2 1 とフラ ヅシュメモリ 2 2とを有する。ここで消去処理とはメモリセルが保持す る記憶情報を消去する一つの手法であり、例えばメモリセルの閾値電圧 を低くする処理を意味する。この処理によって実現されるメモリセルの 閾値電圧が低い状態を消去状態と称する。書き込み処理とはメモリセル に情報を保持させるための一つの手法であり、例えばメモリセルの閾値 電圧を高くする処理を意味する。この処理によって実現されるメモリセ ルの閾値電圧が高い状態を書き込み状態と称する。 E E P R 0 M 2 1は、 第 1データ長単位に記憶情報の消去が行なわれる第 1の不揮発性メモ リの一例であり、 例えば 8ビッ ト単位で消去処理が可能にされ、 書込み 処理と読み出しは 3 2ビヅ ト単位で可能にされる。フラッシュメモリ 2 2は第 2のデ一夕長単位に記憶情報の消去が行われる第 2の不揮発性 メモリの一例であり、書込みは 1 0 2 4ビッ トのようなヮ一ド線単位で 行われ （ページ書込み） 、 消去処理は単数又は複数のヮード線を単位と するプロック単位で行われ、 読み出しは 3 2ビヅ ト単位で行われる。 E E P R O M 2 1は入出力データの暗号化に利用する暗号鍵、個人を特定 するために用いられる I D情報などの、所定の演算処理単位のデータ等 を格納する領域として用いられる。ここでは所定の演算処理単位は例え ば 8ビッ ト （ 1バイ ト） である。 フラッシュメモリ 2 2は C P U 2が処 理するプログラムの格納に利用される。例えば、仮想マシン言語プログ ラム、 暗号化プログラム、 復号プログラムなどを格納する。
プ口グラムの格納と暗号鍵等のデータの格納に利用する不揮発性メ モリを E E P R O M 2 1とフラッシュメモリ 2 2に分け、夫々の不揮発 性メモリに対する記憶情報の消去単位のデータ長が別々に規定される から、プログラムの書き込み処理前に行なう記憶情報の消去を効率化で き、 CPU 2の演算処理で利用する暗号鍵等の書き込み処理においては 必要な演算処理単位のデ一夕長（例えば 8ビッ ト） に合わせて記憶情報 の消去を行なうことができる。 8ビヅ ト単位のデ一夕長毎にメモリセル を分離するスィツチ素子はプログラム格納用のフラッシュメモリ 22 には不要である。 この点において、 プログラムを格納するような大容量. を要するフラッシュメモリ 22の回路規模の縮小が実現される。 EE P R 0 Mにプログラムとデータの双方を格納する場合に比べて、マイクロ コンピュータにオンチップされる不揮発性メモリモジュール 6の小型 化を達成でき、 その分記憶容量を増やすことが可能になる。第 1図に示 されるマイクロコンピュー夕 1は外部との情報入出力及び動作電源は 図示を省略する電極パッ ド等の外部端子を介して行なう。
第 2図にはマイクロコンピュ一夕 1の別の例が示される。同図に示さ れるマイクロコンピュー夕 1は、第 1図のマイクロコンピュータと外部 ィン夕フエ一ス手段が相違される。すなわち第 2図のマイクロコンピュ 一夕は図示を省略するアンテナに接続可能なアンテナ端子 TML 1 , T ML 2を有する高周波部 15を備える。高周波部 15は前記アンテナが 所定の電波（例えばマイクロ波） を横切ることによって生ずる誘導電流 を動作電源として電源電圧 Vc cを出力し、 リセッ ト信号 RE S及びク 口ック信号 CKを生成し、アンテナから非接触で情報の入出力を行なう ( I/Oポートは外部と入出力すべき情報を RF部 15とやり取りする。 《不揮発性メモリセル》
第 3図には前記 EE PROM 2 1及びフラッシュメモリ 22に採用 されている不揮発性メモリセルの構造が縦断面によって例示される。こ こでは、 特に制限されないが、 EEPROM21とフラッシュメモリ 2 2に同じ不揮発性メモリセルを用いる。
第 3図に例示される不揮発性メモリセル （単にメモリセルとも記す） MCは、 シリコン基板上に設けた p型ゥヱル領域 25に、情報記憶に用 いる MOS型のメモリ トランジスタ部 26と、前記メモリ トランジスタ 部 26を選択する M OS型の選択トランジスタ部 27とを有して成る。 メモリ トランジスタ部 26は、ソース線に接続するソース線接続電極と しての n型拡散層 （n型不純物領域） 30、 電荷蓄積性絶縁膜 （例えば シリコン窒化膜） 31、 電荷蓄積性絶縁膜 31の上下に配置された絶縁 膜 （例えば酸化シリコン膜） 32, 33、 及び書込み処理 ·消去処理時 に高電圧を印加するためのメモリゲート電極（例えば n型ポリシリコン 層） 34を有する。例えば前記絶縁膜 32は膜厚 5 nm、 電荷蓄積性絶 縁膜 31は膜厚 10 nm (酸化シリコン膜換算）、 前記絶縁膜 33は膜 厚 3nmとされる。前記選択トランジスタ部 27は、 ビッ ト線に接続す るビッ ト線接続電極としての n型拡散層 （n型不純物領域） 35、 ゲー ト絶縁膜 （例えば酸化シリコン膜） 36、 コントロールゲート電極 （例 えば n型ポリシリコン層） 37、 前記コントロールゲート電極 37とメ モリゲート電極 14を絶縁する絶縁膜（例えば酸化シリコン膜） 38を 有する。
前記メモリ トランジスタ部 26の電荷蓄積性絶縁膜 31とその表裏 に配置された絶縁膜 32及び絶縁膜 33 (併せて ONO (酸化膜 ·窒化 膜 -酸化膜）構造のメモリゲート絶縁膜となる） との膜厚の総和を t m、 コントロールゲート電極 37のゲ一ト絶縁膜 36の膜厚を t c、コント ロールゲート電極 37と電荷蓄積性絶縁膜 3 1との間の絶縁膜 38の 膜厚を t iとすると、 t cく tm≤t iの関係が実現されている。 この 絶縁膜厚さの関係より、選択トランジスタ部 27のゲート絶縁耐圧はメ モリ トランジスタ部 26のゲート絶縁耐圧よりも低くされる。
尚、 拡散層 35の部分に記載されたドレイン （Dr a in)の語はデ
—夕読み出し動作において当該拡散層 35がトランジス夕のドレイン 電極として機能し、拡散層 30の部分に記載されたソース （S our c e)の語はデ一夕読み出し動作において当該拡散層 30がトランジスタ のソース電極として機能するこどを意味する。 消去処理'書き込み処理 ではドレイン電極， ソース電極の機能はドレイン （Dra in) , ソー ス （S our c e) の表記に対して入れ替ることがある。
第 4図には前記メモリセル MCの読み出し、書込み処理、消去処理に おける電圧印加態様が例示される。 ここで示す例は 0. 18 mプロセ スルールで製造したメモリセルに対するものである。
メモリセル MCのメモリ トランジスタ部 26に比較的高い閾値電圧 を設定する書き込み処理動作では、例えば、 メモリゲート電圧 VMGに 10 V、 ソース線電圧 VSを 6 Vとし、 コントロールゲート電圧 VCG に 1. 5 Vを与え、 書き込み状態非選択ビット線に 1. 5 V、 書き込み 状態選択ビット線にば 1. 5 Vよりも低い電圧を印加して、一定の電流 を流し、書き込み状態選択ビット線の選択トランジスタ部 27のオン状 態により、拡散層 30から拡散層 35にチャネル電流を流す。 このチヤ ネル電流により、コント口一ルゲ一ト電極 37側の電荷蓄積性絶縁膜 3 1近傍でホヅ トエレクトロンが発生し、このホヅトエレクトロンが電荷 蓄積性絶縁膜 31に保持される。ビッ ト線に流す書き込み処理電流を数 マイクロ 'アンペア〜数十マイク口 ·アンペア程度の定電流として書き 込み処理を行なう場合、書き込み状態選択ビット線電位に、例えば 0.
8 V程度印加して、 チャネル電流を流せばよい。書き込み処理において は、 nチャンネル型のメモリセルにとって、拡散層 30がドレインとし て機能し、拡散層 35がソースとして機能する。この書き込み処理形式 はホットエレクトロンのソースサイ ドインジェクションとなる。
書込み処理について更に詳述する。書き込み処理では電荷蓄積性絶縁 膜 3 1の直下に位置するチャネルはコントロールゲート電極 37附近 まで 6 Vにされ、 これに対し、 コントロ一ルゲート電極 3 7直下のチヤ ネルは 0 . 8 V程度であり、 これにより、 双方のチャネルの境界部分、 すなわち、コントロールゲート電極 3 7側の電荷蓄積性絶縁膜 3 1の直 下で急峻な電界（急電界） が形成される。 この急電界によりホットエレ クトロンが生成され、電荷蓄積性絶縁膜 3 1に蓄積される。コント口一 ルゲート電極 3 7直下のチャネルは 0 . 8 V程度であるからコントロー ルゲート電極 3 7の絶縁膜 3 2は、論理回路などの高耐圧を要しない大 多数の論理動作用の M O S トランジスタと同じ又は同程度の薄膜でよ い。
書き込み処理においてコントロールゲート電極 3 7直下のチャネル が 6 Vにならないのは、ゥヱル領域 2 5に形成される前記ビット線接続 電極 3 5とソース線接続電極 3 0との間に高濃度不純物領域例えば拡 散層が形成されていないからである。図示はしないが、記憶保持用の M O N O S (メタル ·ォキサイ ド ·ナイ トライ ド ·ォキサイ ド ·セミコン ダク夕）型メモリ トランジスタと選択用の M O S トランジスタの直列回 路で構成される不揮発性メモリセルの場合には、双方のトランジスタの 直列接続ノードが双方に共通の拡散領域（ソース · ドレイン領域） とさ れる。 この双方に共通の拡散領域が介在する場合には、書き込み処理時 の高電圧が M O N O Sに印加されてチャネルが形成されると、 M O N O S側の高電圧がそのチャネルから前記双方のトランジスタに共通の拡 散領域を介して選択 M O S トランジスタに印加される。これによつて選 択 M O S トランジスタにも高耐圧が要求されることになる。
メモリセル M Cのメモリ トランジスタ部 2 6に比較的低い閾値電圧 を設定する消去処理では、例えば、 メモリゲート電圧 V M Gに高電圧 1 2 Vを印加し、電荷蓄積性絶縁膜 3 1に保持されているエレクトロンを メモリゲート電極 3 4にトンネル放出させる。 このとき、拡散層 3 0を 回路の接地電位 （ 0 V ) とする。 このとき、 選択トランジスタ部 2 7を オン状態にしてもよい。
メモリ トランジスタ部 2 6に対する上記書き込み処理'消去処理より 明らかなように、コントロールゲート 3 7の電圧 V C Gとビヅ ト線の電 圧 V Dは高電圧であることを要しない。 このことは、選択トランジスタ 部 3 7のゲート耐圧が比較的低くてよいことを保証する。
特に制限されないが、 第 5図に例示されるように、 閾値電圧が低くさ れた消去状態のメモリ トランジスタ部 2 6はデプレシヨン型とされ、閾 値電圧が高くされた書き込み状態のメモリ トランジスタ部 2 7はェン ハンスメント型とされる。第 5図の消去状態 ·書き込み状態において、 読み出し動作時におけるメモリゲート電極 3 4は回路の接地電圧 （ 0 V ) にすればよい。更に読み出し動作を高速化する場合はメモリゲ一ト 電極 3 4に例えば電源電圧 （ 1 . 5 V ) を印加してもよい。 尚、 消去及 び書き込みの双方の状態をェンハンスメント型にすることは妨げない。 この場合には、読み出し動作時におけるメモリゲート電極 3 4は電源電 圧を印加する。
第 5図の閾値状態において第 3図の不揮発性メモリセル M Cに対す る読み出し動作では、 ソース線電圧 V S、 メモリゲート電圧 V M Gを 0 Vにし、読み出し選択すべきメモリセルのコントロールゲート電圧 V c gを 1 . 5 Vの選択レベルにすればよい。 ビッ ト線電位 V Dは 1 . 5 V のプリチヤ一ジレベルを初期状態とする。選択トランジスタ部 2 7がォ ン状態にされたときメモリ トランジスタ部 2 6の閾値電圧状態に従つ て電流が流れるか否かに応じてビッ ト線に記憶情報が読み出される。選 択トランジスタ部 2 7はメモリ トランジスタ部 2 6よりもゲート絶縁 膜厚が薄く、 また、 ゲート耐圧も小さいから、 記憶保持用の M O S トラ 部と選択用の M O S トランジス夕部の双方を高耐圧で形成す る場合に比べて、選択トランジスタ部 27で得られる読み出し電流の G mを比較的に大きくする事ができ、 これにより、 データ読み出し速度を 高速化することができる。
《バイ ト分割》
第 6図にはフラッシュメモリのようにバイ ト分割を採用しないとき のメモリアレイの様子が消去処理状態を一例に示される。メモリセル M Cのメモリゲート電極（ 34 )は行単位でメモリゲート制御線 M G 0， MG 1に接続され、 メモリセル MCのコントロ一ルゲート電極 （37) は行単位でコントロールゲート制御線 CG0， CG Iに接続される。 2 行分のメモリセル MCのソース線接続電極（30)は共通ソース線 S L 0に接続され、 メモリセル MCのビッ ト線接続電極 （35)は列毎に対 応するビッ ト線 b 0〜b 3に接続する。このメモリアレイ構成により、 メモリセル M Cは共通ゾ一ス線 S L 0側にメモリゲート電極（ 34 )、 ビッ ト線 b 0 ~ b 3側にコントロールゲート電極 （ 37 )が位置する。 消去処理は第 6図に示されるようにメモリゲート制御線 MG 1に高 圧 （ 12 V)を印加し、 ビヅ ト線 b 0〜b 3を回路の接地電位 （0 V) にして、 電荷蓄積性絶縁膜（シリコン窒化膜） 31中に蓄えられた電子 をメモリゲート電極 M G 1に引き抜く。消去処理はメモリゲート制御線 単位で行なうことができ、第 6図ではメモリゲ一ト制御線 M G 1を共有 する一行分のメモリセルが一括消去される。
書き込み処理は第 7図に例示されるように、メモリゲート制御線 MG 1に高圧 （ 10V) を印加し、 選択トランジスタ部 （27) を導通 （コ ントロールゲート制御線 C G 1 -選択レベル （ 1. 5 V) ) させたうえ で、 共通ソース線 SL 0に高圧 （6 V) を印加する。 書込み状態選択ビ ッ ト線には選択トランジスタ部の閾電圧バラツキを補償するため、書込 み電流源より所定のチャネル電流を流してソース側ホッ トエレク ト口 ン注入により書き込み状態を達成する。書き込み状態非選択ビッ ト線に は 1. 5 Vを与えて書き込み状態への遷移を抑止する。図において書き 込み電流源は I sとして示される。このときの共通ソース線に印加する 高圧電源による電流供給能力との関係で、一度に書き込み処理を行なう ことができるメモリセルの数は往々にして消去単位に比べて小さいこ とが予想され、その場合には複数回に分けて直列的に書き込み処理を行 なう。
前述の通り、 書き込み ·消去処理の時、 メモリセル MCの選択トラン ジス夕部には高電圧が印加されないので、コントロ一ルゲ一ト電極の酸 化膜厚を薄くでき、 電流駆動能力を大きくできるので、読み出し動作は 高速化される。
第 8図には EE PROMのようにバイ ト分割を採用したときのメモ リアレイの様子が消去処理状態を一例に示される。メモリアレイの基本 的な構成が第 6図と同じである。相違点は、 バイ ト分割のために、 バイ ト毎にメモリセル MCのメモリゲート電極（34)をバイ ト選択トラン ジス夕 T i j (i, jは整数） を介してメモリゲート制御線 MGiに接 続するように構成した点が相違される。バイ ト選択トランジスタ T i j のスィッチ制御信号はメモリセルのバイ ト列単位のバイ ト選択制御線 B S jにて与えられる。この例ではメモリゲ一ト制御線 MG iに印加し た正電圧がバイ ト選択トランジスタ T i jで電圧降下を生じないよう に、当該バイ ト選択トランジスタ T i jに pチャネル型 MO Sトランジ ス夕 （pM〇Sトランジスタ） を採用する。 ここでは便宜上 2個のメモ リセルを 1バイ ト分のメモリセルとしている。 ビヅ ト線は b j 0、 b j 1として示される。
第 8図において消去処理はバイ ト単位で行われる。例えばバイ ト選択 トランジスタ T 10で選択される 1バイ トを消去対象とする。このとき、 選択バイ トのバイ ト選択制御線 B S 0を 0 V、非選択バイ トのバイ ト選 択制御線 B S 1を 1 2 Vとする。非選択ワードのメモリゲート制御線 M G 0を 0 V、選択ヮ一ドのメモリゲート制御線 M G 1を 1 2 Vとする。 これにより、 バイ ト選択トランジスタ T 1 0が導通し、選択バイ トのメ モリセルのメモリゲート電極（ 3 4 )に消去電圧 1 2 Vが印加されて、 選択バイ トのメモリセルの閾値が下がって、 消去状態にされる。
第 9図には第 8図のバイ ト分割を採用したメモリアレイにおける書 き込み処理状態が例示される。ここでは便宜上バイ ト選択トランジスタ T 1 0で選択される 1バイ トを書き込み処理対象として図示してある。 このとき、選択バイ 卜のバイ ト選択制御線 B S 0を 0 Vとし、非選択バ ィ トのバイ ト選択制御線 B S 1を 1 0 Vとする。非選択ワードのメモリ ゲ一ト制御線 M G 0を 0 V、選択ワードのメモリゲート制御線 M G 1を 1 0 Vとすると、バイ ト選択トランジスタ T 1 0が導通し、選択バイ ト のメモリセルのメモリゲ一ト電極（3 4 ) に 1 0 Vが印加される。更に 非選択ヮードのコント口一ルゲ一ト制御線 C G 0を 0 V、選択ヮードの コントロールゲート制御線 C G 1を 1 . 5 V、選択ワードのソース線 S L 0に 6 Vを印加しておき、書き込み状態選択ビッ卜のビット線 b O O には電流源 I sを接続し、書き込み状態非選択ビッ トのビツ ト線 b 0 1 には 1 . 5 Vを印加する。非選択バイ 卜のビット線も書き込み状態非選 択ビット線と同様に 1 . 5 Vを印加する。 これにより、 書き込み状態選 択ビット （書き込み選択メモリセル）の選択トランジスタ部 2 7が導通 して前記定電流源 I sによってチャネル電流が流れ、 ソース側（ビッ ト 線接続電極 3 5側）から電荷蓄積性絶縁膜 3 1にホットキヤリァが注入 されて、書き込み状態選択メモリセルの閾値が上がって、書込状態にさ れる。
書き込み処理時に、書き込み状態非選択バイ トのソ一ス線接続電極に はソース線 S L 0より高圧 （ 6 V)が印加されるが、 メモリセルの蓄積 電荷はコント口一ルゲ一ト電極 37側の電荷蓄積性絶縁膜（シリコン窒 化膜） 31にあるため、 ディスターブは抑えられる。
第 10図には第 8図のバイ ト分割を採用したメモリアレイにおける 読み出し動作状態が例示される。ここでは便宜上バイ ト選択トランジス 夕 T 10で選択される 1バイ トを読み出し対象として図示してある。こ のとき、 読み出し選択バイ 卜のビッ ト線 b O O、 b O lを 1. 5Vにプ リチャージしておき、選択ワードのコントロールゲート制御線 CG 1を 1. 5 Vとして、 読み出し選択バイ 卜のメモリセルにおける選択トラン ジス夕部 27を導通させる。これによるビッ ト線の電位を図示を省略す るセンスアンプで検出する。
第 8図乃至第 10で説明したように、スプリヅ トゲート型の MONO S構造を有する前記メモリセル MCのメモリアレイにおいて、ワード線 方向に伸びたメモリゲート電極（34)をバイ ト選択トランジスタ T i j (i， jは整数） を介してメモリゲート制御線 MGiに接続するよう に構成し、 バイ ト選択トランジスタ T i jを介してメモリゲート電極 (34) に書き込み高電圧や消去高電圧を印加する。 これにより、 バイ ト単位の消去処理及び書き込み処理が可能になる。 また、書込み処理と 消去処理の時、 選択バイ トのメモリゲート電極 （34)のみ書き込み高 電圧や消去高電圧が印加されるので、非選択バイ トにはディスターブが かからない。
第 11図には、第 8図で説明したバイ ト選択トランジスタ T i jに！ MO Sトランジスタを用いたメモリアレイにおけるバイ 卜選択トラン ジス夕が配置されたバイ ト境界部分のデバイス構造平面レイァゥ トが 示され、 第 12図には第 1 1図の A— A， 断面が示される。 バイ ト選択 トランジスタ T i jは、 pMOSトランジスタでありメモリセルとは導 電型が異なるので、 n型ゥエル領域 （N w e 1 1 ) に形成される。 メモ リセルは p型ゥエル領域（P w e 1 1 ) に形成され、 両方の領域は相互 にアイソレーション領域によつて電気的に分離されなければならず、 n 型ゥヱル領域 （N w e 1 1 ) には比較的大きな面積を必要とする。 図 1 3にはバイ ト選択トランジス夕に nチャネル型 M O S トランジ ス夕 （n M O Sトランジスタ）を採用したときのメモリアレイの様子が 消去処理状態を一例に示される。メモリアレイの基本構成は第 8図と同 様であり、バイ ト選択トランジスタ T i jに n M O S トランジスタを採 用した点が相違される。第 1 4図には第 1 3図のバイ ト分割を採用した メモリアレイにおける書き込み処理状態が例示される。第 1 5図には第 1 3図のバイ ト分割を採用したメモリアレイにおける読み出し動作状 態が例示される。第 1 3図乃至第 1 5図において動作対象は例えばバイ ト選択トランジスタ T 1 0で選択される 1バイ トとされる。
バイ ト選択トランジスタ T i jに n M O S トランジスタを採用した 場合、 当該トランジスタ T i jによる電圧降下を補償するために、消去 処理及び書き込み処理時の高電圧（昇圧電圧） は高く設定される。例え ば、消去処理時には、第 1 3図に例示されるようにメモリゲート制御線 M G 1への印加電圧は 1 3 Vに高く設定され、これに応じてバイ ト選択 制御線 B S 0への印加電圧も 1 3 Vに高く設定される。書き込み処理時 には、第 1 4図に例示されるようにメモリゲート制御線 M G 1への印加 電圧は 1 1 Vに高く設定され、これに応じてバイ ト選択制御線 B S 0へ の印加電圧も 1 1 Vに高く設定される。一方、 読み出し動作時には、 バ ィ ト選択トランジス夕 T i jを導通させてメモリセルのメモリゲート 電極に印加する電圧を容易に 0 Vにすることができる。例えば第 1 5図 では選択バイ 卜のバイ ト選択制御線 B S 0への印加電圧を 1 . 5 Vのよ うな電源電圧にするだけで済む。 また、第 1 3図のメモリアレイではバイ ト選択トランジスタ T i jは n M O S トランジスタであるから、バイ ト境界領域の部分に Nゥヱル領 域を形成する必要がない。 これにより、 メモリアレイのサイズを小さく することが可能になる。
第 1 6図にはバイ ト選択トランジスタをソース線側に設けたときの メモリアレイの様子が消去処理状態を一例に示される。上述したバイ ト 分割はバイ ト毎にメモリゲート電極をメモリゲート制御線から分離す る構成であるのに対し、ここではバイ ト毎にソース線接続電極をソース 線から分離可能にする。第 1 6図では、 メモリセルのバイ ト列毎にソ一 ス線 S L jが設けられ、 バイ ト毎にメモリセルのソース線接続電極（ 3 0 )と対応するソース線との間にバイ ト選択トランジスタ T i jが挿入 される。バイ ト選択トランジスタ T i jのスィツチ制御信号は行単位の バイ ト選択制御線 B S iにて与えられる。
第 1 6図において消去処理はバイ ト単位で行われる。例えばバイ ト選 択トランジスタ T 1 0で選択される 1バイ トを消去対象とする。このと き、選択ヮードのメモリゲート制御線 M G 1を 1 2 V、 非選択ヮードの メモリゲート制御線 M G 0を 0 Vとする。選択ワードのバイ ト選択制御 線 B S 1を 1 2 Vとしてバイ ト選択トランジスタ T 1 jを導通させ、非 選択ヮードのバイ ト選択制御線 B S 0を 1 2 Vとしてバイ ト選択トラ ンジス夕 T 0 jを非導通させる。選択バイ トのソ一ス線 S L 0及びビッ ト線 b 0 jに回路の接地電圧 O Vを印加し、非選択バイ 卜のソース線 S L 1及びビツ ト線 b 1 jに消去抑止電圧 1 2 Vを印加する。これにより、 選択ワードの選択バイ トのメモリセルは、 ゲート ·基板間に高電圧が印 加されて消去状態にされる。選択ワード上の非選択メモリセルはゲート と基板間に高電圧がかからず、 消去状態にされない。
第 1 7図にはバイ ト選択トランジスタをソース線側に設けたメモリ アレイにおける書き込み処理状態が例示される。ここでは便宜上バイ ト 選択トランジスタ T 1 0で選択される 1バイ トを書き込み処理対象と して図示してある。 このとき、選択ワードのメモリゲート制御線 M G 1 を 1 0 V、 非選択ワードのメモリゲート制御線 M G 0を 0 Vとする。選 択ヮードのバイ ト選択制御線 B S 1を 1 0 Vとしてバイ ト選択トラン ジス夕 T 1 0を導通させ、非選択バイ トのソース線 S L 1に書込抑止電 圧 1 0 Vを印加する。これにより選択ヮード上の書き込み状態非選択メ モリセルにはゲ一トと基板間に高電圧が印加されず、ディスターブがか からない。一方、 選択バイ トのソース線 S L 0を 6 Vとすれば選択バイ トのメモリセルのソース線接続電極（ 3 0 ) としてのドレインには 6 V が印加される。選択バイ トの書き込み状態非選択メモリセルのビッ ト線 b 0 1はコントロールゲート制御線 C G 1と同電位の 1 . 5 Vとし、 選 択バイ トの書き込み状態選択メモリセルのビッ ト線 b 0 0には電流源 I sを接続することにより、上述と同様にソース側ホヅ トキャリア注入 による書き込み状態が達成される。
第 1 8図にはバイ ト選択トランジスタをソース線側に設けたメモリ アレイにおける読み出し動作状態が例示される。読み出し対象は便宜上 バイ ト選択トランジスタ T 1 0で選択される 1バイ トとして図示され ている。第 1 8図において選択バイ トのコントロールゲート制御線 C G 1とバイ ト選択制御線 B S 1を 3 Vの選択レベルとし、選択バイ トのビ ヅ ト線 b 0 0、 b 0 1を 1 . 5 Vにプリチャージすることにより、 選択 バイ トのメモリセルに対する読み出しを行なうことができる。但し、読 み出し電流経路には、メモリ トランジスタ 2 6に対し選択トランジスタ 部 2 7とバイ ト選択トランジスタ T i jの 2個の nチャネル M O S型 トランジスタが直列配置されるので、第 1 0図及び第 1 5図の例に比べ、 C G 1と B S 1の選択レベルは 3 Vの昇圧電圧に成っている点が相違 される。
第 1 9図には第 1 6図で説明したバイ ト選択トランジスタをソース 線側に設けたメモリアレイにおけるバイ ト選択トランジスタが配置さ れたバイ ト境界部分のデバイス構造平面レイァゥ卜が示される。バイ ト 選択トランジスタ T i jはメモリセルと同じ nチャンネル型であるか ら同じ P型ゥエル領域に形成できる。
第 2 0図には全てのメモリセルの共通ソース線側に選択トランジス 夕を設けたメモリアレイの様子が消去動作状態を一例に示される。上述 したメモリアレイはバイ ト毎にソース線を分離し、バイ ト選択トランジ ス夕を付加したが、 ここでは、一方に選択トランジスタ部 2 7が接続さ れたメモリ トランジスタ部 2 6の他方にも選択トランジスタ部 2 7 a を形成し、 3重ゲート構造のメモリセル M C aを採用する。 このメモリ セル M C aは、 特に図示はしないが、第 3図の断面構造においてメモリ トランジスタ部 2 6を中心に左右対称に拡散領域とコントロールゲー ト電極を形成し、 一方の拡散領域をビッ ト線接続電極、他方の拡散領域 をソース線接続電極とすればよい。要するに、 メモリゲ一ト電極の両側 にコントロールゲート電極が配置される。第 2 0図においてコントロ一 ルゲート制御線 C G i a ( iは整数） はビヅ ト線 b j 0， b j 1 ( jは 整数）に接続する選択トランジスタ部のコントロールゲートを制御し、 コントロールゲート制御線 C G i bはソース線 S L jに接続する選択 トランジスタ部のコントロールゲートを制御する。コントロールゲート 制御線 C G 0 b， C G 1 bは第 1 6図のメモリアレイにおけるバイ ト選 択制御線 B S 0， B S 1に相当する。第 2 0図のメモリアレイにおける バイ ト単位の消去処理、第 2 1図に示されるバイ ト単位の書き込み処理、 第 2 2図に示されるバイ ト単位の読み出し動作は、第 1 6図の消去処理、 第 1 7図の書込み処理、 第 1 8図の読み出し動作と同じである。 第 23図には第 20図で説明したメモリセルの共通ソース線側に選 択トランジスタを設けたメモリアレイにおけるデバイス構造平面レイ ァゥ卜が示される。選択トランジスタ部 27 aはメモリセル MC aの一 部を構成し、 全てのメモリセル MCaに対して規則的に配置される。第 19図の場合にはバイ ト選択トランジスタ T i jを配置するために縦 方向及び横方向の双方向でチップ面積を拡大している。第 23図の場合 選択トランジスタ部 27 aの数は多いが、それはメモリセル配列の中に 収まるから、 縦方向寸法は大きくなっても横方向寸法は拡大しない。 こ の点において、第 23図のメモリアレイ構造ではバイ ト境界領域の面積 を第 19図の例よりも縮小することができる。
《不揮発性メモリモジュール》
第 24図には前記不揮発性メモリモジュール 6のプロック図が例示 される。不揮発性メモリモジュール 6は、 EE PROM 21に専用の回 路として EEPROM用メモリアレイ 40、 ビヅ トデコーダ · ドライノ、' 41、 及びヮードデコーダ · ドライバ 42を有し、 また、 フラヅシュメ モリ 22に専用の回路としてフラッシュメモリ用メモリアレイ 43、ビ ヅ トデコーダ · ドライバ 44、 及びヮードデコーダ · ドライバ 45を有 する。 EEPROM21とフラッシュメモリ 22は前述の通り同じスプ リヅ トゲート型 MONO S構造のメモリセルを用いているから、双方に 一部共通化された回路として、 電源回路 46、 書き込み読み出し回路 4 7、 及びメモリ制御回路 48を備え、 周辺回路が一部共通化され、 メモ リモジュ一ルの小型化、更にはマイクロコンピュー夕チップの縮小に寄 与する。
第 25図にはフラッシュメモリ 22の一例が示される。メモリアレイ 43は第 6図で説明した基本構成を備える。メモリアレイ 43は複数個 の消去ブロヅク B L K 0〜B L K nに分割され、ブロヅク単位でソース 線 S L 0〜S L nが設けられる。消去プロック B L K 0〜： B L K nのサ ィズはプロック間で同じであっても全部又は部分的に相違されていて もよい。ビッ ト線 b 0〜b nは各消去ブロック B L K 0〜： B L K nに共 通化される。コントロールゲート制御線 C G及びメモリゲート制御線 M Gはワード （ビット線に交差するメモリセル配列方向）単位とされ、 例 えば消去プロヅク B L K 0にはコントロールゲ一ト制御線 C G 0 ~ C G nとメモリゲート制御線 M G 0〜M G nが割当てられる。
ビッ トデコーダ · ドライバ 4 4はァドレス信号をデコードし、 そのデ コード結果及び動作モ一ドにしたがってビット線の駆動等を行なう。ヮ ―ドデコーダ · ドライバ 4 5はァドレス信号をデコ一ドし、そのデコ一 ド結果及び動作モードにしたがってコン トロールゲート制御線 C G及 びメモリゲート制御線 M Gを駆動する。消去処理におけるソース線 S L 0〜S L nの駆動には、 特に制限されないが、 ワードデコーダ. ドライ バ 4 5が兼用される。書き込み読み出し回路 4 7は、読み出し動作にお いてメモリアレイから読み出されたデータを増幅して出力し、書き込み 処理において書き込み状態選択ビッ ト線に対して書き込み電流の供給 等を行なう。
メモリ制御回路 4 8はァドレス信号、 データ、及び制御信号を入力し、 制御信号によって消去処理、書き込み処理、又は読み出し動作が指示さ れ、 その指示に従って、 ビットデコーダ' ドライバ 4 4及びヮ一ドデコ 一ダ' ドライバ 4 5に必要なァドレス信号を与えると共に、必要なデコ ード動作をさせて、コントロールゲート制御線やメモリゲート制御線等 を駆動させる。動作に必要な高電圧は電源回路 4 6が電源電圧 V c cを 昇圧して形成し、 これが必要な回路に供給される。 このように制御され る消去処理はプロヅク単位 B L K◦〜： B L K nで行なわれ、消去プロヅ クはァドレス信号の所定上位ビットを用いたり、或は消去コマンドの消 去プロック指定デ一夕を用いて指定される。書き込み処理は、特に制限 されないが、 4バイ ト （32ビヅ ト）単位のページ書き込みとされる。 書込み処理では書き込み選択ビット線に書き込み電流を供給すること が必要であり、電源回路 46の電流供給能力が小さい場合を考慮して、 1ページの書き込み処理に対して 4バイ ト単位で直列的な書き込み処 理を行なう。読み出し動作は、 特に制限されないが、 デ一夕バスサイズ との関係に従って、ァドレス信号で指定される 32ビット単位で行なわ れる。
第 26図には EE PROM 21の一例が示される。メモリアレイ 40 は第 13図で説明した基本構成を備える。メモリアレイ 40は複数個の バイ トュニヅト8¥110〜8¥11;1に分割され、ュニヅト単位でソース 線 SL 0〜SLnが設けられる。コントロ一ルゲート制御線 C G 0〜C G n及びメモリゲート制御線 M G 0〜M G nはワード（ビット線に交差 するメモリセル配列方向）単位とされ、バイ トユニット B YU0〜： B Y U iに共通化される。バイ トュニット BYU0〜： BYUiの夫々は、 コ ントロールゲート制御線 C GO〜CGn毎に前記バイ ト選択トランジ ス夕 T 00〜T n 0を有し、バイ トュニヅ ト B YU 0〜B YU iに固有 のバイ ト選択制御線 B S 0〜B S iを有する。更にバイ トユニッ ト BY U 0〜B YU iは夫々 8本のビヅト線 b i 0〜b i 7を有する。
ビヅトデコーダ · ドライバ 41はアドレス信号をデコードし、 そのデ コード結果及び動作モードにしたがつてビット線の駆動等を行なう。ヮ ―ドデコーダ · ドライバ 42はァドレス信号をデコ一ドし、 そのデコ一 ド結果及び動作モードにしたがってコントロールゲート制御線 C G 0 〜C Gn及びメモリゲート制御線 MG 0〜MGnを駆動する。消去処理 におけるソース線 S L 0~S Lnの駆動には、 特に制限されないが、 ビ ットデコーダ · ドライバ 41が兼用される。書き込み読み出し回路 47 は、読み出し動作においてメモリアレイ 4 0から読み出されたデ一夕を 増幅して出力し、書き込み処理において書き込み状態選択ビット線に対 して書き込み電流の供給を行なう。
メモリ制御回路 4 8はァドレス信号、データ、及び制御信号を入力し、 制御信号によって消去処理、書き込み処理、又は読み出し動作が指示さ れ、 その指示に従って、 ビットデコーダ · ドライバ 4 1及びワードデコ 一ダ* ドライバ 4 2に必要なアドレス信号を与えると共に、必要なデコ ード動作をさせて、コント口一ルゲ一ト制御線やメモリゲート制御線等 を駆動させる。動作に必要な高電圧は電源回路 4 6が電源電圧 V c cを 昇圧して形成し、 これが必要な回路に供給される。 このように制御され る消去、 書き込み及び読み出し処理は第 1 3図乃至 第 1 5図で説明し たようにバイ ト単位で行なわれる。 また、書き込み処理及び読み出し処 理はデ一夕バス幅に合わせて例えば 3 2ビット単位で行なってもよい。 書き込み処理及び読み出しはデ一夕バス幅に合わせて 3 2ビッ ト単位 で行なわれる。 4バイ ト未満のデ一夕書き込み若しくは書換えのとき、 4バイ ト単位の書込み処理において、書き込み対象以外のデータに対し ては書き込み状態非選択のデータを与えて書き込み状態への遷移をマ スクすればよい。
第 2 7図には前記書き込み読み出し回路 2 7の一例が示される。ここ では、読出し時に必要なセンスアンプをビット線毎に配置せず、 C P U 等との上位ィン夕フェースがバイ ト単位又は複数バイ ト （n xバイ ト） 単位アクセスであるのが一般であるから、 回路規模縮小の観点より、 そ れに合わせて、読み出しに必要なセンスアンプ及び書き込みに必要な定 電流源回路を n xバイ トで配置される。第 2 7図では n = 4の 3 2ビヅ トを一例とする。即ち、 ここではフラッシュメモリ 2 2のビヅト線は b 0 0〜b 3 1 6 3とされ、 6 4本単位で 3 2グループに分けられ、 ビヅ ト線選択信号 S b i t O〜Sb i t 31により各グループからス イッチ SWf O〜SWf 31で 1本ずつ合計 32本のビヅ ト線が選択 可能にされる。 EEPROM21のビヅ ト線は b 0— 0〜b 31—31 とされ、第 26図で説明したバイ トユニッ ト BYU0〜： BYUiと同様 の構成を有するバイ トュニッ ト B YU毎に 8本のビッ ト線が順次割当 てられ、 4個のバイ トュニヅ ト BYUを一単位とするブロックを単位に メモリアレイの全体が 32プロックに分けられ、プロック選択信号 S b lkO〜Sb lk3 1によりブロック単位で 32本のビッ ト線がスィ ヅチ SWe O〜SWe 31にて選択される。
スイッチ SWe O〜SWe 31を介して選択された E E P R 0 M 2
1側の 32本のビッ ト線は、選択トランジスタ Me s O〜Me s 31を 介して対応するセンスアンプ及び書き込み電流源 S A'WC 0~S A · WC 31に接続される。同様に、前記スィツチ SWf O〜SWf 31を 介して選択されたフラッシュメモリ 22側の 32本のビヅ ト線は、選択 トランジスタ Mf s O〜Mf s 3 1を介して対応するセンスアンプ及 び書き込み電流源 S A•WC0〜SA 'WC31に接続される。選択ト ランジス夕 Me s 0〜Me s 3 1は EEPRO M選択信号 S e e pに よりスィツチ制御され、選択トランジスタ Mf s 0〜Mf s 31はフラ ヅシュメモリ選択信号 S f l sによりスィツチ制御される。
前記ビッ ト線選択信号 S b i t O〜Sb i t 31、前記プロック選択 信号 Sb l kO〜Sb lk31は前記ビヅ トデコーダ ' ドライバ 44、 41がァドレス信号をデコ一ドして生成する。フラッシュメモリ選択信 号 S f 1 s及び E E P ROM選択信号 S e e pはメモリ制御部 48が アクセスァドレス信号と動作モードに従って生成する。第 27図の例で は、フラッシュメモリ 22に書き込み処理又は読み出し動作が指示され たときフラッシュメモリ選択信号 S f 1 sが選択レベルにされ、 EEP R0M2 1に書き込み処理又は読み出し動作が指示されたとき E E P R OM選択信号 S 6 e pが選択レベルにされる。
第 28図にはセンスアンプ及び書き込み電流源 S A 'WC 0の一例が 示される。 この例では、 センスアンプ S Aは pチャンネル型 MO Sトラ ンジス夕 Mp l, Mp 2と、 nチャンネル型 MO Sトランジスタ Mn l: Mn2から成るスタティックラヅチを主体に、 pチャンネル型 M〇 Sト ランジス夕 Mp 3，Mp4と nチャネル型 MO Sトランジスタ Mn 3か ら構成される。読み出し動作の開始前にプリチャージ MO Sトランジス 夕 Mp 4によってセンスアンプ S Aの入出力ノードが電源電圧 V c c にプリチヤ一ジされる。 その後、 MOSトランジスタ Mp 3, Mn3が ォン状態にされてセンスアンプ S Aが増幅動作可能にされる。書き込み 電流源 W Cは、センスアンプ SAの入出力ノードと回路の接地端子との 間に nチャンネル型の定電流源 MO Sトランジスタ Mn4と nチヤネ ル型のゲ一ト MOSトランジスタ Mn5が直列接続されて構成される。 定電流源 MO Sトランジスタ Mn 4のゲートには定電流を決定するた めのバイァス電圧が印加される。ゲート MO Sトランジスタ Mn5はラ ツチ回路（L AT) 50のラツチデ一夕に基づいてスィツチ制御される < ラッチ回路はラッチクロックとラッチイネ一ブル信号によってラッチ 動作が制御される。ラッチ回路 50は鲁き込み処理においてメモリ制御 部 48から供給される書き込みデータをラッチする。ラッチした書込み データの論理値 "1"は、 書き込み処理において書き込み状態を選択し、 書込みデ一夕の論理値 "0"は、 書き込み処理において書き込み状態を 非選択とする。
第 28図の構成は選択 MO Sトランジスタ Mf s Oと Me s Oとの 結合ノードにセンスアンプ SAと書き込み定電流源 W Cが共通接続さ れているから、フラッシュメモリ 22と EEPROM2 1の何れか一方 が読み出し動作を行なっているとき、他方では消去処理をそれに並列し て行なうことができても、書き込み処理を並列化することはできない。 尚、 図示はしないが、 その他のセンスアンプ及び書き込み電流源 S A · WC 1〜SA .WC31も同様に構成される。
第 29図にはセンスアンプ及び書き込み電流源 S A■ W C 0の別の例 が示される。 この例は、 フラッシュメモリ 22のビヅ ト線と E E P R 0 M2 1のビッ ト線の夫々に別々に前記書き込み電流源 WCを配置した 構成が第 28図と相違される。ラッチ回路 50に対する書き込みデ一夕 のラッチ入力は選択 M OSトランジスタ Mf s O、Me s 0を経由せず 双方の結合ノードに直接接続される。
第 29図の構成により、フラッシュメモリ 22と EEPROM2 1の 何れか一方が読み出し動作を行なっているとき、他方では書き込み処理 を並列に行なうことができる。更に、 フラッシュメモリ 22と EEPR OM 2 1は並列的に書き込み処理を行なうことができる。フラッシュメ モリ 22と EEPROM21が並列的に消去処理を行なうことができ ること、 また、読み出し処理と消去処理を並列に行なうことができるこ とは、 第 28図の場合と変わりない。
第 30図乃至第 32図には第 29図の回路構成を採用したときのフ ラッシュメモリ 22と EEPROM2 1の並列アクセス処理フローが 示される。この時のフラッシュメモリ 22と ∑?110]\[21の主なァ クセス仕様は例えば第 33図に示されるものとする。
第 30図はフラッシュメモリ 22と EEPROM2 1の並列書き込 み処理フロ一を示す。選択 MO Sトランジスタ Mf s O~Mf s 31、 Me s O〜Me s 31を共にオフ状態とし （ S 1 ) 、 フラッシュメモリ 22に対する 32ビヅ 卜の書き込みデ一夕をメモリ制御回路 48から フラッシュメモリ 22側のラッチ回路 50にセッ トする （S 2)。 同様 に、 EE PROM 21に対する 32ビットの書き込みデ一夕をメモリ制 御回路 48から E E P R 0 M 2 1側のラッチ回路 50にセットする（ S 3)。 フラッシュメモリ 22と EEPROM21に対する書き込み処理 方式は前述の通りホヅトエレクトロン方式であり、双方のメモリ 21， 22にホッ トエレクトロンを発生させるための書き込み処理高電圧を 印加すると共に、フラッシュメモリ 22と EEPROM21にセットさ れた書き込みデータにしたがって、書き込み状態選択ビットには定電流 バイアスを印加する （S4) 。 この書き込み処理の電圧印加状態を例え ば 10 zs (マイクロ秒） 維持する （S 5)。 10〃sの時間は製造プ ロセス等で変動するので、そのプロセスに応じた必要な時間を設定して よい。 その後、 書き込み処理の電圧印加を解除し （S 6)、 書き込み処 理が残っていればステップ S 2に戻って処理を継続する。
このように、フラッシュメモリ 22と E E P R 0 M 2 1に対して並列 書き込み処理を行なうことにより、夫々別々に処理を行なう場合に比べ て、 処理時間を大凡半分に短縮することができる。
第 3 1図はフラッシュメモリ 22と EEPROM2 1の並列的な書 き込み処理及び読み出し動作のフローを示す。選択 MO Sトランジスタ Mf s O〜Mf s 31、 Me s O〜Me s 31を共にオフ状態とし（S 1 1)、 フラッシュメモリ 22又は EEPROM2 1の一方を書き込み 処理対象とし、 32ビッ卜の書き込みデ一夕をメモリ制御回路 48から 書き込み処理対象側のラヅチ回路 50にセットする （S 12) 。 フラヅ シュメモリ 22と EEPROM2 1に対する書き込み処理方式は前述 の通りホットエレクトロン方式であり、書き込み処理対象にホットエレ クトロンを発生させるための書き込み処理高電圧を印加すると共に、セ ットされた書き込みデータにしたがって、書き込み状態選択ビッ トには 定電流バイアスを印加する （S 13)。 この書き込み処理の電圧印加状 態を例えば 10〃s維持する （S 14)。 この間に、 他方の読み出し対 象に対しては選択 M OSトランジスタをオン状態として （S 15)、 読 み出し動作を行なう （S 16)。 その後、 書き込み処理の電圧印加を解 除し （S 17)、 書き込み処理が残っていればステップ S 1 1に戻って 処理を継続する。
第 31図の並列処理によれば、例えばフラッシュメモリ 22にアプリ ケ一シヨンプログラム等がある場合には、 EE PROM 2 1が書き込み 処理を実行中に、アプリケ一シヨンプログラム等を C P U 2に実行させ ることができ、ソフ トウヱァ処理速度もしくはプログラム実行処理速度 の高速化に寄与するすることができる。
第 32図はフラッシュメモリ 22と E E P R 0 M 2 1の並列的な消 去処理及び読み出し動作のフローを示す。選択 MO Sトランジスタ Mf s 0 ~Mf s 31、 Me s O〜Me s 3 1を共にオフ状態とし （S 2 1)、 フラッシュメモリ 22又は EEPROM21の何れか一方を消去 処理対象とし、 消去処理対象に消去処理に必要な高電圧を印加する （S 22) 。 この消去処理の電圧印加状態は、 フラッシュメモリ 22の場合 には 100 m s (ミ リ秒） 、 EEPROM21の場合には 1 m s維持す る （S 23)。 この間に、 他方の読み出し対象に対しては選択 MO Sト ランジス夕をオン状態として （S 24)、 読み出し動作を行なう （S 2 5 ) 。 その後、 消去処理の電圧印加を解除し （S 26)、 書き込み処理 が残っていればステップ S 2 1に戻って処理を継続する。
第 32図の並列処理によれば、 EEPROM21に通常の消去処理を 実行させている 1msの間、フラッシュメモリ 22に対して読み出し動 作を行うことができる。 同様に、 フラッシュメモリ 22に通常の消去処 理を実行させている 100msの間、 EEPROM21に対して読み出 し動作を行うことができる。例えばフラッシュメモリ 22にアプリケ一 シヨンソフトウエアが格納されている場合に、 E E PROM21が消去 処理を実行中に、 CPU 2にそのアプリケーションソフ トウェアを実行 させることができ、ソフ トウエアの実行処理速度の高速化を図ることが できる。
尚、消去処理時間もプロセス等で変動するのでその影響を考慮して消 去処理時間を設定することになる。 また、 特に図示はしないが、 並列消 去処理、消去処理と書き込み処理の並列化についても容易に行なうこと が可能である。
第 34図には前記書き込み読み出し回路 27の別の例が示される。第 27図ではスタティ ックラヅチをシングルェンドで利用してセンスァ ンプ SAを構成したが、第 34図ではセンスアンプ及び書き込み電流源 SA'WC0〜SA'WC31に含まれるセンスアンプ S Aを差動型と する。第 34図ではオープン ·ビヅ ト線アーキテクチャ（Open- bit- line architecture) を使用する。 したがって、 フラッシュメモリ 22を読み 出し動作させるとき、 センスアンプにおける基準となるビッ ト線電位 (参照電位） は EE PROM 21のビヅ ト線を利用する。逆に、 EEP ROM 21を読み出し動作させるとき、センスアンプにおける基準とな るビヅ ト線電位（参照電位）はフラッシュメモリ 22のビヅ ト線を利用 する。前記基準ビッ 卜線電位若しくは参照電位はビッ ト線プリチャージ 動作などを利用して設定することができる。
この方式は、 差動型センスアンプを使用することにより、 第 27図の シングルェンド型センスアンプの構成よりも読み出し動作速度の高速 化が期待できる。但し、 基準となるビッ ト線電位を、 読み出し対象メモ リ以外のメモリのビヅ ト線から設定するため、 双方のメモリ 21, 22 のビッ ト線容量と抵抗が同等になるようにレイァゥトする必要がある。 また、 読み出し動作を行なう場合、 フラッシュメモリ 22及び EE PR 0 M 2 1共にビッ ト線を使用する為、片方が読み出し動作を行なってい る間、もう一方で消去処理や書き込み処理を並列的に行なうことはでき ない。
第 3 5図には前記書き込み読み出し回路 2 7の更に別の例が示され る。ここでは差動型センスアンプを使用した折返しビヅ ト線ァ一キテク チヤ （folded- bit- line architecture) を採用する。 この構成におい て基準電位 （参照電位） を与える基準ビッ ト線は、 同じメモリ内のビヅ ト線 （同種のメモリビヅ ト線） を使用するようになっている。 要するに、 フラッシュメモリ 2 2では 6 4本毎のビヅ ト線のプロヅク毎に、下位 3 2本のグループを一方の差動入出力、上位 3 2本のグループを他方の差 動入出力に割当てている。 E E P R O M 2 1ではビッ ト線 b 0— 0〜b 3 1—3 1の夫々を相補信号に変換してセンスアンプの差動入出力端 子に接続可能にしている。相補信号への変換は、 特に制限されないが、 スィッチ S Wによる選択動作と併せて行なう。
第 3 5図の構成により、 第 3 4図のオープン ·ビヅ ト線ァーキテクチ ャでの不都合を解消することができる。 すなわち、 同種のメモリ （読み 出し対象メモリ） から基準ビヅ ト線電位を設定するので、 フラッシュメ モリ 2 2と E E P R 0 M 2 1でビヅ ト線容量及び抵抗が違ってもよく、 この点においてモジュールのレイァゥトを気にする必要がなくなる。ま た、読み出し動作時においても読み出し対象メモリのビッ ト線しか使用 しないので、読み出し動作に並行して消去処理や書き込み処理を行なう ことも可能になる。
第 3 6図には第 3 5図の前記折り返しビッ ト線構造のフラッシュメ モリ 2 2におけるメモリセルの選択手法の一例が示される。 ここでは 主 ·副ビヅ ト線構造が採用され、 副ビッ ト線 S B I T 1 , S B I T 2は 選択 M O S トランジスタ M 1 , Μ 2によって選択的に主ビッ ト線 M B I Tに接続可能にされる。選択 MO S トランジスタ M l， Μ2は副ビヅ ト 線選択信号 SB Sの非反転及び反転信号にて選択される。特に、 副ビッ ト線選択信号 S B Sの非反転信号及び反転信号の信号配線は途中で交 差され、スイッチ SW0〜SW3 1までの主ビヅ ト線の選択 MO S トラ ンジス夕 M 1， M 2に対するスィツチ状態と、 スイッチ SW0〜SW3 1までの主ビッ ト線の選択 MO S トランジス夕 M 1 , M 2に対するスィ ツチ状態とは逆にされる。 これにより、 センスアンプ S Aで差動増幅を 行なうとき、 選択ブロックにおける副ビッ ト線選択と参照プロック （基 準ブロック） における副ビッ ト線選択とを行なうことができる。
第 37図には不揮発性メモリモジュールの別の例が示される。同図に 示される不揮発性メモリモジュール 6は、フラヅシュメモリ 22と E E PROM 2 1との間の共通化回路を、 ヮ一ドデコーダ · ドライバ 5 0、 メモリ制御部 48、 電源部 46とする。 5 1 , 5 2は EEPROM2 1 とフラッシュメモリ 2 2用に夫々個別化された書き込み読み出し回路 である。 このようにヮ一ドデコーダ' ドライバ 5 0を共通化した場合、 書き込み読み出し回路 5 1 , 52を個別化して、 EE PROM2 1とフ ラヅシュメモリ 2 2の夫々に固有のセンスアンプを採用することがで きる。 したがって、 フラッシュメモリ 22と EEPROM2 1で読出し 速度を変えることが可能となり、例えばソフ トウエアをフラッシュメモ リ 22に格納した場合など、フラッシュメモリ 22用のセンスアンプを 高速用として、 ソフ トウエア処理を高速化することが可能となる。 《メモリモジュールの利用形態》
前記不揮発性メモリモジュール 6の利用形態について説明する。 E E PROM2 1には暗号鍵、ユーザの個人情報などのように長期にデータ 保持の必要な小サイズのデータを格納する領域に使用するのに好適で ある。フラッシュメモリ 2 2には大容量かつ高速書き込みが必要なプロ グラムなどの情報を格納するのに好適である。 E EPREOM21とフ ラッシュメモリ 22の双方に用いるメモリセルは同一プロセスのもの を用いるのがよい。共通プロセスを使用するため、 マスク枚数を低減可 能になるからである。 電源回路 46、 ワードデコーダ ' ドライバ 50、 書き込み読み出し回路 47等を共通化することで、モジュール面積が低 減される。 またバスィンターフェイスを共通化することで、 チップ設計 を容易化することができる。
I Cカード用マイクロコンピュー夕に代表されるように、 CPU搭載 の SOC (システム 'オン 'チヅプ） に不揮発性メモリモジュール 6を 実装した場合、フラッシュメモリ 22と EEPROM2 1とで記憶する 情報の用途を区別する。例えばフラッシュメモリ 22には、 大容量とい う特徴を活かして仮想マシン言語によるプログラムを格納する用途等 に利用する。 また EE PROM 21は、 データ保持の高信頼性という特 徴を活かして、 認証用データ、個人情報などを格納する用途に利用する 第 38図には CPU2のアドレス空間における EEPROM2 1と フラッシュメモリ 22のマッピング例が示される。フラッシュメモリ 2 2はァドレスエリア E 1 (例えば 256 KB (キロパイ ト） ) にマツピ ングされ、 E E P R 0 M 21はそれとは異なるアドレスエリア E 2 (例 えば 64KB) にマッピングされる。 この例では、 ァドレスエリア E 1： E 2のァドレス信号の下位 16ビヅ トは共通化されている。
第 39図には C P U 2による消去方法の第 1の例が示される。ここで は、 CPU 2が消去専用コマンドを発行する。消去処理の指示はコマン ドコードで与える。消去対象領域、例えばフラッシュメモリの消去対象 ページ、或は E E P R 0 Mにおける消去対象バイ ト等はコマンドオペラ ンドとして指定する。例えば消去対象ァドレスを指定する場合、例えば 1ページが h' 000000から h' 00 FFFFの 64KBであると すると、 このページを消去する際に指定するァドレスは、 ページの先頭 アドレス （h， 000000 ) あるいは指定ページ内の任意ァドレス (h， 000000〜h， 00FFFF)の何れかを指定する。 誤動作防 止を優先するのであれば、 先頭ァドレスによる指定方法を採用する。ュ —ザの利便性を優先するのであれば指定ページ内の任意ァドレスによ る指定方法を採用する。
第 40図には CPU 2による消去方法の第 2の例が示される。ここで は CPU 2の命令セッ トに含まれるプロック転送命令を利用する。要す るに、消去状態に応ずる論理値のデ一夕を用いてフラッシュメモリ 22 或は EE PROM 2 1に書き込み処理を指示する。転送先アドレスが消 去対象アドレスとなる。 ブロック転送の際、 RAM 4から消去状態に応 ずる論理値のデータが読み出されて転送される。 この場合、 メモリセル へのデータの書き込み処理に先立って、当該転送先ァドレスのメモリセ ルの消去動作を自動的に行うようにする。 それにより、 メモリセルに格 納されているデータは消去され、新たに書き込むべきデータは消去状態 に応ずる論理値のデータであるため、結果的には消去状態からメモリセ ルへの書き込みは行われず、 メモリセルの消去が行われる。
第 41図には CPU2による消去方法の第 3の例が示される。ここで は、制御レジス夕を介してフラッシュメモリ 22及び EEPROM21 に対する消去対象アドレスを指示する。前記制御レジス夕は C P U 2の アドレス空間にマッピングされ、例えば前記メモリ制御部 48に内蔵さ れている。 C PU 2は MOV命令のようなデ一夕ライ ト命令を用いて前 記制御レジス夕に消去対象のページを指定する。消去動作は C P U 2が 消去状態に応ずるデータの書き込みを指示する MOV命令を発行する ことにより指示する。
第 42図には CPU2による書き込み方法の第 1の例が示される。 C P U 2の命令セッ トに含まれるプロック転送命令を用いて書込み処理 を指示する。プロック転送の転送元に書込み用データが格納されている アドレスを指定し、 転送先にフラッシュメモリ （FLASH) 22又は E E PROM21のァドレスを指定する。プロヅク転送の先頭に書き込 み処理コマンドを配置する。フラッシュメモリ 22又はEEPROM2 1はプロック転送命令による転送終了を受けて、転送された書き込み処 理コマンドと書き込みデータを用いて書込み処理を開始する。動作は書 込み処理だけでなく、書き込み処理の前に書き込み処理領域に対する消 去処理を行なうようにしてもよい。 この場合、 該当ページの消去を行つ た後に、 ブロック転送で指定された領域に対してのみ書込みを行う。 第 43図には CPU2による書き込み方法の第 2の例が示される。こ こでは、フラッシュメモリ 22又は EE PROM 21のメモリ制御部 4 8が保有する制御レジス夕を介して書込み動作を行う。 C PU 2は事前 にフラッシュメモリ 22や EE PROM 2 1に対してデ一夕ライ ト命 令やプロック転送命令などを用いて書込みデータをライ 卜する （①）。 このときのライ トはメモリマツ トに書込むのではなく、 1ページ分のフ リップフ口ップゃラツチ等のバッファに書き込みデ一夕を一時的に記 憶する処理とされる。次にフラッシュメモリ 22又はEEPROM2 1 の制御レジス夕に書込み処理用のコ一ドをライ トすることで （②） 、 フ ラッシュメモリ 22又は EE PROM 2 1に対する書込み処理（③） が 開始される。
第 44図には C P U 2による書き込み方法の第 3の例が示される。こ こでは、 CPU 2がフラッシュメモリ 22を夕一ゲヅ トとして MOV命 令等を発行して書込み処理を行う。 この場合、 RAM等の揮発性メモリ と同様のアクセス方式で、ライ トするデータサイズと同じだけ書込み処 理を行う。 CPU 2からフラッシュメモリ 22又は EE PROM 2 1へ のデータライ トが行われるたびに、フラッシュメモリ 22又は EE PR OM2 1において書込み動作が開始される。この書き込み方法を実現す るにはそれをサポートするイン夕フェース機能をメモリ制御部 48が 持たなければならない。
《I C力—ド》
第 45図には接触イン夕フェース形式の I Cカード 6 OAの外観が 例示される。合成樹脂から成る力一ド基板 6 1には、 特に制限されない が、 電極パターンによって形成された端子 62が表面に露出され、 前記 マイクロコンピュー夕 1が埋め込まれている。マイクロコンピュー夕 1 は第 1図に例示した構成を備える。前記電極パターンにはマイクロコン ピュー夕 1の対応する外部端子が結合される。
第 46図には非接触ィン夕フェース形式の I Cカード 60 Bの外観 が例示される。合成樹脂から成る力一ド基板 60には、特に制限されな いが、アンテナ 63と前記マイクロコンピュー夕 1が埋め込まれている c マイクロコンピュータ 1は第 2図に例示した構成を備え、アンテナ端子 TML 1， TML 2に前記アンテナ 63が結合される。
例えば前記 I Cカード 60 A， 60 Bを電子マネーシステムで利甩す るとき、前記 EEPROM21には金額デ一夕やパスワードなどが暗号 化されて格納され、電子マネーを利用するときパスヮードゃ金額情報が 復号され、 復号された情報を用いて正当な利用か否かが判定され、 必要 な金額が銀行に送金され、或いは別の I C力一ドに所要の金額が転送さ れる。 そのような暗号化 '復号処理、 ホス トイン夕フヱ一ス機能、 EE PROM 2 1に対する書き換え処理等を制御するプログラムは、フラヅ シュメモリ 22に格納されている。バージョンァヅプなど、 必要に応じ てフラッシュメモリ 22のプログラムは書換えられたりする。
また、 前記 I Cカード 6 OA, 60 Bが携帯電話機に装着されて使用 されるとき、 前記 EE PROM 21には使用者の電話番号、 ID番号、 課金情報等が暗号化されて格納され、電話を利用するときそれら情報が 復号され、 復号された情報を用いて正当な利用か否かが判定され、 使用 度数に応じて課金情報が更新され、再度暗号化される。そのような処理 プログラムはフラッシュメモリ 22に格納される。
上記マイクロコンピュー夕 1を搭載した I Cカードによれば、大容量 不揮発性メモリとしてフラッシュメモリ 22をュ一ザに公開した製品 とすることができる。あわせて EE PROM 21も搭載しているため、 データ保持に対する高信頼性も実現することができる。
以上説明したマイクロコンピュー夕 1及び I Cカード 6 OA, 60 B によれば、フラッシュメモリ 22を利用することで大容量デ一夕に対応 できる。 EEPROM21を利用することでライ トデ一夕の信頼性が向 上する。 大規模なアプリケーション/デ一夕にも対応できる。 例えば、 指紋や網膜形状などを利用する生体認証など、 大規模データを格納 '処 理する必要のあるアプリケーションにも応用可能となる。フラッシュメ モリ 22と EEPROM21で構成回路を共有可できるため、メモリモ ジュール 6の面積が縮小できる。不揮発性メモリセルをフラッシュメモ リ 22と EEPROM21の間で共通化することにより、製造プロセス で用いるマスク枚数を低減することができる。不揮発性メモリセルをフ ラッシュメモリ 22と EEPROM21の間で共通化することにより、 双方のメモリアレイにおけるメモリセルのピツチが等しく成り、メモリ セルを選択する信号の配線ピッチ等を双方のメモリ 21, 22で共通化 できる。 これにより、 双方のメモリ 2 1， 22でワードドライバなどを 共通化したりするのが容易になる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説 明したが本発明はそれに限定されるものではなく、その要旨を逸脱しな い範囲において種々変更可能である。
例えば、不揮発性メモリセルはセパレートゲートの MONO S型に限 定されず、 フロ一ティングゲ一トを用いるメモリであってもよい。
本発明のマイクロコンピュ一夕は I Cカード用に SOCとして搭載 するのだけでなく、 I Cカードのリーダ ·ライタ側に、 フラッシュメモ リと EE PHOMを混載したメモリモジュールを設置しておき、 リー ダ'ライ夕経由で I C力一ド用のマイクロコンピュータに接続する構成 も可能である。要するに、 フラッシュメモリと EE PROMを混載した メモリモジュールを外付けとして、マクロコンピュータにアクセス可能 にしてもよい。
フラッシュメモリと EEPROMを混載したメモリモジュールをシ ングルチヅプとし、それとは別チヅプの C P U或はメモリコントローラ を接続して使用することも可能である。マイクロコンピュータは不揮発 性メモリだけでなく、 マスク R 0 Mも混載することは妨げられない。
また、 CPUとフラッシュメモリを一つのチップに形成し、 EE PR
OMを別のチップに形成して、 I C力一ドに適用してもよい。
また、不揮発性メモリは 2値で情報記憶を行なうものに限定されず、 1 個のメモリセルに 4値などの多値で情報記憶を行なうものであって もよい。 また、 電荷蓄積性絶縁膜は窒化膜に限定されず、 電荷トラップ 性粒子を分散させた絶縁膜であってもよい。更に第 1デ一夕長はバイ ト に限定されず、 ワード （ 32ビッ ト）、 或はロングワード （ 64ビッ ト） などであってもよい。第 2デ一夕長も 1024ビッ 卜に限定されない。 産業上の利用可能性
本発明は、マイクロコンピュータ及び I Cカード等に広く適用するこ とができる。

Claims

請 求 の 範 囲
1 .第 1デ一夕長単位に記憶情報の消去が行われる第 1の不揮発性メモ リと、第 2データ長単位に記憶情報の消去が行われる第 2の不揮発性メ モリと、 中央処理装置とを有し、外部と暗号化したデータの入出力が可 能であり、
前記第 1の不揮発性メモリは前記デ一夕の暗号化に使用する暗号化 鍵の格納に使用され、
前記第 2の不揮発性メモリは前記中央処理装置が処理すべきプログ ラムの格納に使用されることを特徴とする半導体処理装置。
2 .前記第 1の不揮発性メモリは更に個人を特定するために用いられる 情報の格納に使用されることを特徴とする請求の範囲第 1項記載の半 導体処理装置。
3 .前記第 1データ長は前記第 2データ長よりも短いことを特徴とする 請求の範囲第 2項記載の半導体処理装置。
4 .前記半導体処理装置は更に外部との入出力に用いられる端子を有し、 前記プログラムは前記端子を介して外部から供給され前記第 2の不 揮発性メモリに格納されることを特徴とする請求の範囲第 3項記載の 半導体処理装置。
5 .前記中央処理装置は前記第 1の不揮発性メモリと前記第 2の不揮発 性メモリとを並行してアクセス処理が可能であることを特徴とする請 求の範囲第 4項記載の半導体処理装置。
6 .前記第 1の不揮発性メモリは複数のメモリセルから成るメモリァレ ィ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有 し、
前記第 2の不揮発性メモリは複数のメモリセルから成るメモリァレ ィ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有 し、
前記第 1の不揮発性メモリの制御部と前記第 2の不揮発性メモリの 制御部は少なくとも一部において共通であることを特徴とする請求の 範囲第 5項記載の半導体処理装置。
7 .前記共通とされる制御部の一部は、 メモリセルからデータを読み出 す際の読み出し信号を増幅するために用いられるアンプ回路であるこ とを特徴とする請求の範囲第 6項記載の半導体処理装置。
8 .前記共通とされる制御部の一部は、 メモリセルにアクセスする際に メモリセルに印加する電圧を発生させる電圧発生回路であることを特 徴とする請求の範囲第 6項記載の半導体処理装置。
9 .前記共通とされる制御部の一部は、 メモリセルにアクセスする際に メモリセルを選択するデコーダ回路であることを特徴とする請求の範 囲第 6項記載の半導体処理装置。
1 0 .第 1データ長単位に記憶倩報の消去が行われる第 1の不揮発性メ モリと、第 2データ長単位に記憶情報の消去が行われる第 2の不揮発性 メモリと、 中央処理装置と、外部とデータの入出力を行なうための端子 とを有し、 1の合成樹脂に封入され、
前記外部とは暗号化したデータの入出力が行われ、
前記第 1の不揮発性メモリは前記データの暗号化に使用する暗号化 鍵の格納に使用され、
前記第 2の不揮発性メモリは前記中央処理装置が処理すべきプログ ラムの格納に使用されることを特徴とする I Cカード。
1 1 .第 1データ長単位に記憶情報の消去が行われる第 1の不揮発性メ モリと、第 2デ一夕長単位に記憶情報の消去が行われる第 2の不揮発性 メモリと、 中央処理装置と、外部とデ一夕の入出力を行なうためのアン テナとを合成樹脂に封入されて備え、
前記外部とは暗号化したデータの入出力が行われ、
前記第 1の不揮発性メモリは前記データの暗号化に使用する暗号化 鍵の格納に使用され、
前記第 2の不揮発性メモリは前記中央処理装置が処理すべきプログ ラムの格納に使用されることを特徴とする I Cカード。
1 2 .前記中央処理装置と第 1の不揮発性メモリは第 1の半導体基板上 に形成され、 .
前記第 2の不揮発性メモリは第 2の半導体基板上に形成され、 前記第 1の不揮発性メモリはデータを格納するためにメモリセルに 窒化膜が用いられることを特徴とする請求の範囲第 1 0項又は第 1 1 項記載の I Cカード。
1 3 .前記中央処理装置と第 1の不揮発性メモリは第 1の半導体基板上 に形成され、
前記第 2の不揮発性メモリは第 2の半導体基板上に形成され、 前記第 2の不揮発性メモリはデータを格納するためにメモリセルに フローティングゲ一トが用いられることを特徴とする請求の範囲第 1 ◦項又は第 1 1項記載の I Cカード。
1 4 .第 1データ長単位に記憶情報の消去が行われる第 1の不揮発性メ モリと、第 2データ長単位に記憶情報の消去が行われる第 2の不揮発性 メモリと、 中央処理装置とを有し、外部とは暗号化したデータの入出力 が可能であり、
前記第 1の不揮発性メモリと第 2の不揮発性メモリは夫々複数のメ モリセルを有し、
夫々のメモリセルはソース領域、 ドレイン領域、及び前記ソース領域 とドレイン領域の間のチャネル領域を有し、前記チャネル領域上部に絶 縁層を介してデ一夕蓄積性絶縁層と第 1ゲートとを有し、前記データ蓄 積性絶縁層上部に第 2ゲートを有し、
前記第 1の不揮発性メモリと第 2の不揮発性メモリはそれそれ複数 の第 1ヮード線を有し、第 1の不揮発性メモリで記憶情報の消去が行わ れるとき上記第 1ワード線に、対応するメモリセルが接続され、第 2の 不揮発性メモリで記憶情報の消去が行われるとき上記第 1ヮード線に、 対応するメモリセルが接続され、第 1の不揮発性メモリにおいて上記第 1ヮード線に接続されるメモリセルの数は、第 2の不揮発性メモリにお いて上記第 1ヮ一ド線に接続されるメモリセルの数よりも少ないこと を特徴とする半導体処理装置。
1 5 . 前記第 1ヮード線と同数の第 2ヮード線を有し、
前記第 1ヮード線は夫々のメモリセルの第 2ゲートに接続され、前記 第 2ヮード線は夫々のメモリセルの第 1ゲートに接続されることを特 徴とする請求の範囲第 1 4項記載の半導体処理装置。
1 6 .前記第 1の不揮発性メモリにおいて、記憶情報の消去が行われる とき、記憶情報の消去対象とする一部のメモリセルの第 2ゲートを第 1 ワード線に接続可能にするスィツチ素子を有することを特徴とする請 求の範囲第 1 5項記載の半導体処理装置。
1 7 .前記スィツチ素子は不揮発性メモリセルと同一導電型の M O S ト ランジス夕であることを特徴とする請求の範囲第 1 6項記載の半導体
1 8 .第 1データ長単位に記憶情報の消去が行われる第 1の不揮発性メ モリと、第 2データ長単位に記憶情報の消去が行われる第 2の不揮発性 メモリと、 中央処理装置と、 外部イン夕フェース回路とを有し、 前記第 1の不揮発性メモリはデ一夕の格納に使用され、
前記第 2の不揮発性メモリは前記中央処理装置が処理すべきプログ ラムの格納に使用され、
前記第 1データ長は前記第 2データ長よりも短いことを特徴とする 半導体処理装置。
1 9 . 前記不揮発性メモリセルは、 半導体基板に、 ソース領域、 ドレイ ン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域 とを有し、前記チャネル領域上には、第 1絶縁膜を介して配置されたコ ントロールゲート電極と、第 2絶縁膜及び電荷蓄積性絶縁膜を介して配 置され前記コントロールゲート電極と電気的に分離されたメモリゲー ト電極とを有し、前記コントロールゲート電極のゲート耐圧は前記メモ リゲート電極のゲート耐圧よりも低いことを特徴とする請求の範囲第 1 8項記載の半導体処理装置。
2 0 .前記コントロールゲート電極のゲート耐圧は前記 C P Uに含まれ る M O S トランジス夕のゲート耐圧に等しいことを特徴とする請求の 範囲第 1 9項記載の半導体処理装置。
2 1 .第 1の不揮発性メモリは第 1データ長単位に記憶情報の消去が行 なわれたメモリセルに対する情報保持を第 1データ長単位に行なうこ とを特徴とする請求の範囲第 1 9項記載の半導体処理装置。
2 2 .第 2の不揮発性メモリは第 2デ一夕長単位に記憶情報の消去が行 なわれたメモリセルに対する情報保持を第 2デ一夕長よりも短い単位 で行なうことを特徴とする請求の範囲第 1 9項記載の半導体処理装置。
2 3 .前記中央処理装置は前記第 1の不揮発性メモリと前記第 2の不揮 発性メモリとへ並行してアクセス処理が可能であることを特徴とする 請求の範囲第 1 9項記載の半導体処理装置。
2 4 .前記第 1の不揮発性メモリは複数のメモリセルから成るメモリア レイ部と選択されたメモリセルへのアクセス制御を行なう制御部とを 有し、 前記第 2の不揮発性メモリは複数のメモリセルから成るメモリアレ ィ部と選択されたメモリセルへのアクセス制御を行なう制御部とを有 し、
前記第 1の不揮発性メモリの制御部と前記第 2の不揮発性メモリの 制御部は少なくとも一部において共通であることを特徴とする請求の 範囲第 2 3項記載の半導体処理装置。
2 5 .前記共通とされる制御部の一部は、 メモリセルからデータを読み 出す際の読み出し信号を増幅するために用いられるアンプ回路である ことを特徴とする請求の範囲第 2 4項記載の半導体処理装置。
2 6 .前記共通とされる制御部の一部は、 メモリセルにアクセスする際 にメモリセルに印加する電圧を発生させる電圧発生回路であることを 特徴とする請求の範囲第 2 4項記載の半導体処理装置。
2 7 .前記共通とされる制御部の一部は、 メモリセルにアクセスする際 にメモリセルを選択するデコーダ回路であることを特徴とする請求の 範囲第 2 4項記載の半導体処理装置。
2 8 .第 1データ長単位に記憶情報の消去が行われる第 1の不揮発性メ モリと、第 2データ長単位に記憶情報の消去が行われる第 2の不揮発性 メモリと、 中央処理装置と、外部とデータの入出力を行うための端子と を合成樹脂に封入されて備え、
前記第 1の不揮発性メモリはデ一夕の格納に使用され、
前記第 2の不揮発性メモリは前記中央処理装置が処理すべきプログ ラムの格納に使用され、
前記第 1データ長は前記第 2データ長よりも短いことを特徴とする I C力一ド。
2 9 .第 1データ長単位に記憶情報の消去が行われる第 1の不揮発性メ モリと、第 2データ長単位に記憶情報の消去が行われる第 2の不揮発性 メモリと、 中央処理装置と、外部とデ一夕の入出力を行なうためのアン テナとを合成樹脂に封入されて備え、
前記第 1の不揮発性メモリはデータの格納に使用され、
前記第 2の不揮発性メモリは前記中央処理装置が処理すべきプログ ラムの格納に使用され、
前記第 1デ一夕長は前記第 2データ長よりも短いことを特徴とする
I Cカード。
3 0 . 前記不揮発性メモリセルは、 半導体基板に、 ソース領域、 ドレイ ン領域、及び前記ソース領域とドレイン領域に挟まれたチャンネル領域 とを有し、前記チャネル領域上には、第 1絶縁膜を介して配置されたコ ントロールゲート電極と、第 2絶縁膜及び電荷蓄積性絶縁膜を介して配 置され前記コントロ一ルゲート電極と電気的に分離されたメモリゲー ト電極とを有し、前記コントロ一ルゲート電極のゲ一ト耐圧は前記メモ リゲート電極のゲート耐圧よりも低いことを特徴とする請求の範囲第 2 8項又は 2 9項記載の半導体処理装置。
3 1 .前記コントロールゲート電極のゲート耐圧は前記 C P Uに含まれ る M O S トランジス夕のゲート耐圧に等しいことを特徴とする請求の 範囲第 3 0項記載の半導体処理装置。
PCT/JP2002/008757 2002-08-29 2002-08-29 半導体処理装置及びｉｃカード WO2004023385A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
PCT/JP2002/008757 WO2004023385A1 (ja) 2002-08-29 2002-08-29 半導体処理装置及びｉｃカード
JP2004534032A JP4177329B2 (ja) 2002-08-29 2002-08-29 半導体処理装置及びｉｃカード
US10/521,553 US8050085B2 (en) 2002-08-29 2002-08-29 Semiconductor processing device and IC card
TW091122769A TW594724B (en) 2002-08-29 2002-10-02 Semiconductor data processing device and IC card

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2002/008757 WO2004023385A1 (ja) 2002-08-29 2002-08-29 半導体処理装置及びｉｃカード

Publications (1)

Publication Number Publication Date
WO2004023385A1 true WO2004023385A1 (ja) 2004-03-18

Family

ID=31972262

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2002/008757 WO2004023385A1 (ja) 2002-08-29 2002-08-29 半導体処理装置及びｉｃカード

Country Status (4)

Country Link
US (1) US8050085B2 (ja)
JP (1) JP4177329B2 (ja)
TW (1) TW594724B (ja)
WO (1) WO2004023385A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024309A (ja) * 2004-07-09 2006-01-26 Renesas Technology Corp 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ
JP2007201437A (ja) * 2005-12-27 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
US7339231B2 (en) 2004-09-15 2008-03-04 Renesas Technology Corp. Semiconductor device and an integrated circuit card
JP2008059053A (ja) * 2006-08-29 2008-03-13 Renesas Technology Corp 半導体集積回路及びシングルチップマイクロコンピュータ
JP2009258995A (ja) * 2008-04-16 2009-11-05 Sony Corp リーダライタ、通信処理装置、通信処理方法、データ管理システム及び通信システム
JP2015130228A (ja) * 2015-03-09 2015-07-16 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR20200088366A (ko) * 2017-11-14 2020-07-22 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 비휘발성 메모리에서 워드 프로그래밍을 위한 바이어스 방식 및 억제 방해 감소
JP2021077433A (ja) * 2019-11-12 2021-05-20 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008041303A1 (fr) 2006-09-29 2008-04-10 Fujitsu Limited Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé
JP4985648B2 (ja) 2006-09-29 2012-07-25 富士通セミコンダクター株式会社 不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8621137B2 (en) 2007-12-27 2013-12-31 Sandisk Enterprise Ip Llc Metadata rebuild in a flash memory controller following a loss of power
WO2011097482A1 (en) * 2010-02-05 2011-08-11 Maxlinear, Inc. Conditional access integration in a soc for mobile tv applications
US9699263B1 (en) 2012-08-17 2017-07-04 Sandisk Technologies Llc. Automatic read and write acceleration of data accessed by virtual machines
US9501398B2 (en) * 2012-12-26 2016-11-22 Sandisk Technologies Llc Persistent storage device with NVRAM for staging writes
US9612948B2 (en) 2012-12-27 2017-04-04 Sandisk Technologies Llc Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device
US9454420B1 (en) 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9870830B1 (en) 2013-03-14 2018-01-16 Sandisk Technologies Llc Optimal multilevel sensing for reading data from a storage medium
US9236886B1 (en) 2013-03-15 2016-01-12 Sandisk Enterprise Ip Llc Universal and reconfigurable QC-LDPC encoder
US9244763B1 (en) 2013-03-15 2016-01-26 Sandisk Enterprise Ip Llc System and method for updating a reading threshold voltage based on symbol transition information
US9367246B2 (en) 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
US9384126B1 (en) 2013-07-25 2016-07-05 Sandisk Technologies Inc. Methods and systems to avoid false negative results in bloom filters implemented in non-volatile data storage systems
US9524235B1 (en) 2013-07-25 2016-12-20 Sandisk Technologies Llc Local hash value generation in non-volatile data storage systems
US9639463B1 (en) 2013-08-26 2017-05-02 Sandisk Technologies Llc Heuristic aware garbage collection scheme in storage systems
US9361221B1 (en) 2013-08-26 2016-06-07 Sandisk Technologies Inc. Write amplification reduction through reliable writes during garbage collection
US9298608B2 (en) 2013-10-18 2016-03-29 Sandisk Enterprise Ip Llc Biasing for wear leveling in storage systems
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9436831B2 (en) 2013-10-30 2016-09-06 Sandisk Technologies Llc Secure erase in a memory device
US9263156B2 (en) 2013-11-07 2016-02-16 Sandisk Enterprise Ip Llc System and method for adjusting trip points within a storage device
US9244785B2 (en) 2013-11-13 2016-01-26 Sandisk Enterprise Ip Llc Simulated power failure and data hardening
US9703816B2 (en) 2013-11-19 2017-07-11 Sandisk Technologies Llc Method and system for forward reference logging in a persistent datastore
US9520197B2 (en) 2013-11-22 2016-12-13 Sandisk Technologies Llc Adaptive erase of a storage device
US9520162B2 (en) 2013-11-27 2016-12-13 Sandisk Technologies Llc DIMM device controller supervisor
US9582058B2 (en) 2013-11-29 2017-02-28 Sandisk Technologies Llc Power inrush management of storage devices
US9235245B2 (en) 2013-12-04 2016-01-12 Sandisk Enterprise Ip Llc Startup performance and power isolation
US20150213898A1 (en) * 2014-01-27 2015-07-30 Silicon Storage Technololgy, Inc. Byte Erasable Non-volatile Memory Architecture And Method Of Erasing Same
US9703636B2 (en) 2014-03-01 2017-07-11 Sandisk Technologies Llc Firmware reversion trigger and control
US9454448B2 (en) 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US9448876B2 (en) 2014-03-19 2016-09-20 Sandisk Technologies Llc Fault detection and prediction in storage devices
US9390814B2 (en) 2014-03-19 2016-07-12 Sandisk Technologies Llc Fault detection and prediction for data storage elements
US9626399B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Conditional updates for reducing frequency of data modification operations
US9390021B2 (en) 2014-03-31 2016-07-12 Sandisk Technologies Llc Efficient cache utilization in a tiered data structure
US9626400B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Compaction of information in tiered data structure
US9697267B2 (en) 2014-04-03 2017-07-04 Sandisk Technologies Llc Methods and systems for performing efficient snapshots in tiered data structures
US9703491B2 (en) 2014-05-30 2017-07-11 Sandisk Technologies Llc Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device
US10114557B2 (en) 2014-05-30 2018-10-30 Sandisk Technologies Llc Identification of hot regions to enhance performance and endurance of a non-volatile storage device
US10656840B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Real-time I/O pattern recognition to enhance performance and endurance of a storage device
US10162748B2 (en) 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
US10146448B2 (en) 2014-05-30 2018-12-04 Sandisk Technologies Llc Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device
US10372613B2 (en) 2014-05-30 2019-08-06 Sandisk Technologies Llc Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device
US10656842B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US9652381B2 (en) 2014-06-19 2017-05-16 Sandisk Technologies Llc Sub-block garbage collection
US9443601B2 (en) 2014-09-08 2016-09-13 Sandisk Technologies Llc Holdup capacitor energy harvesting
US9660806B2 (en) * 2014-12-30 2017-05-23 International Business Machines Corporation Carbon nanotube array for cryptographic key generation and protection
US9800414B2 (en) * 2015-06-19 2017-10-24 International Business Machines Corporation Chip authentication technology using carbon nanotubes
TWI626658B (zh) * 2016-06-14 2018-06-11 旺宏電子股份有限公司 記憶體裝置及其操作方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921058A (ja) * 1982-07-26 1984-02-02 Nec Corp 集積回路装置
JPH0296378A (ja) * 1989-05-24 1990-04-09 Hitachi Ltd 半導体集積回路装置
JPH03126265A (ja) * 1989-10-11 1991-05-29 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JPH04364077A (ja) * 1991-06-11 1992-12-16 Toshiba Corp 不揮発性半導体記憶素子および不揮発性半導体記憶装置
JPH07326684A (ja) * 1994-05-30 1995-12-12 Sony Corp 不揮発性メモリセルアレイ
US5553016A (en) * 1992-03-26 1996-09-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US5612913A (en) * 1994-09-27 1997-03-18 Sgs-Thomson Microelectronics, S.R.L. Byte erasable EEPROM fully compatible with a single power supply flash-EPROM process
JPH10107231A (ja) * 1996-09-30 1998-04-24 Nec Corp 不揮発性半導体記憶装置及びその製造方法
JPH10198776A (ja) * 1997-01-14 1998-07-31 Dainippon Printing Co Ltd 携帯可能情報記録媒体およびこれに対する情報書込／読出方法
JPH10334205A (ja) * 1997-05-30 1998-12-18 Toshiba Corp Ｉｃカードおよびメモリパッケージ
JP2000021183A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd 半導体不揮発性メモリ
JP2000090676A (ja) * 1998-09-09 2000-03-31 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
US6097059A (en) * 1996-12-27 2000-08-01 Sanyo Electric Co., Ltd. Transistor, transistor array, method for manufacturing transistor array, and nonvolatile semiconductor memory

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3032207B2 (ja) 1987-04-24 2000-04-10 株式会社日立製作所 マイクロ・コンピュータ
TW231343B (ja) 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
JPH05266219A (ja) 1992-03-17 1993-10-15 Hitachi Ltd マイクロコンピュータ
KR0135247B1 (ko) * 1994-07-06 1998-04-22 김주용 플래쉬 메모리 셀 및 그 제조 방법
US5748538A (en) * 1996-06-17 1998-05-05 Aplus Integrated Circuits, Inc. OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array
US6289455B1 (en) * 1999-09-02 2001-09-11 Crypotography Research, Inc. Method and apparatus for preventing piracy of digital content
JP4058219B2 (ja) 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
US6400603B1 (en) 2000-05-03 2002-06-04 Advanced Technology Materials, Inc. Electronically-eraseable programmable read-only memory having reduced-page-size program and erase
JP4058232B2 (ja) 2000-11-29 2008-03-05 株式会社ルネサステクノロジ 半導体装置及びｉｃカード
US6941284B2 (en) * 2000-11-30 2005-09-06 Pitney Bowes Inc. Method for dynamically using cryptographic keys in a postage meter
US6760865B2 (en) * 2001-05-16 2004-07-06 Freescale Semiconductor, Inc. Multiple level built-in self-test controller and method therefor
US6572015B1 (en) * 2001-07-02 2003-06-03 Bellsouth Intellectual Property Corporation Smart card authorization system, apparatus and method
US7437571B1 (en) * 2002-02-28 2008-10-14 The Directv Group, Inc. Dedicated nonvolatile memory
US6862223B1 (en) * 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921058A (ja) * 1982-07-26 1984-02-02 Nec Corp 集積回路装置
JPH0296378A (ja) * 1989-05-24 1990-04-09 Hitachi Ltd 半導体集積回路装置
JPH03126265A (ja) * 1989-10-11 1991-05-29 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JPH04364077A (ja) * 1991-06-11 1992-12-16 Toshiba Corp 不揮発性半導体記憶素子および不揮発性半導体記憶装置
US5553016A (en) * 1992-03-26 1996-09-03 Kabushiki Kaisha Toshiba Semiconductor memory device
JPH07326684A (ja) * 1994-05-30 1995-12-12 Sony Corp 不揮発性メモリセルアレイ
US5612913A (en) * 1994-09-27 1997-03-18 Sgs-Thomson Microelectronics, S.R.L. Byte erasable EEPROM fully compatible with a single power supply flash-EPROM process
JPH10107231A (ja) * 1996-09-30 1998-04-24 Nec Corp 不揮発性半導体記憶装置及びその製造方法
US6097059A (en) * 1996-12-27 2000-08-01 Sanyo Electric Co., Ltd. Transistor, transistor array, method for manufacturing transistor array, and nonvolatile semiconductor memory
JPH10198776A (ja) * 1997-01-14 1998-07-31 Dainippon Printing Co Ltd 携帯可能情報記録媒体およびこれに対する情報書込／読出方法
JPH10334205A (ja) * 1997-05-30 1998-12-18 Toshiba Corp Ｉｃカードおよびメモリパッケージ
JP2000021183A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd 半導体不揮発性メモリ
JP2000090676A (ja) * 1998-09-09 2000-03-31 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4683457B2 (ja) * 2004-07-09 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ
JP2006024309A (ja) * 2004-07-09 2006-01-26 Renesas Technology Corp 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ
US7339231B2 (en) 2004-09-15 2008-03-04 Renesas Technology Corp. Semiconductor device and an integrated circuit card
JP2007201437A (ja) * 2005-12-27 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2008059053A (ja) * 2006-08-29 2008-03-13 Renesas Technology Corp 半導体集積回路及びシングルチップマイクロコンピュータ
US8698599B2 (en) 2008-04-16 2014-04-15 Sony Corporation Reader/writer, communication processing device, communication processing method, data management system and communication system
JP2009258995A (ja) * 2008-04-16 2009-11-05 Sony Corp リーダライタ、通信処理装置、通信処理方法、データ管理システム及び通信システム
JP2015130228A (ja) * 2015-03-09 2015-07-16 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR20200088366A (ko) * 2017-11-14 2020-07-22 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 비휘발성 메모리에서 워드 프로그래밍을 위한 바이어스 방식 및 억제 방해 감소
JP2021503177A (ja) * 2017-11-14 2021-02-04 ロンギチュード フラッシュ メモリー ソリューションズ リミテッド 不揮発性メモリにおけるワードプログラミングのためのバイアス方式及び禁止擾乱低減
JP7430138B2 (ja) 2017-11-14 2024-02-09 ロンギチュード フラッシュ メモリー ソリューションズ リミテッド 不揮発性メモリにおけるワードプログラミングのためのバイアス方式及び禁止擾乱低減
KR102700213B1 (ko) * 2017-11-14 2024-08-29 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 비휘발성 메모리에서 워드 프로그래밍을 위한 바이어스 방식 및 억제 방해 감소
JP2021077433A (ja) * 2019-11-12 2021-05-20 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
JP7429110B2 (ja) 2019-11-12 2024-02-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法

Also Published As

Publication number Publication date
JPWO2004023385A1 (ja) 2006-01-05
TW594724B (en) 2004-06-21
JP4177329B2 (ja) 2008-11-05
US8050085B2 (en) 2011-11-01
US20090213649A1 (en) 2009-08-27

Similar Documents

Publication Publication Date Title
WO2004023385A1 (ja) 半導体処理装置及びｉｃカード
JP4545423B2 (ja) 半導体装置
US7263003B2 (en) Two-transistor flash memory device using replica cell array to control the precharge/discharge and sense amplifier circuits of the primary cell array
US6687154B2 (en) Highly-integrated flash memory and mask ROM array architecture
US7342826B2 (en) Semiconductor device
US7158413B2 (en) Semiconductor memory device with MOS transistors, each including a floating gate and a control gate, a control method thereof, and a memory card including the same
US5493534A (en) Remotely re-programmable program memory for a microcontroller
TW495987B (en) Semiconductor integrated circuit and non-volatile memory device
US7701762B2 (en) NAND memory device and programming methods
US6081450A (en) Non-volatile semiconductor memory device in which read, write and erase operations can be simultaneously performed in different memory cell array blocks
JP2008117510A (ja) 半導体装置
JP3564610B2 (ja) 不揮発性半導体記憶装置
US20060239072A1 (en) Nonvolatile memory device and semiconductor device
JP4554616B2 (ja) 半導体集積回路
JP4906122B2 (ja) 半導体処理装置及びｉｃカード
WO2004064072A2 (en) Method and apparatus for emulating an eeprom using non-volatile floating gate memory cells
US7339231B2 (en) Semiconductor device and an integrated circuit card
KR101458792B1 (ko) 플래시 메모리 장치
JP2933090B2 (ja) 不揮発性半導体記憶装置
JP3843869B2 (ja) 不揮発性半導体記憶装置
JP2002353345A (ja) 半導体メモリ装置およびバルク領域形成方法
US7649773B2 (en) Row selector circuit for electrically programmable and erasable non volatile memories
JP6281027B1 (ja) 読み取り専用メモリ機能性を提供するように構成可能なフラッシュメモリ装置
RU2168242C2 (ru) Электрически стираемая и программируемая энергонезависимая накопительная ячейка
JPH09213913A (ja) 半導体記憶装置、及びデータ処理装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR IE IT LU MC NL PT SE SK TR

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2004534032

Country of ref document: JP

122 Ep: pct application non-entry in european phase
WWE Wipo information: entry into national phase

Ref document number: 10521553

Country of ref document: US